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POLITECNICO DI MILANO
Paolo Roberto Grassi ([email protected])
Andrea Cuoccio ([email protected])
DRCDRC
DRESD Reconfiguration ControllerDRESD Reconfiguration Controller
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SommarioSommario
• ICAP
• ICAP DRESD
• OPB HWICAP
• Problemi e Limiti
• Soluzione Proposta - DRC
• Occupazione Area
• Analisi Temporale
• Conclusioni e Sviluppi Futuri
ICAP (Internal Configuration Access Port)ICAP (Internal Configuration Access Port)
Presente sulle FPGA delle famiglie Virtex-II, Virtex-II Pro e Virtex 4 (non solo)Interfacce diverse su Virtex-II e Virtex 4 ma sostanzialmente simili
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ICAP DRESDICAP DRESD
Controller di riconfigurabilità verso porta ICAP sviluppato all’interno del gruppo D.R.E.S.D.Interfaccia su PLB con funzionamento a 8 bitNessuna presenza di cacheDriver Semplici da usare
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OPB HWICAPOPB HWICAP
Controllo sviluppato da XilinxInterfacciato su OPB con funzionamento a 32 bitPresenza di una cache fissa che utilizza le BRAM della FPGADriver non di facile utilizzo
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ProblemaProblema
ICAP DRESD- Basso utilizzo delle
potenzialità del bus- Mancanza di una
cache- Interfaccia solo su
PLB
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OPB HWICAP- La cache utilizzata è
su BRAM e la sua dimensione è fissata.
- Interfaccia solo su OPB
- Driver non semplicissimi
Soluzione -> DRCSoluzione -> DRC
• Interfaccia su bus OPB e PLB• Funzionamento a 32 bit• Cache implementata in vhdl su slices della FPGA• Driver di semplice utilizzo• Ad oggi il DRC è stato sviluppato solo su Virtex-II
Pro e Virtex-II ma l’adattamento a Virtex 4 non presenta particolari problemi
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Occupazione Area DRCOccupazione Area DRC
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S = 110 + 8N
SN
Analisi Prestazioni Temporali (Ideali)Analisi Prestazioni Temporali (Ideali)
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Prendendo per vero che Tb > Ti
Conclusioni e Sviluppi FuturiConclusioni e Sviluppi Futuri
• Il DRC si pone come controllore di riconfigurabilità definitivo ma presenta dei limiti:
1. La premessa sul throughput fatta in precedenza non è rispettata in realtà
2. L’occupazione di area non ha tenuto conto di tutte quelle slices libere ma non utilizzabili in quanto non raggiungibili
• Tutti i controller presentati sono Slave su Bus• Possibile introduzione di un meccanismo DMA
con canale diretto verso le memorie dove si trovano i Bitstreams
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