Phasemètre Numérique 2009
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On dédie ce travail à nos chers parents, à nos grandes familles, à tous nos enseignants du
primaire jusqu’au BTS et à tous nos meilleurs amis.
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Avant de commencer la présentation de ce rapport, on profite de l’occasion pour remercier de tout fond du nos cœurs toute personne qui a contribué de près ou de loin à la réalisation de ce travail.
On tient à exprimer notre profonde reconnaissance à Mr. Abdelghani BOUDAOUD qui nous a été plus qu'un encadrant : il nous a guidé, critiqué et fait des suggestions. Son encouragement permanent et son dynamisme organisateur nous ont énormément facilité les tâches. On leremercie vivement pour tout cela.
Nos remerciements à Mr. Mustafa ZIREG,Mr. Abdessalam BENABDESSLAM et Mr. Abedssamad BOUGTAYA pour leur soutien et leur aide.
Ontient aussi à remercier Mr. Mohamed NAQQAD directeur du lycée technique qualifiant Settat, Mr.Redouane ABDELHADI, directeur d’études des BTS ME et PME-PMI et nos enseignants pour leur encadrement technique et moral durant cette formation.
Nous ne saurions omettre de remercier Dieu ainsi que nos parents pour tous leurs efforts et soutien moral et financier.
Que messieurs les membres du jury trouvent ici l’expression de notre profonde reconnaissance.
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Cahier des charges …………………………………………………………….6
Partie 1 : Analyse fonctionnelle…………………………………....7I. Diagramme de bête à corne ………………………………….……….8
II. Diagramme de pieuvre …………………………………………………..9III. S.A.D.T niveau A-0 ………………………………………………………..10IV. Diagramme de FAST …………………………………………………….11V. Schéma synoptique ………………………………………………….…. 12
VI. Principe de fonctionnemet …………………………………………...13
Patie 2 : Mise en forme et logique de commande ……………………….14I. Première solution ……………………………………………………..….15
1. Mise en forme :…………………………………………………………..15a. Chronogrammes …......................................................15b. Schéma de principe …………………………..…………....….…15
2. Logique de commande …………………………………………………16a. Schéma synoptique …………………………………………………16b. Chronogrammes........…………………………………………..... 16c. Schéma de
principe……………………………………………….…17
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II. Deuxième solution méthode de Hoffman……………………..191. Les chronogrammes ……………………………………………... 192. Diagramme de fluence ………………………………………………..203. La matrice des phases………………………………………………… 204. La matrice réduite…………………………………….……………..…215. Matrice d’excitation de Y1 et Y2…………………………………… 216. Tableaux de Karnaugh………………………………………………… 217. Schéma de principe…………………………………………………….22
III. Troisième solution avec bascule D ……………………………. 23 1. Schéma de principe ……………………………………………….…..232. Principe de fonctionnement…………………………………………23
Partie 3 Multiplieur de fréquence………………………………………………25
I. Introduction …………………………………………………………………26II. Généralité sur la PLL …………………………………………………….26
1. Oscillateur contrôlé en tension (VCO)……………………………..272. Comparateur de phase ………………………………………………..273. Le filtre passe-bas ……………………………………………………….28
III. Etude de multiplieur de fréquence ………………………….…..281. Le schéma bloc ................................................................282. Détermination de Kd …………………………………………………...303. Détermination de F(p) ......................................................304. Détermination de k0…………………………………………………….315. L’étude de la stabilité…………………………………………..……….32
a. Le schéma bloc de la boucle ………………….………………32b. La fonction de transfert en boucle ouvert …………….....32c. Diagramme de Bode ……………………………………………33
6. Etude de la rapidité ………………………………………………….....34 7. Choix de filtre………………………………………………………..……358. La vérification de système ………………………………………..…..36
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a. L a stabilité…………………………………………………..…….36b. La précision …………………………………………………………37c. La rapidité …………………………………………………………..37
Partie 4 Carte d’affichage……………………………………………………………….38I. Affichage simple…………………………………………………………….39
1. Schéma synoptique……………………………………………………….392. Les éléments utilisés……………………………………………………..393. Simulation des compteurs ……………………………………………..404. Simulation des latchs …………………………………………………….425. Simulation de décodeur………….……………………………………..456. Schéma de principe ………………………………………………………457. Inconvénient………………………………………………………………..478. Solution………………………………………………………………………47
II- Affichage multiplixé ……………………………………………………..481- Schéma
synoptique ……………………………………………………..482- Les éléments ajoutés
…………………………………………………..483- Résume de fonctionnement
………………………………………….494- Conclusion
………………………………………………………………….495- Schéma global de l’affichage
multiplexé ………………………….50III- Soulution
final ………………………………………………………………51
Partie 5 : Déphaseur……………………………………………………………………52
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1. Schéma de
principe ……………………………………………………..532. Synthèse …………………………
………………………………………….533. Diagramme de Bode
……………………………………………………..544. Dimensionnement
pratique ……………………………………………54
Annexes ………………………………………………………………………………………..56
Cahier des charges
Le phasemètre numérique,est un appareil qui permet de mesurer et afficher la phase entre deux signaux ayant la même fréquence.
Dans notre projet on va étudier et réaliser cet appareil en spécifiant ses caractéristiques techniques au niveau de :
Affichage numérique.
Précision.
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I-Diagramme de bête à corne :
Signaux électroniques
L’utilisateur
Phasemètre
À qui rend-il service ? Sur quoi agit-il ?
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II-Diagramme de pieuvre :
Mesurer la phase entre deux signaux
Dans quel but agit-il
Electronicien
CalibreFréquence Phasemètre
Energie
Les signaux
Milieu
FP1
FC1
FC2FC3
FC4
FP2
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Liste des fonctions de service :
FP1:Permet à l’électronicien de mesurer la phase entre deux signaux.
FP2:Permet à l’électronicien d’afficher la phase.
FC1: Les deux signaux doivent avoir la même fréquence.
FC2:Le système doit s’adapter avec les milieux ambiants.
FC3: Le système doit être alimenté.
FC4: il faut choisir le bon calibre.
III-S.A.D.T niveau A-0 :
Technique structurelle d’analyse et de modélisation du système.
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IV-Diagramme de FAST :
Technique structurelle d’analyse des fonctions.
Mesurer la phase entre deux signaux
ayant la même fréquence
Energie électrique
La fréquence
Calibre
1er Signale
2ème signal
La phase entre les deux signaux
Phasemètre
Mémoriser
Afficher la phase
Afficher
Compteurs
Carte d’affichage
Compter
Latchs
Afficheur
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V-Schéma synoptique :
Afficheur
4Digits
Décodeurs
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Schéma synoptique du phasemètre numérique
VI-Principe de fonctionnemet :
Tout d’abord le phasemètre numérique est un appareil qui permet de mesurer et afficher la phase entre deux signaux ayant la même fréquence. Le principe est comme suite : Les deux signaux sinusoïdaux sont appliqués à l’entrée d’une Mise en forme pour les transformer en signaux rectangulaire, ces derniers sont les entrées d’une logique de commande qui a pour rôle de délivrer trois signaux :
Mise enforme
Multiplieur
De fréquence
Compteurs
Logique
De
Commande
Latchs
Mise en forme
S1 S’1
S’1
H
E RAZL
Mise en forme
S1 S2
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E :est un signal met à l’état 1 durant la phase (l’image de la phase) pour la validation d’horloge du compteur. RAZ : est une impulsion pour la remise à zéro du compteur. L : est aussi une impulsion pour l’activation des latchs.
Dans un autre coté les impulsions d’horloge du compteur sont fournies par un système de multiplication de fréquence par 360 ou 3600 : pour avoir une lecture en degré. Après le comptage, la logique de commande va activer les latchs pour la mémorisation de la donnée qui sera affichée sur 4 digits après décodage.
:
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I. Première solution :1. Mise en forme :
La mise en forme a pour objectif de transformer le signal sinusoïdal en signal rectangulaire
?S1S1
S’1S’2
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a. Chronogramme
b. Montage de principe:
la mise en forme des signaux se fait par les amplificateurs opérationnels. les deux diodes D1 et D2 forcent les deux signaux à se commuter entre +Vcc et 0.
2. Logique de commande :
Cette logique de commande nous permet de délivrer un signal (E) activé à l’état 1 durant le déphasage entre les deux signaux. Le front descendant de ce signal déclenche une impulsion (L) pour l’activation des latchs, après une impulsion (RAZ) pour la remise à zéro
des compteurs.
a. Schéma synoptique :
S1
S1
S’1
S’2
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b. Chronogramme :
Les cas possibles entre S’1 et S’2
D’après les possibilités du signal 1 par rapport au signal 2 on obtient le schéma ci-dessous à l’aide d’une logique combinatoire.
c. Schéma de principe
?S’1
S’2
R
L
E
S1
L RAZE
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D’après le montage l’équation de déphasage est E= S’1 + S’2
Génération des signaux (L) et(RAZ) :
D’après la loi des mailles on a :
E’= Vc +VrVr= E’ - Vc
Dès que le signal E’ est 1 le premier potentiel transmet par le condensateur dans un laps de temps Vr= E - Vc =E avec Vc =0
C commence à se charger donc Vc augmente Vr= E - Vc diminuejusqu’ ‘a ce qu’elle arrive à ‘0’.Ainsi on obtient L, et de la même façon on obtient l’impulsion RAZ.
Comme on a dit cette logique commande va délivrer trois signaux mais le problème qui se pose dans notre montage c’est que cette logique n’est pas cabale de mesurer le déphasage s’il dépasse 180° et si le rapport cyclique est différent de 50%.Alors on va changer la logique qui génère le signal (E).
S’2
S’1E’
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II. Deuxième solution avec méthode de Hoffman : Avec cette méthode d’analyse séquentielle, le système couvrira la plage de phase de 0 à 360°, et il pourra fonctionner avec un rapport cyclique diffèrent de 50%.
1. Les chronogrammes :On a représenté ci-dessous les différents cas que peut prendre les deux signaux dans le temps.
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premier cas
premier cas
troisieme cas
2. Diagramme de fluence :
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Avec :
3. La matrice des phases :
11
00
11
10
00
01
V1.V2E
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4. La matrice réduite:
On a regroupéles étapes principales suivantes : 4-2, 1-3, 6-5
5. Matrice d’excitation de Y1 et Y2 : On remplace l’étape stable par la valeur de la ligne dont elle se trouve, et l’étape instable par la valeur de la colonne dont elle se trouve.
6. Tableaux de Karnaugh :On transforme la matrice d’excitation à deux tableaux de Karnaugh.
D’où les équations logiques suivantes :
2.12.11.11 VYYVYVY
1.2.12.12.22.11.12 VYYVVVYVYVYY
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Les étapes stable sont remplacés par leurs valeur de sortie dans la matrice des phases.
D’où l’équation :
2.11 VVYE
7. Schéma de principe:
La réalisation d’un tel système avec des portes logiques nécessite beaucoup de composants et un câblage complexe.Alors on a retenu un autre système plus simple est pratique à l’aide d’une bascule D.
Y1
Y2
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III. Troisième solution avec bascule D :
1. Schéma de principe :
2. Principe de fonctionnement :
Comme le montre le schéma et le tableau ci-dessus de la bascule D, le front montant sur CLk bascule la sortie Q de 0 vers 1, une impulsion sur R bascule Q de 1 vers 0.Donc le front montant de V1 fait passer E au niveau haut jusqu'au front montant de V2.
La remise à zéro faite par V2 doit être une impulsion c’est pour cela qu’on a fait intervenir le réseau R1 C comme le montre le montage ci-dessous :
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A la sortie de système on obtient les signaux ci-dessous.
Ce système est pratique est facile à réalisé et il ne nécessite pas beaucoup de composants.
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I. Introduction :
le multiplieur de fréquence est constitué d’une PLL et un diviseur de fréquence comme le montre le schéma ci-dessous. Il permet de multiplier la fréquence par N.
II. Généralité sur la PLL :
La boucle à verrouillage de phase à base de C.I 4046 se compose des éléments suivants :-Un oscillateur contrôlé en tension (VCO).-Deux comparateurs de phase.-Un filtre passe bas monté à l’extérieur (voir schéma ci-dessous).
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1. Oscillateur contrôlé en tension (VCO) :
L’oscillateur contrôlé en tension est de convertisseur tension-fréquence. Le VCO du circuit 4046 est un astable dont la fréquence d'oscillation est commandé par la tension d’entrée ainsi que deux résistances et une capacité extérieures.
En utilisant les abaques on détermine R1, R2, C de façon à obtenir la fréquence centrale souhaitée.
2. Comparateur de phase :
La PLL comporte deux comparateurs de phase.Le détecteur de phase 1 est une simple porte XOR, qui nécessite un rapport cyclique égal
à 50% et qui couvre une plage de phase de 0 à 2π.Le détecteur de phase 2 est un circuit logique séquentiel qui est indépendant de rapport cyclique et qui peut couvrir une phase de –2π à +2π.
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3. Le filtre passe-bas :
On peut associer à la PLL plusieurs montages de filtre passe bas.Exemple :
IV- Etude de multiplieur de fréquence :
1. Le schéma bloc :
Le schéma bloc en grandeurs fréquences est représenté ci-dessous : ppFep /)(.2)(
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Avec comparateur de fréquence on aura :
Lorsque la boucle est verrouillée le comparateur de phase devient indissociable du filtre, la fonction de transfert de l’ensemble est définie par la relation :
)(.)(
pFKdpVc
Le schéma bloc devient celui ci-dessous :
Avec :-k0 la fonction de transfert de VCO, en Hz/V-Kd la fonction de transfert de comparateur de phase, V/rad-F(p) la fonction de transfert de filtre passe-bas.-Kr la fonction de transfert de diviseur de fréquence, avec Kr=1/N et N nombre dont la fréquence d’entrée sera multipliéeLorsque la boucle est verrouillée :
Fe(p)=Kr.Fs(p) Kr
pFepFs
)()( donc Fs(p)=N.Fe(p)
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1. Détermination de Kd :
On choisit le deuxième comparateur vue sa plage de comparaison qui couvre de -380° jusqu’à +380° et sont indépendance de rapport cyclique .A partir de sa fonction de transfert on détermine Kd.
44
)( VccKd
VccpV
On prend Vcc= 10vdonc Kd=0.79 V/rad
2. Détermination de F(p) :
On choisit le filtre passe-bas ci-dessous vue sa simplicité et la possibilité de jouer sur les trois éléments (deux résistances et un condensateur).
La fonction de transfert de l’ensemble comparateur de phase-filtre passif devient :
4
)()( Vcc
pFKdpVc
232
24
..
..1
CRp
CRp
Cette relation est démontré ci-dessous :
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On a 12R
Vddi et
2
..izVcmoy
Avec pC
pCRZ
.
.. 22
Donc : 4..
..1
2
1
2 21
22
1
Vdd
pCR
pCR
R
Vddz
Vcmoy
p
pKd
pVc
.
..1)(
1
2
Avec : 211 .CR et 222 .CR
3. Détermination de k0 :
on désir mesurer la phase pour des signaux de fréquence allant de 0Hz à la valeur la plus grande que possible. Dans notre cas cette valeur est imposée par la PLL, qui est de l’ordre de 1MHz.Pour une fréquence minimal Fsmin= 0, et une fréquence maximale Fsmax=1MHz et à l’aide des abaques fournies par le constructeur. On choisit les valeurs suivantes pour les éléments passif de VCO :
R2=∞, pour un VCO sans déviation de fréquence R1=10KΩ C1=56nFon a mesuré pratiquement la sortie de VCO avec ces valeurs et on a relevé une fréquence maximale Fsmax=1.24MHz
La fonction de transfert de VCO :
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on a : VHzVdd
Fs
pVc
pFs/10.124
10
10.24.1
)(
)( 36
max
donc 30 10.124K Hz/V
4. L’étude de la stabilité :
a. Le schéma bloc de la boucle
b. La fonction de transfert en boucle ouvert :
21
200 .
.1..2
)(
)()(
p
p
N
KKd
pFe
pFspH
on pose :0
1
..2
.
KKd
N
Donc : 2
20 .
.1)(
p
ppH
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c. Diagramme de Bode :
Premier cas, si 2
Deuxième cas, si 2
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Alors pour que le système soit stable il faut que : 11
2
donc : 0
122 ..2
.
KKd
N
5. Etude de la rapidité :
La fonction de transfert en boucle fermé :
21
20
21
20
.
.1..21
.
.1...2
)(
p
p
N
KKdp
pKKd
pH
21
20
21
20
.
.1...2
.
.1...2
)(
p
pKKdN
p
pNKKd
pH
2102
20 ....2..1
.1...2)(
pNKKdp
pNKKdpH
2
0
12
2
..2
..1
.1.)(
pKKd
Np
pNpH
la fonction est mise sous forme de :
2
00
2
21
.1)(
ppm
pApH
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avec : NA et 1
00 .
..2
N
KKd
20
2
m
1
02 .
..2
2
1
N
KKdm
6. Choix de filtre :
condition sur la stabilité :
0
max12 ..2
.
KKd
N
Kd = 0.79 et 30 10.124K 3600max N
12 0058.0 12 076.0 1
condition sur la rapidité :
on prend m=0.7 7.022.172
2
1
12
106.01
2
12 106.0 2
De 1 et 2 on obtient :
11 076.0106.0 et c’est une condition logique.
On prend pour la condition de filtrage : Hz200.2
1
1
µs7951 ms302
Si nFC 1002 KR 95.71 KR 2992
donc on choisira pratiquement : KR 101 KR 3902
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7. La vérification de système :
Avec les valeurs pratique on aura :
ms11 et ms392
a. La stabilité :
Par simulation sur Matlab on a relevé le diagramme de Bode en boucle ouverte
100
101
102
103
-180
-135
-90
Pha
se (
deg)
Bode Diagram
Frequency (rad/sec)
10
20
30
40
50
60
70
80
90
100
110
System: hFrequency (rad/sec): 850Magnitude (dB): 19.6
Mag
nitu
de (
dB)
On remarque que la marge de phase est déjà supérieure à 45° avant que le gain soit égal à 0 dB. Donc le système est stable.
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b. La précision (réponse à un échelon de fréquence) :
On a :
)()( limlim0
pptpt
)().()()( 0 pHppFep )()(1)( 0 pFepHp
)(1
)()(
0 pH
pFeFep
Donc avec une entrée échelon
)(1)(
0
0
0limlim pH
p
F
ptpt
)(1
)()(
0
0
0limlim pH
pFt
pt
22
0
0
.
11
)()( limlim
p
ppF
tpt
22
2
0 ..1
.)( limlim pp
pt
pt
0)(lim
tt
Alors le système est précis.
c. La rapidité :
Pour les valeurs pratique R1=10KΩ, R2=390KΩ et C2=100nF
On a m=8.9 donc 1.
32
0
%50
mm
Tr
Avec 1
00 .
..2
N
KKd srad48.4130
Donc msTr 4.0%50
le temps de réponse est pratiquement acceptable.
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V- Diviseur de fréquence :Le diviseur de fréquence est réalisé à base de circuit 4017, la division par n se fait en reliant Qn à l’entrée MR de circuit comme le montre l’exemple ci-dessous avec une division par 6.
Dans notre système on désire multiplier le signal par 360 ou bien 3600 pour avoir une lecture en degré et avoir deux calibre. Pour cela on a réalisé le montage représenté par le schéma synoptique ci-dessous avec le même circuit.
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I. Affichage simple :
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1. Schéma synoptique :
2. Les éléments utilisés
Comptage BCD :
Composants constitutifs : Le circuit intégrés 7490 réalise un comptage BCD
Données d’entrée : tension rectangulaire, d’amplitude 5V, dont les fronts descendants seront comptés
RAZ: Signal de remise à zéro prioritaire des compteurs, actif à l'état 1
Données de sortie: Nombre binaire codé décimal compris entre: 0000-0000-0000-0000 => 0
Et 1001-1001-1001-1001 => 9999 Mémorisation des données:
Les 2 circuits intégrés 74373, réalisant uneMémoire de transfert 16 bits.
Données d'entrée: Le nombre BCD (codé sur 16 bits) issu du Comptage.
Compteurs
Afficheur
4Digits
Mémorisation
(Latchs) Décodeurs16 16
28
H
E RAZ L
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TRANSFERT: Signal de transfert des donnéesEn sortie de la mémoire, actif à l'état 1.
Données de sortie: Nombre BCD (codé sur 16 bits) issu du comptage, et de mémorisation.
Décodage BCD/7segments:
Composants constitutifs: Le circuit intégré 7448, décodeur BCD/7 segments et niveau logique actif
Données d'entrée: Nombre BCD issu du comptage mémorisé par les latchs
Données de sorties: Nombre 7 segments correspondant au nombre présent en entrée.
Affichage :
Composants constitutifs: Les afficheurs AFF1 à AFF4, et les résistances référencées R5 à R11, réalisant un dispositif d'affichage 7 segments à diodes électroluminescentes à cathode communes (sur 4 chiffres).
Données d'entrées: Valeur codée 7 segments issue de décodeur BCD/7segments).Alimentation des afficheurs sous une tension de +5V
Données de sorties: Chiffre lisible sur les afficheurs 7 segments
3. Simulation des compteurs
Pour tester le câblage de ces compteurs on a réalisé une Simulation là l’aide de logiciels electronics worbench
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Chacun de ces circuits contient un diviseur par 2 et un diviseur par 5.
Pour réaliser un affichage 4 digits on aura besoin de 4 compteurs
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4. Simulation des latchs:
Comme le schéma indiqué les sorties du compteur (QA QB QC QD)sont reliées directement aux entées de latch (1D 2D 3D 4D)
Si l’entée C (broche 11) est activé à l’état ‘1’ le latch fait un transfert des données, sinon on n’aura pas ce transfert
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Le cas avec 4 compteurs et 4 latchs
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Sortie du 2eme compteur
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5. Simulation de décodeur
Après l’activation du latch, les données seront transférer vers le décodeurs pour le décodage en décimal.
6. Schéma de principe générale :Le logiciel workbenche dispose des afficheurs anode commun et les décodeurs sont à cathode commun, c’est pour ce là on va utiliser les inverseurs pour éviter le problème de compatibilité
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7. Inconvénient
8. Solution
La consommation d'un segment d'afficheur d’environ est d'au moins 15 mA, soit 105 mA pour l'afficheur au maximum; dans un système à 4 afficheurs, cela fait 420 mA au total. Les alimentations de ces systèmes devraient donc fournir des courants d'intensité élevée, d'où un volume et un coût importants.
Pour réduire le volume, le coût de fabrication et le coût de fonctionnement de ces systèmes, on fait éclairer les afficheurs les uns après les autres, à une fréquence élevée; de cette façon, la consommation maximale est de 105 mA, et cela quelque soit le nombre d'afficheurs présents et tout ca on va la réaliser à l’aide de l’affichage multiplexé
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VI- Affichage multiplixé :
1. Schéma synoptique :
Dans cette nouvelle carte d’affichage on va rajouter d’autres éléments sur les éléments de la première carte de mais on va gagner au niveau des décodeurs.
2. Les éléments ajoutés :
Compteur modulo 4 :
Signal d'entrée: Le signal rectangulaire issu du générateur des signaux, dont les fronts descendants sont comptés.
Données de sortie: Nombre BCD compris entre: 00=> 0Et: 11=> 3 inclus.Décodage 1 parmi 4:
Composants constitutifs: Le circuit intégré demux 74155, réalisant un décodeur BCD/décimal, ici un demux 1 parmi 4.
Données d'entrée : Le nombre BCD issu du compteur par 4.
Données de sortie: Le même nombre codé en décimal caractérisé par l'une des sorties active au niveau logique 1.
Horloge +compteur 2 bits
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Commande d'affichage:
Composants constitutifs: Les transistors NPN référencés T1 à T4 et les résistances référencées R1 à R4, fonctionnant en
Commutateurs de potentiel 0 des afficheurs
Données d'entrée: Nombre décimal caractérisé par l'une des sorties 0 à 3, active au niveau logique 1.
Données de sortie: la mise de potentiel 0 des afficheurs par les transistors T1 àT4, dans les conditions spécifiées par le tableau d’état du demux .
Quadruple multiplexeur 4 voies vers 1:
Composants constitutifs: Les 2 circuits intégrés 74153 et 74153 (doubles multiplexeurs 4 voies vers 1), dont les variables de sélection sont communes.
Données d'entrées: Nombres BCD issus du comptage et mémorisés par les latchs Nombre BCD compris entre 0 et 3 et réalisant les variables de sélection.
Données de sorties: Nombres BCD précédents, transmis les uns après les autres, selon le code des variables de sélection
3. Résume de fonctionnement :
Les données issues du comptage et mémorisées, sont aiguillées vers les décodeurs BCD/7 segments, dans l'ordre "unités, dizaines, centaines, milliers", ordre fixé par les sorties du compteur modulo 4 .Les afficheurs s éclairent donc les uns après les autres, et aux seuls moments où le multiplexeur transmet les données devant y être affichées.
4. Conclusion:
Chaque afficheur n'éclairant que pendant le quart du temps, il est nécessaire pour obtenir une intensité lumineuse suffisante, d’augmenter le courant dans les DEL constitutives des segments.
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5. Schéma global de l’affichage multiplexé :
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VII- Soulution final :
Schéma de principe :
Pour encore réduire le volume, le coût de fabrication de ces systèmes on a proposé d’utiliser un circuit spécial de référence : MM74C928 qui intègre tous les composants nécessaires à un affichage multiplexé :Compteurs, décodeur, latchs, multiplexeurs.
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Pour donner au système un rôle didactique on luia ajouté un déphaseur avec un déphasage réglable de 0 à 360°.
1. Schéma de principe d’une cellule :
2. Synthèse :
La fonction de transfert :Ve
VsT
Et on a : VsVeVeCRj 2
1
2
1
..1
1
CRp
CRp
Ve
Vs
..1
..1
1²..1
².1
CR
CR
Ve
VsT
).(2).(. CRArctgCRArctgCRArctg
Donc le déphasage dépond des valeurs de R, C et Pour un déphasage variable on fixe C et on remplace R par un potentiomètre.
VeVs
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3. Diagramme de Bode :
4. Dimensionnement pratique :
On désire que l’utilisateur puisse atteindre 360° avec une fréquence de 1KHz. Pour cela on utilise 3 déphaseurs, chacun va apporter 120°,comme le montre le schéma synoptique ci-dessous :
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On a : ).(2 CRArctg
Donc
2..
tgCR
2.
1
tgC
R
Alors pour un déphasage de 120 °, et en fixant C à 47nf et avec f=1KHz, on aura 37kΩ.
Pratiquement on va choisir un potentiomètre qui va jusqu'à 47kΩ.
Conclusion :
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