1

Załącznik 2c - autoreferat

Gdańsk, 25.04.2019 dr inż. Jacek Jakusz Politechnika Gdańska Wydział Elektroniki, Telekomunikacji i Informatyki Katedra Systemów Mikroelektronicznych ul. Narutowicza 11/12 80-233 Gdańsk tel. 58 347 21 45 e-mail: jacj@eti.pg.edu.pl

Autoreferat Wykształcenie, uzyskane stopnie i tytuły naukowe 1984-1990 Studia magisterskie na Wydziale Elektroniki Politechniki Gdańskiej,

specjalność Aparatura Elektroniczna 1990 Uzyskanie tytułu magistra inżyniera po obronie pracy magisterskiej

“Projekt i badania symulacyjne symetrycznych filtrów MOSFET

wykorzystujących wzmacniacze transkonduktancyjne przy użyciu

programu SPICE” 1992 Studia Podyplomowe Pedagogiczne na Politechnice Gdańskiej 05.12.2000 Uzyskanie stopnia doktora nauk technicznych w zakresie elektroniki po

obronie rozprawy „Projektowanie i realizacja technologiczna

analogowych filtrów CMOS z układami automatycznej korekcji

parametrów” na Wydziale Elektroniki, Telekomunikacji i Informatyki Politechniki Gdańskiej

Doświadczenie zawodowe 1990-1999 Politechnika Gdańska, Wydział Elektroniki, Telekomunikacji i

Informatyki, Zakład Układów Elektronicznych – asystent 1999-2000 Politechnika Gdańska, Wydział Elektroniki, Telekomunikacji i

Informatyki, Zakład Układów Elektronicznych – wykładowca 1999-2001 Politechnika Gdańska, Wydział Elektroniki, Telekomunikacji i

Informatyki, Zakład Układów Elektronicznych – starszy wykładowca 2001-2016 Politechnika Gdańska, Wydział Elektroniki, Telekomunikacji i

Informatyki, Katedra Systemów Mikroelektronicznych – adiunkt od 01.03.2016

Politechnika Gdańska, Wydział Elektroniki, Telekomunikacji i Informatyki, Katedra Systemów Mikroelektronicznych – starszy wykładowca

Osiągnięcie naukowe habilitanta przedstawione do oceny: Zbiór publikacji powiązanych tematycznie. Tytuł osiągnięcia naukowego: „Projektowanie i realizacja specjalizowanych układów CMOS do wstępnego przetwarzania sygnałów w zintegrowanych systemach analogowo - cyfrowych.”

2

Lista publikacji powiązanych tematycznie (Oświadczenia współautorów odnośnie indywidualnego wkładu w powstanie poszczególnych publikacji znajdują się w załączniku 2b). Autorzy, tytuł, nazwa czasopisma, wolumin, rok publikacji Impact

factor A1 W. Jendernalik, J. Jakusz, G. Blakiewicz, R. Piotrowski, „CMOS realisation of

analogue processor for early vision processing”, Bulletin of the Polish Academy of Sciences Tech. Sci., vol. 59, no. 2, pp. 141-147, 2011. Wkład habilitanta (25%): - opracowanie schematu elektrycznego i topografii matrycy światłoczułej - udział w opracowaniu procesora APE - opracowanie schematów i topografii układów sterujących matrycą - projekt systemu pomiarowego prototypowego układu scalonego - udział w pomiarach parametrów sensora obrazu i opracowanie wyników - współredakcja rozdziałów 3-4

0,966

A2 J. Jakusz, W. Jendernalik, G. Blakiewicz, R. Piotrowski, S. Szczepański, „Ultra-low power analogue CMOS vision chip”, Przegląd Elektrotechniczny, nr 10, str. 88-91, 2011. Wkład habilitanta (30%): - udział w opracowywaniu schematu i topografii procesora analogowego - optymalizacja dokładności przetwarzania procesora APE - opracowanie schematów elektrycznych i topografii układów sterujących matrycą - opracowanie schematów i topografii układów odczytu sygnałów analogowych - projekt matrycy procesorów APE - opracowanie systemu pomiarowego prototypowego układu scalonego - udział w pomiarach prototypu i opracowaniu uzyskanych wyników - udział w opracowaniu tekstu publikacji

0,244

A3 W. Jendernalik, J. Jakusz, G. Blakiewicz, S. Szczepański, R. Piotrowski, „Characteristics of an image sensor with early-vision processing fabricated in standard 0.35 µm CMOS technology”, Metrology and Measurement Systems, vol. XIX, no. 2, pp. 191-202, 2012. Wkład habilitanta (30%): - opracowanie rozwiązania układowego i topografii fotopiksela - opracowanie i wykonanie zestawu do testowania sensora wizyjnego - udział w pomiarach parametrów sensora obrazu i opracowanie uzyskanych

wyników: pomiary parametrów fotoelektrycznych sensora - udział w opracowaniu tekstu publikacji (rozdziały 3 i 4)

0,401

A4 W. Jendernalik, G. Blakiewicz, J. Jakusz, S. Szczepański, R. Piotrowski, „An Analog Sub-Miliwatt CMOS Image Sensor With Pixel-Level Convolution Processing”, IEEE Transactions on Circuits and Systems--I: Regular Papers, vol. 60, no. 2, pp. 279-289, 2013. Wkład habilitanta (25%): - opracowanie schematów elektrycznych i topografii układów sterujących matrycą - opracowanie schematów i topografii układów odczytu sygnałów analogowych - udział w opracowaniu i optymalizacji APE - projekt topografii matrycy procesorów APE - opracowanie systemu pomiarowego prototypowego układu scalonego - udział w pomiarach prototypu i opracowanie uzyskanych wyników - współredakcja rozdziałów IIA, III i VI

2,303

A5 W. Jendernalik, G. Blakiewicz, J. Jakusz, S. Szczepański, „A nine-input 1.25 mW, 34 ns CMOS analog median filter for image processing in real time”, Analog Integrated Circuits And Signal Processing, vol. 76, no. 2, pp. 233-243, 2013. Wkład habilitanta (30%):

0,244

3

- współudział w opracowaniu schematów elektrycznych filtru, matrycy fotosensorów i układów sterujących

- zaprojektowanie topografii matrycy fotosensorów i układu sterującego - opracowanie systemu pomiarowego prototypowego układu scalonego - udział w pomiarach układu i opracowaniu wyników - współredakcja tekstu publikacji

A6 M. Kłosowski, W. Jendernalik, J. Jakusz, G. Blakiewicz, S. Szczepański, „A CMOS Pixel With Embedded ADC, Digital CDS and Gain Correction Capability for Massively Parallel Imaging Array”, IEEE Transactions on Circuits and Systems-I:

Regular Papers, vol. 64, no. 1, pp. 38-49, 2017. Wkład habilitanta (20%): - opracowanie głównej koncepcji sensora obrazu CMOS z kompensacją DSNU

zaimplementowaną na poziomie pikseli - udział w opracowaniu schematu i topografii komparatora analogowego - udział w opracowaniu fotosensora typu MOS photogate - udział w opracowaniu schematu i topografii piksela i matrycy pikseli - udział w analizie teoretycznej procesu filtracji szumu wizyjnego za pomocą

skorelowanego podwójnego próbkowania - udział w opracowaniu systemu pomiarowego prototypowego sensora obrazu

CMOS - korekta redakcyjna tekstu publikacji

2,823

A7 Kłosowski, M., Jakusz, J., Jendernalik, W., Blakiewicz, G., Szczepański, S., Kozieł, S. „A High-Efficient Measurement System With Optimization Feature for Prototype CMOS Image Sensors” IEEE Transaction on Instrumentation and Measurement, vol. 64, no 2, pp. 28-49, 2018. Wkład habilitanta (25%): - opracowanie generatorów analogowych impulsów o programowalnej amplitudzie

do sterowania matrycą obrazową - opracowanie płyty głównej systemu pomiarowego - opracowanie i kalibracja źródła światła do testowania prototypu - dyskusja uzyskanych wyników pomiarowych prototypu sensora obrazu - udział w opracowaniu rozdziału 3 i 4 - korekta redakcyjna tekstu publikacji

2,794

Suma IF 10,513 Publikacje w czasopismach, artykuły konferencyjne, patenty Autorzy, tytuł, nazwa czasopisma, wolumin, rok publikacji B1 J. Jakusz, „Niskomocowy komparator z zatrzaskiem przeznaczony do cyfrowego

przetwornika obrazu CMOS”, Przegląd Elektrotechniczny, nr 9, str. 57-60, 2015. Wkład habilitanta (100%): - opracowanie koncepcji obniżenia poboru mocy komparatora analogowego do

zastosowania w pikselu z wbudowaną konwersją A/C - opracowanie schematu elektrycznego i topografii komparatora - badania symulacyjne komparatora i opracowanie wyników - redakcja tekstu publikacji

Lista B

B2 Jakusz J., Kłosowski M., Jendernalik W., Blakiewicz G., „Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS”, Przegląd Elektrotechniczny, nr. 10, str. 83-85, 2013. Wkład habilitanta (30%): - opracowanie głównej koncepcji sensora obrazu CMOS z kompensacją DSNU

zaimplementowaną na poziomie pikseli - udział w opracowaniu fotosensora typu MOS photogate - udział w opracowaniu schematu i topografii piksela i matrycy pikseli - udział w opracowaniu systemu pomiarowego prototypowego sensora obrazu

CMOS

Lista B

4

- udział w opracowaniu tekstu publikacji B3 Jakusz J., „Realizacja scalonego filtru kanałowego CMOS do wielosystemowego

odbiornika telefonii bezprzewodowej”, Elektronika, SIGMA-NOT, nr 11, str. 104-107, 2007. Wkład habilitanta (100%): - opracowanie koncepcji budowy filtru analogowego o programowanym cyfrowo

pasmie i wzmocnieniu - opracowanie schematu szerokopasmowego wzmacniacza operacyjnego - opracowanie schematu ideowego i topografii dolnoprzepustowego filtru typu RC

5-go rzędu - wykonanie badań symulacyjnych - opracowanie układu pomiarowego - wykonanie pomiarów układu prototypowego i opracowanie wyników - redakcja tekstu artykułu

Lista B

B4 Jakusz J., „Analogowy filtr Gm-C odbiornika GSM z automatycznym dostrajaniem częstotliwości”, Elektronika, SIGMA-NOT, Nr 11, str. 144-148, 2008. Wkład habilitanta (100%): - opracowanie koncepcji budowy liniowego wzmacniacza transkonduktancyjnego - opracowanie schematu ideowego i topografii dolnoprzepustowego eliptycznego

filtru typu Gm-C 5-go rzędu - wykonanie badań symulacyjnych - opracowanie układu pomiarowego - wykonanie pomiarów układu prototypowego i opracowanie wyników - redakcja tekstu artykułu

Lista B

B5 G. Blakiewicz, J. Jakusz, „A low-voltage fully-differential BiCMOS op amp for polyphase filter”, Proceedings of 1st IEEE International Conference on Circuits and Systems for Communication ICCSC`02. St. Petersburg, Russia, 26-28 June 2002. Ed. A. S. Korotkov. St. Petersburg: State Polytech. Univ. pp. 46-49, 2002 Wkład habilitanta (50%): - opracowanie rozwiązania układowego i topografii szerokopasmowego

wzmacniacza operacyjnego - udział w badaniach symulacyjnych wzmacniacza i filtru - udział w opracowaniu schematu i topografii filtru - udział w wykonaniu pomiarów i opracowaniu wyników - współredakcja tekstu artykułu

indekso-wany w

JCR core collection

B6 Jakusz J., Jendernalik W., „Zespolony filtr BiCMOS pośredniej częstotliwości odbiornika Bluetooth”, Elektronika, SIGMA-NOT- nr 2, 2010. Wkład habilitanta (60%): - opracowanie koncepcji linearyzacji wzmacniacza transkonduktancyjnego - udział w opracowaniu układu liniowego wzmacniacza OTA BiCMOS - udział w opracowaniu zespolonego filtru aktywnego OTA-C - udział w symulacjach komputerowych i optymalizacji wzmacniacza OTA i filtru - opracowanie wyników symulacji komputerowych - udział w opracowaniu tekstu publikacji

Lista B

P1 Jendernalik, J. Jakusz, M. Kłosowski, „Wzmacniacz triodowy CMOS”, patent krajowy PL nr 228958 UP RP 06.12.2017. Wkład habilitanta (50%): - opracowanie rozwiązania układowego wzmacniacza - udział w badaniach symulacyjnych wzmacniacza - udział w redakcji tekstu zgłoszenia patentowego

Patent

5

1. Wprowadzenie do tematyki badań habilitanta

Habilitant jest starszym wykładowcą w Katedrze Systemów Mikroelektronicznych Wydziału Elektroniki, Telekomunikacji i Informatyki Politechniki Gdańskiej. Od wielu lat zajmuje się projektowaniem specjalizowanych analogowych i analogowo-cyfrowych układów scalonych CMOS. W roku 2000 obronił z wyróżnieniem rozprawę doktorską pt. „Projektowanie i realizacja technologiczna analogowych filtrów CMOS z układami automatycznej korekcji parametrów”. Od obrony rozprawy doktorskiej do chwili obecnej habilitant uczestniczył w 6 projektach badawczych i rozwojowych [G1-G6]. Tematem przewodnim projektów były filtry analogowe CMOS i BiCMOS [G5-G6] oraz specjalizowane sensory obrazu CMOS [G1-G3].

Wyniki badań, w których uczestniczył habilitant, pozwalają wyodrębnić indywidualny wkład w rozwój elektroniki w zakresie układów i systemów mikroelektronicznych CMOS. Niniejszy autoreferat obejmuje cykl publikacji [A1]-[A7], [B1]-[B4], [P1] powiązanych tematycznie i opublikowanych na przestrzeni ostatnich lat, które świadczą o istotnym wkładzie naukowym autora w reprezentowaną dyscyplinę nauk technicznych. Wybrane publikacje opisują metody analizy, projektowania i optymalizacji oraz realizacje specjalizowanych układów CMOS do wstępnego przetwarzania sygnałów analogowych w zintegrowanych systemach analogowo – cyfrowych.

Rys. 1 System przetwarzania sygnału analogowego.

Rysunek 1 pokazuje schemat blokowy systemu przetwarzania sygnałów analogowych. Na wejściu znajduje się blok wstępnego przetwarzania sygnału. Blok ten typowo składa się z wzmacniaczy, filtrów i przetwornika analogowo-cyfrowego. Od jego parametrów w głównej mierze zależą parametry całego systemu. Kolejny blok - cyfrowy procesor - realizuje główne funkcje przetwarzania sygnału. Ostatni blok przetwarzania końcowego jest stosowany gdy niezbędny jest wyjściowy sygnał w postaci analogowej. Zawiera on konwerter cyfrowo-analogowy oraz wzmacniacz i filtr. W przeszłości realizacja systemu z rys. 1 wymagała wielu układów scalonych oraz komponentów dyskretnych. Wraz z rozwojem technologii CMOS możliwe stało się wykonanie złożonego systemu w jednym układzie scalonym (np. tor w.cz. i m.cz. odbiornika bezprzewodowego, sensor obrazu z wbudowanym sprzętowym przetwarzaniem). Bardzo rozwinęły się algorytmy przetwarzania sygnałów cyfrowych, a postęp miniaturyzacji układów scalonych zapewnił ich kompaktową i wydajną implementację w „krzemie”. Wiele funkcji, które były realizowane w technice analogowej, obecnie można dokładniej i taniej wykonać w technice cyfrowej. Współczesna zasada projektowania głosi, że jeśli można jakąś funkcję przetwarzania wykonać w technice cyfrowej, to nie należy używać techniki analogowej. Można także spotkać twierdzenie, że przy odpowiednim rozwoju technologii całe przetwarzanie sygnałów mogłoby być realizowane wyłącznie cyfrowo. Niestety, całkowita eliminacja układów analogowych nie jest możliwa. Wynika to choćby z prostego faktu, że już przetwornik analogowo-cyfrowy zawiera w sobie układy analogowe. Miniaturyzacja technologii (skalowanie w dół) jest szczególnie korzystna dla układów cyfrowych i umożliwia implementację skomplikowanych algorytmów przetwarzania sygnałów, jednakże wprowadza istotne ograniczenia w projektowaniu i realizacji bloków analogowych w systemie z rys. 1.

6

Poniżej przedstawione zostaną przykłady, w których zastąpienie funkcji analogowych ich cyfrowymi odpowiednikami jest bardzo trudne, a w niektórych przypadkach niemożliwe, bez względu na postęp technologiczny.

Przetworniki wielkości nieelektrycznych, np. mikrofony, czujniki sejsmiczne, czujniki optyczne, wytwarzają napięcie od kilku mikrowoltów do setek miliwoltów, któremu często towarzyszą zakłócenia. W praktyce sygnały te nie nadają się do bezpośredniej cyfryzacji bez uprzedniego dopasowania dynamiki. Rozwiązaniem problemu jest zastosowanie bloku wstępnego przetwarzania ze wzmacniaczem oraz filtrem analogowym tłumiącym niepożądane składowe poza pasmem. Wzmacniacze i filtry o niskich zniekształceniach i szumach wciąż są przedmiotem intensywnych badań [1].

W telefonie komórkowym sygnał o częstotliwości radiowej (rzędu GHz) odebrany przez antenę ma amplitudę kilku mikrowoltów, a sygnały obce i zakłócenia mogą mieć znacznie większe amplitudy. Dlatego odebrany sygnał jest najpierw wzmacniany i filtrowany, a dopiero po wstępnym przetworzeniu jest przekształcany na postać cyfrową. Technicznie możliwa jest realizacja odbiornika, w którym sygnał wejściowy jest podany wprost (bez przesunięcia widma w dół) do przetwornika A/C i jest przetwarzany tylko w domenie cyfrowej. Jednak przetwornik A/C o tak dużej częstotliwości próbkowania, przetwarzający bezpośrednio sygnał o częstotliwości radiowej zużywałby zbyt dużo energii.

W dyskach twardych odczytywany przez głowicę magnetyczną sygnał elektryczny jest bardzo zniekształcony, ma małą amplitudę rzędu kilku miliwoltów i dużą zawartość szumu. Z tego powodu sygnał z głowicy najpierw jest wzmacniany, filtrowany i przekształcany na postać cyfrową w celu dalszego przetwarzania. Filtr analogowy w tym przypadku służy do usunięcia znacznej części szumu i zniekształceń sygnału. We wcześniejszych rozwiązaniach do korekcji charakterystyki toru odczytu używano filtrów cyfrowych. Jednak zastosowanie filtrów analogowych w dyskach o dużych prędkościach transferu (powyżej 200Mb/s) jest korzystniejsze, gdyż prowadzi do obniżenia poboru mocy i zmniejszenia powierzchni układu scalonego [2].

W sensorach obrazu prąd generowany przez fotodiody jest rzędu fA-pA, dlatego jest on najpierw zamieniony na wielkość (napięcie, sygnał PWM itp.) bardziej dogodną do przetwarzania w obwodach CMOS. Taka wstępna zamiana jest możliwa do zrealizowania tylko w technice analogowej. Układy analogowe znajdują również zastosowanie w sensorach obrazu na etapie tzw. wstępnego przetwarzania. Na tym poziomie przetwarzania najczęściej wykonywane są algorytmy wygładzania, detekcji krawędzi, odszumiania i wyostrzania, poprawiające jakość obrazu. Algorytmy wstępnego przetwarzania nie wymagają dużych dokładności numerycznych, dlatego możliwa jest ich implementacja w technice analogowej. Odwołując się do rys. 1, to analogowe wstępne przetwarzanie znajduje się w pierwszym bloku systemu przed głównym procesorem cyfrowym, realizującym algorytmy wyższego poziomu.

Techniki analogowe mają również zastosowanie w układach cyfrowych, takich jak systemy transmisji danych w sieciach komputerowych, szybkich interfejsach szeregowych (USB i FireWire), wzmacniaczach odczytu pamięci półprzewodnikowych. Na przykład podczas transmisji danych pomiędzy urządzeniami USB długie przewody łączące urządzenia ograniczają szerokość pasma. Sygnał docierający do odbiornika może zostać stłumiony i zniekształcony w takim stopniu, że cyfrowy odbiornik nie jest w stanie go poprawnie zinterpretować. Do poprawy transmisji stosuje się korektor analogowy, który wzmacnia sygnał w zakresie wyższych częstotliwości kompensując tłumienie przewodu. Chociaż podobną kompensację można wykonać w domenie cyfrowej, to przy bardzo dużych prędkościach transmisji korektor analogowy okazuje się bardziej wydajny niż układ cyfrowy.

Ostatni przykład dobrze ilustruje ogólny trend w elektronice: przy niższych częstotliwościach efektywniejsza jest dyskretyzacja sygnału i realizowanie przetwarzania w

7

domenie cyfrowej, natomiast przy wyższych częstotliwościach realizuje się funkcje w domenie analogowej. Granica stosowania analogowego i cyfrowego przetwarzania zależy od specyfiki konkretnych aplikacji, wymagań systemu na programowalność oraz możliwości zaprojektowania w danej technologii scalonej.

Badania naukowe i prace konstrukcyjne habilitanta dotyczą wybranych realizacji

analogowych układów wstępnego przetwarzania sygnałów, umożliwiających efektywniejszą realizację kompletnego systemu z rys. 1 w postaci pojedynczego układu scalonego. W szczególności badania te dotyczą filtrów scalonych odbiorników komunikacji bezprzewodowej [B3-B6], [P1] oraz układów niskopoziomowego przetwarzania i filtracji obrazów w mikroelektronicznych systemach wizyjnych [A1-A7], [B1-B2]. 2. Prace badawcze nad scalonymi filtrami odbiorników telefonii bezprzewodowej

[B3-B6], [P1]

W ciągu ostatnich trzech dziesięcioleci obserwuje się duży rozwój technologii telekomunikacyjnych, które są stosowane w życiu codziennym. Współczesne wielostandardowe urządzenia przenośne jednocześnie obsługują połączenia głosowe, odbierają dane nawigacyjne oraz realizują transmisję dużych ilości danych. Urządzenia te wykorzystują wiele standardów komunikacyjnych, takich jak: GSM, DECT, UMTS, DCS-1800, Bluetooth, WiFi. Ciągły postęp wymaga więc integracji wielu standardów w urządzeniu o niewielkich rozmiarach, niskim poborze mocy i możliwie tanim. Stąd też od wielu lat na świecie badania ukierunkowane są na projektowanie w pełni scalonych wielostandardowych odbiorników w najbardziej efektywnych pod względem kosztów technologiach CMOS.

Rys. 2 Schemat blokowy klasycznego radiowego urządzenia nadawczo-odbiorczego.

Na rys. 2 przedstawiono klasyczne rozwiązanie radiowego urządzenia nadawczo-odbiorczego. Blok analogowego wstępnego przetwarzania sygnału takiego urządzenia zawiera układy przemiany częstotliwości, wzmacniacze i filtry. Do odbiornika dochodzi z anteny słaby sygnał (rzędu µV), który najpierw jest wzmacniany i filtrowany, a później zostaje przesunięty do niższego pasma, w którym można łatwiej zrealizować konwersję analogowo-cyfrową i przetwarzanie przez procesor cyfrowy.

Tradycyjny odbiornik o architekturze z przemianą częstotliwości [3-5] jest zbudowany z dyskretnych komponentów. Dobrą selektywność odbiornik uzyskuje dzięki zastosowaniu dyskretnych filtrów ceramicznych, SAW, LC. Takie rozwiązanie wymaga jednak stosowania w układzie scalonym odpowiednich buforów, które zużywają znaczną moc do wysterowania niskiej (50Ω) impedancji wejściowej zewnętrznych filtrów. Ponadto przez połączenia zewnętrzne do układu wnoszone są dodatkowe szumy i zakłócenia. Z tych powodów tradycyjna architektura z rys. 2 nie nadaje się do realizacji scalonej w tanich technologiach

8

CMOS. Pełna integracja odbiornika w jednym układzie scalonym wymaga eliminacji zewnętrznych selektywnych filtrów częstotliwości pośrednich i lustrzanych. Zaprojektowanie scalonego odbiornika jest bardzo trudne i wymaga dużego doświadczenia.

A/D

A/DfiltrRF

filtrRF

filtrRF

filtrRF

LO1

LO1

LO1

LO1

LNA

LNA

LNA

LNAVGA

DSP

kalibracja offsetu stałoprądowego

regulacja wzmocnienia

programowanie filtru

VGAI

Q

Flitr programowalny

Flitr programowalny

Rys. 3 Schemat blokowy wielostandardowego odbiornika z bezpośrednią przemianą częstotliwości.

Na rys. 3 przedstawiono architekturę odbiornika z bezpośrednią przemianą częstotliwości [6], [5], która umożliwia zaprojektowanie w pełni scalonego odbiornika. Poza filtrem RF nie występują tu żadne inne dyskretne filtry (IR i IF) o dużej dobroci, a tłumienie niepożądanego widma jest uzyskiwane dzięki użyciu sygnałów w kwadraturze I i Q. Filtr pasma podstawowego pracuje na niskich częstotliwościach i można go zrealizować jako aktywny filtr CMOS. Filtr ten może być wykonany jako programowalny, co umożliwia pracę w różnych standardach telekomunikacyjnych.

W swoich badaniach habilitant skupił się na projektowaniu i optymalizacji jednego z

ważniejszych bloków funkcjonalnych omawianych odbiorników, jakim jest filtr pasma podstawowego (filtr kanałowy). Scalone filtry pasma podstawowego mogą być realizowane jako filtry analogowe pracujące z czasem ciągłym (Gm-C, RC) lub z czasem dyskretnym (SC, cyfrowe). Filtry cyfrowe i SC gwarantują najlepsze parametry, ale charakteryzują się znacznym poborem mocy i zajmują dużą powierzchnię w układzie scalonym. Analogowe filtry pracujące z czasem ciągłym w nowoczesnych systemach radiokomunikacyjnych znajdują zastosowanie jako filtry antyaliasingowe, natomiast użycie ich do budowy filtrów pasma podstawowego podyktowane jest przede wszystkim koniecznością obniżenia poboru mocy scalonych urządzeń telefonii bezprzewodowej. W dalszej części autoreferatu zostaną zaprezentowane najważniejsze osiągnięcia dotyczące projektów scalonych filtrów, szczegółowo opisane w pracach [B3-B6] i [P1], które można stosować w scalonych odbiornikach telefonii bezprzewodowej. Programowalny scalony filtr kanałowy aktywny RC [B3]

Badania prowadzone w ostatnich latach pokazały, że możliwe jest zrealizowanie w technologii CMOS bloków wielkiej częstotliwości. Mimo to, współczesny odbiornik wielostandardowy (rys. 3) zazwyczaj wymaga oddzielnego bloku wielkiej częstotliwości dla każdego standardu z powodu trudności w jednoczesnym spełnieniu przez jeden taki układ różnych wymagań na parametry szumowe, liniowość i pobór mocy. Z kolei realizacja programowanego analogowego filtru wspólnego dla różnych standardów jest możliwa i prowadzi do uproszczenia całego systemu, a w konsekwencji również do obniżenia poboru mocy i kosztów produkcji.

9

W publikacji [B3] przedstawiono opracowany przez habilitanta programowalny scalony filtr kanałowy wykonany w technologii AMS CMOS 0,35 µm, przeznaczony do odbiornika z bezpośrednią przemianą częstotliwości. Filtr ten ma charakterystykę dolnoprzepustową 5-go rzędu o aproksymacji Czebyszewa. Szerokość pasma przepustowego dla poszczególnych standardów wynosi: 100kHz dla GSM900/DCS1800/PCS1900, 630kHz dla IS-95 oraz 700 kHz dla DECT [7].

Rys. 4 Programowalny filtr aktywny RC 5-go rzędu.

Na rys. 4 przedstawiono strukturę programowalnego filtru aktywnego RC. Programowanie szerokości pasma przepustowego filtru odbywa się przez zmianę wartości pojemności C1-C5. Każdy kondensator wykonano jako matrycę kondensatorów polikrzemowych programowaną za pomocą 8-bitowego słowa cyfrowego. Filtr aktywny z rys. 4 posiada także regulację wzmocnienia. Z tego względu w odbiorniku z rys. 3 możliwe jest wyeliminowanie wzmacniacza VGA lub obniżenie jego wymagań. Ponadto regulacja wzmocnienia pozwala na optymalizację dynamiki filtru. Regulację wzmocnienia umożliwiają matryce rezystorów zastosowane w dwóch pierwszych sekcjach filtru z rys 4.

Rys. 5 Główny blok szerokopasmowego wzmacniacza operacyjnego [B3].

Na postawie dokładnej analizy parametrów filtrów standardów GSM i DECT [G5] wyznaczono, że filtr kanałowy z rys. 4 wymaga zastosowania wzmacniaczy operacyjnych o wysokim wzmocnieniu stałoprądowym (ADC>60 dB), dużym polu wzmocnienia (GB>70 MHz) i niskich szumach (<45 nV/√Hz).

Do realizacji filtru habilitant zaprojektował w pełni różnicowy (ang. fully balanced) szerokopasmowy wzmacniacz operacyjny CMOS. Szerokie pasmo wzmacniacza uzyskano dzięki odpowiedniemu połączeniu poszczególnych stopni. Stopniem wejściowym jest para różnicowa obciążona dzieloną kaskodą. Węzły oznaczone na rys. 5 literami A i B są niskoimpedancyjne, a związany z nimi biegun jest położony w zakresie wielkich częstotliwości. W stopniu wzmacniającym prądowe źródła kaskodowe M3-M10 zapewniają wysoką impedancję w węzłach C i D, dzięki czemu uzyskuje się duże wzmocnienie. Stopniem wyjściowym jest bufor pracujący w klasie AB. Charakteryzuje się on dobrą kontrolą wartości prądu spoczynkowego [8] - prąd spoczynkowy bufora w dużym stopniu jest

R1 10-40k

R1A 10-40k

R3A 80-320k

R3 80-320k

R4 20-80k

R4A 20-80k

R2 80k

R2A 80k

C1

C1AR6A 80k

R5 80k

C2

C2A

C3

C3A

R6A 129.3k

R9A 80k

R9 80k

C4

C4A

R8 80k

R8A 80k

R11 80k

R11A 80k

C5

C5A

R10 129.3k

R10A 129.3k

R7 129.3k

R7A 129.3k

R6 129.3kVIN+

VIN-

VOUT+

VOUT-

Rz1

Rz2

Rz3

Rz4

M17

M2

M7

M9

M8

M10

M18M19

M4

M6

M16

M3

M5

M15

M1

M13 M14M12M11

C2

C1 C3

C4

Mb1

Mb2

Ibias

Ibias

Mb3

Mb4

in-

in+

Vbn2

out- out+

Vbn1

Vcmcrtl

Vbp2

Vbp1

Vdd

AB

C D

10

niezależny od temperatury i zmian parametrów procesu technologicznego. W celu obniżenia poboru mocy filtru habilitant zmodyfikował bufor, umieszczając źródła Ibias oraz tranzystory Mb1-Mb4 (rys. 5) w układzie polaryzacji wspólnym dla wszystkich wzmacniaczy filtru.

W tak skonstruowanym wzmacniaczu charakterystyka amplitudowa jest zdeterminowana przez biegun dominujący związany z parą różnicową i kaskodowym stopniem wzmacniającym oraz przez biegun niedominujący związany z buforem wyjściowym. Ten wzmacniacz jest w pełni różnicowy i wymaga układu stabilizującego wyjściowe napięcie wspólne (ang. CMFB – common mode feedback), który przedstawiono w pracy [B3]. Zaprojektowany wzmacniacz charakteryzuje się wzmocnieniem stałoprądowym większym niż 105 dB, polem wzmocnienia równym 100 MHz, marginesem fazy 55o i równoważnym szumem wejściowym o gęstości widmowej 20 nV/√Hz.

(a) (b)

Rys. 6 (a) Topografia filtru z rys. 4, technologia AMS CMOS 0,35µm, wymiary 640 µm×1930 µm; (b) Fotografia układu scalonego.

Projekt topografii struktury krzemowej wykonano w technologii AMS 0,35 µm CMOS n-well. Kompletny filtr pojedynczego toru (I lub Q) zajmuje powierzchnię 1,23 mm2 (rys. 6a). Matryce kondensatorów oraz rezystory zostały umieszczone wzdłuż górnej krawędzi układu. Topografie pary filtrów I oraz Q mogą być odbite lustrzanie i elementy pasywne obu filtrów mogą znajdować się możliwie blisko siebie. Poprawia to dopasowanie charakterystyk częstotliwościowych pary filtrów.

Pomiary prototypu scalonego filtru kanałowego wykonano przy napięciu zasilania 2,5 V. Na rys. 7 pokazano przykładowe charakterystyki amplitudowe filtru zaprogramowanego na pasmo 100 kHz i wzmocnienie 0 dB. Tłumienie w paśmie zaporowym jest nie mniejsze niż 70dB. Maksymalne zafalowanie charakterystyki w pasmie przepustowym wynosi 0,26 dB.

W pracy [B3] przedstawiono pełną realizację scalonego filtru kanałowego dla wielostandardowego odbiornika z bezpośrednią przemianą częstotliwości. Pomierzone parametry wykonanego filtru spełniają wymagania filtrów kanałowych standardów GSM i DECT.

(a) (b) (c)

Rys. 7 Pomierzone charakterystyki amplitudowe filtru: (a) zaprogramowanego na pasmo 100 kHz i wzmocnienie 0 dB, (b) powiększenie charakterystyki w pasmie przepustowym, (c) programowanie wzmocnienia filtru na wartości 0 dB, 6 dB, 12 dB.

11

W stosunku do podobnych realizacji aktywnych-RC [9] zaprojektowany przez habilitanta filtr może pracować z obniżonym napięciem zasilania z 3,3 do 2,2 V, pobiera relatywnie niską moc równą 30mW oraz posiada możliwość programowania wzmocnienia od 0 do 24 dB i szerokości pasma przepustowego od 100 do 700 kHz. Filtr charakteryzuje się bardzo dobrą liniowością, o czym świadczy uzyskany współczynnik IIP3 równy 29,7 dBm oraz niskim poziomem ekwiwalentnego szumu wejściowego o wartości 15 µVrms. Przestrajany scalony filtr dolnoprzepustowy OTA-C [B4]

W ramach prac projektów [G5], [G6] habilitant badał możliwość zastosowania scalonych filtrów OTA-C w odbiornikach GSM. W pracy [B4] przedstawiono dolnoprzepustowy filtr eliptyczny OTA-C 5-go rzędu spełniający wymagania filtru kanałowego odbiornika GSM. Filtr zaprojektowano w technologii CMOS 0,8 µm AMS. Realizację OTA-C wybrano ze względu na niski pobór mocy i małą powierzchnią struktury krzemowej. Na potrzeby realizacji scalonej filtru zaprojektowano liniowy w pełni różnicowy wzmacniacz transkonduktancyjny CMOS, pokazany na rys. 8. Liniowy przetwornik transkonduktancyjny stanowiący pierwszy stopień wzmacniacza zbudowany jest z dwóch połączonych krzyżowo par różnicowych M1, M2 i M3, M4 pracujących w zakresie nasycenia oraz nieuziemionego źródła napięciowego [B4] o małej rezystancji wyjściowej, włączonego pomiędzy źródła par różnicowych (węzły CR1 i CR2). Przetwornik charakteryzuje się transkonduktancją przestrajaną napięciem [10]. W stopniu wyjściowym zastosowano układ niskonapięciowej dzielonej kaskody. Takie rozwiązanie stopnia wyjściowego umożliwia uzyskanie dużej rezystancji wyjściowej, dużego zakresu zmian napięcia wyjściowego oraz szerokiego pasma. Szczegóły realizacji układu nieuziemionego źródła napięciowego oraz układu CMFB przedstawiono w pracy [B4].

Rys.8 Uproszczony schemat wzmacniacza OTA.

Wzmacniacz OTA z rys. 8 zastosowano do realizacji filtru eliptycznego OTA-C 5-go rzędu o częstotliwości granicznej 100 kHz. Częstotliwość graniczna filtru może być przestrajana przez zmianę napięcia VCF w zakresie 56-140 kHz, co z nadmiarem pozwala skorygować wpływ rozrzutu parametrów procesu technologicznego i zmian temperatury. Realizacja aktywna filtru zawiera jedenaście wzmacniaczy OTA o jednakowej wartości Gm. Filtr wyposażono w dodatkowy zaprojektowany przez habilitanta układ automatycznej korekcji częstotliwości granicznej. Zdjęcie struktury krzemowej filtru oraz schemat blokowy filtru OTA-C pokazano na rys. 9. Topografia filtru z układami polaryzacji i dostrajania ma rozmiary 195 × 1581 µm. Podstawowe parametry prototypowego układu scalonego zostały przedstawione w pracy [B4].

12

Capacitors

OTA amplifiers OTA amplifiersAutomatic

tuningOTABias

Outputbuffers

(a) (b)

Rys. 9 Filtr OTA-C: (a) fotografia układu scalonego, (b) schemat blokowy.

Na rys. 10 przedstawiono pomierzone i symulowane charakterystyki stałoprądowe wzmacniacza transkonduktancyjnego oraz charakterystyki amplitudowe filtru. Osiągnięto bardzo dobrą liniowość wzmacniacza OTA. Nieliniowość charakterystyki przejściowej wzmacniacza dla napięcia wejściowego Vid równego 1 Vpp wynosi tylko 0,015%. Częstotliwość graniczna filtru jest przestrajana w zakresie 45-155 kHz, co pozwala na kompensację rozrzutów procesu technologicznego i kompensację zmian temperatury. Pomiary wykazały, że opracowany przez habilitanta filtr OTA-C spełnia wymagania charakterystyki amplitudowej filtru kanałowego odbiornika GSM.

(a) (b) Rys.10 (a) Charakterystyki przejściowe wzmacniacza OTA, (b) Charakerystyki amplitudowe

filtru OTA-C.

Przedstawiony dolnoprzepustowy filtr eliptyczny 5-go rzędu OTA-C wraz z układem dostrajania wykonano w technologii AMS CMOS n-well 0,8 µm. W stosunku do podobnych rozwiązań zaprojektowany filtr charakteryzuje się stosunkowo niskim poborem mocy równym 2,4 mW i małą powierzchnią struktury krzemowej 0,31 mm2. Zespolony scalony filtr pasmowoprzepustowy aktywny RC [B5]

W pracy [B5] przedstawiono nowe rozwiązanie w pełni różnicowego wzmacniacza operacyjnego przeznaczonego do filtru zespolonego odbiornika z niską częstotliwością pośrednią standardu GSM. Filtr zespolony 5-go rzędu (który jest odpowiednikiem tradycyjnego filtru pasmowoprzepustowego 10-go rzędu) wykonano w technice aktywnej-RC jako kaskadowe połączenie 5 sekcji z rys. 11b.

Analogowy filtr zespolony (nazywany też filtrem polifazowym lub kwadraturowym) jest jednym z najważniejszych bloków odbiorników z niską częstotliwością pośrednią [11], [12]. Najważniejsze parametry takiego filtru to duży zakres dynamiki (DR) i dobre tłumienie sygnału lustrzanego (IR). Częstotliwość środkowa filtru zespolonego zazwyczaj wynosi kilkaset kHz. Głównym źródłem zmniejszenia tłumienia sygnału IR jest rozbieżność wzmocnienia torów sygnałowych I i Q sekcji filtru z rys. 11b. W przypadku wzmacniaczy operacyjnych o dużym polu wzmocnienia rozbieżność wzmocnienia torów I oraz Q zależy

13

tylko od dopasowania rezystorów, a w pozostałych przypadkach również od wzmocnienia wzmacniaczy. Aby uzyskać wysokie tłumienie sygnału lustrzanego konieczna jest realizacja dobrze dopasowanych rezystorów i szerokopasmowych wzmacniaczy operacyjnych.

W literaturze specjalistycznej można znaleźć kilka implementacji filtrów zespolonych [12], [13]. Filtry o szerszej dynamice (DR > 80dB) można zrealizować tylko przy użyciu techniki aktywnej-RC. Stosunkowo wysoka częstotliwość środkowa filtrów zespolonych i wymaganie wysokiego DR sprawiają, że szczególnie trudno jest zaprojektować taki filtr dla niskiego napięcia zasilania.

Jednym z trudniejszych do spełnienia wymogów stawianych wzmacniaczowi o niskim napięciu zasilania jest duża wartość pola wzmocnienia GB oraz mała rezystancja wyjściowa. Sytuacja komplikuje się jeszcze bardziej w przypadku wzmacniacza w pełni różnicowego. Typowe rozwiązania takich wzmacniaczy operacyjnych wymagają układu CMFB [14]. Układy CMFB są niekorzystne, gdyż podwyższają pobór mocy, zwiększają szumy i ograniczają pole wzmocnienia wzmacniacza operacyjnego.

Q+i Q+

o

I+i I+o

Q-i Q -

o

I -i I -

o+

+

+

+

R1i

R3i

Ci

Ci

Ci

Ci

R3i

R3i

R3i

R2i

R2i

R2i

R2iR1i

R1i

R1i

(a) (b)

Rys. 11 (a) Uproszczona struktura wzmacniacza operacyjnego [B5], (b) Pojedyncza sekcja filtru zespolonego zrealizowana w technice aktywnej-RC.

Wzmacniacz opracowany przez habilitanta nie wymaga układu CMFB. Uproszczoną strukturę wzmacniacza operacyjnego przedstawiono na rys. 11a. We wzmacniaczu można wyróżnić następujące bloki: wejściową parę różnicową z tranzystorami M1 i M2 z aktywnym obciążeniem (LOAD), układ polaryzacji (BIAS) oraz bufory wyjściowe (BUFFERS). Obciążenie aktywne utworzone z tranzystorów M3-M6 ma dużą rezystancję dla składowej różnicowej wzmacnianego sygnału i małą rezystancję dla składowej współbieżnej wzmacnianego sygnału. Dzięki tej właściwości możliwe jest precyzyjne ustalenie napięcia wspólnego w punktach A i B za pomocą doboru prądu drenu tranzystora M9.

Bufory wyjściowe są utworzone ze wzmacniaczy operacyjnych z pasywnym układem sprzężenia zwrotnego Rfa-Rfc i mają wzmocnienie równe Kd=2Rfa/Rfc+1 dla sygnału różnicowego i równe 1 dla sygnału współbieżnego. Dzięki temu, że wzmocnienie sygnału współbieżnego jest równe 1, składowa stała na wyjściach ±VO jest równa napięciom w punktach A i B. Układ polaryzacji (M9-M12) zaprojektowano tak, że napięcia w punktach A i B są ustalone za pomocą napięcia VCM. W układzie tym wykorzystano wzmacniacz operacyjny sterujący prądami drenów tranzystorów M9 i M11, dzięki czemu możliwe jest ustalenie składowej stałej na wyjściach ±VO równej napięciu odniesienia VCM. We wzmacniaczu z rys. 11a układ CMFB jest zbędny, ponieważ odpowiednia wartość napięcia wspólnego na wyjściu wzmacniacza jest ustalana przez układ polaryzacji. Pole wzmocnienia

14

GB całego wzmacniacza jest ograniczone głównie przez położenie bieguna niedominującego, który jest związany z buforem wyjściowym. Aby uzyskać jak największe pole wzmocnienia biegun niedominujący powinien być położony na częstotliwości równej polu wzmocnienia bufora.

Wzmacniacz zaprojektowany do realizacji filtru charakteryzuje się wzmocnieniem stałoprądowym większym niż 57dB, polem wzmocnienia równym 200 MHz, marginesem fazy 55o i równoważnym szumem wejściowym mniejszym od 28 nV/√Hz. Pełny schemat i opis wzmacniacza z rys. 11 podano w pracy [B5]. Osiągnięte parametry pozwalają stwierdzić, że zaprojektowany wzmacniacz operacyjny może być użyty do realizacji filtru zespolonego. W porównaniu do rozwiązania przedstawionego w pracy [15] wzmacniacz pobiera o 50% mniej mocy i może pracować z niższym napięciem zasilania 2,5-3,3 V.

(a) (b)

Rys. 12 Filtr zespolony złożony z 5 sekcji rys. 11b: (a) topografia, (b) fotografia układu scalonego.

(a) (b)

Rys. 13 Charakterystyka częstotliwościowa prototypowego filtru zespolonego (oś Y: 10dB/dz, oś X: 50kHz/dz) (a) dla sygnału pożądanego, (b) dla sygnału lustrzanego.

Opracowany przez habilitanta wzmacniacz przebadano w filtrze zespolonym 5-tego rzędu o częstotliwości środkowej 250 kHz i pasmie przepustowym 200 kHz, przeznaczonym do odbiornika GSM z niską częstotliwością pośrednią. Filtr został zaprojektowany i wykonany w procesie BiCMOS 0,8 µm austriamicrosystems. Zaprojektowaną topografię całego filtru pokazano na rys. 12a. W skład filtru wchodzi pięć kaskadowo połączonych sekcji. Każda z sekcji zawiera cztery matryce rezystorów, jedną matrycę programowanych kondensatorów oraz dwa wzmacniacze operacyjne. Aby osiągnąć tłumienie sygnału lustrzanego na poziomie 60dB zastosowano specjalne rozmieszczenie czwórek rezystorów (4xR1i, 4xR2i, 4xR3i) zapewniające dobre dopasowanie ich rezystancji. Przestrajane pojemności zostały zrealizowane w formie przełączanej matrycy kondensatorów i umożliwiają kompensację

15

rozrzutu procesu technologicznego i precyzyjne dostrojenie częstotliwości środkowej filtru. Opracowany filtr ma bardzo wysoki współczynnik SFDR wynoszący 95dB@VDD=3.3V i 89dB@VDD=2,5V oraz niski poziom szumów 15µVrms na wyjściu.

Opracowany przez habilitanta filtr posiada lepsze parametry w porównaniu do podobnych rozwiązań opisanych w literaturze. Filtr zajmuje 1/5 powierzchni struktury krzemowej i pobiera 30% mocy analogicznego układu z pracy [12]. W porównaniu do podobnego układu z pracy [13] zrealizowanego w technice Gm-C, prezentowany filtr ma znacznie większą dynamikę i niższe szumy, jednakże pobiera czterokrotnie większą moc.

Zespolony scalony filtr pośredniej częstotliwości odbiornika Bluetooth [B6]

W pracy [B6] przedstawiono pasmowoprzepustowy zespolony filtr 14-go rzędu pośredniej częstotliwości odbiornika Bluetooth wykonany w technice OTA-C. Filtr zaprojektowano w technologii BiCMOS 0,35 µm. Szerokość pasma przepustowego filtru wynosi 1,1 MHz, a częstotliwość środkowa 3 MHz.

Rys. 14 Liniowy wzmacniacz OTA.

Rys. 15 Charakterystyki stałoprądowe wzmacniacza OTA.

Filtry pośredniej częstotliwości, bądź też filtry kanałowe, powinny charakteryzować się szerokim zakresem dynamiki. Filtr powinien zachować swoje właściwości w sytuacji, kiedy moc sygnałów leżących w pasmie zaporowym jest dużo większa od sygnałów w pasmie przepustowym. Wymagany szeroki zakres dynamiki filtru sprawia, że niezbędny jest szeroki zakres liniowości wzmacniaczy OTA. Szerokim zakresem liniowości − relatywnie do

16

napięcia zasilania − charakteryzują się wzmacniacze wykorzystujące tranzystory MOS w zakresie triodowym. Habilitant zaprojektował nowatorski układ wzmacniacza OTA, pokazany na rys 14. Jest to struktura pseudo-różnicowa. Tranzystory MOS o numerach od M1 do M12 i tranzystory bipolarne Q1 i Q2 tworzą główną część wzmacniacza, natomiast tranzystory od M13 do M20 tworzą układ CMFB. Rolę wejściowych liniowych przetworników V-I pełnią tranzystory M1 i M5 pracujące w zakresie triodowym. Tranzystory M2-M4 oraz Q1 tworzą regulowaną kaskodę, której zadaniem jest utrzymanie stałego napięcia VDS tranzystora M1. Analogicznie tranzystory M6-M8 oraz Q2 utrzymują stałe napięcie VDS tranzystora M5.

Działanie układu stabilizującego napięcie VDS tranzystora M1 można wyjaśnić następująco. Komplementarna para CMOS M2-M3 oraz źródło prądowe M4 tworzą wzmacniacz różnicowy, który porównuje napięcie VGM z VDS1. Napięcie wyjściowe wzmacniacza podawane jest na bazę wtórnika bipolarnego Q1. Wzmacniacz M2-M3-M4 oraz wtórnik Q1 tworzą pętlę ujemnego sprzężenia zwrotnego i w rezultacie różnica (VGM – VDS1) utrzymywana jest na stałym poziomie. Dzięki temu, że w zaproponowanej konfiguracji BiCMOS wzmocnienie wzmacniacza M2-M3-M4 nie jest duże, można uzyskać dużo szerszy zakres częstotliwości pracy wzmacniacza OTA w porównaniu z klasyczną implementacją CMOS regulowanej kaskody. Jak przedstawiono w pracy [B6], zależność różnicowego prądu wyjściowego od różnicowego napięcia wejściowego jest dokładnie liniowa, a transkonduktancja wzmacniacza OTA może być przestrajana poprzez zmianę napięcia VGM lub prądu IBIAS. Charakterystyki stałoprądowe wzmacniacza OTA zamieszczono na rys. 15. Transkonduktancja jest przestrajana w zakresie 4,1 µS ÷ 46,2 µS przez zmianę napięcia VGM od 2,15 V do 2,5 V. Nieliniowość transkonduktancji dla napięcia VGM = 2,3 V oraz Vin = 2 Vpp wynosi 1,13 %.

Rys. 16 Charakterystyki częstotliwościowe filtru zespolonego OTA-C.

Na rys. 16 pokazano charakterystyki częstotliwościowe filtru zespolonego. Częstotliwość środkowa filtru wynosi fc = 3 MHz, natomiast szerokość pasma przepustowego 1,1 MHz. Realizacja aktywna filtru zawiera 44 wzmacniacze OTA o nominalnej wartości transkonduktancji 20 µS. Pełne zestawienie uzyskanych parametrów wzmacniacza i filtru znajduje się w pracy [B6].

W pracy [B6] przedstawiono autorski układ wzmacniacza transkonduktancyjnego. Korzystne cechy wzmacniacza zweryfikowano w aplikacji zespolonego filtru pośredniej częstotliwości odbiornika Bluetooth 14-go rzędu. Na podstawie badań symulacyjnych stwierdzono, że filtr spełnia wymagane parametry mało- i wielkosygnałowe. Na podkreślenie zasługuje dobra liniowość filtru, o czym świadczy współczynnik IIP3 wynoszący 13,5 dBm. Zaprojektowany filtr może pracować z napięciem zasilania 2,7 V i cechuje się stosunkowo niskim (10,5 mW) poborem mocy.

17

Liniowy niskoszumowy wzmacniacz CMOS [P1]

Znane rozwiązania wzmacniaczy wykorzystujące tranzystor MOS w zakresie triodowym charakteryzują się relatywnie dobrą liniowością, ale wysokim poborem mocy i niewystarczająco niskim poziomem szumów. Tranzystor MOS w zakresie triodowym ma małą rezystancję wyjściową i nie może bezpośrednio sterować obciążeniem. Dlatego stosuje się dodatkowe układy zwiększające rezystancję wyjściową wzmacniacza, które niestety zwiększają pobór mocy i poziom szumu, a także ograniczają pasmo przenoszenia.

Habilitant zaproponował nowatorskie rozwiązanie, które pozwala uzyskać dużą rezystancję wyjściową, niski poziom szumu, niski pobór mocy oraz szerokie pasmo wzmacniacza. Rozwiązanie to jest przedmiotem ochrony patentowej [P1].

(a) (b)

Rys. 17 Liniowy niskoszumowy wzmacniacz CMOS [P1]: (a) wersja podstawowa, (b) wersja w pełni różnicowa.

Na rys. 17a pokazano podstawową wersję wynalazku liniowego niskoszumowego wzmacniacza. Główny tranzystor wzmacniający (M1) jest spolaryzowany w zakresie triodowym, dzięki czemu ma liniową charakterystykę, ale niską rezystancję wyjściową. Układ zwiększający rezystancję stanowi klasyczny tranzystor kaskodujący (M2) z nowatorskim sterowaniem w przód (ang. feed-forward ). Składowa zmienna sygnału wejściowego (Vin) po wstępnym kształtowaniu przez dzielnik pojemnościowy (M3 i M4) steruje bramką M2 w taki sposób, że napięcie dren-źródło M1 pozostaje na stałym poziomie. Stąd wpływ rezystancji wyjściowej M1 jest zminimalizowany i zniekształcenia wzmacniacza są minimalne. Optymalną charakterystykę wzmacniacza uzyskuje się przez dobór stosunku pojemności tranzystorów M3 i M4. Składowa stała napięcia na bramce M2 jest ustalana napięciem na końcówce podłoża (wyspy) tranzystora M4 (potencjał Vbias przekazywany jest do bramki M2 przez złącze podłoże-dren-źródło M4). Pętla sprzężenia w przód pozwala uzyskać znacznie większą wartość częstotliwości górnej niż w przypadku powszechnie stosowanej pętli ujemnego sprzężenia. Tranzystory w pętli M3 i M4 są tak spolaryzowane, że nie pobierają dodatkowej mocy (stanowią one jedynie pojemności) oraz nie wprowadzają dodatkowego szumu. Wzmacniacz może występować w wersji nieróżnicowej (rys. 17a), jak również w wersji w pełni różnicowej (rys. 17b). Testy symulacyjne dla różnych technologii CMOS, austriamicrosystems 180 nm i TSMC 180 nm, wykazały funkcjonalność proponowanego przez habilitanta rozwiązania. Na przykład wykorzystując omawiany wzmacniacz można zrealizować filtr aktywny środkowoprzepustowy 6-go rzędu o częstotliwości środkowej 100-150 MHz, zniekształceniach intermodulacyjnych poniżej -50 dB, gęstości widmowej szumu poniżej 40 nV/√Hz i poborze mocy 40 mW ze źródła zasilającego 1,8 V. Znane rozwiązania wzmacniaczy triodowych CMOS pozwalają uzyskać podobne parametry filtru, ale przy kilkukrotnie większym poborze mocy.

18

3. Prace badawcze nad układami wstępnej filtracji i przetwarzania obrazu w mikroelektronicznych scalonych systemach wizyjnych [A1- A7], [B1] i [B2]

Zadaniem wstępnej filtracji obrazu (ang. early vision processing) jest ułatwienie jego

dalszej, bardziej zaawansowanej obróbki. Wstępna filtracja usuwa szumy, wyostrza obraz, wydobywa podstawowe informacje np. krawędzie. Są to relatywnie nieskomplikowane obliczeniowo operacje, ale liczba danych jest bardzo duża i w rezultacie wymagana jest duża moc obliczeniowa. Na przykład obliczenie splotu przestrzennego dla obrazu o typowych rozmiarach 512 × 512 pikseli i maski 3 × 3 wymaga wykonania 2359296 sumowań i mnożeń. Tradycyjnie jest to realizowane przez procesory cyfrowe. Wstępna filtracja nie wymaga dużej dokładności numerycznej (5-6 bitów) [16], dlatego można ją zrealizować alternatywnie w technice analogowej.

Efektywnym rozwiązaniem takiego systemu wizyjnego jest połączenie fotosensorów z procesorami w jednym układzie scalonym. Takie układy nazywane są z ang. vision chip [17], [18]. Mimo stosunkowo niskich rozdzielczości obrazu mogą mieć zaawansowane zastosowania, na przykład w robotach, układach kierowania ruchem ulicznym i systemach nawigacji automatycznej.

Rys. 18 System wstępnego przetwarzania obrazu z układem vision chip.

Jedną z możliwych realizacji struktur analogowego vision chip pokazano na rys. 18. Jest to struktura w pełni równoległa, w której z każdym sensorem optycznym (fotosensorem) połączony jest jeden prosty analogowy procesor piksela APE (ang. analogue processing

element). Zastosowanie architektury równoległej jest uzasadnione, gdyż układ vision-chip wykonuje niskopoziomowe funkcje przetwarzania obrazu, które posiadają naturę równoległą. Oznacza to, że w danej chwili wykonywana jest dokładnie ta sama operacja na każdym pikselu. Taką koncepcję SIMD (ang. single instruction multiple data SIMD) analogowego przetwarzania zastosowano w pracach [19-23]. Dodatkową korzyścią z zastosowania architektury równoległej jest to, że każdy procesor piksela posiada bezpośredni dostęp do danych z sąsiednich pikseli, nie ma więc potrzeby przesyłania tych danych na większe odległości. W konsekwencji równoległa architektura wydatnie zwiększa moc obliczeniową i umożliwia przetwarzanie obrazu w czasie rzeczywistym przy niskim poborze mocy. Znane z literatury analogowe vision chip osiągają duże wydajności obliczeniowe, nawet 655 GOPS [16], [19] przy sprawności 1,9 pJ/OP [24]. Wstępne przetworzenie ogranicza ilość danych do przesłania i dalszej analizy w układzie cyfrowym, co dodatkowo redukuje moc niezbędną do transmisji sygnału wizyjnego. Wymienione właściwości układów vision chip są szczególnie ważne dla urządzeń autonomicznych zasilanych bateryjnie.

19

Zintegrowane z fotosensorami procesory realizujące operacje splotu umożliwiają pracę w czasie rzeczywistym i implementacje wielu praktycznych liniowych filtrów przestrzennych. Najważniejsze problemy badawcze dotyczące układów wstępnej filtracji i przetwarzania obrazu w scalonych systemach vision chips, którymi zajmował się habilitant, dotyczą:

- opracowania fotosensorów w tanich standardowych technologiach CMOS, - opracowania analogowych procesorów wstępnego przetwarzania zoptymalizowanych

pod względem wydajności obliczeniowej i poboru mocy, - opracowania struktur matryc procesorów APE, - opracowania układów sterujących matrycami procesorów APE.

Poniżej zostaną przedstawione rezultaty badań nad układami wizyjnymi z wstępnym

przetwarzaniem opisane w pracach [A1-A7], [B1] i [B2]. 3.1 Prace badawcze nad prototypem Vision Chip I

Układ scalony Vision Chip I oraz publikacje [A1], [A3] i [A5] powstały w rezultacie badań prowadzonych w projekcie [G4]. Głównym celem projektu było opracowanie w standardowej technologii CMOS układów wizyjnych z analogowymi procesorami do wspomagania przetwarzania obrazu w czasie rzeczywistym przy znacząco obniżonym poborze mocy. Vision Chip I zawiera kompletny system detekcji i wstępnego przetwarzania obrazu. Ze względu na duże koszty wyprodukowany prototyp zawiera niedużą matrycę 32 × 32 fotopikseli, która wystarcza do weryfikacji opracowanych rozwiązań układowych.

Opracowanie fotopiksela CMOS

Na rys. 19 pokazano opracowany przez habilitanta schemat elektryczny fotopiksela. Przetwornik światło-napięcie zbudowany jest z następujących elementów: fotodiody wykonanej z dyfuzji n w podłożu typu p, tranzystora M1 resetującego fotodiodę, wtórnika źródłowego M2 polaryzowanego przez źródło prądowe M3, klucza migawki M4, kondensatora pamiętającego CMEM oraz bufora.

(a) (b)

Rys. 19 Fotopiksel CMOS (a) schemat, (b) topografia (wymiary 40,8 µm × 43,1 µm).

Zasada działania jest następująca. Sygnałem RST pojemność diody ładowana jest do

napięcia VDD. Prąd wsteczny diody rozładowuje tę pojemność, a szybkość rozładowania zależy od natężenia światła. Napięcie z katody przenoszone jest przez wtórnik źródłowy na kondensator pamiętający CMEM. Koniec procesu zapamiętania wyznacza sygnał SHUTTER. Zaprojektowany fotopiksel posiada następujące korzystne właściwości. Po zamknięciu

20

migawki prąd drenu M3 samoczynnie zmniejsza się do zera, co ogranicza pobór mocy. Bufor zapewnia niedestrukcyjny odczyt i odpowiednie wysterowanie linii wiersza dla procesora analogowego APE. Sygnał “ENABLE” aktywuje bufor wyjściowy na czas niezbędny do odczytu wybranej kolumny. Każdy z elementów fotopiksela jest aktywowany tylko na krótki okres czasu. Prąd wsteczny fotodiody, który jest proporcjonalny do natężenia światła, jest całkowany na pojemności własnej diody. Przy odpowiednio dużej powierzchni fotodiody taki fotopiksel charakteryzuje się stosunkowo niskim poziomem szumu [25].

Wszystkie fotopiksele pracują jednocześnie korzystając z globalnej migawki (SHUTTER), co eliminuje rozmazanie i zniekształcenia obrazu spowodowane przez szybko poruszające się obiekty. Zmiana czasu trwania sygnału migawki pozwala na dostosowanie się do różnych warunków oświetlenia. Ważną cechą opracowanego przetwornika jest rozdzielenie w czasie fazy „otwarcia" migawki od faz odczytu i przetwarzania zapamiętanego obrazu. W układzie Vision Chip I konwersja obrazu na sygnał elektryczny i wstępna filtracja jest dokonywana z prędkością do 2000 klatek na sekundę.

Topografia fotopiksela zaprojektowanego w technologii CMOS AMS 0,35 µm przedstawiona na rys. 19b ma wymiary 40,8 µm × 43,1 µm. Fotodioda zajmuje powierzchnię 131 µm2, co stanowi 8 % powierzchni fotopiksela. Nad fotodiodą nie przebiegają żadne ścieżki metalowe, które ograniczałyby ilość światła docierającego do złącza i obniżałyby czułość fotodiody.

Zaprojektowany w standardowej technologii CMOS fotopiksel ma zadawalające parametry do zastosowań w układach vision chip. Jak podano w pracy [A3], czułość fotosensora wynosi 2,5 V/lux s, a nieliniowość charakterystyki konwersji światło-napięcie jest mniejsza od 2,6%.

Analogowy procesor splotowy

Największą trudnością w praktycznej implementacji procesorów do wstępnego przetwarzania obrazu w czasie rzeczywistym jest duża złożoność numeryczna związana z obróbką kompletnej ramki obrazu. Na przykład obróbka pojedynczej ramki obrazu o niskiej rozdzielczości 128 x 128 pikseli przy prędkości 25 klatek/s wymaga około 3,7 mln mnożeń i 3,3 mln sumowań na sekundę przy splocie z maską o rozmiarach 3 x 3 piksele.

Rys. 20 Procesor analogowy APE wraz z połączeniami do fotosensorów.

Habilitant jest współautorem procesora analogowego, którego ogólną architekturę pokazano na rys. 20. Ze względu na możliwą do realizacji sieć połączeń procesor wykonuje operacje splotu z użyciem okna o rozmiarze 3×3 piksele. Procesor ma w tym samym czasie dostęp do 9 sąsiadujących pikseli obrazu, jak pokazano na rys. 20. Podstawowym elementem procesora jest układ złożony z przetwornika napięcie-prąd (V/I) oraz drabinki (R-2R) umożliwiającej programowanie współczynników maski splotu. Procesor zawiera dziewięć takich elementów realizujących kompletną maskę. Drabinki R-2R wykonano w oparciu o tranzystory pMOS pracujące w zakresie liniowym. Drabinki pracujące w trybie prądowym posiadają lepszą liniowość niż w trybie napięciowym, dlatego napięcia z fotopikseli

21

konwertowane są na prądy przez przetworniki V/I. Prądy wyjściowe z drabinek sumowane są w buforze o niskiej rezystancji wejściowej i konwertowane są ponownie na napięcie przez przetwornik I/V.

Na rys. 21 pokazano schematy najważniejszych bloków funkcjonalnych procesora. Układ wejściowy procesora, przedstawiony na rys. 21a, dokonuje konwersji sygnału wejściowego Vin na wyjściowy prąd Iout. Habilitant zaprojektował ten układ tak, aby mógł być połączony bezpośrednio z sygnałami wyjściowymi z matrycy fotopikseli oraz posiadał odpowiednią liniowość. Klucze tranzystorowe M1-M4 są wykorzystywane do zmiany polaryzacji napięcia wejściowego, co umożliwia uzyskanie ujemnych współczynników maski splotu. Dzięki zastosowaniu degeneracji źródeł tranzystorów M5 oraz M6 w parze różnicowej uzyskano bardzo szeroki zakres liniowej pracy układu. Na rys. 21b pokazano schemat drabinki R-2R wykonanej z wykorzystaniem tranzystorów MOS. Układ ten charakteryzuje się bardzo dobrą liniowością i dokładnością skalowania sygnału. Współczynnik podziału jest programowany cyfrowo (bitami bN-1, bN-2,...), 3 bity programują wartość współczynnika podziału, dodatkowy 4 bit reprezentuje znak. Umożliwia to programowanie współczynników maski splotu w zakresie od –1.0 do +1.0 z krokiem 0.125. Procesor posiada 9 rejestrów 4-bitowych mogących przechować 3-bitowe wartości współczynników wraz ze znakiem. Rys. 21c pokazuje schemat przetwornika prąd-napięcie, który jednocześnie pełni funkcję układu separującego sygnał współbieżny. Układ charakteryzuje się bardzo małą rezystancją wejściową, co zapewnia niewielki błąd sumowania. Dzięki małej rezystancji wejściowej uzyskuje się również bardzo szerokie pasmo oraz bardzo krótkie czasy narastania i opadania przetwarzanych sygnałów. Dla pełnego zakresu programowania współczynników maski całkowity błąd przetwarzania nie przekracza 3,13 %, co odpowiada dokładności 5 bitów. Szczegółowy opis procesora zamieszczono w pracy [A1].

(a) (b) (c)

Rys. 21 Podbloki procesora: (a) wejściowy przetwornik napięcie-prąd, (b) programowalna drabinka MOSFET R-2R, (c) niskorezystancyjny bufor.

Procesor ma bardzo krótki czas odpowiedzi impulsowej oraz czas przejścia ze stanu czuwania do aktywnego, który nie przekracza 0,1 µs. Dzięki takim parametrom możliwe staje się uśpienie procesora pomiędzy przetwarzaniem kolejnych ramek obrazu, co znacząco redukuje pobieraną moc z zasilania.

Podsumowując opracowany analogowy procesor APE ma następujące unikalne właściwości: szeroki zakres przetwarzanych napięć wejściowych, dokładność przetwarzania 3% (5bit), cyfrowe programowanie współczynników maski, szybkość przetwarzania do 4,6 MSPS, mały pobór mocy (0,2µW @25 fps, 18µW @2000 fps) oraz rozmiary 98 µm ×220 µm. Czas potrzebny na obliczenie splotu jest stały (21,5 ns) i jest niezależny od wartości współczynników maski.

22

Analogowy procesor medianowy

Zasadę działania filtru medianowego zaprezentowano w pracy [A3]. Habilitant brał udział w opracowaniu rozwiązania układowego, optymalizacji parametrów oraz pomiarach filtru medianowego.

Rys. 22 Schemat blokowy filtru medianowego.

(a) (b)

Rys. 23 Schemat układu MAXMIN: (a) komparator napięciowy, (b) zestaw kluczy decyzyjnych.

Na rys. 22 pokazano schemat blokowy analogowego filtru medianowego. Jest to klasyczna struktura założona z 19 układów sortujących MAXMIN, które wykonują algorytm sortowania bąbelkowego. Pojedynczy układ MAXMIN jest zbudowany z różnicowego komparatora napięciowego oraz zestawu kluczy decyzyjnych. Dzięki takiemu nowatorskiemu rozwiązaniu napięcie wyjściowe filtru Vmed przyjmuje dokładnie wartość środkową – jedną z pośród 9 napięć wejściowych Vi1-Vi9.

Wkładem habilitanta w budowę filtru medianowego jest opracowanie rozwiązania układowego komparatora przedstawionego na rys. 23a, użytego do budowy układu MAXMIN oraz optymalizacja jego parametrów. Komparator składa się z pary różnicowej M1-M2 obciążonej tranzystorami M3-M6 w konfiguracji krzyżowej, co zapewnia dobrą stabilizację napięcia wspólnego przy jednocześnie dużej rezystancji różnicowej, pozwalającej osiągnąć duże wzmocnienie różnicowe. Podłoża tranzystorów M1-M2 są połączone ze źródłami w celu minimalizacji napięcia progowego i tym samym osiągnięcia szerokiego zakresu wspólnego napięcia wejściowego. Stopień wyjściowy zaprojektowano w konfiguracji przeciwsobnej, co zapewnia szeroki zakres napięć wyjściowych, odpowiedni do sterowania kluczami decyzyjnymi.

Jak przedstawiono w pracy [A5], rozdzielczość filtru medianowego jest uzależniona od wzmocnienia różnicowego i napięcia niezrównoważenia komparatora napięciowego. Natomiast czas przetwarzania filtru ograniczona czas propagacji sygnału przez kaskadę 9 układów MAXMIN. Czas propagacji układu MAXMIN zależy głównie od czasu propagacji komparatora.

23

Szczegóły realizacji i wyniki pomiarów parametrów filtru medianowego przedstawiono w pracy [A5]. W porównaniu do znanych rozwiązań analogowych filtrów medianowych [26-28] opracowany układ charakteryzuje się krótszym czasem przetwarzania (34 ns), dobrą rozdzielczością (0,55%), małym poborem mocy (1,25 mW) i małą powierzchnią (0,0014 mm2).

Schemat połączeń matrycy

Do realizacji układu Vision Chip I zastosowano opisany uprzednio fotopiksel i procesor splotowy. Ze względu na stosunek rozmiaru fotopiksela (40,8×43,1 µm) do rozmiaru procesora splotowego (98 ×220 µm), a także bardzo krótki czas obliczania splotu (21,5 ns) w porównaniu do czasu fotokonwersji (do 2 µs), habilitant opracował implementację architektury równoległo-szeregowej SIMD [23], przedstawioną na rys. 24. Architektura ta pozwala zmniejszyć powierzchnię matrycy fotopikseli i skrócić ścieżki sygnałowe w wierszach. Dzięki skróceniu ścieżek uzyskuje się zmniejszenie pojemności pasożytniczych, co w konsekwencji redukuje pobór mocy związany z przełączaniem sygnałów oraz zmniejsza zakłócenia słabych sygnałów analogowych.

Rys. 24 Architektura układu scalonego Vision Chip I.

Fotopiksele tworzą matrycę o rozmiarze 32 × 32. Na brzegu każdego wiersza znajduje się procesor splotowy. W każdym wierszu poprowadzono 6 linii sygnałów polaryzacji i sterowania fotopikselami oraz 3 linie sygnałów wyjściowych połączonych bezpośrednio z procesorami APE z rys. 20. W każdej kolumnie prowadzona jest 4-bitowa szyna sterująca odczytem kolumn.

Światło padające na matrycę zostaje w każdym fotopikselu zamienione na napięcie i zapamiętane na kondensatorze. Tak zapamiętana klatka obrazu jest następnie przetwarzana przez procesory. Każdy procesor ma w tym samym czasie dostęp do 9 sąsiadujących pikseli obrazu, jak pokazano na rysunkach 20 i 25. Klatka obrazu przetwarzana jest od lewej do prawej strony, w każdym wierszu maska 3×3 piksele przesuwa się od lewej do prawej strony co jeden piksel obrazu. Wyniki z procesora są sukcesywnie wyprowadzane kolumnami na zewnątrz układu scalonego w postaci analogowej za pomocą zaprojektowanych przez habilitanta buforów (rys. 25). Każdorazowo po zakończeniu przetwarzania całego wiersza wszystkie procesory są przełączane w stan uśpienia, co znacząco redukuje całkowity pobór mocy.

Wszystkie analogowe procesory APE pracują równolegle i dzięki temu zapewniają bardzo szybkie filtrowanie obrazu. W celu zapewnienia równoczesnego połączenia trzech sąsiednich fotopikseli z APE w każdym wierszu zastosowano trzy multipleksowane analogowe linie

24

sygnałowe, tak jak to pokazano na rys. 25. Multipleksowaniem linii analogowych steruje układ cyfrowy synchronizowany sygnałem odczytu kolumn (col_readout_clk) [A1].

Rys. 25 Architektura układu odczytu Vision Chip I.

Układy sterujące matrycą

Układ scalony Vision Chip I jest sterowany przez opracowany przez habilitanta układ cyfrowy (Digital Control Logic) widoczny na rys. 25. Układ ten składa się z 32 bitowego rejestru przesuwnego, aktywującego poszczególne kolumny matrycy do odczytu oraz układów logicznych sterujących analogowymi liniami sygnałowymi, łączącymi fotopiksele z procesorami APE. Blok ten sterowany jest zewnętrznym sygnałem zegarowym col_readout_clk i sygnałem SR ustalającym stan początkowy rejestru. Pracą fotopikseli sterują zewnętrzne sygnały SHUTTER (globalna migawka) i RST (resetujący fotodiody). Ze względu na długości połączeń oraz duże obciążenie pojemnościowe wszystkie wewnętrzne magistrale cyfrowe muszą zawierać odpowiednie bufory w wierszach i kolumnach. Konfiguracja aktualnie wykonywanej operacji splotu odbywa się za pomocą odpowiednich wartości wpisanych do rejestrów procesorów APE. Rejestry te przechowują ustawienia kluczy programowalnej drabinki CMOS R-2R. Do programowania współczynników splotu zaprojektowano magistrale cyfrowe COEF_DATA i COEF_ADDR.

Projekt topografii układu scalonego Vision Chip I

Habilitant jest głównym projektantem topografii układu Vision Chip I, którą zaprojektowano metodą full-custom w technologii CMOS 0,35 µm austriamicrosystems. Topografię układu scalonego z wyróżnionymi blokami funkcjonalnymi pokazano na rys. 26a. Struktura układu scalonego posiada wymiary 2,8 mm × 2,6 mm i zawiera 60815 tranzystorów. Matryca o rozmiarze 32 × 32 fotopikseli zajmuje powierzchnię 1,8 mm2.

Całkowita powierzchnia zajmowana przez matrycę wraz z procesorami i logiką sterującą wynosi 2,7 mm2. Każdy fotopiksel ma wymiary 40 µm × 35 µm, natomiast procesory analogowe APE mają wymiary 204 µm × 92 µm. W celu zminimalizowania powierzchni układu scalonego procesory APE są umieszczone po obu stronach matrycy fotopikseli. Procesor (filtr) medianowy, który został wykonany w wersji testowej, ma rozmiary 105 µm × 135 µm i jest umieszczony na skraju układu scalonego. W celu ochrony elementów aktywnych (oprócz fotodiody) przed światłem topografię przykryto warstwą metalu4.

25

(a) (b)

Rys. 26 Układ scalony Vision Chip I: (a) projekt topografii, (b) fotografia układu scalonego.

Opracowanie systemu do testowania prototypu Vision Chip I

Testowanie prototypu Vision Chip I przeprowadzono za pomocą zaprojektowanego przy udziale habilitanta systemu pomiarowego (rys. 27). Zastaw pomiarowy składa się z opracowanej przez habilitanta płyty „Test Board” (zawierającej: przetworniki analogowo-cyfrowe, układy zasilające, podstawkę do testowanego prototypu), płyty prototypowej z układem FPGA Virtex4-SX35 firmy MEMEC, oznaczonej jako FPGA Board oraz komputera PC. Sygnał wizyjny jest wyprowadzany na zewnątrz układu testowego Vision Chip I jednocześnie ze wszystkich 32 wierszy obrazu. Następnie sygnał ten jest konwertowany na postać cyfrową przez cztery ośmiokanałowe przetworniki A/C. Cztery cyfrowe sygnały (SHUTTER, RST, col_readout_clk i SR) sterujące matrycą oraz pozostałe sygnały sterujące przetwornikami A/C wytwarzane są przy użyciu FPGA. Za pomocą przygotowanego programu komputerowego dokonywana jest konfiguracja parametrów sygnałów sterujących pracą matrycy, rejestracja oraz wizualizacja pomierzonych wartości sygnałów wyjściowych z procesorów analogowych.

(a) (b)

Rys. 27 System testujący Vision Chip I: (a) schemat blokowy (b) fotografia.

Przykładowe rezultaty testowania

Na rys. 28 przedstawiono przykładowe wyniki przetwarzania obrazu przez układ Vision Chip I. W celu określenia dokładności przetwarzania obrazu przez badany układ wizyjny, zarejestrowany surowy obraz z rys 28a przetworzono w programie matematycznym, stosując takie same współczynniki maski splotu. Eksperymentalne wyniki z rys. 28b-28f

26

porównano w wynikami numerycznego przetwarzania. Różnice wynoszą od 1.9% do 2.9% i są praktycznie niezauważalne. Uzyskane rezultaty są wystarczające dla większości aplikacji komputerowego przetwarzania obrazów.

Na rys. 29 pokazano przykład przetwarzania obrazu w czasie rzeczywistym. Rysunek przedstawia czarno-biały krążek o średnicy 10 cm obracający się z prędkością 2000 obr/min. Zarejestrowany obraz surowy (rys. 29a), jak i przetworzony z zastosowaniem algorytmu wykrywania krawędzi (rys. 29b), potwierdzają możliwość pracy prototypu Vision Chip I w czasie rzeczywistym. Szybkość przetwarzania obrazu przez Vision Chip I jest ograniczona przez zewnętrzne układy odczytu. Zakładając, że maksymalny czas konwersji fotopikseli wynosi 2µs oraz sumaryczny czas niezbędny na przesłanie sygnału do APE i obliczenie splotu wynosi 220 ns, to szybkość przetwarzania sygnału układu Vision Chip I z matrycą o wielkości 128 x 128 pikseli mogłaby osiągnąć 33156 klatek na sekundę.

(a) (b) (c)

(d) (e) (f)

Rys. 28 Przykłady przetwarzania obrazów: (a) obraz nieprzetworzony, (b) i (c) detekcja narożników, (d) pozioma maska Prewitta, (e) detekcja krawędzi (laplasjan), (f) filtr dolnoprzepustowy.

(a) (b)

Rys. 29 Obrazy czarno-białego krążka obracającego się z szybkością 2000 obr/min uzyskane z prototypu Vision Chip I z rys. 3: (a) obraz nieprzetworzony, (b) detekcja krawędzi.

Vision Chip I –podsumowanie osiągnięć habilitanta:

- opracowanie oryginalnego fotopiksela w standardowej technologii CMOS do zastosowania w szybkich układach wizyjnych o architekturze równoległo-szeregowej,

- udział w opracowaniu szybkiego procesora splotowego, - udział w opracowaniu filtru medianowego, - opracowanie implementacji architektury równoległo-szeregowej matrycy wizyjnej,

27

- opracowanie układów sterujących pracą matrycy wizyjnej, - opracowanie układów odczytu sygnałów analogowych, - udział w opracowaniu topografii układu, - udział w opracowaniu systemu do testowania prototypu.

3.2 Prace badawcze nad prototypem Vision Chip II

Układ scalony Vision Chip II oraz publikacje [A2] i [A4] powstały w rezultacie kontynuacji badań w projekcie [G4]. Głównym celem dalszych prac naukowo – konstrukcyjnych było opracowanie procesora wykonującego operację splotu, zintegrowanego z fotosensorem o rozmiarach umożliwiających budowę układu wizyjnego o architekturze w pełni równoległej.

Opracowanie procesora piksela

Idea procesora, którego realizacja jest efektywna pod względem powierzchni i poboru mocy, została szczegółowo przedstawiona w pracach [A2] i [A4]. W uproszczeniu zasada działania procesora opiera się na sekwencyjnym przetwarzaniu 9 sygnałów z sąsiednich fotopikseli przy zastosowaniu pojemności integrującej i zestawu kluczy. Dzięki temu, że czas pobierania próbki prądu z jednej fotodiody jest znacznie mniejszy niż typowy czas zmiany treści obrazu, sekwencyjne przetwarzanie nie wprowadza zniekształceń. Procesor tego typu zajmuje małą powierzchnię i jest energooszczędny.

Udział habilitanta w realizacji procesora polegał na zaproponowaniu modyfikacji schematu elektrycznego umożliwiającej realizację ujemnych współczynników maski splotu, na optymalizacji dokładności przetwarzania oraz na opracowaniu układów odczytu sygnałów analogowych.

Schemat elektryczny procesora pokazano na rys.30a. Fotodioda stanowi integralną część procesora. Prąd fotodiody jest kierowany do kondensatora integrującego lub do jednego z 8 sąsiednich procesorów dzięki załączeniu odpowiedniego tranzystora MS1-MS9. W procesorze umieszczono dwa kondensatory integrujące MC1 i MC2. Klucze tranzystorowe MNEG i MPOS odpowiadają za skierowanie prądu z fotodiody do kondensatora MC1 lub MC2. Tranzystory MRST+ i MRST- służą do wstępnego naładowania (resetu) obu kondensatorów do napięcia zasilającego. Wtórniki źródłowe MBUF1 i MBUF2 pełnią rolę buforów odczytu i są polaryzowane źródłem prądowym, które jest wspólne dla wszystkich procesorów w danym wierszu matrycy. Klucze tranzystorowe MRD+ i MRD- służą do odczytu napięcia z kondensatorów MC1 i MC2.

(a) (b)

Rys. 30 Procesor analogowy: (a) schemat elektryczny, (b) topografia APE w technologii AMS CMOS 0,35 µm, wymiary 35 µm × 35 µm.

28

Procesor posiada 9 terminali sygnałowych (TO), które służą do komunikacji z sąsiednimi procesorami. Terminal wejściowy FNB (ang. from neighbors) służy do wprowadzania prądów z sąsiednich fotodiod. Stan niski sygnałów RST+ i RST- powoduje reset kondensatorów całkujących. Współczynniki maski splotu zależą bezpośrednio od czasów włączenia kluczy i od pojemności integrujących MC1 i MC2 [A2], [A4]. Stan wysoki sygnału POS lub NEG oznacza integrację sygnału prądowego odpowiednio na kondensatorze MC1 lub MC2.

Zaproponowane przez habilitanta zastosowanie dwóch kondensatorów MC1 i MC2 umożliwia sprzętową realizację dodatnich oraz ujemnych współczynników maski splotu bez konieczności odwracania znaku prądu fotodiody. Odwracanie znaku prądu wymagałoby zastosowania lustra prądowego, a to z kolei wiązałoby się z większą powierzchnią APE i większym błędem przetwarzania. Ostateczny wynik splotu otrzymuje się przez odczyt różnicy napięć na kondensatorach MC1 i MC2. Różnicę napięć może wyznaczać jeden zewnętrzny układ wspólny dla wszystkich procesorów w matrycy. Takie podejście pozwala wydatnie zmniejszyć powierzchnię topografii. Ponadto zostaje wyeliminowany wpływ rozrzutów technologicznych na dokładność odejmowania.

Przetwarzanie bardzo małych prądów (pA÷nA) fotoelektrycznych może powodować znaczne błędy, jeśli nie zostaną zastosowane odpowiednie rozwiązania układowe. Zaproponowane przez habilitanta zastosowanie dodatkowego tranzystora MS10 odgrywa znaczącą rolę w poprawie dokładności przetwarzania sygnału, ponieważ zmniejsza błędy spowodowane przełączaniem. Powstawanie błędów można wyjaśnić następująco. W przypadku braku tranzystora MS10, gdy wyłączone są klucze MS1-MS9, fotodioda jest całkowicie odłączona od pozostałych obwodów i jej fotoprąd może całkowicie rozładować pojemność pasożytniczą Cparasitic (rys. 30a). Gdy jeden z tranzystorów MS1-MS9 zostanie włączony, pojemność diody jest ponownie ładowana, powodując błąd z powodu podziału ładunku z kondensatorem integracyjnym (MC1 lub MC2). Całkowita pojemność Cparasitic jest tylko dwa razy mniejsza niż pojemność integracyjna, a zatem może wywołać błąd przetwarzania sygnału wynoszący nawet 50%. Aby zmniejszyć ten błąd, dodatkowy tranzystor MS10 utrzymuje stałe napięcie na fotodiodzie (i pojemności Cparassitic) podczas wyłączenia MS1-MS9. Sygnał sterujący VNOR, używany do aktywowania tranzystora MS10, jest generowany przez 9-wejściową bramkę NOR na podstawie sygnałów VN, VSE, …, VOWN. Sygnał VNOR jest wspólny dla wszystkich APE w macierzy, dlatego jest generowany przez pojedynczą bramę dla całej matrycy.

Opracowanie architektury i układów odczytu prototypu Vision Chip II

Habilitant jest współautorem w pełni równoległej architektury układu Vision Chip II. Zajmował się on opracowaniem układów sterujących pracą matrycy i analogowych układów odczytu. Główną część układu scalonego stanowi matryca wzajemnie połączonych procesorów APE, jak pokazano na rys. 31. Każdy APE zawiera fotodetektor oraz analogowy układ wykonujący operacje splotowe na własnym sygnale obrazowym oraz 8 pochodzących z sąsiednich pikseli. Wszystkie APE sterowane są tymi samymi sygnałami cyfrowymi, tak więc wykonują instrukcje równolegle, przy czym każdy APE operuje na własnych lokalnych sygnałach.

Równoległa architektura procesorów doskonale nadaje się do wykonywania algorytmów wstępnego przetwarzania obrazów, ponieważ instrukcje podawane są do wszystkich procesorów jednocześnie za pomocą magistrali cyfrowej, natomiast sygnały z fotosensorów niezbędne do obliczenia splotu przesyłane są tylko na małe odległości do procesorów w sąsiednich pikselach.

29

Rys. 31 Architektura prototypowego układu wizyjnego Vision Chip II.

Schemat organizacji odczytu pokazano na rys. 32. Kolejność odczytu danych z wierszy i kolumn matrycy jest synchronizowana przez rejestry przesuwne: jeden rejestr o długości 128 bitów (column address decoder) do odczytu kolumn oraz cztery rejestry o długości 16 bitów (shift register) do odczytu wierszy. Column address decoder steruje sygnałami odczytu RD+ i RD- (rys. 32), natomiast każdy shift register steruje multiplekserem analogowym. Dane analogowe z procesorów pikseli wyprowadzane są na zewnątrz układu scalonego równolegle przez cztery buforowane wyjścia. W analogowych buforach wyjściowych wykorzystano zaprojektowane do tego celu wzmacniacze operacyjne. Sygnały cyfrowe sterujące rejestrami (clock1, set1, clock2, set2) wytwarzane są na zewnątrz układu scalonego.

Rys. 32 Schemat organizacji odczytu sygnałów analogowych z matrycy procesorów.

Opracowana przy udziale habilitanta architektura Vision Chip II jest efektywna pod względem powierzchni i poboru mocy. Ponadto każdy APE ma bezpośrednie połączenie do wszystkich 8 sąsiadów, podczas gdy dla części publikowanych układów wizyjnych możliwa jest tylko komunikacja z 4 sąsiednimi APE.

Habilitant jest współautorem topografii układu Vision Chip II, która została zaprojektowana metodą full-custom w standardowej technologii AMS CMOS 0,35 µm z 4 warstwami metalu. Powierzchnia układu wynosi 9,8 mm2. Ze względu na ograniczony budżet projektu [G3] prototypowy Vision Chip II zawiera matrycę APE o rozmiarze 64 x 64, co wystarcza do weryfikacji opracowanych rozwiązań układowych. Fotografię wyprodukowanego układu przedstawia rys. 33c.

Projekt topografii procesora APE wraz z rozmieszczeniem poszczególnych podbloków pokazano na rys. 30b. Fotodioda zajmuje 23 % powierzchni APE. Z tego względu, że pojemności kondensatorów integrujących są relatywnie małe (100fF), projektując topografię należało zapewnić maksymalne oddzielanie sygnałów cyfrowych i analogowych. Sygnały

30

analogowe, które są przesyłane w omawianej matrycy wizyjnej, to prądy fotodiod wymieniane pomiędzy sąsiednimi pikselami oraz wyjściowy sygnał z APE przekazywany na zewnątrz układu scalonego. W celu zmniejszenia zakłóceń liczba skrzyżowań ścieżek analogowych z cyfrowymi została zminimalizowana.

Opracowanie systemu pomiarowego układu Vision Chip II i przykłady przetwarzania obrazu

Habilitant jest głównym autorem systemu pomiarowego do testowania prototypu Vision Chip II. Składa się on z obwodu drukowanego „Test Board 2” (zawierającego czterokanałowy przetwornik analogowo-cyfrowy, układy zasilające, podstawkę do testowanego prototypu), płyty prototypowej „FPGA Board” Virtex4-SX35 firmy MEMEC oraz komputera PC (rys. 33a).

(a) (b) (c)

Rys. 33 Prototyp Vision Chip II: (a) Schemat blokowy, (b) fotografia systemu testowego, (c) fotografia układu scalonego wykonanego w technologii AMS CMOS 0,35 µm.

Fotografię systemu testowego pokazano na rys. 33b. Sygnał wizyjny jest wyprowadzany na zewnątrz badanego układu scalonego jednocześnie z czterech wyjść analogowych. Następnie sygnał ten jest konwertowany na postać cyfrową przez czterokanałowy przetwornik A/C. Cyfrowe sygnały sterujące układem Vision Chip II oraz pozostałe sygnały sterujące przetwornikiem A/C wytwarzane są przy użyciu platformy FPGA. Minimalny czas pomiaru 4 kanałów wynosi 1,6 µs. Za pomocą programu komputerowego dokonywana jest konfiguracja parametrów sygnałów sterujących pracą matrycy oraz wizualizacja pomierzonych wartości napięć wyjściowych z procesorów analogowych.

(a) (b) (c) (d)

Rys. 34 Przetwarzanie prostego obrazu przez Vision Chip II: (a) obraz surowy, (b) detekcja narożników, (c) detekcja krawędzi pionowych (d) detekcja wszystkich krawędzi Laplace’a.

Na rys. 34 pokazano przykładowe rezultaty przetwarzania obrazu przez układ Vision Chip II. Dla zdjęć z rys. 34 różnice pomiędzy obrazami „idealnymi” (tzn. obliczonymi numerycznie na podstawie rys. 34a) a pomierzonymi są nie większe niż 2,2%. Uzyskana

31

dokładność przetwarzania na poziomie 5-6 bitów jest wystarczająca dla wielu aplikacji wstępnego przetwarzania obrazu.

Prototypowy układ wizyjny Vision Chip II umożliwia akwizycję obrazu i wykonanie algorytmów splotowych w czasie rzeczywistym z prędkością do 100 fps. Rozmiary opracowanego APE pozwalają na budowę matryc wizyjnych o gęstości 877 komórek/mm2. Eksperymentalny Vision Chip II zawiera matrycę o rozmiarze 64 × 64 APE, zasilaną napięciem 3,3 V. Układ wyróżnia się bardzo małym poborem mocy. Pojedynczy procesor APE pobiera moc mniejszą niż 0,017 µW. Natomiast cały prototypowy układ scalony wraz z układami sterowania i odczytu pobiera moc 0,28 mW.

Vision Chip II –podsumowanie osiągnięć habilitanta:

- udział w opracowaniu i optymalizacji procesora splotowego do zastosowania w wizyjnych układach wstępnego przetwarzania obrazu o architekturze równoległej,

- udział w opracowaniu implementacji architektury równoległej matrycy APE, - opracowanie układów sterujących pracą matrycy wizyjnej, - opracowanie układów odczytu sygnałów analogowych, - udział w opracowaniu topografii układu, - udział w opracowaniu systemu do testowania prototypu.

3.3 Prace badawcze nad prototypem Vision Chip IV

W ramach projektu badawczego [G2] habilitant uczestniczył w opracowaniu sensora

obrazu do kapsuł endoskopowych [29]. W wyniku badań powstał układ scalony Vision Chip IV oraz publikacje [A6], [A7], [B1] i [B2].

Układ wizyjny kapsuły endoskopowej rejestruje obraz w warunkach małego poziomu oświetlenia, dlatego musi posiadać odpowiednio niski poziom szumu oraz dokładność przetwarzania co najmniej 8-bitową. Ponadto taki układ wizyjny musi charakteryzować się niskim poborem mocy, ponieważ kapsuła wyposażona jest w źródło zasilania o niewielkich gabarytach. W kapsułach endoskopowych zarejestrowany obraz przed wysłaniem drogą radiową poddawany jest bezstratnej kompresji. Pozwala to na obniżenie energii niezbędnej do zasilania kapsuły nawet o 40-60% [30]. Zaszumiony obraz z kamery zmniejsza efektywność kompresji i zwiększa zużycie energii. Efektywna realizacja kompresji obrazu jest niemożliwa do wykonania w technice analogowej. W celu osiągnięcia odpowiednio niskiego poziomu szumu należy maksymalnie skrócić drogę propagacji analogowego sygnału wizyjnego, który jest wrażliwy na zakłócenia, zamieniając go na postać cyfrową bezpośrednio w pikselu.

Opracowanie fotopiksela z wbudowaną konwersją analogowo-cyfrową i cyfrową redukcją

szumu wizyjnego CDS

Największą trudnością w realizacji „cyfrowego” fotopiksela jest ograniczona powierzchnia. Większość znanych z literatury fotopikseli z wbudowaną konwersją A/C [31], [32] zajmuje dużą powierzchnię oraz nie posiada funkcji redukcji szumu FPN (ang. fixed

patern noise). Szum ten spowodowany jest przez dwa typy niejednorodności matrycy fotosensorów: DSNU (ang. dark signal nonuniformity) i PRNU (ang. photoresponse

nonuniformity). Całkowita redukcja szumu FPN wymaga kompensacji obu typów niejednorodności. W sensorach obrazu (CIS) DSNU jest kompensowane przez skorelowane podwójne próbkowanie (ang. correlated double sampling CDS). Działanie CDS polega na tym, że sygnał z przetwornika światło-napięcie jest odczytywany dwa razy, najpierw po resecie przetwornika i powtórnie po zakończeniu procesu integracji sygnału świetlnego. Następnie w celu usunięcia szumu obie próbki zostają odjęte od siebie. CDS może być zrealizowany w sposób analogowy lub cyfrowy. Niezależnie od realizacji, potrzebne są dwie

32

pamięci dla zachowania obu próbek oraz układ odejmujący. Powoduje to, że powierzchnia układu CDS jest kilkunastokrotnie większa od powierzchni przetwornika światło-napięcie. Z tego względu układy CDS są często umieszczane poza matrycą pikseli. Najczęściej stosuje się jeden układ CDS na każdą kolumnę pikseli [33].

(a) (b)

(c)

Rys. 35 Piksel CMOS z wbudowanym przetwarzaniem A/C i cyfrowym CDS: (a) przetwornik światło-napięcie typu photogate, (b) uproszczony schemat piksela [34], (c) topografia.

Zaproponowana przez habilitanta w [B2] i [A6] realizacja matrycy wizyjnej o architekturze równoległej różni się od znanych z literatury rozwiązań tym, że konwersję analogowo-cyfrową z cyfrową funkcją redukcji szumu CDS umieszczono w każdym pikselu o wymiarach 21µm × 21µm.

Uproszczony schemat opracowanego przez habilitanta piksela pokazano na rys. 35. Jako przetwornik światło-napięcie zastosowano kondensator MOS (ang. photogate), który jest sprzężony z pojemnością detekcyjną (ang. sense node) przez bramkę transmisyjną MOS (ang. transmission gate). Ten rodzaj przetwornika pozwala na odseparowanie fazy resetu piksela od fazy detekcji, a tym samym umożliwia realizację redukcji szumu przez operację CDS. W przetworniku A/C typu single-slope (rys. 35b) zastosowano jako pamięć 9-bitowy licznik rewersyjny. W trakcie konwersji analogowo-cyfrowej sygnał obrazu ciemnego (po resecie) zamieniany jest na określoną liczbę impulsów, które licznik zlicza „w dół”. Następnie liczba impulsów odpowiadająca natężeniu promieniowania zliczana jest „w górę”. W rezultacie uzyskuje się wartość cyfrową sygnału wizyjnego z usuniętym szumem. Zastosowanie licznika rewersyjnego umożliwiło wykonanie matematycznej operacji odejmowania przy znacznej minimalizacji powierzchni piksela. Jako licznik zastosowano synchroniczny układ typu LFSR (ang. Linear Feedback Shift Register), który charakteryzuje się małą liczbą elementów i prostą realizacją zmiany kierunku liczenia. Dodatkową korzyścią zastosowania licznika LFSR jest ograniczenie zakłócania przetwornika światło-napięcie przez układy cyfrowe. Zmiany

33

stanów w układach cyfrowych generują w podłożu układu scalonego impulsy prądowe, które przenoszą się do blisko położonych przetworników światło-napięcie. W pseudolosowym kodzie LFSR liczba przejść ze stanu niskiego do wysokiego i ze stanu wysokiego do niskiego jest w danej chwili zbliżona do siebie i zakłócenia w znacznym stopniu wzajemnie się kompensują.

Działanie funkcji CDS jest równoważne filtracji górnoprzepustowej pierwszego rzędu, która tłumi sygnały o częstotliwości mniejszej niż (1/∆Tsample)/6, gdzie ∆Tsample jest okresem pobierania próbek. W omawianym pikselu ∆Tsample jest ściśle powiązane z szybkością akwizycji obrazu. Przy szybkości do 700 fps, ∆Tsample wynosi typowo 700 µs, co pozwala w idealnym przypadku usunąć zakłócenia DSNU pochodzące z fotosensora i komparatora w paśmie od 0 Hz do około 238 Hz. Działanie CDS jako filtru górnoprzepustowego zademonstrowano na rys. 40.

Projekt topografii cyfrowego piksela opracowanego w technologii AMS CMOS 0,18 µm pokazano na rys. 35c. Układ ma wymiary 21 µm × 21 µm i zawiera 28 tranzystorów MOS, odsłonięty obszar photogate ma wymiary 5 µm × 5 µm. Szczegółowy opis realizacji piksela i całego systemu wizyjnego przedstawiono w pracy [A6].

Opracowanie prototypu Vision Chip IV

Parametry opracowanego piksela z rys. 35 zostały zweryfikowane eksperymentalnie w prototypowym układzie scalonym CMOS Vision Chip IV. Prototyp układu wizyjnego został zaprojektowany przy współudziale habilitanta metodą full-custom w standardowej technologii CMOS 180 nm austriamicrosystems. Schemat blokowy układu prototypowego i zdjęcie struktury krzemowej pokazano na rys. 36. Struktura krzemowa ma wymiary 4,7 mm x 3,0 mm. Ze względu na ograniczony budżet projektu [G2] i duże koszty produkcji prototypów, rozdzielczość eksperymentalnej matrycy wizyjnej zredukowano do 128 x 128 fotopikseli. Matrycę podzielono na dwie części. Pierwsza o rozmiarze 128×127 fotopikseli wykonuje akwizycję z jednoczesną redukcją szumu za pomocą opracowanego przez habilitanta układu CDS. Druga część zrealizowana w ostatniej kolumnie 128×1 zawiera dodatkowe układy regulacji wzmocnienia w każdym fotopikselu [A6]. Dane wizyjne z układu scalonego przesyłane są za pomocą 9 bitowej szyny o przepustowości 50 fps dla tablicy 128×127 fotopikseli. Prototyp Vision Chip IV umożliwia oddzielne testowanie wszystkich bloków funkcjonalnych. Szczegółowy opis układu znajduje się w pracy [A6].

(a) (b)

Rys. 36 Prototypowy układ scalony: (a) architektura wewnętrzna, (b) fotografia struktury krzemowej.

34

Opracowanie systemu pomiarowego układu Vision Chip IV, przykłady przetwarzania obrazu

Testy prototypu Vision Chip IV przeprowadzono za pomocą systemu pomiarowego, przedstawionego na rys. 37. Habilitant jest autorem części systemu oznaczonej jako „Analog

front-end”. System pomiarowy składa się następujących elementów: obwodu drukowanego (test board), płyty FPGA Virtex 6, testowego źródła światła i komputera PC. Test board zawiera m.in. przetworniki C/A do generacji sygnału rampy i sterowania źródłem światła, bufory sygnałów cyfrowych, układy zasilające oraz podstawkę testowanego układu scalonego. Płyta FPGA Virtex 6 generuje wszystkie sygnały sterujące badanym układem i rejestruje obrazy. Dla systemu pomiarowego opracowano specjalne źródło światła oznaczone na rys. 37 „Light source”. Szczegółowy opis systemu pomiarowego znajduje się w pracy [A7].

Rys. 37 System pomiarowy do testowania prototypowego Vision Chip IV.

(a) (b)

Rys. 38 Obraz ciemny z prototypu Vision Chip IV: (a) obraz bez CDS, (b) obraz z CDS.

(a) (b)

Fig. 39 Obraz z prototypu Vision Chip IV. (a) obraz bez CDS, (b) obraz z CDS.

35

Pomiary układu prototypowego potwierdziły pełną funkcjonalność opracowanego cyfrowego fotopiksela z redukcją szumu. Opracowany układ CDS obniża szum FPN obrazu ciemnego z 3% = 12 LSB (rys. 38a) do 0,2% = 0,8 LSB (rys. 38b). Układ CDS działa jak filtr górnoprzepustowy i pozwala także obniżyć szum FPN obrazu jasnego z 3,7% = 14 LSB do 1,85% = 7 LSB. Dalsze obniżenie szumu obrazu jasnego do 1 LSB można uzyskać po zastosowaniu dodatkowej korekcji wzmocnienia GC opisanej w pracy [A6]. Na rys. 39 pokazano obraz zarejestrowany przez prototyp Vision Chip IV. Pomimo małej rozdzielczości matrycy i małego natężenia oświetlenia uzyskano obraz o zadowalającej jakości.

Na rys. 40 zademonstrowano działanie CDS jako filtru górnoprzepustowego. Widać, że poziom dark temporal noise dla małych częstotliwości jest wyraźnie niższy w stosunku do trybu single-sampling (wyraźna redukcja szumów 1/f ). Jednocześnie CDS powoduje około 2-krotne zwiększenie mocy szumów dla wyższych częstotliwości, co jest ogólną właściwością układów CDS [35].

Rys. 40 Szum obrazu ciemnego (dark temporal noise) 128×127 matrycy wizyjnej (bez składowej stałej) dla różnych trybów próbkowania przy prędkości konwersji 50 fps.

Matryca wizyjna jest zasilana napięciem 1,8 V i charakteryzuje się niskim poborem mocy, który wynosi 4,8 mW przy rejestracji obrazu z szybkością 50 fps oraz 27 mW przy rejestracji z prędkością 3500 fps.

Opracowany system pomiarowy umożliwia przeprowadzenie dokładnych testów prototypu i ułatwia dobór optymalnych wartości sygnałów sterujących pikselami. Dokładny opis systemu i szczegółowe parametry matrycy wizyjnej podano w pracach [A6] i [A7].

Prace badawcze nad optymalizacją poboru mocy fotopiksela CMOS z wbudowaną

konwersją A/C

Komparator zastosowany w prototypie Vision Chip IV [A6] zużywa ponad 90% całkowitej mocy pobieranej przez cyfrowy fotopiksel z rys. 35. Habilitant prowadził dalsze prace nad komparatorem o zredukowanym poborze mocy. Obniżenie poboru mocy komparatora można uzyskać przez zmniejszenie prądu polaryzującego, ale wiąże się to ze spadkiem szybkości i zwiększeniem wartości napięcia niezrównoważenia.

Habilitant w pracy [B1] zaproponował autorskie rozwiązanie komparatora analogowego, przedstawionego na rys. 41, charakteryzującego się niskim poborem mocy, dużym wzmocnieniem, małym opóźnieniem i umiarkowaną powierzchnią topografii, który nie wymaga doprowadzenia do piksela dodatkowych sygnałów sterujących. Zaproponowany układ zawiera dodatnie sprzężenie zwrotne zwiększające wzmocnienie i przyspieszające szybkość narastania sygnału wyjściowego. Zwarta konstrukcja komparatora zawiera również układ zatrzasku oraz automatycznego wyłączania zasilania. Komparator z rys. 41 cechuje się

36

następującymi właściwościami, które ułatwiają jego stosowanie w matrycy CMOS. W odróżnieniu od komparatorów dynamicznych układ z rys. 41 nie wymaga sygnału zegarowego, który jest źródłem zakłócającym sygnał z fotodiody. Różnicowy stopień wejściowy (M1-M6) ma małą wrażliwość na zakłócenia przenikające z zasilania i zakłócenia sygnałów wejściowych o charakterze współbieżnym. Stopień ten ma też stosunkowo małe napięcie niezrównoważenia, które zależy od rozmiarów i wzajemnego położenia tranzystorów M1-M2 i M3-M4 [A5]. Skalowanie rozmiarów tych tranzystorów pozwala na uzyskanie odpowiednio niskiego napięcia niezrównoważenia. Regulowany poziom napięcia odniesienia Vref pozwala zmieniać próg przełączenia komparatora w zależności od warunków oświetlenia.

Rys. 41 Schemat komparatora.

Opisywany komparator może być stosowany w pikselach cyfrowych z różnymi typami sensorów światłoczułych np. z fotodiodą i fotobramką MOS [25], [36]. Działanie komparatora zbadano symulacyjnie w układzie przetwornika A/C typu single-slope, zaprojektowanego w technologii 0,35 µm, o budowie zbliżonej do układu z rys. 35.

W komparatorze z rys. 41 zastosowano techniki obniżania poboru mocy statycznej i dynamicznej. W celu obniżenia poboru mocy statycznej zastosowano wyłączanie prądu Ibias polaryzującego różnicowy stopień wejściowy. Prąd ten płynie tylko w trakcie konwersji A/C. Po jej zakończeniu prąd Ibias jest automatycznie wyłączany przez tranzystor M5. Przeważającą część mocy dynamicznej komparatora pobiera zatrzask M7-M8 i M9-M10. W celu zmniejszenia prądu zwarciowego zastosowano technikę zwiększania szybkości narastania sygnału, polegającą na dynamicznym aktywowaniu pętli dodatniego sprzężenia zwrotnego. Zmiana sygnału na wejściu inwertera M7-M8 jest wzmacniana i wykrywana przez tranzystor M12, który automatycznie zamyka pętlę sprzężenia zwrotnego. Dodatnie sprzężenie zwiększa wzmocnienie układu, zwiększa stromość zbocza sygnału Vout i sygnału na wejściu inwertera M7-M8. Zatrzask zapobiega wielokrotnym zmianom stanu komparatora, gdy napięcie na fotodiodzie jest bliskie Vref, co dodatkowo ogranicza pobór mocy dynamicznej.

Wykorzystane techniki nie powodują nadmiernej komplikacji schematu elektrycznego układu i nie zwiększają powierzchni topografii. Badania symulacyjne wykazały skuteczność zaproponowanych przez habilitanta technik optymalizacji poboru mocy. W stosunku do komparatora zastosowanego w prototypie Vision Chip IV z rys. 35 opracowany układ ma 13 -krotnie mniejszy pobór mocy, zajmuje podobną powierzchnię i nie wymaga doprowadzenia do fotopiksela dodatkowych sygnałów sterujących. Ze względu na krótki czas odpowiedzi wynoszący 20 ns, zaproponowany układ może być również stosowany w klasycznych matrycach pikseli z kolumnowymi przetwornikami A/C [25].

37

Vision Chip IV –podsumowanie osiągnięć habilitanta:

- opracowanie rozwiązania fotosensora typu fotogate do standardowej technologii CMOS, - zaprojektowanie nowatorskiego fotopiksela z wbudowaną konwersją analogowo-cyfrową i

cyfrową redukcją szumu wizyjnego za pomocą cyfrowego układu CDS, - opracowanie autorskiego rozwiązania komparatora analogowego o zoptymalizowanym

poborze mocy, przeznaczonego do przetworników A/C do zastosowań w sensorach obrazu, - udział w opracowaniu topografii układu, - udział w opracowaniu zaawansowanego systemu do testowania prototypu.

4. Podsumowanie

Tematyka badań habilitanta obejmująca projektowanie i realizację specjalizowanych

układów CMOS do wstępnego przetwarzania sygnałów w zintegrowanych systemach

analogowo-cyfrowych jest aktualna i istotna dla rozwoju współczesnej elektroniki. Poprawa parametrów i obniżenie ceny urządzeń elektronicznych powszechnego użytku, takich jak aparaty fotograficzne, kamery wideo czy telefony bezprzewodowe, są możliwe dzięki ogromnemu postępowi w integracji systemów analogowo-cyfrowych. Habilitant wykazał się wkładem w rozwój układów wstępnego przetwarzania sygnałów w następujących dwóch głównych obszarach: projektowanie i realizacja scalonych filtrów analogowych przeznaczonych do zintegrowanych odbiorników telefonii bezprzewodowej oraz projektowanie i realizacja fotosensorów zintegrowanych z układami wstępnego przetwarzania w układach scalonych vision chip.

W obszarze projektowania i realizacji analogowych filtrów scalonych habilitant wykazał się opracowaniem pięciu autorskich wzmacniaczy: - nowatorskiego, szerokopasmowego, niskoszumowego, w pełni zrównoważonego

wzmacniacza operacyjnego w technologii 0,8 µm, w którym obniżenie poboru mocy i poszerzenie pasma osiągnięto dzięki autorskiej konstrukcji wzmacniacza bez układu CMFB [B5],

- szerokopasmowego, niskoszumowego, w pełni zrównoważonego wzmacniacza operacyjnego w technologii 0,35 µm, w którym szerokie pasmo i obniżenie napięcia zasilania uzyskano dzięki zastosowaniu różnicowego stopnia wejściowego z obciążeniem w postaci dzielonej kaskody i bufora wyjściowego pracującego w klasie AB, a obniżenie poboru mocy całego filtru uzyskano dzięki realizacji elementów bufora w jednym wspólnym układzie polaryzacji filtru [B3],

- liniowego wzmacniacza transkonduktancyjnego w technologii 0,8 µm o przestrajanej napięciowo transkonduktancji, charakteryzującego się małą powierzchnią i bardzo małym poborem mocy [B4],

- nowatorskiego liniowego wzmacniacza transkonduktancyjnego o strukturze pseudo-różnicowej w technologii 0,35µm, w którym jako przetworniki V-I wykorzystano tranzystory pracujące w zakresie triodowym, cechującego się poprawioną liniowością i małym poborem mocy [B6],

- liniowego, niskoszumowego wzmacniacza CMOS z tranzystorami w zakresie triodowym z nowatorskim sterowaniem feed-forward (objęty ochroną patentową) umożliwiającego budowę filtrów środkowoprzepustowych zasilanych niskim napięciem oraz efektywnych pod względem poboru mocy i powierzchni [P1].

Wykorzystując zaprojektowane wzmacniacze habilitant opracował cztery struktury filtrów scalonych: - dolnoprzepustowy filtr aktywny-RC z pracy [B3], wyróżniający się możliwością

cyfrowego programowania wzmocnienia i częstotliwości granicznej do wielostandardowych odbiorników GSM, DECT, IS-95,

38

- dolnoprzepustowy filtr kanałowy OTA-C odbiornika GSM [B4] z automatycznie dostrajaną częstotliwością graniczną,

- pasmowoprzepustowy zespolony filtr aktywny-RC do odbiornika GSM z niską częstotliwością pośrednią [B5],

- pasmowoprzepustowy zespolony filtr OTA-C do odbiornika Bluetooth z niską częstotliwością pośrednią [B6]. Przedstawione w pracach [B3-B5] wzmacniacze i filtry zostały zrealizowane fizycznie w

postaci prototypowych układów scalonych. Weryfikacja praktyczna dowiodła, że zaprojektowane układy miały parametry porównywalne lub lepsze od innych rozwiązań publikowanych w tamtym okresie. Należy podkreślić, że realizacja przedstawionych układów we współczesnych niżej skalowanych technologiach z kondensatorami MIM (ang. metal-insulator-metal), pozwoliłaby uzyskać znacznie lepsze parametry. Przykładowo, realizując filtr z pracy [B3] w technologii 180 nm można by uzyskać napięcie zasilające poniżej 1,8 V oraz osiągnąć częstotliwość graniczną około 10 MHz.

W ramach projektowania i realizacji fotosensorów zintegrowanych z układami wstępnego przetwarzania w układach scalonych vision chip wkład habilitanta obejmuje: - opracowanie w standardowej technologii CMOS przetwornika światło-napięcie,

wykorzystującego fotodiodę [A1], [A3] oraz przetwornika typu MOS fotogate [A6], [A7] do zastosowania w układach vision chip,

- opracowanie fotopiksela CMOS [A1], [A3] umożliwiającego zapamiętanie obrazu na czas niezbędny do przetworzenia za pomocą procesorów APE w układach wizyjnych o architekturze równoległo-szeregowej,

- udział w opracowaniu nowego rozwiązania szybkiego analogowego procesora wstępnego przetwarzania obrazu wykonującego operacje splotu do zastosowania w układach wizyjnych o architekturze równoległo-szeregowej [A1], [A3],

- udział w opracowaniu i optymalizacji analogowego procesora medianowego do zastosowania w układach wizyjnych o architekturze równoległo-szeregowej [A5],

- udział w opracowaniu i optymalizacji analogowego procesora splotowego efektywnego pod względem powierzchni i poboru mocy do realizacji vision chip o architekturze w pełni równoległej [A2], [A4],

- opracowanie układów sterowania matrycami procesorów analogowych APE oraz opracowanie układów odczytu sygnałów analogowych z matryc APE [A1-A5],

- udział w opracowaniu trzech eksperymentalnych matrycowych sensorów obrazu vision chips o architekturze równoległo-szeregowej i w pełni równoległej, [A1-A7], [B1],

- opracowanie koncepcji sensora obrazu CMOS z wbudowaną kompensacją niejednorodności DSNU [B1], [A6],

- udział w opracowaniu nowatorskiego fotopiksela o małych rozmiarach z wbudowaną konwersją analogowo-cyfrową i cyfrową redukcją szumu wizyjnego: opracowanie filtru do usuwania szumu FPN na bazie cyfrowego układu CDS [B1], [A6],

- opracowanie autorskiego komparatora o zoptymalizowanym poborze mocy do zastosowania w pikselach z wbudowaną konwersją A/C [B1],

- udział w opracowaniu trzech systemów do testowania prototypowych układów wizyjnych.

Wszystkie układy wizyjne zostały zweryfikowane eksperymentalnie. Pomiary wykazały, że opracowane układy wizyjne z analogowym wstępnym przetwarzaniem charakteryzują się dokładnością wystarczającą do realizacji algorytmów wstępnej filtracji obrazu. Prototyp Vision Chip I wyróżnia się dużą prędkością przetwarzania obrazu w czasie rzeczywistym. Tego typu układy vision chip znajdują zastosowanie np. w systemach sterowania automatycznego pojazdami. Prototyp Vision Chip II cechuje się bardzo małym poborem mocy, co jest pożądaną właściwością układów zasilanych bateryjnie. W ostatnim układzie

39

Vision Chip IV analogowe wstępne przetwarzanie ograniczono do konwersji analogowo-cyfrowej z jednoczesną redukcją szumu FPN. Takie podejście ogranicza występowanie analogowego sygnału wizyjnego wrażliwego na zakłócenia do obszaru piksela i umożliwia uzyskanie obrazu o bardzo dobrej jakości oraz dalsze jego przetwarzanie w postaci cyfrowej.

BIBLIOGRAFIA [1] Phillip E. Allen, Douglas R. Holberg,”CMOS Analog Circuit Design”, Oxford University Press;

3 edition 2011 [2] P. Pandey, J. Silva-Martinez, Xuemei Liu, “A CMOS 140-mW fourth-order continuous-time low-

pass filter stabilized with a class AB common-mode feedback operating at 550 MHz”, IEEE Transactions on Circuits and Systems I: Regular Papers, Vol. 53 , Iss: 4, pp. 811 – 820, 2006.

[3] Christopher Hull, et al. “A Direct-Conversion Receiver for 900 MHz (ISM Band) Spread-Spectrum Digital Cordless Telephone,” Digest of Technical Papers, International Solid-State Circuits Conference, pp. 344-345, February 1996.

[4] Jan Sevenhans, et al. “An integrated Si bipolar RF transceiver for a zero IF 900 MHz GSM digital mobile radio frontend of a hand portable phone,” Proceedings of the Fifth Annual IEEE International ASIC Conference and Exhibit, pp.561-564, September 1992.

[5] Jacques Rudell, et al. “A 1.9 GHz Wide-Band IF Double Conversion CMOS Integrated Receiver for Cordless Telephone Applications,” Digest of Technical Papers, International Solid-State Circuits Conference, pp.304-305, February 1997.

[6] Paul Gray, and Robert Meyer. “Future Directions in Silicon ICs for RF Personal Communications,” Proceedings, 1995 Custom Integrated Circuits Conference, pp. 83-90, May 1995.

[7] Hussain A. Alzaher, Hassan O. Elwan, Mohammed Ismail: „A CMOS Highly Linear Channel-Select Filter for 3G Multistandard Integrated Wireless Receivers”, IEEE Journal of Solid-State Circuits, Vol. 37, No. 1, pp. 27–37,August 2002.

[8] R. Hogervorst, J.P. Tero R.G.H Eschauzier and J.H. Huijsing: „A Compact Power-Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries”, IEEE Journal of Solid-State Circuits Vol. 29, No 12, Dec 1994.

[9] T. Hollman, S. Lindfors, M. Lansirinne, J. Jussila, and K. Halonen, “A 2.7V CMOS dual-mode baseband filter for PDC and WCDMA”, in Proc. Eur. Solid-State Circuits Conf., Stockholm, Sweden,pp. 176-179, 2000.

[10] S. Szczepański, J. Jakusz and R. Schaumann, “A Linear Fully Balanced CMOS OTA for VHF Filtering Applications”, IEEE Trans. on CAS. II, 44, 3, (March 1997) 174-187.

[11] J. Crols, M. Steyaert, “Low-IF Topologies for High-Performance Analog Front Ends of Fully Integrated Receivers,” IEEE Trans. on Circuits and Systems, March 1998, pp. 269-282.

[12] J. Crols, M. Steyaert, “An Analog Integrated Polyphase Filter for a High Performance low-IF Receiver,” Proc. VLSI Circ. Symposium, Kyoto, pp. 87-88, June 1995.

[13] P. Andreani, S. Mattisson, “A CMOS gm-C Polyphase Filter with High Image Band Rejection,” Proc. ESSCIRC 2000, Stockholm, Sept. 2000.

[14] M. Banu, J. M. Khoury, Y. Tsividis, „Fully Differential Operational Amplifiers with Accurate Output Balancing,” IEEE J. of Solid-State Circuits, vol. 23, Dec. 1988.

[15] A. Nagari, A. Baschirotto, F. Montecchi, R. Castello, „A 10.7MHz BiCMOS High-Q Double-Sampled SC Bandpass Filter,“ IEEE J. of Solid-State Circuits, pp. 1491-1498, Oct. 1997.

[16] P. Dudek, P.J. Hicks, "A CMOS General-Purpose Sampled-Data Analogue Processing Element", IEEE Trans. Circuits Syst. II: Analog and Digital Signal Processing, vol. 47, no. 5, pp. 467-473, May 2000.

[17] A. Moini, “Vision Chips”, Norwell, MA: Kluwer, 1999. [18] A. Zarandy, “Focal-Plane Sensor-Processor Chips”, Springer, 2011. [19] G. Liñán Cembrano, A. Rodríguez-Vázquez, R. Carmona Galan et al., „A 1000 FPS at 128 × 128

vision processor with 8-bit digitized I/O”, IEEE J. Solid-State Circuits, vol. 39, no. 7, pp. 1044–1055, 2004.

[20] P. Dudek and P. J. Hicks, „A general-purpose processor-per-pixel analogue SIMD vision chip”, IEEE Trans. Circuits Syst. I, vol. 52, no. 1, pp. 13–20, 2005.

40

[21] P. Dudek, Carey, "A General-Purpose 128x128 SIMD Processor Array with Integrated Image Sensor", Electronics Letters, vol.42, no.12, pp.678-679, June 2006.

[22] A. Elouardi, S. Bouaziz, A. Dupret, L. Lacassagne, J.O. Klein, R. Reynaud, „Image Processing Vision Systems: Standard Image Sensors Versus Retinas”, IEEE Trans. Instrum. Meas., vol. 56, no. 5, pp. 1675-1687, 2007.

[23] A. Elouardi, S. Bouaziz, A. Dupret, L. Lacassagne, J.O. Klein, R. Reynaud, „A Smart Architecture for Low-Level Image Computing”, Int. Journal of Computer Science and Applications, vol. 5, no. 3a, pp. 1-19, 2008.

[24] S. J. Carey, et al. “A 100,000 fps Vision Sensor with Embedded 535GOPS/W 256x256 SIMD Processor Array,” presented at VLSI Circuits Symposium 2013, Kyoto, pp. C182–C183, 2013.

[25] A. E. Gamal, H. Eltoukhy, „CMOS image sensors”, IEEE Circuits & Devices Magazine, pp. 6-20, 2005.

[26] Y.-C. Hung, S.-H. Shieh, C.-K. Tung, „A real-time current-mode CMOS analog median filtering cell for system-on-chip applications,” in Proceedings of the IEEE Conference on Electron Devices and Solid-State Circuits (EDSSC) (pp. 361–364), 2007.

[27] C.-Y. Huang, W.-H. Wei, B.-D. Liu, „Design of a 1.5 V analog current-mode median filter,” in Proceedings of the Intelligent Sensors, Sensor Networks and Information Processing Conference (pp.211–215), 2004.

[28] A. Diaz-Sanchez, Ramirez-Angulo, J., Lopez-Martin, A., & Sanchez-Sinencio, E. „A fully parallel CMOS analog median filter,” IEEE Transactions on Circuits and Systems-II, 51(3), 116–123, 2004.

[29] G. Ciuti, A. Menciassi, P. Dario, „Capsule endoscopy: from current achievements to open challenges”, IEEE Reviews in Biomedical Engineering, vol. 4, pp. 59-72, 2011.

[30] Atahar Mostafa ; Khan Wahid ; Seok-Bum Ko, „A Low-Power Subsample-based Image Compression Algorithm for Capsule Endoscopy”, IEEE International Symposium on Circuits and Systems, 2012.

[31]S. Kleinfelder, S. H. Lim, X. Q. Liu, and A. El Gamal, “A 10 000 Frames/s CMOS Digital Pixel Sensor,” IEEE J. Solid-State Circuits, vol. 36, no. 12, pp. 2049–2058, Dec. 2001.

[32] A. Kitchen, A. Bermak, A. Bouzerdoum, “A Digital Pixel Sensor Array With Programmable Dynamic Range,” IEEE Trans. Electron Devices, vol. 52, no. 12, pp. 2591–2601, Dec. 2005.

[33] D. Lee, K. Cho, D. Kim, G. Han, „Low-Noise In-Pixel Comparing Active Pixel Sensor Using Column-Level Single-Slope ADC”, IEEE Trans. Electron. Devices, vol. 55, no. 2, pp. 3383-3388, 2008.

[34] J. Jakusz, M. Kłosowski, W. Jendernalik, „Realizacja przetwornika obrazu CMOS z wbudowaną konwersją A/C i cyfrowym układem CDS”, XIII Krajowa Konferencja Elektroniki KKE’2014, Darłówko Wschodnie, mat. konf. na CD str. 481-486, 2014.

[35] H. M. Wey, W. Guggenbuhl, “An Improved Correlated Double Sampling Circuit for Low Noise Charge-Coupled Devices,” IEEE Trans. Circuits Syst., vol. 37, no. 12, pp. 1559–1565, Dec. 1990.

[36] J. Jakusz, M. Kłosowski, W. Jendernalik, G. Blakiewicz, „Pikselowy cyfrowy układ CDS przeznaczony do przetwornika obrazu CMOS”, Przegląd Elektrotechniczny, nr. 10 (2013), s.83-85, 2013.

PROJEKTY BADAWCZE, W KTÓRYCH HABILITANT BRAŁ UDZIAŁ [G1] 2017- Grant badawczy NCN Nr 2016/23/B/ST7/03733, „Sensor CMOS z inteligentną siecią

pikseli o strukturze warstwowej do szybkiej rejestracji i jednoczesnego wydobywania informacji z obrazu” – główny wykonawca.

[G2] 2012-2015 Grant badawczy NCN nr 2011/03/B/ST7/03547, „Mikroelektroniczny system wizyjny CMOS do endoskopii kapsułkowej z bezprzewodową transmisją danych i mocy zasilającej” - główny wykonawca.

[G3] 2009-2012 Projekt rozwojowy MNiSzW Nr O R00 0046 09, „Bezprzewodowy system bezpieczeństwa wykorzystujący inteligentne mikrourządzenia rozpoznawcze do przekazywania obrazu i dźwięku wewnątrz budynku” – wykonawca.

[C4] 2008-2010 Projekt badawczy MNiSzW nr NN515423034, ,,Projekt i realizacja CMOSspecjalizowanego analogowego procesora do wspomagania przetwarzania obrazu w czasierzeczywistym" - gl6wny wykonawca.

[G5]2003-2005 projekt badawczy KBN nr 4T11801625, ,,Metody projektowania i realizacjeukladowe programowalnych filtr6w analogowych CMOS czasu ci4glego dla wielosystemowychscalonych odbiornik6w telefonii bezprzewodowej" - gl6wny wykonawca.

lc6l lggg-2002 Grant KBN nr 8Tl 1803716, ,,Projektowanie i realizacia ukladowa CMOS i BiCMOSanalogowych blok6w funkcjonalnych toru odbiornika telefonii kom6rkowej" - gl6wnywykonawca.

[G7] 1998-1999 Grant KBN nr 8Tl1B0l l14,,,Metody projektowaniairealizacji scalonych uklad6wanalogowych CMOS i BiCMOS w strukturach programowalnych" - gl6wny wykonawca.

[G8] I 994- I 996 Grant KBN nr 8550 I 02407, ,,Metody projektowan ia i realizacja ukladowaanalogowych filtr6w scalonych ASIC CMOS z automatycznq korekcj4 parametr6w" - gl6wnywykonawca.

5. Om6wienie pozostalych osi4gnig6 naukowo - badawczych.

Od ukofrczenia studi6w w 1990 roku habilitant prowadzi badania naukowe na Wydziale

Elektroniki, Telekomunikacji i Informatyki Politechniki Gdariskiej. W pocz4tkowym okresiejego dzialalnoSd naukowa koncentrowala sig na projektowaniu liniowych wzmacniaczy

transkonduktancyjnych oraz w pelni scalonych filtr6w aktywnych CMOS z ukladami

automatycznego dostrajania parametr6w. Badania z tego okresu zaowocowaly

dziewigtnastoma publikacjami naukowymi w czasopismach i na konferencjach naukowych,

realizacjq praktycznq trzech prototypowych uklad6w scalonych CMOS oraz rozprawE

doktorsk4 obronion4 z vtyroanieniem w 2000 roku. W latach 1998-1999 dzialalnoSd naukowa

habilitanta obejmowala r6wnie2 projektowanie analogowych uklad6w CMOS w strukturach

programowalnych FPAA (ang. Field Programmable Analog Array). Wynikiem tych badaf

byly trzy publikacje oraz dwa oryginalne uklady CMOS FPAA.Po uzyskaniu stopnia doktora w roku 2000 habilitant kontynuowal dzialalnoSi naukow4

dotyczEc1 projektowania uklad6w analogowych CMOS. Od roku 2008 aktywno6i badawczq

poszerzyl o tematykg scalonych uklad6w wizyjnych z wstgpnym przetwarzaniem obrazu. W

latach 2012-2015 bral udzial w badaniach nad systemem bezprzewodowej transmisji mocy do

kapsuly endoskopowej. W wyniku tych badan powstal prototypowy uklad scalony, dwie

publikacje w czasopismach naukowych z listy JCR, wykazarrych w zalEcznlku 3, oraz jeden

patent poSwigcony wysokosprawnemu prostownikowi napigcia dla technologii CMOS.

Aktualnie habilitant prowadzi prace badawcze nad scalonymi ukladami wizyjnymi z

wstgpnym przetwarzaniem obrazu o strukturze warstwowej z bezprzewodow4 komunikacj4

pomigdzy ukladami scalonymi.Od 2017 habilitant zajmuje sig r6wniez niskomoco!\rymi ukladami CMOS pracujqcymi w

zakresie podprogowym. Rezultatem tych prac jest zgloszenie patentowe, wymienione w

zal4cznlku3, dotycz4ce niskomocowego bufora o zmniejszonym blgdzie wzmocnieniajednostkowego, kt6rego poprawne dzialanie zweryfikowano w prototypowym ukladzie

scalonym wyprodukowanym w technologii 180 nm.W trakcie dzialalnoSci naukowo badawczej na Politechnice Gdariskiej habilitant aktywnie

uczestniczyl w pracach siedmiu projekt6w badawczych i jednego rozwojowego. Habilitantjest wsp6lautorem kilkunastu eksperymentalnych ukladow scalonych wykonanych w

technologiach 2 ;.rm, 1,2 pm 0,8 pm, 0,35 pm i 180 nm.

k JakuszGdafisk, 25.04.2019

4 l