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DS284 2011 年 6 月 22 日 japan.xilinx.com製品仕様 1
© Copyright 2011 Xilinx, Inc. Xilinx, the Xilinx logo, Artix, ISE, Kintex, Spartan, Virtex, Zynq, and other designated brands included herein are trademarks of Xilinx in the United States and other countries. All other trademarks are the property of their respective owners.
概要LogiCORE™ IP ChipScope™ Pro Virtual Input/Output (VIO) コアは、内部 FPGA 信号を リ アルタイムで監視および駆動できるカ
スタマイズ可能なコアです。 2 種類の入力と 2 種類の出力が使用
可能で、どちらも FPGA デザインに合わせてサイズを変更できま
す。
機能• 非同期および同期入力ポート を介して仮想 LED とその他の
ステータス インジケータを提供
• 入力ポートにサンプル間の立ち上がりおよび立ち下がり遷移
を検出するアクティビティ検出器あ り
• 非同期および同期出力ポート を介して仮想ボタンおよびその
他の制御を提供
• 同期出力の場合は、 パルス列 (デザイン速度で実行される 1と 0 の 16 サイクル列) を定義可能
LogiCORE IP ChipScope Pro VirtualInput/Output (VIO) (1.04a)
DS284 2011 年 6 月 22 日 製品仕様
LogiCORE IP
コアの内容
サポー ト されるデバイス ファ ミ リ (1)
Kintex®-7(3)、 Virtex®-7、 Virtex-6、 Virtex-5、Virtex-4、 Spartan®-6、 Spartan-3/XA、Spartan-3E/XA、 Spartan-3A/3AN/3A DSP/XA
サ ポ ー ト さ れ るユーザー インターフェイス
なし
コアに含有されるもの
リソース 周波数
コ ンフ ィ ギュ レーシ ョ ン (4) LUT フリ ップ
フロップ
DSP スライス
ブロック RAM
最大
周波数
Config1 60 87 0 0 399.808 MHz
Config2 131 291 0 0 399.808 MHz
Config3 227 543 0 0 399.808 MHz
資料製品仕様
ユーザー ガイ ド
デザイン ファ イル ネッ ト リ ス ト
デザイン例 Verilog/VHDL
テス トベンチ なし
制約ファ イル ザイ リ ンクス制約ファ イル
シ ミ ュ レーシ ョ ンモデル
なし
テスト済みデザイン ツール (2)
デザイン入力ツール
CORE Generator ツール、 XPS
シ ミ ュレーシ ョ ン なし
合成ツール なし
サポート
ザイ リ ンクスによるサポート あ り
メモ :1. サポート される派生デバイスのリ ス トは、 「IDS Embedded
Edition の派生デバイス サポート 」 を参照してください。
2. サポート されるツールのバージ ョ ンは、『ISE Design Suite 13 : リリース ノート ガイ ド』 を参照してください。
3. 詳細は、『7 シ リーズ FPGA 概要』 (DS180) を参照してください。
4. 詳細は、 11 ページの表 6.を参照して ください。
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ファンクシ ョ ンの詳細VIO コアは、内部 FPGA 信号を リ アルタイムで監視および駆動できるカスタマイズ可能なコアです。ILA および IBA コアとは違い、オ
ンチップ RAM やオフチップ RAM は必要あ り ません。
VIO コアには、 次の 4 つの種類の信号があ り ます。
• 非同期入力 (ASYNC_IN)
JTAG ケーブルから駆動される JTAG ク ロ ッ ク信号を使用してサンプリ ングされます。 入力値は定期的に読み戻され、 ChipScopePro Analyzer に表示されます。
• 同期入力 (SYNC_IN)
デザイン ク ロ ッ クを使用してサンプリ ングされます。 入力値は定期的に読み戻され、 ChipScope Pro Analyzer に表示されます。
• 非同期出力 (ASYNC_OUT)
ChipScope Pro Analyzer でユーザーが定義でき、 コアからその周りのデザインへ駆動されます。各非同期出力には、論理値 1 または 0 を定義できます。
• 同期出力 (SYNC_OUT)
ChipScope Pro Analyzer でユーザーが定義でき、デザイン ク ロ ッ クに同期し、 コアからその周りのデザインへ駆動されます。各同期出力には、 論理値 1 または 0 を定義できます。 それ以外にも、 同期出力には 1 と 0 の 16 ク ロ ッ ク サイ クルも定義できます。
アクテ ィ ビテ ィ検出器
すべての VIO コア入力には、 入力の遷移をキャプチャするためのセルが別にあ り ます。 デザイン ク ロ ッ クが ChipScope Pro Analyzerのサンプル周期よ り も速いこ とがほとんどなので、 連続するサンプル間で信号の遷移が何度も監視できます。 アクティビティ検出器は
このビヘイビアを検出し、 結果と値を ChipScope Pro Analyzer に表示します。
同期入力の場合は、非同期イベン ト と同期イベン ト を監視するアクティビティ セルが使用されます。 この機能では、 グ リ ッチや同期入
力信号の同期遷移を検出できます。
パルス列
VIO の同期出力すべてに、 スタティ ッ ク 1、 スタティ ッ ク 0、 または連続する値のパルス列を出力する機能があ り ます。 パルス列は、 1と 0 の 16 ク ロ ッ ク サイクルのシーケンスで、 連続したデザイン ク ロ ッ ク サイクルでコアから駆動されます。 パルス列シーケンスは、
ChipScope Pro Analyzer で定義され、 コアに読み込まれた後 1 度だけ実行できます。
X-Ref Target - Figure 1
図 1 : VIO コアと ICON コアの接続
CLKCONTROL0 CONTROL
ChipScope ProVIO Core
ChipScope ProICON Core
ASYNC_IN
ASYNC_OUT
SYNC_IN
SYNC_OUT
DS284_01
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VIO インターフェイス ポート
表 1 に示すよ うに、VIO コアの I/O 信号には、ICON への制御バスと インターフェイス ポート 4 つとデザイン ク ロ ッ クが含まれます。
どのポート も必須ではあ り ませんが、 少なく と も 1 つはイネーブルにする必要があ り ます。
制限1 つのデザインには、 最大で 15 個までの VIO コアが使用できます。
CORE GeneratorCORE Generator ツールを使用する と、 HDL デザインに仮想入力および出力を追加するための VIO コアをカスタマイズして生成でき
ます。仮想入力および出力は、デザイン内の特定のクロ ッ クに同期するよ うに、 または任意のクロ ッ ク ド メ インに対して完全に非同期
になるよ うにカスタマイズできます。 また、 VIO コアで使用される入力および出力信号数もカスタマイズできます。
コンポーネン ト名の入力
[Component Name] フ ィールドには、英数字の任意の組み合わせとアンダースコア (_) を使用できます。ただし、アンダースコアはコン
ポーネン ト名の最初には使用できません。
デザイン例の生成
VIO コアを CORE Generator で生成する と、 ネッ ト リ ス トおよびインスタンシエーシ ョ ン テンプレート ファ イルなどの標準的なザイ
リ ンクス CORE Generator の出力ファイルのみが生成されます。 この標準的な生成ファイルも含めて VIO コアを使用するデザイン 例を生成するには、[Generate Example Design] チェッ ク ボッ クスをオンにします。このパラ メーターは、生成される XCO パラ メーター
ファイルには example_design と して保存されます。
表 1 : VIO インターフェイス ポート
ポート名 方向 説明
ASYNC_IN[<m>-1:0]
入力
幅 <m> の非同期入力ポートで、オプシ ョ ンです (enable_asynchronous_input_portによる)。
このポー トはベク タ と して宣言する必要があ り ます。 1 ビッ ト のポー ト の場合、
ASYNC_IN[0:0] を使用します。
ASYNC_OUT[<m>-1:0]
出力
幅 m の非同期出力ポートで、 オプシ ョ ンです (enable_asynchronous_output_portによる)。
このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場
合、 ASYNC_OUT[0:0] を使用します。
CLKIN
同期入力または出力ポート をレジスタに入れるために使用するデザイン ク ロ ッ
クで、 オプシ ョ ンです (enable_synchronous_input_port または enable_synchronous_output_port による)。
CONTROL[35:0] INOUT(1) ICON コアの制御バスで、 必須です。
SYNC_IN[<m>-1:0]
入力
幅 m の同期入力ポートで、 オプシ ョ ンです (enable_synchronous_input_port による)。
このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場
合、 SYNC_IN[0:0] を使用します。
SYNC_OUT[<m>-1:0]
出力
幅 m の同期出力ポートで、 オプシ ョ ンです (enable_synchronous_output_port による)。
このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場
合、 SYNC_OUT[0:0] を使用します。
メモ :1. Xilinx Platform Studio を使用して作成したプロジェク トの場合、 CONTROL ポートの方向は IN です。
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非同期入力ポート
[Enable Asynchronous Input Port] チェッ ク ボッ クスをオンにする と、 VIO コアに非同期入力ポートが含まれるよ うになり ます。 オン
にする と、[Width] に最大 256 ビッ ト までのポート幅を指定できます。この 2 つのパラ メーターは、生成される XCO パラ メーター ファ
イルには enable_asynchronous_input_port および asynchronous_input_port_width と して保存されます。
非同期出力ポート
[Enable Asynchronous Output Port] チェッ ク ボッ クスをオンにする と、VIO コアに非同期出力ポートが含まれるよ うになり ます。オン
にする と、[Width] に最大 256 ビッ ト までのポート幅を指定できます。この 2 つのパラ メーターは、生成される XCO パラ メーター ファ
イルには enable_asynchronous_output_port および asynchronous_output_port_width と して保存されます。
同期入力ポート
[Enable Synchronous Input Port] チェッ ク ボッ クスをオンにする と、 VIO コアに同期入力ポートが含まれるよ うになり ます。オンにす
る と、 [Width] に最大 256 ビッ ト までのポート幅を指定できます。 この 2 つのパラ メーターは、 生成される XCO パラ メーター ファ イ
ルには enable_synchronous_input_port および synchronous_input_port_width と して保存されます。
同期出力ポート
[Enable Synchronous Output Port] チェッ ク ボッ クスをオンにする と、 VIO コアに同期出力ポートが含まれるよ うになり ます。 オンに
する と、 [Width] に最大 256 ビッ ト までのポート幅を指定できます。 この 2 つのパラ メーターは、 生成される XCO パラ メーター ファ
イルには enable_synchronous_output_port および synchronous_output_port_width と して保存されます。
クロック エッジの反転
VIO コアでは、CLK 信号の立ち上がりエッジまたは立ち下がりエッジのいずれかを使用して、同期入力および出力信号のデータを取得
し、生成できます。[Invert Clock Edge] チェッ ク ボッ クスをオンにする と、VIO コアに入力される CLK 信号のエッジを反転できます。
このパラ メーターは、 生成される XCO パラ メーター ファ イルには invert_clock_input と して保存されます。
メモ : ク ロ ッ クは、 同期入力/出力が使用される場合のみ反転できます。
コアの生成
VIO コアのパラ メータを設定したら、 [Generate] をク リ ッ ク して VIO コア ファ イルを生成します。 コアが生成されたら、 生成された
ファイルのリ ス トが [Readme (コア名)] ウ ィンド ウに表示されます。
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コアの使用デザインに VIO コアの HDL サンプル ファ イルをインスタンシエートするには、 次の手順に従って VIO コアのポート信号をデザイン
内の信号に接続します。
• VIO コアの CONTROL ポート信号は、 デザイン内の ICON コア インスタンスの未使用制御ポートに接続します。
• VIO コアのデータおよびト リガー ポート信号の未使用ビッ トは、 すべて 0 に接続します。 このよ うに接続する と、 マップ時に未
使用ト リガー /データ信号が削除されなくな り、 インプ リ メンテーシ ョ ン プロセス中の DRC エラーの発生を回避できます。
• 最良の結果を得るには、 同期入力ソース信号および同期出力シンク信号が VIO ク ロ ッ ク信号 (CLK) に同期しているこ とを確認し
ます。
VIO コアが VHDL および Verilog でそれぞれどのよ うに接続されるかについては、「例 1 : VHDL での VIO 接続」 および 「例 2 : Verilogでの VIO 接続」 を参照してください。制御バス control0 は VIO の制御ポートに接続されているこ とに注意してください。また、Verilogの例では、 空のモジュール宣言が ICON および ILA に対して作成されているこ とに注意してください。 これは、 ブラ ッ ク ボッ クス宣
言と して使用されるので、 合成ツールでは生成されたネッ ト リ ス トが正し く認識されます。
例 1 : VHDL での VIO 接続
entity example_chipscope_vio isport (
clk_i : in std_logic);
end example_chipscope_icon;
architecture vio_arch of example_chipscope_vio is------------------------------------------------------------------------- Component declarations-----------------------------------------------------------------------
component chipscope_iconport (
CONTROL0 : inout std_logic_vector(35 downto 0));end component;
component chipscope_vioport (
CONTROL : inout std_logic_vector(35 downto 0);CLK : in std_logic;ASYNC_IN : in std_logic_vector(7 downto 0);ASYNC_OUT : out std_logic_vector(7 downto 0);SYNC_IN std_logic_vector(7 downto 0);SYNC_OUT out std_logic_vector(7 downto 0)
);end component;
--------------------------------------------------------------------- Local Signals
-------------------------------------------------------------------signal control_0 :std_logic_vector (35 downto 0);signal async_i :std_logic_vector (7 downto 0);signal async_o :std_logic_vector (7 downto 0);signal sync_i :std_logic_vector (7 downto 0);signal sync_o :std_logic_vector (7 downto 0);
----------------------------------------------------------------------- ICON Pro core instance--
-------------------------------------------------------------------
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ICON_inst:chipscope_iconport map (
CONTROL0 => control0);
----------------------------------------------------------------------- VIO Pro core instance--
-------------------------------------------------------------------VIO_inst : chipscope_vioport map (
CONTROL => control_0, CLK => clk_i, ASYNC_IN => async_i,ASYNC_OUT => async_o,SYNC_IN => sync_i, SYNC_OUT => sync_o
);
例 2 : Verilog での VIO 接続
module example_chipscope_vio ( input clk_i);
//-----------------------------------------------------------------// Local Signals//-----------------------------------------------------------------wire [35:0] control_0;wire [7:0] async_i;wire [7:0] async_owire [7:0] sync_i;wire [7:0] sync_o;
//-----------------------------------------------------------------//// ICON Pro core instance////-----------------------------------------------------------------chipscope_icon ICON_inst
(.CONTROL0(control0));
//-----------------------------------------------------------------//// VIO Pro core instance////-----------------------------------------------------------------chipscope_vio VIO_inst0 (
.CONTROL(control0),
.CLK(clk_i),
.ASYNC_IN(async_i),
.ASYNC_OUT(async_o),
.SYNC_IN(sync_i),
.SYNC_OUT(sync_o));endmodule
//-------------------------------------------------------------------//// ICON Pro core module declaration
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////-------------------------------------------------------------------module chipscope_icon
(inout [35:0] CONTROL0);
endmodule
//-------------------------------------------------------------------//// VIO Pro core module declaration////-------------------------------------------------------------------module chipscope_vio (inout [35:0] CONTROL,input [7:0] ASYNC_IN,output [7:0] ASYNC_OUT,input [7:0] SYNC_IN,output [7:0] SYNC_OUT);
endmodule
Xilinx Platform Studio
エンベデッ ド開発キッ ト (EDK) での VIO コアの使用VIO コアは、EDK を使用してエンベデッ ド プロセッサ デザインに挿入できます。 この場合、図 2 のよ うに、VIO コアは既にデザイン
に含まれる ICON および OPB_MDM コンポーネン ト インスタンスに依存します。X-Ref Target - Figure 2
図 2 : VIO コアと ICON コアの接続
CLKCONTROL
ChipScope ProVIO Core
ASYNC_IN
ASYNC_OUT
SYNC_IN
SYNC_OUT
CONTROL0
ChipScope ProICON Core
CAPTURE_IN
TDI_IN
RESET_IN
SHIFT_IN
UPDATE_IN
SEL_IN
DRCK_IN
TDO_OUT
MDM
CAPTURE_IN
TDI_IN
RESET_IN
SHIFT_IN
UPDATE_IN
SEL_IN
DRCK_IN
TDO_OUT
DS284_02
LogiCORE IP ChipScope Pro Virtual Input/Output (VIO) (1.04a)
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EDK では、VIO コアが Tcl スク リプ ト を使用してツールに統合されています。EDK の Hardware Platform Generator (PlatGen) ツール
が実行される と、Tcl スク リプ トが呼び出され、このスク リプ トがコマンド ラ イン モードで CORE Generator™ を呼び出します。Tcl スク リプ トからは CORE Generator にパラ メータ ファ イル (.xco) が渡され、VIO コアのネッ ト リ ス トが生成されます。 また、Tcl スク リ
プ トは表 2 のコア パラ メータに基づいて VIO ポート と一致するよ うに、 HDL ラ ッパーを生成します。
VIO コア用に生成された HDL ラ ッパー ファ イルを合成するには、 Xilinx Synthesis Technology (XST) 合成ツールが使用されます。
XST ツールおよび ChipScope Pro CORE Generator からの NGC ネッ ト リ ス ト出力は、ザイ リ ンクスの ISE Design Suite に読み込まれ、
実際のデバイスのインプリ メンテーシ ョ ンに使用されます。
表 2 : EDK 専用パラメータ
パラ メーター名 使用可能な値デフォル
ト値説明
c_async_input_enable0、 1 0 0 = ポート をディ スエーブル、
1 = ポート をイネーブル
c_async_input_width 1 ～ 256 8 使用される場合は非同期入力ポート幅
c_async_output_enable0、 1 0 0 = ポート をディ スエーブル、
1 = ポート をイネーブル
c_async_output_width 1 ～ 256 8 使用される場合は非同期出力ポート幅
c_family virtex4、 virtex5、 virtex6、virtex6l、 virtex7、 kintex7、spartan3、 spartan3a、spartan3adsp、 spartan3e、spartan6、 spartan6l、 aspartan3、aspartan3a、 aspartan3adsp、aspartan3e、 aspartan6、 avirtex4、qspartan6、 qspartan6l、 qrvirtex4、qspartan6、 qspartan6l、 qvirtex4、qvirtex5、 qvirtex6
なし
使用するデバイス ファ ミ リ
c_rising_clock_edge0、 1 1
使用する入力クロ ッ クのエッジ
0 = 立ち下がりエッジ、
1 = 立ち上がりエッジ
c_sync_input_enable0、 1 0 0 = ポート をディ スエーブル、
1 = ポート をイネーブル
c_sync_input_width 1 ～ 256 8 使用される場合は同期入力ポート幅
c_sync_output_enable0、 1 0 0 = ポート をディ スエーブル、
1 = ポート をイネーブル
c_sync_output_width 1 ～ 256 8 使用される場合は同期出力ポート幅
c_use_srl16s0、 1 1 0 = SRL16 を使用しない、
1 = SRL16 を使用する
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ポートおよびパラ メーター
ポート
VIO インターフェイス ポート
表 3 に示すよ うに、VIO コアの I/O 信号には、ICON への制御バスと インターフェイス ポート 4 つとデザイン ク ロ ッ クが含まれます。
どのポート も必須ではあ り ませんが、 少なく と も 1 つはイネーブルにする必要があ り ます。
表 3 : VIO インターフェイス ポート
ポート名 方向 説明
ASYNC_IN[<m>-1:0]
入力
幅 <m> の非同期入力ポートで、オプシ ョ ンです (enable_asynchronous_input_portによる)。
このポー トはベク タ と して宣言する必要があ り ます。 1 ビッ ト のポー ト の場合、
ASYNC_IN[0:0] を使用します。
ASYNC_OUT[<m>-1:0]
出力
幅 m の非同期出力ポートで、 オプシ ョ ンです (enable_asynchronous_output_portによる)。
このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場
合、 ASYNC_OUT[0:0] を使用します。
CLKIN
同期入力または出力ポート をレジスタに入れるために使用するデザイン ク ロ ッ
クで、 オプシ ョ ンです (enable_synchronous_input_port または enable_synchronous_output_port による)。
CONTROL[35:0] INOUT(1) ICON コアの制御バスで、 必須です。
SYNC_IN[<m>-1:0]
IN
幅 m の同期入力ポートで、 オプシ ョ ンです (enable_synchronous_input_port による)。
このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場
合、 SYNC_IN[0:0] を使用します。
SYNC_OUT[<m>-1:0]
出力
幅 m の同期出力ポートで、 オプシ ョ ンです (enable_synchronous_output_port による)。
このポートは、 ベク ターと して宣言する必要があ り ます。 1 ビッ トのポートの場
合、 SYNC_OUT[0:0] を使用します。
メモ :1. Xilinx Platform Studio を使用して作成したプロジェク トの場合、 CONTROL ポートの方向は IN です。
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パラメーター
CORE Generator のパラメーター
XCO パラメーター
XPS パラメーター
表 4 : XCO パラメーター
パラメーター名 使用可能な値 デフォルト値 説明
component_name A ～ z、 0 ～ 9、 および _ (アン
ダースコア) を含む文字列vio イ ン ス タ ン シエー ト さ れた コ ン
ポーネン トの名前
enable_asynchronous_input_port true、 false false ASYNC_IN ポート をイネーブルに
する
enable_asynchronous_output_port true、 false false ASYNC_OUT ポート をイネーブル
にする
enable_synchronous_input_port true、 false false SYNC_IN ポート をイネーブルにす
る
enable_synchronous_output_port true、 false false SYNC_OUT ポート をイネーブルに
する
asynchronous_input_port_width 1 ～ 256 8 ASYNC_IN ポートの幅
asynchronous_output_port_width 1 ～ 256 8 ASYNC_OUT ポートの幅
synchronous_input_port_width 1 ～ 256 8 SYNC_IN ポートの幅
synchronous_output_port_width 1 ～ 256 8 SYNC_OUT ポートの幅
invert_clock_input true、 false false デザイン ク ロ ッ ク入力を反転する
example_design False = デザイン例の生成なし
True = デザイン例を生成false
コアのデザイン例の生成を イネー
ブルにします。
表 5 : EDK 専用パラメーター
パラメーター名 使用可能な値デフォル
ト値説明
c_async_input_enable0、 1 0 0 = ポート をディ スエーブル、
1 = ポート をイネーブル
c_async_input_width 1 ～ 256 8 使用される場合は非同期入力ポート幅
c_async_output_enable0、 1 0 0 = ポート をディ スエーブル、
1 = ポート をイネーブル
c_async_output_width 1 ～ 256 8 使用される場合は非同期出力ポート幅
c_family virtex4、 virtex5、 virtex6、virtex6l、 virtex7、 kintex7、spartan3、 spartan3a、spartan3adsp、 spartan3e、spartan6、 spartan6l、 aspartan3、aspartan3a、 aspartan3adsp、aspartan3e、 aspartan6、 avirtex4、qspartan6、 qspartan6l、 qrvirtex4、qspartan6、 qspartan6l、 qvirtex4、qvirtex5、 qvirtex6
なし
使用するデバイス ファ ミ リ
c_rising_clock_edge0、 1 1
使用する入力クロ ッ クのエッジ
0 = 立ち下がりエッジ
1 = 立ち上がりエッジ
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パフォーマンスおよびリソース使用量表 6 は、 パフォーマンスおよび使用量データを示しています。
検証VIO コアは、 ザイ リ ンクス社内で開発されたバス ファンクシ ョ ン モデルを使用し、 IP テス ト環境で検証されています。
参考資料1. ChipScope Pro ソフ ト ウェアと コアの詳細は、 http://japan.xilinx.com/documentation から 『ChipScope Pro ソフ ト ウェアおよびコ
ア ユーザー ガイ ド』 を参照してください。
2. EDK での ChipScope Pro を使用したハード ウェア検証については、 http://japan.xilinx.com/documentationから Platform Studio のオンライン ヘルプを参照してください。
System Generator for DSP での ChipScope Pro を使用したハード ウェア検証については、 http://japan.xilinx.com/documentationから
『System Generator for DSP ユーザー ガイ ド』 を参照してください。
サポートザイ リ ンクスでは、製品マニュアルに記述されているよ うに、この LogiCORE 製品のテクニカル サポート を提供しています。マニュア
ルで定義されていないデバイスにインプ リ メ ン ト した り、 製品マニュアルで記述されている範囲を超えてカスタマイズした り、 「DONOT MODIFY」 と記述されているセクシ ョ ンに変更を加えたり した場合、 タイ ミ ング、 機能、 製品サポートは保証されません。
注文情報Xilinx LogiCORE IP モジュールは、 ザイ リ ンクス エンド ユーザー ライセンス契約書に基づいてザイ リ ンクスの ISE® Design SuiteEmbedded Edition から無償で提供されています。このコアは、ザイ リ ンクスの ISE Design Suite ソフ ト ウェアを使用して生成されます。
詳細は、 Chipscope VIO ページを参照して ください。
このコアおよびその他の Xilinx LogiCORE IP モジュールの詳細については、ザイ リ ンクスの IP コアのページを参照してください。そ
の他のザイ リ ンクス LogiCORE モジュールおよびソフ ト ウェアの価格や機能については、最寄りのザイ リ ンクス販売代理店までご連絡
ください。
c_sync_input_enable0、 1 0 0 = ポート をディ スエーブル、
1 = ポート をイネーブル
c_sync_input_width 1 ～ 256 8 使用される場合は同期入力ポート幅
c_sync_output_enable0、 1 0 0 = ポート をディ スエーブル、
1 = ポート をイネーブル
c_sync_output_width 1 ～ 256 8 使用される場合は同期出力ポート幅
c_use_srl16s0、 1 1 0 = SRL16 を使用しない、
1 = SRL16 を使用する
表 6 : 特定コンフ ィギュレーシ ョ ンのパフォーマンスおよびリソース使用量
コンフ ィギュレーシ ョ ン
名デバイス VIO の設定
Config1 Xc5vlx20t-2ff323 非同期入力ポート (7:0)
Config2 Xc5vlx20t-2ff323 非同期入力ポート (7:0)、 同期入力ポート (7:0)、 非同期出力
ポート (7:0)、 同期出力ポート (7:0)
Config3 Xc5vlx20t-2ff323 非同期入力ポート (15:0)、 同期入力ポート (15:0)、 非同期出力
ポート (15:0)、 同期出力ポート (15:0)
表 5 : EDK 専用パラメーター
パラメーター名 使用可能な値デフォル
ト値説明
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改訂履歴
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日付 バージョ ン 改訂内容
2008 年 3 月 24 日 1.0 リ リース 10.1 用 (初期リ リース)
2008 年 9 月 19 日 2.0 リ リース 10.1 サービス パッ ク 3
2009 年 4 月 7 日 3.0 リ リース 11.1
2009 年 6 月 24 日 3.1 リ リース 11.2
2009 年 9 月 16 日 3.1.1 文書を修正。 11.3 ソフ ト ウェア リ リースで改定。
2011 年 6 月 22 日 3.2 13.2 リ リース用に v1.04a をアップデート。
