Vivado Design Suite - Xilinx...Vivado Design Suite ユーザーガイドデザインフローの概要 UG892 (v2016.3) 2016 年 10 月 5 日この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。

Vivado Design Suite ユーザーガイド

デザインフローの概要

UG892 (v2016.3) 2016 年 10 月 5 日

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UG892 (v2016.4) 2016 年 11 月 30 日

デザインフローの概要 2UG892 (v2016.3) 2016 年 10 月 5 日 japan.xilinx.com

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン改訂内容

2016/10/05 2016.3 付録 A の「お読みください: 重要な法的通知」に「自動車用のアプリケーションの免責条項」を追加。第 2 章の「ロジック合成の実行」にザイリンクス IP のサードパーティ合成のサポートにおける例外に関する情報を追加。第 1 章の「ザイリンクスの System Generator を使用したモデルベースの DSP デザイン」をアップデート。第 3 章の「ブロックデザインでの RTL モジュールの参照」を追加。第 3 章の「シミュレーションライブラリのコンパイル」にスタティック IP ファイルのコンパイル済みのシミュレーションライブラリの使用に関する情報を追加。第 3 章に「エンジニアリングチェンジオーダー (ECO) のインプリメント」および「デバッグでのエンジニアリングチェンジオーダー (ECO) のインプリメント」を追加。第 5 章の「Vivado Design Suite でのソース変更の認識」にリビジョン管理システムでのファイルチェックアウトによるタイムスタンプの変更で受ける影響に関する情報を追加。文章を若干変更。

2016/06/08 2016.2 『UltraFast 設計手法ガイド (Vivado Design Suite 用)』 (UG949) の第 2 章の内容を本書に含有。

2016/04/06 2016.1 「業界標準に基づいたデザイン」にVHDL-2008 を追加。「Vivado 統合設計環境 (IDE) の使用」に「Vivado Design Suite QuickTake ビデオ: Vivado IDE 入門」を追加。「リビジョン管理システムの使用」および「リビジョン管理システムの使用」で QuickTake ビデオのタイトルを「Vivado Design Suite でのリビジョン管理の使用」に変更。「ロジックシミュレーションの実行」に Aldec および Enterprise ユーザー向けの情報を追加。「IP 出力ファイルの生成」にコアコンテナーの情報を追加。「DRC、消費電力、リソース使用率の解析」に report_design_analysis コマンドを追加。

UG892 (v2016.4) 2016 年 11 月 30 日

2016/11/30: Vivado® Design Suite 2016.4 リリース。2016.3 から内容の変更なし。

https://japan.xilinx.comhttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=2

目次

第 1 章: Vivado システムレベルデザインフロー概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5業界標準に基づいたデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 6デザインフロー . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2 章: 使用モデルVivado Design Suite の使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13Vivado 統合設計環境 (IDE) の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14Tcl の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15プロジェクトモードと非プロジェクトモード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17サードパーティデザインソフトウェアツールの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21PCB 設計との関係 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21

第 3 章: プロジェクトモードの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23プロジェクトモードの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25プロジェクトの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25Flow Navigator の理解 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28システムレベルのデザイン入力の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30IP の操作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33IP インテグレーターを使用した IP サブシステムの作成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39ロジックシミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42ロジック合成およびインプリメンテーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46ログファイル、メッセージ、レポート、プロパティの表示 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50デザイン解析および制約定義の実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54デバイスのプログラム、ハードウェア検証、およびデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63プロジェクトモードでの Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64

第 4 章: 非プロジェクトモードの使用概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67非プロジェクトモードの利点 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68デザインソースの読み込み . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68IP および IP サブシステムの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69ロジックシミュレーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70ロジック合成およびインプリメンテーションの実行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70レポートの生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71デザインチェックポイントの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71Vivado IDE を使用したデザイン解析 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72非プロジェクトモードでの Tcl コマンドの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

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第 5 章: ソース管理およびリビジョン管理の推奨事項リビジョン管理システム . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78デザインおよび IP の最新 Vivado Design Suite リリースへのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

付録 A: その他のソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95トレーニングリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97



第 1 章

Vivado システムレベルデザインフロー

概要

このユーザーガイドでは、 Vivado® Design Suite を使用して新しいデザインを作成し、ザイリンクスデバイスにプログラムする概要が説明されています。また、デザインソースや IP コアの準備、インプリメンテーション、管理といった、使用モデル、デザイン機能、ツールオプションを手短に説明します。

Vivado Design Suite では、ザイリンクス FPGA デザインのインプリメンテーションおよび検証に関するタスクをさまざまな方法で達成できます。従来の RTL からビットストリームまでの FPGA デザインフローに加え、 Vivado Design Suite では IP 中心のデザインおよび C ベースのデザインに焦点を置いたシステムレベルの統合フローを提供しています。 IP インテグレーター環境を使用すると、インスタンシエート、コンフィギュレーション、および IP サブシステムブロックデザインにさまざまな IP をインタラクティブに接続できます。カスタム IP および IP ブロックデザインをコンフィギュレーションしてパッケージにし、 Vivado IP カタログから使用することもできます。高位合成では、C 言語で複雑なアルゴリズムをすばやく作成および検証し、 RTL にそれを合成して、従来の Vivado RTL フローを通して処理できます。デザインの解析および検証は、フローの各段階で実行できます。デザイン解析機能には、ロ

ジックシミュレーション、 I/O およびクロックプランニング、消費電力解析、制約定義、タイミング解析、デザインルールチェック (DRC)、デザインロジックの表示、インプリメンテーション結果の解析と変更、プログラムおよびデバッグなどがあります。

次の資料およびビデオチュートリアルには、 Vivado Design Suite フローに関するその他の情報が含まれます。

• Vivado Design Suite QuickTake ビデオ: Vivado デザインフローの概要

• 『Vivado Design Suite チュートリアル: デザインフローの概要』 (UG888) [参照 6]

• Vivado Design Suite QuickTake ビデオ: Vivado IDE 入門

• Vivado Design Suite QuickTake ビデオ: UltraFast™ Vivado Design 設計手法

ソリューション全体は、 Vivado 統合設計環境 (IDE) というグラフィカルユーザーインターフェイス (GUI) に統合されています。 Vivado IDE では、デザインおよび IP を作成、インプリメント、および検証するインターフェイスが提供されています。また、すべてのフローは Tcl コマンドを使用しても実行できます。Tcl コマンドは Vivado IDE の Tcl コンソールまたは Vivado Design Suite Tcl シェルから使用できます。 Tcl スクリプトを使用して、デザイン解析を含むデザインフロー全体を実行したり、フローの一部のみを実行できます。


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/getting-started-with-the-vivado-ide.htmlhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=hardware/vivado-design-flows-overview.htmlhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/getting-started-with-the-vivado-ide.htmlhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=vivado/vivado-design-methodology.htmhttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=5

第 1 章: Vivado システムレベルデザインフロー

業界標準に基づいたデザイン

Vivado Design Suite では、次の業界標準がサポートされます。

• Tcl

• AXI4、 IP-XACT

• Synopsys デザイン制約 (SDC)

• Verilog、 VHDL、 VHDL-2008、 SystemVerilog

• SystemC、 C、 C++

Vivado Design Suite ソリューションは Tcl ベースで、SDC および XDC (ザイリンクスデザイン制約) フォーマットがサポートされます。合成で Verilog、 VHDL、および SystemVerilog が幅広くサポートされるので、 FPGA が採用しやすくなっています。 Vivado 高位合成 (HLS) が可能なので、 C、 C++、または System C 言語を使用してロジックを定義できます。 AXI4 および IP-XACT などの標準 IP インターコネクトプロトコルを使用すると、システムレベルのデザインがより短時間で簡単に統合できます。これらの業界標準がサポートされることにより、 EDA (電子システム設計自動化) エコシステムでの Vivado Design Suite のサポートが向上します。また、 Vivado Design Suite には多くのサードパーティツールが統合されています。




デザインフロー図 1-1 に、 Vivado Design Suite での全体的なデザインフローを示します。ザイリンクスデザインハブには、設計タスクやトピック別に資料が整理され、そのリンクがあります。ザイリンクスウェブサイトでデザインハブページを参照します。

X-Ref Target - Figure 1-1

図 1-1: Vivado Design Suite のデザインフロー


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubshttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=7


RTL からビットストリームへのデザインフロー

RTL デザイン

RTL ソースファイルを指定してプロジェクトを作成したら、これらのソースを RTL コード開発、解析、合成、およびインプリメンテーションに使用できます。 RTL および XDC が Vivado Design Suite で使用できるように最適に作成されているようにするため、推奨される RTL および制約テンプレートのライブラリがザイリンクスから提供されています。 Vivado 合成およびインプリメンテーションでは、 Verilog、 VHDL、 SystemVerilog、および XDC などの複数のソースファイルの種類がサポートされます。 RTL プロジェクトの作成方法および操作方法は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 9] の「RTL プロジェクトの作成」を参照してください。

『UltraFast™ 設計手法ガイド (Vivado Design Suite 用)』 (UG949) [参照 27]では、階層 RTL ソースおよびザイリンクスデザイン制約 (XDC) を定義するために最適なコーディング手法および設計テクニック、 Vivado Design Suite 特有の機能の使用方法に関する情報、およびプログラムされたデザインのパフォーマンスを向上するためのテクニックを示し

ます。

IP デザインとシステムレベルデザインの統合

Vivado Design Suite は、 IP をスタンドアロンのモジュールとして、またはシステムレベルデザインの一部として設定、インプリメント、検証、および統合するための環境を提供します。 IP には、エンベデッドプロセッサ、 DSP デジタル信号処理モジュール、 C ベースのアルゴリズムデザインなども含まれます。カスタム IP は IP-XACT プロトコルに従ってパッケージされ、 Vivado IP カタログから使用できます。 IP は IP カタログからすばやくアクセスでき、コンフィギュレーション、インスタンシエーション、検証できます。ザイリンクス IP では AXI4 インターコネクト標準が使用され、より高速なシステムレベルの統合ができるようになっています。既存の IP は、 RTL またはネットリストのどちらかの形式のデザインで使用できます。詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 10] を参照してください。

IP サブシステムデザイン

Vivado IP インテグレーター環境では、AMBA AXI4 インターコネクトプロトコルを使用してさまざまな IP を IP サブシステムに統合できます。ブロックデザイン形式のインターフェイスを使用して IP をインタラクティブに設定および接続しでき、回路図のようなインターフェイスで DRC に準拠した正しい接続を描画することにより、インターフェイス全体を簡単に接続できます。標準インターフェイスを使用すると、従来の RTL ベースの接続に比べ、 IP を接続するのにかかる時間を短縮できます。コネクションオートメーション機能および DRC セットを使用することにより、適切な IP コンフィギュレーションおよび接続が可能です。これらの IP ブロックデザインは、この後検証され、パッケージされて、 1 つのデザインソースとして処理されます。ブロックデザインは、デザインプロジェクトで使用したり、ほかのプロジェクトと共有できます。 IP インテグレーター環境は、エンベデッドデザインおよびザイリンクス評価ボードインターフェイスのメインインターフェイスです。詳細は、『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 29] を参照してください。

I/O およびクロックプランニング

Vivado IDE には I/O ピンプランニング環境が含まれており、デバイスパッケージピンまたは内部ダイパッドに I/O ポートを正しく割り当てることができ、パッケージおよび I/O 関連データを解析するための表が提供されています。メモリインターフェイスは、最適なデータフローを得るため、特定の I/O バンクにインタラクティブに割り当てることができます。 Vivado ピンプランナーツールのビューおよび表を使用すると、デバイスおよびデザインに関する I/O データを解析できます。また、 I/O DRC および同時スイッチノイズ (SSN) の解析コマンドもあり、 I/O 割り当てを検証できるようになっています。詳細は、『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 13] を参照してください。


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.4;d=ug895-vivado-system-level-design-entry.pdf;a=xCreatingAnRTLProjecthttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=8


ザイリンクスプラットフォームボードサポート

Vivado Design Suite では、既存のザイリンクス評価プラットフォームボードをデザインのターゲットとして選択できます。プラットフォームボードフローでは、ターゲットボードにインプリメントされたすべての IP インターフェイスにアクセス可能で、デザインで使用される IP をすばやく選択およびコンフィギュレーションできます。 IP コンフィギュレーションパラメーターと、 I/O 規格およびパッケージピン制約などの物理ボード制約は、このフローを通して自動的に割り当てられます。コネクションオートメーションを使用すると、選択した IP への接続をすばやく実行できます。詳細は、『Vivado Design Suite ユーザーガイド : システムレベルデザイン入力』 (UG895) [参照 9] の「Vivado Design Suite ボードフローの使用」を参照してください。

合成

Vivado 合成では、 RTL デザイン全体のグローバルまたはトップダウンの合成が行われます。 Vivado Design Suite では、デフォルトでアウトオブコンテキスト (OOC) またはボトムアップのデザインフローが使用され、ザイリンクス IP カタログからの IP コアおよび Vivado IP インテグレーターからのブロックデザインが合成されます。また、階層 RTL デザインの特定のモジュールを OOC モジュールとして合成することも可能です。 OOC フローでは、階層デザインのデザインモジュール、 IP コア、ブロックデザインを、最上位デザインから独立させて合成、インプリメント、および解析できます。 OOC 合成されたネットリストは保存され、結果を保存し、ランタイムを短縮するため、最上位インプリメンテーション中に使用されます。 OOC フローは、階層チームデザイン、 IP および IP サブシステムの合成およびインプリメント、大型の複雑なデザインのモジュール管理をサポートする効率的な手法です。詳細

は、 36 ページの「アウトオブコンテキストデザインフロー」の「プラットフォームボードフロー」を参照してください。

Vivado Design Suite では、 EDIF または構造型 Verilog などのサードパーティ合成ソースもサポートされます。ただし、Vivado IP カタログからの IP コアは Vivado 合成を使用して合成する必要があり、サードパーティ合成ツールで合成することはサポートされていません。 7 シリーズデバイスのメモリ IP など、この要件の例外もいくつかあります。詳細は、 IP のデータシートを参照してください。

重要: ISE フォーマットのネットリスト (NGC) は UltraScale™ デバイスデザインではサポートされなくなりました。

デザイン解析およびシミュレーション

Vivado Design Suite では、デザインプロセスの各段階でデザインを解析、検証、変更できます。回路のパフォーマンスを改善するため、デザインルールおよび設計手法のチェックを実行し、ロジックシミュレーション、タイミングおよび消費電力解析を実行できます。この解析は、 RTL エラボレーション、合成、およびインプリメンテーションの後に実行できます。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 20] を参照してください。

Vivado シミュレータを使用すると、デザインフローのさまざまな段階でビヘイビアーおよび構造ロジックシミュレーションを実行できます。このシミュレータでは、 Verilog および VHDL 混合モードのシミュレーションがサポートされ、結果が Vivado IDE の波形ビューアーに表示できます。サードパーティシミュレータを統合して Vivado IDE から起動して使用することもできます。詳細は、 21 ページの「ロジックシミュレーションの実行」を参照してください。

配置および配線

合成済みネットリストが生成されたら、 Vivado インプリメンテーションを使用してネットリストをターゲットパーツで使用可能なデバイスリソースに最適化および配置配線できます。 Vivado インプリメンテーションは、デザインの論理、物理、およびタイミング制約を満たすように実行されます。


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.4;d=ug895-vivado-system-level-design-entry.pdf;a=xUsingTheVivadoDesignSuiteBoardFlowhttps://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.4;d=ug895-vivado-system-level-design-entry.pdf;a=xUsingTheVivadoDesignSuiteBoardFlowhttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=9


難しいデザインに対しては、インプリメンテーション結果の改善に役立つアドバンスフロアプラン機能があります。具体的には、特定エリアに特定のロジックを制約したり、特定のデザインエレメントを手動で配置し、後で行われるインプリメンテーション run のためにそれを固定しておく機能などがあります。詳細は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 20] を参照してください。

ハードウェアデバッグおよび検証

インプリメンテーション後には、 Vivado ロジック解析を使用するか、またはスタンドアロンの Vivado Lab Edition 環境でデバイスをプログラムおよび解析できます。デバッグ信号は RTL デザインで特定できるか、または合成後に挿入でき、フローを通して処理されます。デバッグコアはコンフィギュレートされ、インクリメンタルインプリメンテーションテクニックを使用して、 RTL、合成済みネットリスト、インプリメント済みデザインのいずれかに挿入できます。既存のデバックプローブ、外部プローブ向けにパッケージピンに配線されている内部信号も ECO フローを使用すると変更できます。詳細は、『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 21] を参照してください。

代替デザインフローVivado Design Suite では、次のセクションで説明するように、ほかにもいくつかのデザインフローがサポートされています。これらのフローはそれぞれ RTL からビットストリームまでのフローから派生したものなので、ここに説明するインプリメンテーションおよび解析手法はほかのデザインフローにも適用されます。

エンベデッドプロセッサデザインフロー

エンベデッドプロセッサデザインを作成する際は、ツールフローは少し異なります。エンベデッドプロセッサには効果的に起動および実行するためソフトウェアが必要なので、ソフトウェアデザインフローはハードウェアデザインフローと合わせて実行する必要があります。ハードウェアフローとソフトウェアフロー間のデータハンドオフおよび 2 つのドメイン間での検証が重要となります。

エンベデッドプロセッサハードウェアデザインを作成するには、 Vivado Design Suite の IP インテグレーターを使用します。 Vivado IP インテグレーターブロックデザインでは、ユーザーがプロセッサコアとそのインターフェイスをインスタンシエート、コンフィギュレーション、アセンブルします。 IP インテグレーターでは、規則に基づいて接続が実行され、設計アシスタンスが提供されます。インプリメンテーションによりハードウェアデザインがコンパイルされたら、ソフトウェア開発および検証フローに使用するためザイリンクスソフトウェア開発キット (SDK) にエクスポートします。シミュレーションおよびデバッグ機能を使用すると、 2 つのドメイン間でデザインをシミュレーションおよび検証できます。

ビデオ: Vivado IP インテグレーターとエンベデッドプロセッサデザインフローのトレーニングビデオは、 Vivado Design Suite QuickTake ビデオ: Vivado IP インテグレーターを使用したデザインおよび Vivado Design Suite QuickTake ビデオ: Vivado IP インテグレーターを使用した Zynq デバイスの設計を参照してください。

エンベデッドプロセッサデザインフローの詳細は、次の資料を参照してください。

• 『Vivado Design Suite ユーザーガイド : エンベデッドプロセッサハードウェアデザイン』 (UG898) [参照 12]

• 『Vivado Design Suite チュートリアル: エンベデッドプロセッサハードウェアデザイン』 (UG940) [参照 25]

• 『UltraFast エンベデッドデザイン設計手法ガイド』 (UG1046) [参照 30]


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/designing-with-vivado-ip-integrator.htmlhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/designing-with-vivado-ip-integrator.htmlhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/targeting-zynq-using-vivado-ip-integrator.htmlhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/targeting-zynq-using-vivado-ip-integrator.htmlhttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=10


ザイリンクスの System Generator を使用したモデルベースの DSP デザイン

Vivado Design Suite に含まれている System Generator ツールを使用すると、 DSP ファンクションをインプリメントできます。スタンドアロンツールとして System Generator を使用して DSP ファンクションを作成し、 System Generator デザインを IP モジュールにパッケージして IP カタログに含めることができます。生成された IP は別の Vivado デザインにサブモジュールとして追加できます。詳細は、『Vivado Design Suite ユーザーガイド : System Generator を使用したモデルベースの DSP デザイン』 (UG897) [参照 11] を参照してください。

高位合成の C ベースデザイン

Vivado Design Suite の C ベースの高位合成ツール (Vivado HLS) を使用すると、 C、 C++、 System C、および OpenCL™ API 言語を使用してデザインのさまざまな DSP ファンクションを記述できます。 C コードは Vivado HLS (高位合成) ツールで作成および検証します。高水準言語を使用すると、抽象的なアルゴリズム、データ型、仕様などを記述で

き、さまざまなパラメーターを試してデザインパフォーマンスおよびエリアを最適化できます。

Vivado HLS では、 C ベースのテストベンチおよびシミュレーションを使用して、デザイン環境から直接生成済みの RTL をシミュレーションできます。 C から RTL への合成により C ベースデザインを RTL モジュールに変換したら、それをパッケージして、デザインの残りの部分と共にインプリメンテーションするか、 IP インテグレーターのブロックデザインにインスタンシエートできます。

ビデオ: Vivado HLS に関するさまざまなトレーニングビデオは、ザイリンクスウェブサイトの Vivado Design Suite QuickTake ビデオチュートリアルページから視聴できます。

Vivado HLS ツールフローおよび機能については、次を参照してください。

• 『Vivado Design Suite ユーザーガイド : 高位合成』 (UG902) [参照 16]

• 『Vivado Design Suite チュートリアル: 高位合成』 (UG871)[参照 5]

パーシャルリコンフィギュレーションデザイン

パーシャルリコンフィギュレーションでは、パーシャルビットストリームを使用して動作中のザイリンクスデバイスの一部をリアルタイムでリコンフィギュレーションし、動作中のデザインの機能を変更できます。最大パフォー

マンスを達成するためにそれらが要件どおりに機能することを確実にするため、リコンフィギャラブルモジュールは適切にプランニングする必要があります。

パーシャルリコンフィギュレーションフローでは、リコンフィギャラブルモジュールが適切に設計され、パーシャルビットストリームアップデート中にグリッチのない動作を可能にするため、厳しい設計プロセスが必要となります。これには、リコンフィギャラブルモジュールへのインターフェイス信号数の削減、デバイスリソースのフロアプラン、ピン配置、パーシャルリコンフィギュレーション DRC への準拠などが含まれます。デバイスのプラグラム方法も、コンフィギュレーション I/O ピンが正しく割り当てられるようにするため、適切にプランニングしておく必要があります。

ビデオ: パーシャルリコンフィギュレーションフローについては、 Vivado Design Suite QuickTake ビデオ: パーシャルリコンフィギュレーションを参照してください。

パーシャルリコンフィギュレーションフローおよび機能については、次を参照してください。

• 『Vivado Design Suite ユーザーガイド : パーシャルリコンフィギュレーション』 (UG909) [参照 22]

• 『Vivado Design Suite チュートリアル: パーシャルリコンフィギュレーション』 (UG947) [参照 26]


https://japan.xilinx.comhttps://japan.xilinx.com/training/vivado/index.htmhttps://japan.xilinx.com/training/vivado/index.htmhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=hardware/partial-reconfiguration-in-vivado.htmhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=training;d=hardware/partial-reconfiguration-in-vivado.htmhttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=11


階層デザイン

階層デザイン (HD) フローを使用すると、デザインを管理しやすい小型のブロックに分割して個別に処理できます。階層デザインに対してモジュラーアプローチを取ることで、モジュールをデザインのほかの箇所から独立させて解析でき、最上位デザインでモジュールを再利用できます。デザインの特定セクションで複数のチームメンバーが反復作業を行う場合には、タイミングクロージャをはじめデザイン目標を達成しやすくし、結果を再利用することができます。

Vivado には、最上位デザインのアウトオブコンテキスト (OOC) で論理モジュールを合成する機能など、階層デザインアプローチを可能にする機能がいくつかあります。特定モジュールまたはデザイン階層レベルを選択し、それらを OOC で合成できます。モジュールレベルの制約を適用すると、モジュールパフォーマンスを最適化して検証できます。その後、モジュールデザインチェックポイント (DCP) が、最上位ネットリストを生成するため、インプリメンテーション中に適用されます。この方法を利用すると、最上位合成のランタイムを短縮し、完成しているモ

ジュールを再合成する手間を省くことができます。

階層デザインフローでは、適切なモジュールインターフェイスデザイン、制約定義、フロアプラン、およびいくつかの特別コマンドとデザイン手法が必要になります。詳細は、『Vivado Design Suite ユーザーガイド : 階層デザイン』 (UG901) [参照 19] を参照してください。



第 2 章

使用モデル

Vivado Design Suite の使用モデル推奨: Vivado ツールで最初のデザインを開始する前に、『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 23] を参照してください。

Vivado Design Suite では、異なるデザインフローがサポートされているのと同様に、デザインの管理方法および Vivado ツールをどのように使用するかによってさまざまな使用モデルもサポートされています。このセクションでは、 Vivado ツールで使用モデルを利用するにあたり、決定しておくべきことをいくつか説明します。

次のような事項を決定しておく必要があります。

• スクリプトまたはコマンドを使用するか、グラフィカルユーザーインターフェイス (GUI) を使用するか。詳細は、 14 ページの「Vivado 統合設計環境 (IDE) の使用」および15 ページの「Tcl の使用」を参照してください。

• プロジェクト構造を使用して Vivado Design Suite でデザインソース、ステータス、結果が管理されるようにするか、ユーザー自身がデザインを作成して管理するか。詳細は、 17 ページの「プロジェクトモードと非プロジェクトモード」を参照してください。

• ポータビリティを持たせるために IP コアをコンフィギュレーションして 1 つのデザインプロジェクト内にそれらを含めるか、複数プロジェクトで管理しやすくなるようにコンフィギュレーション済み IP コアのリモートリポジトリをプロジェクト外に構築するか。

• ソースファイルをリビジョン管理システムを使用して管理するか。詳細は、 78 ページの「リビジョン管理システム」を参照してください。

• 合成またはシミュレーションにサードパーティツールを使用するか。詳細は、 21 ページの「サードパーティデザインソフトウェアツールの使用」を参照してください。



第 2 章: 使用モデル

Vivado 統合設計環境 (IDE) の使用Vivado 統合設計環境 (IDE) は「プロジェクトモード」および「非プロジェクトモード」の両方で使用できます。Vivado IDE では、デザインおよび IP を作成、インプリメント、および検証するインターフェイスが提供されています。デザインを開くと、現在のデザインネットリストが読み込まれ、デザイン制約が適用され、ターゲットデバイスにデザインが合わせられます。 Vivado IDE では、次の図に示すように、デザインを視覚的に確認し、作業することができます。

プロジェクトモードを使用する場合、プッシュボタンデザインフローをサポートする Flow Navigator と呼ばれるインターフェイスが表示されます。デザインは RTL エラボレーション後、合成後、またはインプリメンテーション後に開いて解析することができ、制約、ロジックまたはデバイスコンフィギュレーション、およびインプリメンテーション結果に変更を加えることができます。また、デザインチェックポイントを使用して、デザインの現在の状態を保存できます。Vivado IDE の詳細は、『Vivado Design Suite ユーザーガイド : Vivado IDE の使用』 (UG893) [参照 7] を参照してください。

ビデオ: 詳細は、 Vivado Design Suite QuickTake ビデオ: Vivado IDE 入門を参照してください。


図 2-1: Vivado IDE でインプリメントされたデザインを開く


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/getting-started-with-the-vivado-ide.htmlhttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=14


Windows での Vivado IDE の起動[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2016.x] → [Vivado 2016.x] をクリックします。

注記: または、デスクトップの Vivado IDE のショートカットをダブルクリックします。

ヒント : 作業フォルダーは、 Vivado IDE のショートカットアイコンを右クリックして [プロパティ ] をクリックするとアップデートできます。これにより、起動ディレクトリに書き込まれるプロジェクトファイル、ログファイル、ジャーナルファイルが見つけやすくなります。

Windows または Linux のコマンドラインからの Vivado IDE の起動コマンドプロンプトに次のコマンドを入力します。

vivado

このコマンドを入力すると、自動的に vivado -mode gui が実行され、 Vivado IDE が起動します。ヘルプが必要な場合は、「vivado -help」と入力します。

ヒント : Vivado ツールのパスを現在のシェル/コマンドプロンプトに追加するには、 /Vivado/ ディレクトリから settings64.bat または settings64.sh を実行します。

コマンドラインから Vivado Design Suite を起動する場合、ディレクトリをプロジェクトディレクトリに変更して、Vivado ツールでそのログファイルとジャーナルファイルがプロジェクトディレクトリに書き込まれるようにします。これで、これらのファイルを必要に応じて見つけたり、確認しやすくなります。

推奨: プロジェクトディレクトリから Vivado Design Suiteを起動すると、起動ディレクトリに書き込まれるプロジェクトファイル、ログファイル、ジャーナルファイルを見つけやすくなります。

Vivado Design Suite の Tcl シェルからの Vivado IDE の起動Vivado Design Suite を Tcl モードで実行している場合は、次のコマンドを Tcl コマンドプロンプトに入力して、Vivado IDE を起動します。

start_gui

Tcl の使用サポートされるすべてのデザインフローおよび使用モデルは、 Tcl コマンドを使用して実行できます。 Tcl スクリプトでは、デザイン解析およびレポートを含むデザインフロー全体を実行したり、デザインの作成および合成などフ


図 2-2: Vivado IDE デスクトップアイコン




ローの一部のみを実行できます。個々の Tcl コマンドを使用するか、 Tcl コマンドのスクリプトを作成して使用できます。

Tcl コマンドを直接使用する場合は、 Vivado Design Suite Tcl シェルを使用するか、 Vivado IDE の [Tcl Console] ウィンドウを使用します。 Tcl および Tcl スクリプトに関する情報は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 8] および『Vivado Design Suite Tcl コマンドリファレンスガイド』 (UG835) [参照 4] を参照してください。 Vivado ツールでの Tcl の使用方法の詳細は、『Vivado Design Suite チュートリアル: デザインフローの概要』 (UG888) [参照 6] を参照してください。

プロジェクトモードまたは非プロジェクトモードを使用した Tcl ベースのアプローチに関する詳細は、第 3 章「プロジェクトモードの使用」または第 4 章「非プロジェクトモードの使用」を参照してください。

Vivado Design Suite Tcl シェルの起動Vivado Design Suite Tcl シェルを起動するには、 Linux コマンドプロンプトまたは Windows コマンドプロンプトに次のように入力します。

vivado -mode tcl

注記: Windows の場合、[スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [Vivado 2016.x] → [Vivado 2016.x Tcl Shell] をクリックしても起動できます。

バッチ Tcl スクリプトを使用した Vivado ツールの起動ツールを起動するときに Tcl スクリプトを指定すると、 Vivado ツールをバッチモードで使用できます。 Linux コマンドプロンプトまたは Windows コマンドプロンプトに次のように入力します。

vivado -mode batch -source

注記: バッチモードの場合、指定したスクリプトが実行された後 Vivado ツールが終了します。

Tcl フローでの Vivado IDE の使用Tcl を使用する場合でも、 Vivado IDE でのインタラクティブな GUI ベースの解析および制約定義機能を利用できます。 72 ページの「Vivado IDE を使用したデザイン解析」に示すように、デザインサイクルのどの段階でも Vivado IDE でデザインを開くことができます。 71 ページの「デザインチェックポイントの使用」に示すように、デザインデータベースはどの時点でもチェックポイントファイルとして保存でき、そのチェックポイントを後から開くことができます。

ザイリンクス Tcl Store の使用ザイリンクス Tcl Store は、 Tcl コードのオープンソースリポジトリで、主に Vivado Design Suite を使用した FPGA デザイン用に設計されています。 Tcl Store を使用すると、ユーザーから提供されたさまざまな問題を解決して生産性を改善するスクリプトおよびユーティリティにアクセスできます。 Tcl スクリプトは、提供されているものをインストールできるほか、ほかのユーザーと共有するためにリリースすることもできます。 Tcl スクリプトおよびザイリンクス Tcl Store の詳細は、『Vivado Design Suite ユーザーガイド : Tcl スクリプト機能の使用』 (UG894) [参照 8] を参照してください。


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.4;d=ug894-vivado-tcl-scripting.pdf;a=xXilinxTclStorehttps://japan.xilinx.com/cgi-bin/docs/rdoc?v=2016.4;d=ug894-vivado-tcl-scripting.pdf;a=xXilinxTclStorehttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=16


プロジェクトモードと非プロジェクトモードVivado Design Suite には、主にプロジェクトモードと非プロジェクトモードの 2 つの使用モデルがあります。プロジェクトモードと非プロジェクトモードは両方とも、 Vivado IDE または Tcl コマンドとバッチスクリプトを介して開発および使用できますが、 Vivado IDE の方が Flow Navigator やグラフィカルなワークフローインターフェイスなど、プロジェクトモードの利点の多くを生かす機能があります。 Tcl コマンドは、非プロジェクトモードを実行する最も単純な方法です。

プロジェクトモードVivado Design Suite では、プロジェクトベースのアーキテクチャの利点を生かして、デザインがアセンブル、インプリメント、およびステート管理されます。これは、「プロジェクトモード」と呼ばれます。プロジェクトモードでは、デザインフローおよびデザインデータが Vivado ツールにより自動的に管理されます。

ヒント : プロジェクトモードの主な利点は、 Vivado Design Suite で依存性管理、レポート生成、データ保存など、デザインプロセス全体が管理されることです。

プロジェクトモードを使用すると、ディスク上にディレクトリ構造が作成され、ローカルまたはリモートでデザインソースファイルが管理され、ソースファイルへの変更およびアップデートが管理されます。

重要: Windows などオペレーティングシステムによっては、ファイルパスおよびファイル名に字数制限 (256 文字など) があります。使用しているオペレーティングシステムにそのような制限がある場合は、プロジェクトをドライブのルートの近くに保存して、ファイルパスおよびファイル名がなるべく短くなるようにしてください。

プロジェクト構造は、合成およびインプリメンテーション run およびそのステータスを管理し、合成およびインプリメントの結果とレポートを保存するためにも使用されます。次は、その例です。

• 合成後に HDL ソースを変更した場合、現在の結果が最新でないと認識され、再合成する必要があることを示すメッセージが表示されます。

• デザイン制約を変更した場合、再合成するか、再インプリメントするか、両方を実行するかを尋ねるメッセージが表示されます。

• 配線が完了すると、タイミング、 DRC、設計手法、消費電力などのレポートが自動的に生成されます。

• Vivado IDE で 1 回クリックするだけでデザインフロー全体を実行できます。

プロジェクトの使用方法は、第 3 章「プロジェクトモードの使用」を参照してください。

非プロジェクトモードまたは、インメモリコンパイル方法を使用すると、ソースやデザインプロセスをユーザーが管理できます。この方法は、「非プロジェクトモード」と呼ばれます。非プロジェクトモードでは、 Tcl コマンドまたはスクリプトを使用してデザインソースおよびデザインプロセスをユーザーが管理します。主な利点は、フローの各段階をユーザーが完全に制御できる点にあります。

非プロジェクトモードを使用する場合、ソースファイルがリビジョン管理システムなどの現在のディレクトリから読み出され、デザインがメモリ内でコンパイルされます。各デザイン段階は、 Tcl コマンドを使用して個別に実行できます。 Tcl コマンドを使用しても、デザインパラメーターとインプリメンテーションオプションを設定できます。




デザインプロセスのどの段階でも、デザインチェックポイントを保存し、レポートを生成できます。各インプリメンテーション段階は特定の設計課題を満たすように調整でき、各段階後に結果を解析できます。また、どの段階で

も Vivado IDE を開いて、デザインを解析したり制約を設定したりできます。

非プロジェクトモードでは、各デザイン手順は Tcl コマンドを使用して制御されます。次は、その例です。

• 合成後に HDL ファイルを変更した場合、合成を再実行してメモリ内のネットリストをアップデートするのはユーザーの責任です。

• 配線後のタイミングレポートが必要な場合は、配線が完了した後にユーザーがタイミングレポートを生成する必要があります。

• デザインパラメーターおよびインプリメンテーションオプションは、 Tcl コマンドおよびパラメーターを使用して設定します。

• デザインプロセスのどの段階でも、 Tcl を使用してデザインチェックポイントを保存し、レポートを生成できます。

デザインフローを進めて行くと、デザインは Vivado Design Suite でメモリ内に保持されます。非プロジェクトモードでは、各セッション後にインメモリデザインが削除され、指定したデータのみがディスクに書き込まれます。非プロジェクトモードの詳細は、第 4 章「非プロジェクトモードの使用」を参照してください。

機能の違い

プロジェクトモードでは、 Vivado IDE でデザインの履歴が管理され、デザインに関する情報が保存されますが、機能の多くは自動化されているので、デフォルトフローではユーザーの制御できることは少なくなります。たとえば、各 run に対してレポートファイルの標準セットのみが生成されます。ただし、 Tcl コマンドまたはスクリプトを使用すると、プロジェクトモードでツールのフローおよび機能をカスタマイズできます。

次の自動化機能は、プロジェクトモードを使用した場合にのみ使用できます。

• そのままで使えるデザインフロー

• 使いやすいプッシュボタンインターフェイス

• カスタマイズのための優れた Tcl スクリプト言語

• ソースファイルの管理およびステータス

• 標準レポートの自動生成

• ツール設定およびデザイン設定の保存および再利用

• 複数の合成およびインプリメンテーション run の試行

• run 結果の管理およびステータス

非プロジェクトモードは、どちらかと言えばコンパイル手法であり、 Tcl コマンドで実行されるすべてのアクションをユーザーが制御できます。これは、制御およびバッチプロセスの必要な特定の設計者向けの完全にカスタマイズ可能なデザインフローです。すべての処理はメモリ内で実行され、ファイルやレポートは自動的には生成されません。このため、デザインをコンパイルするたびに、ソースの定義、ツールおよびデザイン設定パラメーターの設定、

すべての Tcl コマンドの実行、必要なレポートファイルの生成を実行する必要があります。これには、 Tcl スクリプトを使用できます。ディスク上にプロジェクトは作成されないので、ソースファイルは元の場所に配置されたままになり、デザイン出力は指定したときにのみ指定した場所に作成されます。この方法では、 Tcl コマンドの優れた機能をすべて活用でき、デザインプロセス全体を完全に制御できます。ユーザーの多くが、ツールとデザインデータの操作にこのバッチコンパイルスタイル手法を使用しています。




表 2-1 に、プロジェクトモードと非プロジェクトモードの機能の違いを示します。

コマンドの違い

Tcl コマンドはモードによって異なり、作成される Tcl スクリプトもモードによって異なります。非プロジェクトモードの場合、ツールオプションの設定、インプリメンテーションコマンドの実行、レポートの生成、デザインチェックポイントの書き込みなどの Tcl コマンドをそれぞれ実行する必要があります。プロジェクトモードの場合は、合成、インプリメンテーション、およびレポートに対してラッパーコマンドが使用されます。

たとえば、プロジェクトモードの場合、プロジェクトにソースを追加するには、 add_files という Tcl コマンドを使用します。ソースは、プロジェクトディレクトリ構造内で別のバージョンを保持するためにプロジェクトにコピーしたり、リモートから参照したりできます。非プロジェクトモードの場合、 read_verilog、 read_vhdl、read_xdc などの read_* Tcl コマンドを使用して、現在のディレクトリからさまざまなタイプのソースを読み出すことができます。

プロジェクトモードの場合は、 launch_runs コマンドを使用すると、設定済みのストラテジを使用してツールを起動し、標準レポートを生成できます。これにより、インプリメンテーションコマンド、標準レポート、 run ストラテジの使用、 run ステータスの管理が一括で実行されます。デザインプロセスの前後にカスタムの Tcl コマンドを実行することもできます。 run 結果は、自動的にプロジェクト内に保存されて管理されます。非プロジェクトモードの場合、 opt_design、 place_design、および route_design などの各コマンドを実行する必要があります。

多くの Tcl コマンドは、レポートコマンドのようにどちらのモードでも使用できますが、プロジェクトモードまたは非プロジェクトモードのいずれかでしか使用できないものもあります。スクリプトを作成する際は、どちらかのモードでしか使用できないコマンドを混合しないように注意してください。たとえば、プロジェクトモードを使用する場合は、非プロジェクトモードでしか使用できない synth_design のようなコマンドを使用しないようにします。プロジェクトモードで非プロジェクトモード用のコマンドを使用すると、データベースでステータス情報がアップデートされず、レポートが自動的に生成されなくなります。

ヒント : プロジェクトモードには GUI 操作が含まれ、ほとんどの場合に Tcl コマンドが実行されます。 Tcl コマンドは Vivado IDE の Tcl コンソールに表示され、 vivado.jou ファイルにも保存されます。このファイルを使用して、どちらのモードでも使用できるようなスクリプトを開発することも可能です。

表 2-1: プロジェクトモードと非プロジェクトモードの機能の違い

フローの要素プロジェクトモード非プロジェクトモード

デザインソースファイルの管理自動手動

フローナビゲーションガイド手動

フローのカスタマイズ Tcl コマンドで制限なし Tcl コマンドで制限なし

レポート自動手動

解析段階デザインおよびデザインチェックポイント

デザインおよびデザインチェックポイント




図 2-3 に、プロジェクトモードと非プロジェクトモードの Tcl コマンドの違いを示します。


図 2-3: プロジェクトモードと非プロジェクトモードのコマンド

create_project …add_files …import_files ……

launch_run synth_1wait_on_run synth_1open_run synth_1report_timing_summary

launch_run impl_1wait_on_run impl_1open_run impl_1report_timing_summary

launch_run impl_1 –to_step_write_bitstreamwait_on_run impl_1

read_verilog …read_vhdl …read_ip …read_xdc …read_edif ……

synth_design …report_timing_summarywrite_checkpoint

opt_designwrite_checkpointplace_designwrite_checkpointroute_designreport_timing_summarywrite_checkpoint

write_bitstream

GUI Tcl Script Tcl Script

Project Mode Non-Project Mode

X12974




サードパーティデザインソフトウェアツールの使用ザイリンクスでは、複数のサードパーティデザインツールのサプライヤーと提携しています。次のソフトウェアソリューションには、合成およびシミュレーションツールのみが含まれます。

ロジック合成の実行

Vivado Design Suite では、 Synopsys 社および Mentor Graphics 社から提供されるザイリンクス FPGA ロジック合成ツールの使用がサポートされています。 Vivado Design Suite では、構造 Verilog または EDIF 形式の合成済みのネットリストをインポートして、インプリメンテーションに使用できます。また、 Vivado Design Suite では、ロジック合成ツールから出力される制約 (SDC または XDC) を使用することもできます。

ザイリンクス IP およびブロックデザインすべてで Vivado 合成が使用されます。メモリ IP、7 シリーズデバイスなどを除き、ザイリンクス IP または IP インテグレーターブロックデザインにサードパーティ合成を使用することはサポートされていません。詳細は、 IP のデータシートを参照してください。

ロジックシミュレーションの実行Mentor Graphics 社、 Cadence 社、 Aldec 社、およびSynopsys 社から提供されるロジックシミュレーションツールは、Vivado IDE に統合されており、直接起動できます。また、これらのサポートされているすべてのサードパーティロジックシミュレータ用にネットリストも出力できます。 Vivado Design Suite では、デザインフローのどの段階でも完全な Verilog または VHDL ネットリストをエクスポートして、サードパーティシミュレータで使用できます。また、標準遅延フォーマット (SDF) でインプリメンテーション後の遅延を含む構造型ネットリストをエクスポートして、サードパーティのタイミングシミュレーションで使用することもできます。 Vivado Design Suite では企業ユーザー向けにもスクリプトが生成されます。スクリプトおよびコンパイルされたライブラリを使用して、企業ユーザーは Vivado Design Suite 環境なしでシミュレーションを実行できます。

ビデオ: 詳細は、 Vivado Design Suite QuickTake ビデオ: Vivado で Cadence IES を使用したシミュレーションおよびVivado Design Suite QuickTake ビデオ: Vivado で Synopsys VCS を使用したシミュレーションを参照してください。

注記: ザイリンクス IP には、 RTL ソースを Verilog または VHDL 形式のいずれかのみで提供されるものがあります。合成後、いずれかの言語で構造型ネットリストを作成できます。

PCB 設計との関係I/O プランニングプロセスは、高システムパフォーマンスを達成するために重要です。プリント回路基板 (PCB) 設計者は通常、 PCB 上での FPGA デバイスの関係と向きを考慮する必要があり、高集積のボールグリッドアレイ (BGA) デバイスの配線は、 PCB 設計者には最も困難な課題です。重要なインターフェイス配線、電源とレールの位置、シグナルインテグリティも課題事項です。 FPGA 設計者と PCB 設計者が密に協力し合うことが、こういった課題事項の解決につながります。 Vivado IDE を使用すると、システムレベルのインターコネクトを最適化するために、物理パッケージピンと内部ダイパッド間の関係を視覚化できます。

Vivado Design Suite には、 FPGA、 PCB、システムデザインのそれぞれの領域間でデザイン情報を渡す方法が複数含まれます。 I/O ピンコンフィギュレーションは、 CSV スプレッドシート、 RTL ヘッダー、または XDC ファイルを使用して渡すことができます。 CSV スプレッドシートには、長さを一致させた接続および電源接続などのさまざまな


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/simulating-with-cadence-ies-in-vivado.htmlhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/simulating-with-synopsys-vcs-in-vivado.htmlhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/simulating-with-synopsys-vcs-in-vivado.htmlhttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=21


PCB デザインタスクに使用可能な、追加のパッケージおよび I/O 情報が含まれます。 IBIS (I/O Buffer Information Specification) モデルも Vivado IDE からエクスポートして、 PCB でのシグナルインテグリティ解析に使用できます。

詳細は、次を参照してください。

• 『Vivado Design Suite ユーザーガイド : I/O およびクロックプランニング』 (UG899) [参照 13]

• Vivado Design Suite QuickTake ビデオ: I/O プランニングの概要

• Vivado デザインハブ: I/O およびクロックプランニング


https://japan.xilinx.comhttps://japan.xilinx.com/cgi-bin/docs/ndoc?t=video;d=hardware/i-and-o-planning-overview.htmlhttps://japan.xilinx.com/support/documentation-navigation/design-hubs/dh0007-vivado-pin-planning-hub.htmlhttps://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG892&Title=Vivado%20Design%20Suite%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B%3A%20%26%2312487%3B%26%2312470%3B%26%2312452%3B%26%2312531%3B%20%26%2312501%3B%26%2312525%3B%26%2312540%3B%26%2312398%3B%26%2327010%3B%26%2335201%3B&releaseVersion=2016.4&docPage=22

第 3 章

プロジェクトモードの使用

概要

プロジェクトモードの場合、 Vivado® Design Suite でプロジェクトディレクトリ構造が作成され、ソースファイル、制約、 IP データ、合成およびインプリメンテーション run の結果、レポートなどが自動的に管理されます。 Vivado Design Suite では、ソースファイルのステータス、コンフィギュレーション、デザインの状態なども管理およびレポートされます。

作成できるのは、 RTL ベースのプロジェクト、または合成済みネットリストベースのプロジェクトです。ネットリストプロジェクトは、サードパーティ合成ツールで主に使用され、デザインプロセスは合成後から管理されます。ネットリストデザインを解析し、制約を割り当てて管理し、デザインをインプリメントして解析し、デバイスをプログラムしてデバッグしたら、フロー全体でソースと出力を管理できます。

Vivado IDE では、 Flow Navigator (24 ページの図 3-1) を使用すると、合成およびインプリメンテーションなどの定義済みデザインフロー手順を起動できます。 [Generate Bitstream] をクリックすると、最新のデザインソースを使用してデザインが合成およびインプリメントされ、その後ビットストリームファイルが生成されます。この環境では、プッシュボタンデザインフローが提供されるほか、アドバンスなデザイン管理および解析機能も提供されます。 run はさまざまなインプリメンテーションコマンドを統合したラッパー Tcl スクリプトにより実行され、自動的に標準レポートが生成されます。さまざまな run ストラテジを使用することで、配線密度およびタイミングクロージャなどのさまざまなデザインの問題点を見つけることができます。同時に複数のインプリメンテーション run を実行して、最適な結果になるかどうかを確認することもできます。

注記: run ストラテジは、プロジェクトモードにのみで使用できます。非プロジェクトモードの場合、すべての指示子およびコマンドオプションを手動で設定する必要があります。

プロジェクトモードは Vivado IDE または Tcl コマンド /スクリプトを使用して実行できます。プロジェクト内で Vivado IDE と Tcl を切り替えて使用することもできます。 Vivado IDE でプロジェクトを開くか作成すると、デザインの現在の状態、 run の結果、生成されたレポートおよびメッセージが表示されます。ソースの作成および変更、制約の適用、デバッグ情報の適用、ツール設定の指定、デザインタスクの実行などが可能です。

推奨: プロジェクトモードを使用すると、最も簡単に Vivado ツールとザイリンクスの推奨事項を理解できます。

Vivado には、デザインフローのさまざまな段階でデザインを開くことができるユニークな機能があります。 RTL エラボレーション、合成、およびインプリメンテーションの後にデザインを開き、解析および制約の定義を実行でき

ます。デザインを開くと、 Vivado ツールでターゲットデバイスに対してネットリストと制約がコンパイルされ、Vivado IDE でデザインが表示されます。デザインを開いたら、さまざまな解析およびレポート機能を使用して、異なる条件や観点からデザインを解析できます。制約およびデザイン変更を適用して保存することもできます。詳細

は、『Vivado Design Suite ユーザーガイド : デザイン解析およびクロージャテクニック』 (UG906) [参照 20] を参照してください。



第 3 章: プロジェクトモードの使用


図 3-1: Vivado IDE の Flow Navigator

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第 3 章: プロジェクトモードの使用

プロジェクトモードの利点プロジェクトモードには、次のような利点があります。

• プロジェクトステータス、 HDL ソース、制約ファイル、 IP コア、およびブロックデザインが自動的に管理されます。

• 合成およびインプリメンテーションの結果が生成されます。

• インプリメンテーション結果から RTL ソースファイルへのクロスプローブなど、高度なデザイン解析機能があります。

• run ストラテジによりコマンドオプションの設定が自動化され、標準レポートも自動的に生成されます。

• 複数の run を作成してさまざまな制約およびコマンドオプションを設定および確認できます。

プロジェクトの作成

Vivado Design Suite では、デザインの異なる目的に応じてさまざまなプロジェクトタイプがサポートされています。たとえば、 RTL ソースやサードパーティ合成ツールからの合成済みネットリストを使用してプロジェクトを作成できるほか、空の I/O プランニングプ

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Vivado Design Suite - Xilinx...Vivado Design Suite ユーザー ガイド デザイン フローの概要 UG892 (v2016.3) 2016 年 10 月 5 日 この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。

Vivado Design Suite - Xilinx...Vivado Design Suite ユーザーガイドデザインフローの概要 UG892 (v2016.3) 2016 年 10 月 5 日この資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。