UltraScale アーキテクチャメモリリソースアーキテクチャメモリリソース 4 UG573 (v1.9) 2018 年 2 月 9 日 japan.xilinx.com 第1章ブロック RAM リソース

UltraScale アーキテクチャメモリリソース

ユーザーガイド

UG573 (v1.9) 2018 年 2 月 9 日

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UltraScale アーキテクチャメモリリソース 2UG573 (v1.9) 2018 年 2 月 9 日 japan.xilinx.com

改訂履歴

次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2018 年 2 月 9 日 1.9 表 2-2 の EN_A および EN_B ポートの説明を更新。図 2-16 を更新。

2017 年 11 月 14 日 1.8 「共通クロック /シングルクロック FIFO」の注記 (重要) を更新。「イネーブル自動スリープ

モード – EN_AUTO_SLEEP_MODE」に注記を追加。「UltraRAM の概要」を更新。図 2-28

とその説明を削除。

2017 年 8 月 10 日 1.7 「共通クロック /シングルクロック FIFO」に注記 (重要) を追加。「エンコード専用 ECC で

の読み出し」を更新。

2017 年 5 月 4 日 1.6 表 2-5 を更新。

2017 年 3 月 15 日 1.5 「ブロック RAM の概要」の重要な注記を更新。表 1-14 に注記 2 を追加。「リセット –

RST_A、 RST_B」を更新。「UltraRAM のタイミング図」を追加。

2016 年 7 月 20 日 1.4 「旧世代との違い」、「同期デュアルポートおよびシングルポート RAM」、「省電力 –

RDADDRCHANGE[A|B]」、「パワーゲーティングイネーブル入力 – SLEEP」、「データ出力

バス – DOUT_A、 DOUT_B」、「読み出しステータス出力 – RDACCESS_A、

RDACCESS_B」、「カスケードレジスタステージ (オプション) – REG_CAS_[A|B]」、

「UltraRAM のカスケード接続とマトリクスコンフィギュレーション」、および「カスケー

ド接続のユーザー属性」を改訂。表 1-14 および表 1-30 に注記を追加。表 2-5 を更新。

「AVG_CONS_INACTIVE_CYCLES、 MATRIX_ID、 NUM_URAM_IN_MATRIX、および

NUM_UNIQUE_SELF_ADDR_A|B 属性」を追加。図 2-1 および図 2-5 を更新。

2015 年 11 月 24 日 1.3 UltraScale+ デバイスの説明を追加。「UltraScale アーキテクチャの概要」を更新して

UltraScale+ の説明を追加。「ブロック RAM の概要」の注記 (重要) を更新。「RAMB18/36

の未使用の入力」に導入の段落を追加。ユーザーガイドを再構成して、旧版の第 2 章 (ビ

ルトイン FIFO) および第 3 章 (ビルトインエラー訂正) を第 1章「ブロック RAM リソー

ス」に統合し、新たに第 2章「UltraRAM リソース」を追加。

2015 年 2 月 24 日 1.2 「メモリ内容の初期化 – INIT_xx」を更新。

2014 年 8 月 14 日 1.1 「ブロック RAM の概要」の箇条書きの 11 番目を更新。表 1-6 の CASDINPA[3:0] と

CASDINB[31:0] の説明を変更。表 1-14 の DOB_REG の説明を更新。図 1-6 の WDADDREN

入力を更新。表 1-12 を追加。「カスケード接続可能なブロック RAM」を更新。「SLEEP」

および「省電力 – SLEEP_ASYNC」を小修正。「共通クロック /シングルクロック FIFO」の

説明を小変更。図 1-21 および図 1-22 に SLEEP 入力を追加。表 1-23 で、 SLEEP ポートを

追加し、 CASOREGIMUX、 CASOREGIMUXEN、 CASDOMUX、および CASDOMUXEN

の説明を変更。表 1-24 を更新。表 1-25 を追加。第 1 章の「PROG_EMPTY_THRESH」、

「PROG_FULL_THRESH」、および「REGISTER_MODE」を更新。第 2 章の

「FIFO18E2/FIFO36E で設定できる PROG_EMPTY_THRESH の範囲」および

「FIFO18E2/FIFO36E2 で設定できる PROG_FULL_THRESH の範囲」の各表を削除。表 1-6

の CASOUTSBITERR、 CASINDBITERR、および CASOUTDBITERR を更新。

2013 年 12 月 10 日 1.0 初版

https://japan.xilinx.com

https://japan.xilinx.com/about/feedback.html?docType=User_Guides&docId=UG573&Title=UltraScale%20%26%2312450%3B%26%2312540%3B%26%2312461%3B%26%2312486%3B%26%2312463%3B%26%2312481%3B%26%2312515%3B%20%26%2312513%3B%26%2312514%3B%26%2312522%3B%20%26%2312522%3B%26%2312477%3B%26%2312540%3B%26%2312473%3B%20%26%2312518%3B%26%2312540%3B%26%2312470%3B%26%2312540%3B%20%26%2312460%3B%26%2312452%3B%26%2312489%3B&releaseVersion=1.9&docPage=2


目次

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2

第 1章: ブロック RAM リソースUltraScale アーキテクチャの概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 4

ブロック RAM の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 5

旧世代との違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

ブロック RAM の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

同期デュアルポートおよびシングルポート RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

ブロック RAM のその他の機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14

ブロック RAM のライブラリプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24

ブロック RAM ポート信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28

ブロック RAM のアドレスマップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

ブロック RAM の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

ブロック RAM と FIFO の配置. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42

VHDL または Verilog コードでのブロック RAM の初期化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

RAMB18E2 および RAMB36E2 プリミティブの設計上のその他の注意事項 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

ブロック RAM のアプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

ビルトイン FIFO. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47

ビルトインエラー訂正 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

第 2章: UltraRAM リソースUltraRAM の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83

UltraRAM の主な機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

UltraRAM のカスケード接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

UltraRAM のエラー訂正符号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

ブロック RAM と UltraRAM の違い . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85

UltraRAM のプリミティブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

UltraRAM のポート名と説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90

UltraRAM の属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98

デュアルポート SRAM アレイの動作 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104

ビルトインエラー検出/訂正 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

UltraRAM のタイミング図 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 115

付録 A: その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

ソリューションセンター . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Documentation Navigator およびデザインハブ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125

お読みください: 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 126



第 1章

ブロック RAM リソース

UltraScale アーキテクチャの概要

ザイリンクス UltraScale™ アーキテクチャは、チップ上での効率的な配線とデータ処理だけでなく、スマートプロ

セッシングによって数百ギガビット /秒レベルのシステム性能を可能にする業界初の ASIC クラス All Programmable

アーキテクチャです。 UltraScale アーキテクチャデバイスは、次世代配線、 ASIC 方式のクロッキング、 3D-on-3D

IC、マルチプロセッサ SoC (MPSoC) テクノロジ、新しい消費電力低減機能など、業界最先端をいく革新的な技術に

よって高帯域幅、高使用率の幅広いシステム要件に対応します。これらのデバイスは多数の構築ブロックが共通と

なっているため、異なるプロセスノード間や製品ファミリ間での拡張性に優れ、複数のプラットフォームに渡るシ

ステムレベルでの投資を可能にします。

Virtex® UltraScale+™ デバイスは、最も高いシリアル I/O 帯域幅と信号処理帯域幅、最大のオンチップメモリ集積度

など、 FinFET ノードで最高の性能と統合性を提供します。業界で最高性能を誇る FPGA ファミリの Virtex

UltraScale+ デバイスは、 1Tb/s を超えるネットワークやデータセンターから、完全統合型レーダー /早期警告システ

ムにいたるまで、広範なアプリケーションに最適です。

Virtex UltraScale デバイスは、シリアル I/O 帯域幅およびロジック容量などにおいて、 20nm で最高の性能と統合性を

提供します。 20nm プロセスノードで業界唯一のハイエンド FPGA となるこのデバイスは、 400G ネットワークから

大規模 ASIC のプロトタイピングやエミュレーションなどのアプリケーションに最適です。

Kintex® UltraScale+ デバイスは、トランシーバー、メモリインターフェイスラインレート、 100G コネクティビティ

コアなどのハイエンド機能を備えることで最もコスト効率の高いソリューションを可能にし、 FinFET ノードで最も

優れた価格/性能/ワットのバランスを提供します。この最新のミッドレンジファミリは、パケット処理と DSP を多

用する機能に最適であると同時に、ワイヤレス MIMO 技術、 Nx100G ネットワーク、データセンターなど広範なア

プリケーションにも対応します。

Kintex UltraScale は、 20nm で最高の価格/性能/ワットのバランスを提供するデバイスで、ミッドレンジデバイスとし

て最高の信号処理帯域幅、次世代トランシーバー、最適な対コスト性能をもたらす低コストパッケージを提供しま

す。このファミリは、 100G ネットワークやデータセンターアプリケーションでのパケット処理だけでなく、次世

代の医療用画像処理、 8k4k ビデオ、ヘテロジニアスなワイヤレスインフラなどで必要とされる DSP 性能を重視する

アプリケーションにも最適です。

Zynq® UltraScale+ MPSoC デバイスは、 64 ビットのプロセッサスケーラビリティを実現しつつ、リアルタイム制御と

ソフトエンジンおよびハードエンジンを兼ね備えており、グラフィックス、ビデオ、波形、およびパケットの処理

に対応します。高度な解析が可能な ARM® ベースのシステムとタスクのアクセラレーションが可能なオンチッププ

ログラマブルロジックが統合されているため、 5G ワイヤレス、次世代 ADAS、インダストリアル IoT など広範なア

プリケーションにおいて無限の可能性を引き出すことができます。

このユーザーガイドでは、 UltraScale アーキテクチャのメモリリソースについて説明します。 UltraScale アーキテク

チャに関するその他の資料は、ザイリンクスのウェブサイト (japan.xilinx.com/documentation) から入手可能です。



https://japan.xilinx.com/documentation


第 1 章: ブロック RAM リソース

ブロック RAM の概要

UltraScale アーキテクチャデバイスのブロック RAM は 2 つの独立した 18Kb RAM または 1 つの 36Kb RAM として構

成可能で、いずれも最大 36 キロビットのデータを格納できます。各ブロック RAM には書き込みポートと読み出し

ポートが 2 つずつあります。 36Kb ブロック RAM を TDP (True Dual Port) メモリとして使用する場合、ポートの幅は

個別に 32Kx1、 16Kx2、 8Kx4、 4Kx9、 2Kx18、 1Kx36 のいずれかに設定できます。 36Kb ブロック RAM を SDP

(Simple Dual Port) メモリとして使用し、書き込みポートと読み出しポートをそれぞれ 1 つずつしか使用しない場合

は、 512x72 ビットのポート幅も可能です。 18Kb ブロック RAM を TDP メモリとして使用すると、ポートの幅を個別

に 16Kx1、 8Kx2、 4Kx4、 2Kx9、 1Kx18 のいずれかに設定できます。 18Kb ブロック RAM を SDP メモリとして使用

し、書き込みポートと読み出しポートをそれぞれ 1 つずつしか使用しない場合は、 512x36 ビットのポート幅も可能

です。

7 シリーズ FPGA のブロック RAM 同様、書き込みと読み出しはクロックに同期して行われます。 2 つのポートは対

称でそれぞれ完全に独立しており、保存したデータのみを共有します。各ポートは、設定可能な幅のいずれかに指

定でき、もう一方のポートからは独立しています。さらに、 1 つのポートの読み出しポートと書き込みポートには

別々の幅を設定可能です。メモリ内容は、コンフィギュレーションビットストリームで初期化またはクリアできま

す。書き込み実行中のデータ出力は、以前の出力をそのまま維持するか、書き込まれているデータを出力するか、

上書きされる以前のデータを出力するかを設定できます。

ブロック RAM には次の特長があります。

• ブロックごとのメモリ格納機能により、各ブロック RAM に最大で 36Kb のデータを格納できます。

• 2 つの独立した 18Kb ブロックまたは 1 つの 36Kb ブロック RAM をサポートします。

• 各 36Kb ブロック RAM を読み出しポートと書き込みポートが 1 つずつの SDP モードとして使用した場合、ブ

ロック RAM のデータ幅は 2 倍の 72 ビットになります。 18Kb ブロック RAM を読み出しポートと書き込みポー

トが 1 つずつの SDP モードとして使用した場合は、データ幅は 2 倍の 36 ビットになります。

• RAMB36 SDP メモリとして使用する場合、一方のポート幅は 512x64 または 512x72 に固定され、もう一方の

ポート幅は 32Kx1 ～ 512x72 に設定できます。 RAMB18 SDP メモリとして使用する場合、一方のポート幅は

512x36 に固定され、もう一方のポート幅は 16Kx1 ～ 512x36 に設定できます。

• 隣接するブロック RAM をカスケード接続し、下段のブロック RAM のデータ出力を上段のブロック RAM に入

力することで、大容量のブロック RAM ブロックを構成可能です。オプションのパイプラインレジスタを使用

すると、最大限の性能がサポートされます。

• 36Kb ブロック RAM または 36Kb FIFO は 64 ビットの ECC (エラー訂正符号) ブロックを 1 つ備えています。

エンコード /デコード機能が別々に使用可能です。 ECC モードにはエラー挿入機能があります。

• 初期値に対する、出力の同期セット / リセットは、ブロック RAM 出力のラッチおよびレジスタモードの両方で

使用できます。

• 同期セットピンと同期リセットピンを分離することにより、オプションの出力レジスタのセット / リセットとブ

ロック RAM の出力ラッチ段階を個別に制御できます。

• ブロック RAM を共通クロック /シングルクロック FIFO として構成すると、フラグのレイテンシのばらつきが

なくなります。

• 18、 36、 72 ビット幅のブロック RAM ポートには、バイトごとに個別のライトイネーブルを含めることができ

ます。これは、マイクロプロセッサとインターフェイスする際に頻繁に使用される機能です。

• 各ブロック RAM には、ビルトインの独立クロック FIFO メモリとして動作するためのアドレスシーケンス処理

および制御回路がオプションで含まれています。ブロック RAM は 18Kb または 36Kb FIFO として構成できます。

• すべての入力はポートクロックに同期して取り込まれ、 Setup-to-Clock タイミング仕様に従います。





• すべての出力は、ライトイネーブル (WE) ピンの状態によって、読み出しまたは書き込み中に読み出しになり

ます。これらの出力は、 Clock-to-Out 時間に有効になります。書き込み中の読み出しの出力には、 3 つの動作

モード、 WRITE_FIRST、 READ_FIRST、 NO_CHANGE があります。

• 書き込みには、クロックエッジが 1 つ必要です。

• 読み出しには、クロックエッジが 1 つ必要です。

• すべての出力ポートは、オプションでラッチまたはレジスタ付きです。別の読み出し /書き込みを実行するまで

は、出力ポートの値は一定です。デフォルトのブロック RAM 出力はレジスタモードです。

推奨:出力データパスにはオプションの内部パイプラインレジスタがあります。レジスタモードの使用を強く推奨します。これにより、高クロックレートでの動作が可能になりますが、クロックの 1 サイクル分のレイテンシが追加されます。

ブロック RAM には次の使用規則があります。

• ブロック RAM の同期出力レジスタ (オプション) は、 DO_REG = 1 のときに RSTREG を使用してセットまたは

リセット (SRVAL) されます。 RSTREG と REGCE のどちらが優先されるかは、 RSTREG_PRIORITY 属性で指定

します。同期出力ラッチは DO_REG = 0 または 1 のときに RSTRAM を使用してセットまたはリセット (SRVAL)

されます。

重要: ブロック RAM のアドレスピンおよびライトイネーブルピンでセットアップ/ホールドタイム違反が生じない

ようにします。これらのセットアップ/ホールドタイムに違反すると、ライトイネーブルが Low であっても、ブ

ロック RAM のデータ内容が破損することがあります。これは主に、ブロック RAM の制御ピンを駆動しているフ

リップフロップがシステム全体のリセットなど非同期にリセットされた場合に発生します。この問題を防ぐには、

アサートとディアサートの両方に同期リセットのみを使用して設計します。

• ブロック RAM のレジスタモードが RSTREG で、 RSTREG_PRIORITY = REGCE の場合、出力 DO レジスタ値を

リセットするには、 REGCE = 1 とする必要があります。このモードでは、ブロック RAM アレイデータ出力

ラッチはリセットされません。ブロック RAM のラッチモード SRTRAM の場合、出力 DO ラッチ値をリセット

するにはブロック RAM はイネーブル (EN = 1) になっている必要があります。

• ブロック RAM プリミティブには RAMB36E2 と RAMB18E2 の 2 つがあります。

• 特定のブロック RAM プリミティブを使用すると、読み出しおよび書き込みポートに異なる幅が選択可能です。

パリティビットはポート幅が x9、 x18、 x36 の場合のみ利用できます。読み出し幅が x1、 x2、 x4 のときは使用

しないでください。読み出し幅が x1、 x2、または x4 の場合、有効な書き込み幅は x1、 x2、 x4、 x8、 x16、 x32

です。同様に、書き込み幅が x1、 x2、または x4 の場合、プリミティブの属性は 1、 2、 4、 9、 18、あるいは 36

に設定されますが、実際に使用可能な読み出し幅はそれぞれ x1、 x2、 x4、 x8、 x16、または x32 となります。

表 1-1 に、ポート幅の組み合わせを示します。





旧世代との違い

7 シリーズ FPGA からの変更点

• SDP メモリとして使用する場合、すべての書き込みモード (READ_FIRST、 WRITE_FIRST、 NO_CHANGE) がサ

ポートされます。

• UltraScale アーキテクチャデバイスでは、新しいデータカスケード方式が採用されました。ブロック RAM をボ

トムアップ方式で直接カスケード接続することにより、ほかのロジックリソースを使用することなく、ブロッ

ク RAM カラム内で大容量のブロック RAM を構築できます。

• ブロック RAM にアドレスイネーブル機能が追加されました。これを無効にすると、ブロック RAM で新しいア

ドレスはラッチされません。

• 動的パワーゲーティング機能が追加されました。データ内容を保持したままブロック RAM をスリープモード

に移行できます。

• RAM_MODE 属性は削除されました。ブロック RAM を TDP モードまたは SDP モードで使用するかは、Vivado®

ツールが自動で決定します。

• ビルトイン FIFO と IP FIFO が可能な限り協調動作するように改善されました。これにより、ソフト FIFO と

ハード FIFO のインプリメンテーションの切り替えが容易になりました。

• 複数の FIFO36 および FIFO18 のカスケード接続がサポートされ、ハードウェアでより深い FIFO を構築できます。

• 従来世代の非同期リセットに代わり、同期 FIFO リセットが追加されました。

• 書き込み動作時の EMPTY/PROGEMPTY フラグのディアサート、および読み出し動作時の FULL/PROGFULL フ

ラグのディアサートまでの FIFO レイテンシが変更されました。

• リセット中の WRERR および RDERR の動作が変更されました。

• FIFO の非対称ポートがサポートされました。書き込みポートと読み出しポートを、 FIFO36E2 の場合は x4、 x9、

x18、 x36、 x72 に、 FIFO18E2 の場合は x4、 x9、 x18、 x36 にそれぞれ個別に設定できます。

• 出力動作モード (標準および FWFT) と出力レジスタステージの設定の組み合わせが変更されました。

表 1‐1:パリティビットの使用法

プリミティブ設定

有効な読み出し幅有効な書き込み幅読み出し幅書き込み幅

RAMB18E2 1、 2、 4 9、 18 設定幅と同一 8、 16

RAMB18E2 9、 18 1、 2、 4 8、 16 設定幅と同一

RAMB18E2 1、 2、 4 1、 2、 4 設定幅と同一設定幅と同一

RAMB18E2 9、 18 9、 18 設定幅と同一設定幅と同一

RAMB36E2 1、 2、 4 9、 18、 36 設定幅と同一 8、 16、 32

RAMB36E2 9、 18、 36 1、 2、 4 8、 16、 32 設定幅と同一



注記:1. 一方のポート幅が 9 より小さく、もう一方が 9 以上の場合、パリティビット DINP/DOUTP は使用しないでください。





• WRCOUNT および RDCOUNT がサポートするユーザー選択可能な機能が増えました。

• ブロック RAM の ECC にパイプラインレジスタが追加され、 FMAX が向上しました。

• ハードウェア FIFO は、 7 シリーズの FIFO と下位互換性がありません。

ブロック RAM の説明

UltraScale アーキテクチャデバイスには、分散 RAM および高速 SelectIO™ メモリインターフェイスだけでなく、多

数の 36Kb ブロック RAM が備わっています。各 36Kb ブロック RAM には、独立して制御される 2 つの 18Kb RAM が

あります。ブロック RAM は、デバイス全体でクロック領域 (CR) 内にカラム状に配置されます。ブロック RAM の

データ出力ブロックをカスケード接続することでビット数とワード数の多いメモリがインプリメントできるほか、

消費電力を抑えるスリープモード、選択可能な書き込み動作モードを備えています。

同期デュアルポートおよびシングルポート RAM

データフロー

36Kb の TDP ブロック RAM は、 36Kb の記憶領域と完全に独立した 2 つのアクセスポート (A および B) で構成され

ています。同様に、各 18Kb ブロック RAM のデュアルポートメモリは、 18Kb の記憶領域と完全に独立した 2 つの

アクセスポート (A および B) で構成されています。構造は完全に対称で、両ポートは交換可能です。図 1-1 に

RAMB36 の TDP のデータフローを示します。表 1-2 にポートの機能とその説明を示します。

データの書き込み/読み出しは、どちらか一方のポートまたは両方のポートで実行できます。書き込みは、それぞれ

クロックに同期して行われ、各ポートには、アドレス、データ入力、データ出力、クロック、クロックイネーブル、

ライトイネーブルが含まれます。読み出しおよび書き込みは同期で実行されます。そのため、 1 つのクロックエッ

ジが必要です。

両方のポートで同じアドレスにアクセスした際に、その調整を行う専用モニターはありません。

重要: これら 2 つのクロックのタイミングを適切に調整する必要があります。同じアドレスに同時に書き込みを実行

した場合、物理的な破損はありませんが、書き込まれたデータは不確定になります。

注記: Vivado ツールは、ブロック RAM が SDP モードまたは TDP モードで使用されているかを自動で判断します。





X-Ref Target - Figure 1-1

図 1‐1: RAMB36 を TDP モードで使用した場合のデータフロー

DOUTPA

DINPA

ADDRA

WEA

ENA

CASDOUTPB

CASDOUTB

RSTRAMA

CLKA

RSTREGA

ADDRENA

REGCEA

Sleep

REGCEB

DINPB

ADDRB

WEB

ENB

RSTRAMB

RSTREGB

CLKB

36-Kbit Block RAM

DOUTPB

DOUTB

DOUTA

DINA

DINB

ADDRENB

36 Kb Memory

Array

Port A

32

4

32

4

15

4

32

32 4 32 4

4

15

4

32

4

Port B

CASDOUTPA

CASDOUTA

CASDINPB

CASDINB

32 4 32 4

CASDINPA

CASDINA

• • • • • • •• • • • • •





読み出し

ラッチモードの読み出しは、クロックエッジに同期して行われます。読み出しアドレスが読み出しポートに取り込

まれてから、 RAM アクセス時間の後に、格納されたデータが出力ラッチに読み込まれます。出力レジスタを使用し

た場合は、読み出しのレイテンシが 1 クロックサイクル増加します。

書き込み

書き込みは、クロックエッジに同期して行われます。書き込みアドレスは書き込みポートに取り込まれ、入力デー

タがメモリに格納されます。

表 1‐2: TDP モードでのポートの機能および説明

ポート名説明

DIN[A|B] データ入力バス

DINP[A|B](1) データ入力パリティバスで、追加データ入力に使用できます。

ADDR[A|B] アドレスバス

ADDREN[A|B] アドレスラッチイネーブル。 Low の場合は、前のアドレスがラッチされたままとなります。

WE[A|B] バイトライトイネーブル

EN[A|B] 非アクティブの場合、ブロック RAM にデータは書き込まれず、出力バスが以前の状態に保持

されます。

RSTREG[A|B] 出力レジスタの同期セット / リセット (DO_REG = 1)。 REGCE よりも優先するかどうかは、

RSTREG_PRIORITY 属性で設定します。

RSTRAM[A|B] 出力データラッチの同期セット / リセット

CLK[A|B] クロック入力

DOUT[A|B] データ出力バス

DOUTP[A|B](1) データ出力パリティバスで、追加データ出力に使用できます。

REGCE[A|B] 出力レジスタクロックイネーブル

CASDIN[A|B] カスケードデータ入力バス

CASDINP[A|B] カスケードパリティ入力バス

CASDOUT[A|B] カスケードデータ出力バス

CASDOUTP[A|B] カスケードパリティ出力バス

SLEEP 動的シャットダウンによる消費電力削減。 SLEEP がアクティブな場合、ブロックは省電力

モードです。

注記:1. データパリティピンの詳細は、 31ページの「データ入力バス – DINADIN、 DINPADINP、 DINBDIN、 DINPBDINP」を参照してください。

2. ブロック RAM プリミティブのポート名とポート機能名は異なることがあります。

3. カスケード接続した場合のデータフローおよびポートの詳細は、 16ページの「カスケード接続可能なブロック RAM」および 24ページの「ブロック RAM のライブラリプリミティブ」を参照してください。





書き込みモード

書き込みクロックエッジ後の出力ラッチのデータは、 WRITE_FIRST、 READ_FIRST、 NO_CHANGE の 3 つの書き込

みモードのいずれを設定するかで決定します。このモードは、コンフィギュレーションで設定します。各ポートに

対して別々の書き込みモードを設定でき、デフォルトのモードは WRITE_FIRST です。 WRITE_FIRST では新たな

データが書き込まれると同時に、その新規データが出力バスに送信され、 READ_FIRST ではあらかじめ保存されて

いるデータが出力されます。 NO_CHANGE では、前回の読み出し処理の出力がそのまま送信されます。

WRITE_FIRST または透過モード (デフォルト )

図 1-2 に示すように、 WRITE_FIRST モードでは入力データをメモリに書き込むと同時にデータ出力にも格納されま

す (透過書き込み)。ここに示す波形は、オプションの出力パイプラインレジスタを使用しないラッチモードの場合

です。


図 1‐2: WRITE_FIRST モードでの波形

CLK

WE

DIN

ADDR

DOUT

EN

Disabled Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) 1111 2222 MEM(dd)

ReadWrite MEM(bb)=1111

Write MEM(cc)=2222





READ_FIRST または書き込み前読み出しモード

READ_FIRST モードでは、書き込み先アドレスに格納されていたデータが出力ラッチに送信され、それと同時に入

力データがメモリに格納されます (書き込み前に読み込み)。図 1-3 の波形は、オプションの出力パイプラインレジ

スタを使用しないラッチモードの場合を示しています。


図 1‐3: READ_FIRST モードでの波形

CLK

WE

DIN

ADDR

DOUT

EN

Disabled Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) old MEM(bb) old MEM(cc) MEM(dd)


Write MEM(cc)=2222

• • • • • • •• • • • • •





NO_CHANGE モード

NO_CHANGE モードでは、書き込み中、出力ラッチは変化しません。図 1-4 に示すように、データ出力には最後に

読み込まれたデータがそのまま維持され、同じポートでの書き込みに影響されません。ここに示す波形は、オプ

ションの出力パイプラインレジスタを使用しないラッチモードの場合です。このモードが最も消費電力を削減でき

ます。

アドレス競合

アドレス競合とは、ブロック RAM の両方のポートが同じクロックサイクルで 1 つのアドレスにアクセスした場合を

いいます。

• 両方のポートが読み出しを実行した場合、動作は正しく完了します。

• 両方のポートが異なるデータを書き込んだ場合、このメモリアドレスに書き込まれるデータは確定できません。

• 一方のポートが書き込み、もう一方のポートが読み出しを実行した場合は、次のようになります。

° 書き込みポートはデータを常に正しく書き込みます。

° 書き込みポート側の読み出しデータは常に正しいものです (TDP)。

° 読み出しポートのデータは、共通クロックのデザイン (つまり、両方のクロックが同じクロックバッ

ファーで駆動されている場合) で、書き込みポートが READ_FIRST モードの場合のみ、確定的となります。

それ以外の条件では、読み出しポート側の読み出しデータは確定できません。


図 1‐4: NO_CHANGE モードでの波形

CLK

WE

DIN

ADDR

DOUT

EN

Disable Read

XXXX 1111 2222 XXXX

aa bb cc dd

0000 MEM(aa) MEM(dd)


Write MEM(cc)=2222





ブロック RAM のその他の機能

出力レジスタ (オプション)

オプションの出力レジスタを使用すると、パイプライン処理におけるコンフィギャラブルロジックブロック (CLB)

フリップフロップへの配線遅延が削減され、デザインのパフォーマンスが向上します。これらの出力レジスタには、

独立したクロックおよびクロックイネーブルの入力が供給されるため、入力レジスタの動作から独立した値が保持

できます。図 1-5 にオプションの出力レジスタを示します。

個別に選択可能な読み出しポートと書き込みポートの幅

各ブロック RAM ポートでは、データ幅とアドレス幅 (アスペクト比) を制御できます。 TDP モードのブロック RAM

ではこの機能が拡張され、各ポートでの読み出しおよび書き込みに異なるデータビット幅を設定できるようになっ

ています。たとえば、ポート A が 36 ビットの読み出し幅と 9 ビットの書き込み幅を持ち、ポート B が 18 ビットの

読み出し幅と 36 ビットの書き込み幅を持つよう設定可能です。

読み出しポートと書き込みポートの幅が異なっていて、 WRITE_FIRST モードが設定されている場合、有効なすべて

の書き込みバイトに対して、 DOUT には有効な新規データが現れます。有効となっていないすべてのバイトに対し

ては、メモリに保存された以前のデータが DOUT ポートに出力されます。

読み出しポートと書き込みポートの幅を個別に設定できることにより、ブロック RAM に CAM (Content Addressable

Memory) を効率的にインプリメントできます。このオプションは、 UltraScale アーキテクチャデバイスのブロック

RAM を TDP モードとした場合、すべてのポートサイズとモードで使用可能です。


図 1‐5: ブロック RAM の論理図 (1 ポートのみ表示)

Optional Inverter

Register Latches Register

Control EngineWEEN

CLK

Write Strobe

Read Strobe

QD QD

Configurable Options

Memory Array (common to both ports)

Latch Enable

Address

DIN

DOUT





シンプルデュアルポートブロック RAM

18Kb ブロックおよび 36Kb ブロックはそれぞれ、 SDP RAM モードとしても構成できます。このモードでは、ブロッ

ク RAM のポート幅が 2 倍になり、18Kb ブロック RAM では 36 ビット、36Kb ブロック RAM では 72 ビットとなりま

す。ブロック RAM を SDP メモリとして使用する場合、ポート A を読み出しポート、ポート B を書き込みポートと

し、読み出しと書き込みを同時に独立して実行できます。読み出しポートと書き込みポートが同じデータ位置に同

時にアクセスすると、 TDP モードのポート競合と同様に競合が発生します。 UltraScale アーキテクチャデバイスは、

ブロック RAM を SDP メモリとして使用した場合、 READ_FIRST、 WRITE_FIRST、 NO_CHANGE モードをサポート

します。

図 1-6 に、ブロック RAM をシンプルデュアルポートメモリとして使用した場合の RAMB36 のデータフローを示し

ます。


図 1‐6: RAMB36 をシンプルデュアルポートメモリとして使用した場合のデータフロー

36 Kb Memory Array

DOUT

RDEN

RDADDR

RDCLK

REGCE

DINP

WRADDR

WE

WRCLK

WREN

DIN64

8

8

15

15

64

DOUTP8

RSTREG

CASDOUTPCASDOUT

32 4

Sleep

32 4

CASDINPCASDIN

RDADDREN

RSTRAM

WRADDREN





表 1-3 に、シンプルデュアルポートメモリとして使用した場合の各ポートの機能とその説明を示します。

カスケード接続可能なブロック RAM

UltraScale アーキテクチャデバイスは、 1 つの RAMB36 のデータ出力を次の RAMB36 に直列にカスケード接続して、

ボトムアップ方式でよりワード数の大きいブロック RAM を構築できます。データ出力をカスケード接続するこの機

能は、 RAMB36 のすべてのポート幅でサポートされます。 RAMB36E2 モジュールがサポートしている機能はすべ

て、カスケード接続したブロック RAM でも利用できます。

注記:旧世代のアーキテクチャでサポートされていた 64Kx1 のカスケード接続は廃止されました。新しいカスケード

接続のインプリメンテーションでも、 64Kx1 のカスケード接続と同じ機能が得られます。

表 1‐3: シンプルデュアルポートモードでのポートの機能および説明

ポート名説明

DOUT データ出力バス

DOUTP データ出力パリティバス

DIN データ入力バス

DINP データ入力パリティバス

RDADDR 読み出しデータアドレスバス

RDCLK 読み出しデータクロック

RDEN 読み出しポートイネーブル

REGCE 出力レジスタクロックイネーブル

RSTREG 出力レジスタの同期セット / リセット

RSTRAM 出力データラッチの同期セット / リセット

WRADDR 書き込みデータアドレスバス

WRCLK 書き込みデータクロック

WREN 書き込みポートイネーブル

SLEEP 動的シャットダウンによる消費電力削減。 Sleep が High の場合、そのブロックは

省電力モードです。

CASDIN[A|B] カスケードデータ入力バス

CASDINP[A|B] カスケードパリティ入力バス

CASDOUT[A|B] カスケードデータ出力バス

CASDOUTP[A|B] カスケードパリティ出力バス

RDADDREN/WRADDREN アドレスラッチイネーブル。 Low の場合は、前のアドレスがラッチされたままと

なります。

注記:1. カスケード接続した場合のデータフローおよびポートの詳細は、 16ページの「カスケード接続可能なブロック RAM」および

24ページの「ブロック RAM のライブラリプリミティブ」を参照してください。





データフローは、常に下段のブロック RAM から上段のブロック RAM への方向です。カスケード接続に使用する信

号配線および制御ロジックはすべてハードウェアで実装されます。必要に応じて 3 つ以上のブロック RAM をカス

ケード接続することも可能です。カスケードモードでは、 1 つの共通クロックソースによって同じブロック RAM 入

力 (RDCLK または WRCLK) を駆動する必要があります。また、このデータカスケード機能では下段の RAMB36 の

下側の RAMB18 を上段の RAMB36 の下側の RAMB18 に独立してカスケード接続することもできます。同様に、下

段の RAMB36 の上側の RAMB18 は上段の RAMB36 の上側の RAMB18 にカスケード接続できます。

重要: 1 つのカスケードチェーンに接続されたすべてのブロック RAM は、ポート幅などの共通入力を同じにするな

ど、各機能の設定を揃えておく必要があります。

図 1-7 に、 4 つのブロック RAM をカスケード接続した場合の概念図を示します。

ブロック RAM は、カスケード接続機能をさまざまな構成で柔軟にインプリメントできます。データパスおよびパイ

プラインレジスタを選択する 3 つのマルチプレクサーは、入力ピンで動的に制御できます (図 1-7 参照)。


図 1‐7: ブロック RAM のカスケードアーキテクチャの概略図

BRAM3Final Output

Data to the Next Block RAM

Data From the Previous Block RAM

DOUTx

CLK

DINxD Q

CASOREGIMUX CASDOMUXCASDIMUX

BRAM2Final Output

DOUTx

CLK

DINxD Q

BRAM1Final Output

DOUTx

CLK

DINxD Q

BRAM0Final Output

DOUTx

CLK

DINxD Q

• • • • • • •• • • • • •





図 1-8 は、 1 つのブロック RAM ブロックにおける機能インプリメンテーションをさらに詳しく示したものです。

ブロック RAM をカスケードモードにすると、 3 つのカスケードマルチプレクサー選択ピンが利用可能になります。

CASDIMUX は、カスケード入力データか直接データ入力かを選択します。 CASOREGIMUX は、ブロック RAM の

データ出力とカスケードデータ入力のどちらをオプションの出力レジスタに入力するかを選択します。この制御ピ

ンを利用してカスケード接続をパイプライン化することで、パフォーマンスを最大にできます。 CASDOMUX は、

ブロック RAM のデータ出力 (オプションの出力レジスタを使用する場合はその出力) とカスケードデータ入力のど

ちらを出力するかを選択します。最後の 2 つのカスケードマルチプレクサー選択ピンの入力にはレジスタがついて

おり、イネーブル制御ピンがあります。 CASDOUT および CASDIN には、ブロック RAM カラム内に専用のインター

コネクトがあります。カスケード接続は、ブロック RAM へのデータ入力およびブロック RAM からのデータ出力と

同時に利用できます。

ブロック RAM のデータカスケード機能を使用するとさまざまなユースケースをインプリメントできますが、ここ

では最も代表的な 3 つについて説明します。ここで示す例はいずれも 3 つのブロック RAM をカスケード接続してい

ますが、アプリケーションでそれ以上のブロック RAM が必要な場合は、一部制約があるものの、同じ方法でブロッ

ク RAM を追加できます。

標準データ出力カスケードモード

このカスケードモードでは、下段のブロック RAM のデータ出力を上段のブロック RAM の最終出力マルチプレク

サーに入力します (図 1-9 参照)。このカスケード接続は、ブロック RAM のカラム全体に適用できます。このモード

では、わずかなロジックリソースを使用するだけで非常にワード数の多い RAM をインプリメントできます。必要

なロジックリソースは、 EN ピンを駆動するロジック、ブロック RAM のピンを駆動するロジック、カスケードマル

チプレクサーのセレクト値を正しく決定するためのロジック、そして DO_REG を使用する場合はデータアライメン

トのためのロジックのみです。入力マルチプレクサーはブロック RAM への書き込みデータに常に DIN を選択し、

ブロック RAM の出力マルチプレクサーは常にブロック RAM の出力データを選択します。そして、最後の出力マル

チプレクサーは現在のブロック RAM のデータ (またはオプションの出力レジスタのデータ ) または下段のブロック


図 1‐8: カスケード接続の機能ブロック図

OREG(FF)

EN, ADDR, WE

DIN

CASDIMUX CASDOMUX CASDOMUXEN

CASDOUTAttribute DO_REGREGCE

Block RAM

0

10

1

0

1

0DFF

Q

DFF

Q

D EN FF

O

D EN FF

O1

CASOREGIMUX CASOREGIMUXEN

CASDIN

DOUT





RAM からのカスケードデータのどちらかを選択します。ブロック RAM のチェーンの長さは最終的な Clock-to-Out

パフォーマンスに影響するため、カスケード接続するブロック RAM の数によってはパフォーマンスが低下すること

があります。ブロック RAM の機能はすべてサポートされます。

重要: ブロック RAM カラム内での配置順は CASCADE_ORDER 属性で指定し、オプションのブロック RAM レジス

タを使用するかどうかは DO_REG 属性で指定します。


図 1‐9: ブロック RAM のカスケード接続 – 標準データ出力カスケードモード

BlockRAM 2 Optional

Register

DIN2

DO_REG

CASDOMUX

CASDINCASCADE_ORDER = LAST

0

10

1

0

1

0

1 DOUT

CASCADE_ORDER = MIDDLE

CASDOUT

CASDIN

CASCADE_ORDER = FIRST

BlockRAM 1 Optional

Register

DIN1

DO_REG

CASDOMUX

0

10

1

0

1

0

1

CASDOUTBlock

RAM 0 Optional Register

DIN0

DO_REG

0

10

1

0

1

0

1

• • • • • • •• • • • • •





パイプラインモードのデータ出力カスケード

パイプラインカスケードモードのブロック RAM は標準モードとよく似ていますが、アプリケーションではより高

い動作周波数でのカスケード接続が可能になります (図 1-10 参照)。このカスケードモードでは、動作周波数を高め

るためにブロック RAM の出力レジスタをパイプラインステージとして使用しており、カスケードデータはこの出

力レジスタを経由して伝搬します。オプションのレジスタへの入力を選択するマルチプレクサーは、外部ピンの

CASOREGIMUX で制御します。これにより、下段のブロック RAM または現在のブロック RAM からのデータを出

力レジスタに格納できます。入力マルチプレクサーはブロック RAM への書き込みデータに常に DIN を選択し、ブ

ロック RAM の出力マルチプレクサーはブロック RAM の出力データまたは下段のブロック RAM からのカスケード

データのどちらかを選択してレジスタに書き込みます。カスケードステージごとの最終出力マルチプレクサーは常

にレジスタからのデータを選択して最終データとして出力します。このモードでは、すべての DO_REG 属性を

TRUE に設定する必要があります。このカスケードモードでは、カスケードチェーンの長さは 1 クロック領域以内

に制限されます。


図 1‐10: ブロック RAM のカスケード接続 – パイプラインデータ出力カスケードモード

BlockRAM 2 Optional

Register

DIN2

DO_REG

CASDINCASCADE_ORDER = LAST

0

10

1

0

1

0

1 DOUT


CASOREGIMUXA

BlockRAM 1 Optional

Register

DIN1

DO_REG

CASDINCASCADE_ORDER = MIDDLE

0

10

1

0

1

0

1 CASDOUT

CASOREGIMUXA

BlockRAM 0 Optional

Register

DIN0

DO_REG

0

10

1

0

1

0

1 CASDOUT

• • • • • • •• • • • • •





ブロック RAM アレイマトリクス (シストリック ) モードのデータ入力カスケード

ブロック RAM シストリックモードでは、アプリケーションは入力データまたはカスケードデータのいずれかをブ

ロック RAM に書き込むことができます (図 1-11 参照)。その 1 サイクル後に、アプリケーションは下段のブロック

RAM からのデータを読み出して上段のブロック RAM に書き込むことができます。データは、カスケードチェーン

に接続されたブロック RAM を動的に選択して読み出すことができます。入力マルチプレクサーは、 DIN データまた

は下段のブロック RAM からのカスケードデータ出力のどちらかを動的に選択して現在のブロック RAM に書き込み

ます。ブロック RAM 出力マルチプレクサーは常にブロック RAM の出力データを選択し、直接またはオプションの

レジスタを経由して DOUT に出力します。オプションのレジスタを使用するかどうかは DO_REG 属性で決定しま

す。このカスケードモードでは、カスケードチェーンの長さは 1 クロック領域以内に制限されます。


図 1‐11: ブロック RAM のカスケード接続 – アレイ (シストリック ) データ入力カスケードモード

BlockRAM 2 Optional

Register

DIN2

DO_REG

CASDIMUX

CASDIN

CASCADE_ORDER = LAST

0

10

1

0

1

0

1 DOUT


CASDOUT


BlockRAM 1 Optional

Register

DIN1

DO_REG

0

10

1

0

1

0

1

CASDOUTBlock

RAM 0 Optional Register

DIN0

DO_REG

0

10

1

0

1

0

1

CASDIMUX

CASDIN

• • • • • • •• • • • • •





アドレスイネーブル

これは、アドレス EN が High のときのみ新しいアドレスをキャプチャする機能です。アドレス EN が Low の場合は

前のアドレスが内部でラッチされたままとなり、内部アクセスに使用されます。アドレス入力が変化は無視されま

す。この機能は ENADDREN 属性で制御します。図 1-12 を参照してください。


図 1‐12: アドレスラッチイネーブル

ADDR[0]Register

ADDR[n]Register

ADDR[0]

ADDR[0]

ADDR[n]

ADDREN

CLK

0

1

0

1

ADDR[N]

X17306-020817





バイトライトイネーブル

ブロック RAM にはバイトライトイネーブル機能があり、 8 ビット (1 バイト ) 単位で入力データを書き込むことがで

きます。 TDP モードの RAMB36E2 には、 4 つの独立したバイトライトイネーブル入力があります。 TDP モードの

RAMB36E2 にはポート A とポート B の 2 つのポートがあり、それぞれのポートに 4 ビットのライトイネーブルバス

があります (1 ビットが各データバイトに対応)。 SDP モードの RAMB36E2 には書き込みポートが 1 つあり、この

ポートに 8 ビットのライトイネーブルバスがあります (1 ビットが各データバイトに対応)。表 1-4 に、 36Kb および

18Kb ブロック RAM で利用できるバイトライトイネーブルの数を示します。各バイトライトイネーブルは、 1 バイ

トの入力データと 1 パリティビットに対応しています。バイトライトイネーブル入力は、データ幅の設定に従って

駆動する必要があります。この機能は、ブロック RAM を使用してマイクロプロセッサと通信する際に役立ちます。

バイトライトイネーブル機能は、 ECC モードでは使用できません。バイトライトイネーブルの詳細は、 43ページ

の「RAMB18E2 および RAMB36E2 プリミティブの設計上のその他の注意事項」を参照してください。図 1-13 に、

RAMB36E2 のバイトライトイネーブルのタイミング図を示します。

RAMB36E2 で 36 ビット幅または 18 ビット幅のデータパスを設定すると、データワード内で指定したバイト位置へ

の書き込みを任意のポートで制御できます。 READ_FIRST モードの場合、 DOUT バスにはアドレス指定したワード

全体が書き込み前の内容で現れます。 WRITE_FIRST の場合は、 DOUT には新たに書き込まれた有効なバイトと未書

き込みバイトのメモリの初期内容の組み合わせが出力されます。


図 1‐13:バイトライト動作の波形 (x36 WRITE_FIRST)

表 1‐4:使用可能なバイトライトイネーブル

プリミティブ最大ビット幅バイトライトイネーブル数

TDP モードの RAMB36E2 36 4

SDP モードの RAMB36E2 72 8

TDP モードの RAMB18E2 18 2

SDP モードの RAMB18E2 36 4

CLK

WE

DIN

ADDR

DOUT

EN

Disabled Read

XXXX 1111 2222

1111 0011

XXXX

aa bb bb cc

0000 MEM(aa) 1111 1122 MEM(cc)

ReadWriteMEM(bb)=1111

Byte WriteMEM(bb)=1122

• • • • • • •• • • • • •





ブロック RAM の ECC (エラー訂正符号)

36Kb ブロック RAM でのブロック RAM および FIFO インプリメンテーションでは、 64 ビットの ECC を備えること

ができます。この機能を使用すると、ブロック RAM の読み出しデータのシングルビットおよびダブルビットエ

ラーが検出できます。シングルビットエラーは出力データで修正されます。

未使用ブロック RAM のパワーゲーティング

UltraScale アーキテクチャデバイスは、未使用またはインスタンシエートされていないブロック RAM の電源を 18Kb

単位で細かく切断します。デザイン内でインスタンシエートされていないすべての 18Kb ブロックに対してパワー

ゲーティングを有効にすることで、消費電力を削減できます。パワーゲーティングを有効にした 18Kb ブロックは

コンフィギュレーション時に初期化されず、 0 を維持します。コンフィギュレーションおよびリードバックには有効

なビットストリームが必要です。空白のビットストリームは使用できません。インスタンシエートされていないブ

ロック RAM へのアクセスは、内部動作を無効にすることによって避けることができます。

ブロック RAM のライブラリプリミティブ

ブロック RAM のライブラリプリミティブ、 RAMB18E2 および RAMB36E2 はすべてのブロック RAM コンフィギュ

レーションの基本構築ブロックです。その他のブロック RAM のプリミティブおよびマクロは、このプリミティブを

基にしています。ブロック RAM の属性によっては、 1 つのプリミティブでのみ設定できます (パイプラインレジス

タ、カスケードなど)。

9 ビット幅 (8+1)、 18 ビット幅 (16+2)、 36 ビット幅 (32+4) のコンフィギュレーションでは、入力および出力データバ

スは 2 つのバスで表されます。各バイトに関連付けられている 9 番目のビットにはパリティビット (エラー訂正ビッ

ト ) を保存するか、追加のデータビットとして使用できます。この 9 番目のビットには、特定の機能はありません。

パリティビット用に別のバスを使用した方が良いデザインもありますが、たいていの場合は、通常のデータバスと

パリティバスを一緒にして、 9 ビット、 18 ビット、または 36 ビットバスを使用しても問題ありません。読み出し /

書き込み、および保存はパリティビットを含めてすべてのビットで同様に行われます。





図 1-14 に、 36Kb の TDP のブロック RAM プリミティブ (RAMB36) の I/O ポートを示します。表 1-5 にプリミティブ

の一覧を示します。

注記:図 1-14 には ECC 関連のピンは示していません。詳細は、「ビルトインエラー訂正」を参照してください。


図 1‐14: ブロック RAM ポート信号 (RAMB36E2)

DOUTPADOUTP

DOUTPBDOUTP

DINADIN

DINPADINP

ADDRARDADDR

WEAENARDEN

RSTREGARSTREG

CLKARDCLK

DOUTADOUT

DOUTBDOUT

RSTRAMARSTRAM

REGCEAREGCE

DINBDIN

DINPBDINP

ADDRBWRADDR

WEBWE

ENBWREN

RSTREGBRSTRAMB

REGCEB

CLKBWRCLK

32

4

15

4

32

4

32

4

32

4

15

8

CASDOUTPBCASDOUTB

ADDRENA

Sleep

ADDRENB

32 4 32 4

CASDOUTPACASDOUTA

CASDINPBCASDINB

32 4 32 4

CASDINPACASDINA

CASDIMUXBCASOREGIMUXBCASOREGIMUXEN_B

CASDOMUXEN_BCASDOMUXB

CASDIMUXACASOREGIMUXACASOREGIMUXEN_A

CASDOMUXEN_ACASDOMUXA





表 1-6 に、表 1-5 で示したプリミティブの各ポートの名称と説明を示します。 ECC ポートについては、「ビルトイン

エラー訂正」で説明します。

表 1‐5: ブロック RAM および FIFO プリミティブ

プリミティブ説明

RAMB36E2 • TDP メモリとして使用した場合、 x1、 x2、 x4、 x9、 x18、 x36 のポート幅をサポート

します。

• SDP メモリとして使用した場合、読み出し /書き込みポート幅は x64 または x72 で、

もう一方のポート幅は x1、 x2、 x4、 x9、 x18、 x36、 x72 です。 ECC モードでは、 64

ビット ECC エンコード /デコードをサポートします。

RAMB18E2 • TDP メモリとして使用した場合、 x1、 x2、 x4、 x9、 x18 のポート幅をサポートします。

• SDP メモリとして使用した場合、読み出し /書き込みポート幅は x32 または x36 で、

もう一方のポート幅は x1、 x2、 x4、 x9、 x18、 x36 です。

FIFO36E2 いずれのポートも、 x4、 x9、 x18、 x36、 x72 のポート幅がサポートされます。ポート幅

を x72 とした場合、オプションで ECC がサポートされます。

FIFO18E2 いずれのポートも、 x4、 x9、 x18、 x36 のポート幅がサポートされます。

表 1‐6: RAMB36E2 および RAMB18E2 のポート名と説明

ポート名説明

DINADIN[31:0] ポート A データ入力。アドレスは ADDRARDADDR で指定します。 SDP メモリとして使用す

る場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

DINPADINP[3:0] ポート A データパリティ入力。アドレスは ADDRARDADDR で指定します。 SDP メモリとし

て使用する場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

DINBDIN[31:0] ポート B データ入力。アドレスは ADDRBWRADDR で指定します。 SDP メモリとして使用す

る場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

DINPBDINP[3:0] ポート A データパリティ入力。アドレスは ADDRBWRADDR で指定します。 SDP メモリと

して使用する場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

ADDRARDADDR [14:0] ポート A アドレス入力バス。 SDP メモリとして使用する場合は RDADDR バスとなります。

ADDRBWRADDR[14:0] ポート B アドレス入力バス。 SDP メモリとして使用する場合は WRADDR バスとなります。

ADDRENA ポート A で新しいアドレスをキャプチャするかどうかを制御します。無効にした場合 (Low)、

ラッチされているアドレスを使用します。

ADDRENB ポート B で新しいアドレスをキャプチャするかどうかを制御します。無効にした場合 (Low)、

ラッチされているアドレスを使用します。

WEA[3:0] ポート A バイトライトイネーブル。 SDP メモリとする場合は使用しません。

WEBWE[7:0] ポート B バイトライトイネーブル。 SDP モードでは、バイトライトイネーブルとなります。

ENARDEN ポート A イネーブル。 SDP メモリとして使用する場合は RDEN となります。

ENBWREN ポート B イネーブル。 SDP メモリとして使用する場合は WREN となります。

RSTREGARSTREG 同期出力レジスタのセット / リセット。 SRVAL_A (DOA_REG = 1) で初期化します。 REGCE よ

りも優先するかどうかは RSTREG_PRIORITY_A で設定します。SDP メモリとして使用する場

合は RSTREG となります。

RSTREGB 同期出力レジスタのセット / リセット。 SRVAL_B (DOA_REG = 1) で初期化します。 REGCE よ

りも優先するかどうかは、 RSTREG_PRIORITY_B で設定します。





RSTRAMARSTRAM 同期出力ラッチのセット / リセット。 SRVAL_A (DOB_REG = 0) で初期化します。 SDP メモリ

として使用する場合は RSTRAM となります。

RSTRAMB 同期出力ラッチのセット / リセット。 SRVAL_B (DOB_REG = 0) で初期化します。

CLKARDCLK ポート A クロック入力。 SDP メモリとして使用する場合は RDCLK となります。

CLKBWRCLK ポート B クロック入力。 SDP メモリとして使用する場合は WRCLK となります。

REGCEAREGCE ポート A 出力レジスタクロックイネーブル (DOA_REG = 1)。SDP メモリとして使用する場合

は REGCE となります。

REGCEB ポート B 出力レジスタクロックイネーブル (DOB_REG = 1)。

CASDINA[31:0] ポート A カスケードデータ入力。下段のブロック RAM のデータ出力から接続されます。

RAMB18E2 の場合は CASDINA[15:0] です。

CASDINPA[3:0] ポート A カスケードパリティデータ入力。下段のブロック RAM のパリティデータ出力から

接続されます。 RAMB18E2 の場合は CASDINPA[1:0] です。

CASDINB[31:0] ポート B カスケードデータ入力。下段のブロック RAM のデータ出力から接続されます。

RAMB18E2 の場合は CASDINB[15:0] です。

CASDINPB[3:0] ポート B カスケードパリティデータ入力。下段のブロック RAM のパリティデータ出力から

接続されます。

RAMB18E2 の場合は CASDINPB[1:0] です。

CASDOUTA[31:0] ポート A カスケードデータ出力。上段のブロック RAM の CASDINA[31:0] に接続します。

RAMB18E2 の場合は CASDOUTA[15:0] です。

CASDOUTPA[3:0] ポート A カスケードパリティデータ出力。上段のブロック RAM の CASDINPA[3:0] に接続し

ます。 RAMB18E2 の場合は CASDOUTPA[1:0] です。

CASDOUTB[31:0] ポート B カスケードデータ出力。上段のブロック RAM の CASDINB[31:0] に接続します。

RAMB18E2 の場合は CASDOUTB[15:0] です。

CASDOUTPB[3:0] ポート B カスケードパリティデータ出力。上段のブロック RAM の CASDINPB[3:0] に接続し

ます。 RAMB18E2 の場合は CASDOUTPB[1:0] です。

CASDOMUXA ポート A のデータカスケード出力マルチプレクサーを制御する入力を選択します。

CASDOMUXEN_A CASDOMUXA レジスタの制御を有効にします。

CASDOMUXB ポート B のデータカスケード出力マルチプレクサーを制御する入力を選択します。

CASDOMUXEN_B CASDOMUXB レジスタの制御を有効にします。 SDP メモリとする場合は使用しません。

CASOREGIMUXA ポート A の出力レジスタの前のカスケードマルチプレクサーを制御する入力を選択します。

CASOREGIMUXEN_A CASOREGIMUXA レジスタの制御を有効にします。

CASOREGIMUXB ポート B の出力レジスタの前のカスケードマルチプレクサーを制御する入力を選択します。

SDP メモリとする場合は使用しません。

CASOREGIMUXEN_B CASOREGIMUXB レジスタの制御を有効にします。 SDP メモリとする場合は使用しません。

CASDIMUXA ポート A のカスケード DIN マルチプレクサーを制御する入力を選択します。

CASDIMUXB ポート B のカスケード DIN マルチプレクサーを制御する入力を選択します。 SDP メモリとす

る場合は使用しません。

表 1‐6: RAMB36E2 および RAMB18E2 のポート名と説明 (続き)

ポート名説明





ブロック RAM ポート信号

ブロック RAM の各ポートは同じ 36Kb メモリセルのセットにアクセスしますが、動作はそれぞれ独立しています。

クロック – CLKARDCLK、 CLKBWRCLK

各ポートは、それぞれのクロックピンに完全に同期します。すべてのポートの入力ピンにはセットアップタイムが

あり、 CLK ピンを基準とします。また、出力データバスの Clock-to-Out も CLK ピンを基準とします。クロックの極

性は設定変更可能で、デフォルトでは立ち上がりエッジとなっています。 SDP メモリとして使用する場合、 CLKA

ポートが RDCLK となり、 CLKB ポートが WRCLK となります。

イネーブル – ENARDEN、 ENBWREN

イネーブルピンは、ポートの読み出し、書き込み、およびセット / リセット機能を制御します。ポートのイネーブル

ピンが非アクティブのとき、出力ピンは前の状態を維持し、データはメモリセルに書き込まれません。イネーブル

の極性は設定変更可能で、デフォルトではアクティブ High となっています。 SDP メモリとして使用する場合、 ENA

ポートが RDEN となり、 ENB ポートが WREN となります。

バイトライトイネーブル – WEA、 WEBWE

データ入力バスの内容を指定したメモリ位置に書き込むには、クロックの立ち上がりエッジ前のセットアップタイ

ム中に EN と WE の両方がアクティブになる必要があります。データが出力ラッチに読み込まれるかどうかは、書き

込みモード (WRITE_FIRST、 READ_FIRST、 NO_CHANGE) の設定によって決まります。 WE が非アクティブで、 EN

がアクティブの場合は読み出し処理が行われ、書き込みモードの設定にかかわらず、アドレスバスで指定されたメ

モリセルの内容がデータ出力バスに送信されます。ライトイネーブルピンの極性は変更できず、常にアクティブ

High です。 SDP メモリとして使用する場合、 WEBWE[7:0] ポートがバイトライトイネーブルとなります。 TDP メモ

リとして使用する場合は、WEA[3:0] と WEB[3:0] がそれぞれポート A とポート B のバイトライトイネーブルとなり

ます。詳細は、 44ページの「バイトライトイネーブル」を参照してください。

DOUTADOUT[31:0] ポート A データ出力バス。アドレスは ADDRARDADDR で指定します。 SDP メモリとして使

用する場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

RAMB18E2: DOUTADOUT[15:0] です。

DOUTPADOUTP[3:0] ポート A パリティ出力バス。アドレスは ADDRARDADDR で指定します。 SDP メモリとして

使用する場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

RAMB18E2: DOUTPADOUTP[1:0] です。

DOUTBDOUT[31:0] ポート B データ出力バス。アドレスは ADDRBWRADDR で指定します。 SDP メモリとして使

用する場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

RAMB18E2: DOUTBDOUT[15:0] です。

DOUTPBDOUTP[3:0] ポート B パリティ出力バス。アドレスは ADDRBWRADDR で指定します。 SDP メモリとして

使用する場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

RAMB18E2: DOUTPBDOUTP[1:0] です。

SLEEP 動的パワーゲーティング。

表 1‐6: RAMB36E2 および RAMB18E2 のポート名と説明 (続き)

ポート名説明





レジスタイネーブル – REGCEAREGCE、 REGCEB

レジスタイネーブルピン (REGCE) は、オプションの出力レジスタを制御します。ブロック RAM がレジスタモード

の場合、 REGCE = 1 と指定すると、クロックエッジで出力がレジスタに取り込まれます。 REGCE の極性は変更でき

ず、常にアクティブ High です。 SDP メモリとして使用する場合、 REGCEA ポートが REGCE となります。

セット /リセット

RSTREGARSTREG、 RSTREGB、 RSTRAMARSTRAM、 RSTRAMB

ラッチモードでは、 RSTRAM ピンによってデータ出力ラッチに SRVAL の値が同期で格納されます。オプションの

出力レジスタが有効の場合 (DO_REG = 1)、RSTREG 信号によってデータ出力レジスタに SRVAL の値が同期的に格納

されます。 RSTREG と REGCE のどちらを優先するかは、 RSTREG_PRIORITY 属性で指定します。データ出力ラッ

チまたは出力レジスタは、パリティビットを含め同期で 0 または 1 にアサートされます。各ポートには、それぞれ

36 ビットの SRVAL[A|B] 属性が指定されます。この初期化によって RAM メモリセルが変化することはなく、もう

1 つのポートでの書き込みにも影響を与えません。どちらの信号も極性は設定変更可能で、デフォルトではアクティ

ブ High となっています。 SDP メモリとして使用する場合、 RSTREGA ポートが RSTREG となり、 RSTRAMA ポート

が RSTRAM となります。

アドレスバス – ADDRARDADDR、 ADDRBWRADDR

アドレスバスは、読み出しまたは書き込みを実行するメモリセルを選択します。 SDP メモリとして使用する場合、

ADDRA ポートが RDADDR となり、 ADDRB ポートが WRADDR となります。表 1-7、表 1-8、表 1-9、表 1-10 に示

すように、 RAMB18E2 または RAMB36E2 のアドレスバス幅は、ポートのデータビット幅によって決まります。

表 1‐7: RAMB18E2 のポートアスペクト比 (TDP メモリとして使用した場合)

ポートのデータ幅ポートのアドレス幅ワード数 ADDR バスDIN バスDOUT バス

DINP バスDOUTP バス

1 14 16,384 [13:0] [0] NA

2 13 8,192 [13:1] [1:0] NA

4 12 4,096 [13:2] [3:0] NA

9 11 2,048 [13:3] [7:0] [0]

18 10 1,024 [13:4] [15:0] [1:0]

表 1‐8: RAMB18E2 のポートアスペクト比 (SDP メモリとして使用した場合)

ポートのデータ幅(1)

もう一方のポート幅

ポートのアドレス幅

ワード数 ADDR バスDIN バスDOUT バス


32 1 14 16,384 [13:0] [0] NA

32 2 13 8,192 [13:1] [1:0] NA

32 4 12 4,096 [13:2] [3:0] NA

36 9 11 2,048 [13:3] [7:0] [0]

36 18 10 1,024 [13:4] [15:0] [1:0]

36 36 9 512 [13:5] [31:0] [3:0]

注記:1. 読み出しまたは書き込みポートの幅は x32 または x36 で固定です。





表 1-11 に、ブロック RAM を SDP メモリとして使用する場合のポート名マッピングを示します。 SDP データフロー

については、図 1-6 に示しています。

表 1‐9: RAMB36E2 のポートアスペクト比 (TDP メモリとして使用した場合)

ポートのデータ幅




1 15 32,768 [14:0] [0] NA

2 14 16,384 [14:1] [1:0] NA

4 13 8,192 [14:2] [3:0] NA

9 12 4,096 [14:3] [7:0] [0]

18 11 2,048 [14:4] [15:0] [1:0]

36 10 1,024 [14:5] [31:0] [3:0]

1 (カスケード ) 16 65,536 [15:0] [0] NA

表 1‐10: RAMB36E2 のポートアスペクト比 (SDP メモリとして使用した場合)

ポートのデータ幅(1)

もう一方のポート幅




64 1 15 32,768 [14:0] [0] NA

64 2 14 16,384 [14:1] [1:0] NA

64 4 13 8,192 [14:2] [3:0] NA

72 9 12 4,096 [14:3] [7:0] [0]

72 18 11 2,048 [14:4] [15:0] [1:0]

72 36 10 1,024 [14:5] [31:0] [3:0]

72 72 9 512 [14:6] [63:0] [7:0]

注記:1. 読み出しまたは書き込みポートの幅は x64 または x72 で固定です。

表 1‐11: ブロック RAM を SDP メモリとして使用する場合のポート名マッピング

SDP メモリとして使用した場合の RAMB18E2 SDP メモリとして使用した場合の RAMB36E2

X36 モード (幅 = 36) X18 モード (幅 18) X72 モード (幅 = 72) X36 モード (幅 36)

DIN[15:0] = DINADIN[15:0] DIN[15:0] = DINBDIN[15:0] DIN[31:0] = DINADIN[31:0] DIN[31:0] = DINBDIN[31:0]

DINP[1:0] = DINPADIN[1:0] DINP[1:0] = DINPBDINP[1:0] DINP[3:0] = DINPADIN[3:0] DINP[3:0] = DINPBDINP[3:0]

DIN[31:16] = DINBDIN[15:0] DIN[63:32] = DINBDIN[31:0]

DINP[3:2] = DINPBDINP[1:0] DINP[7:4] = DINPBDINP[3:0]

DOUT[15:0] =

DOUTADOUT[15:0]

DOUT[15:0] =

DOUTADOUT[15:0]

DOUT[31:0] =

DOUTADOUT[31:0]

DOUT[31:0] =

DOUTADOUT[31:0]

DOUTP[1:0] =

DOUTPADOUTP[1:0]

DOUTP[1:0] =

DOUTPADOUTP[1:0]

DOUTP[3:0] =

DOUTPADOUTP[3:0]

DOUTP[3:0] =

DOUTPADOUTP[3:0]

DOUT[31:16] =

DOUTBDOUT[15:0]

DOUT[63:32] =

DOUTBDOUT[31:0]

DOUTP[3:2] =

DOUTPBDOUTP[1:0]

DOUTP[7:4] =

DOUTPBDOUTP[3:0]





データ入力バス – DINADIN、 DINPADINP、 DINBDIN、 DINPBDINP

データ入力バスは、 RAM に書き込むデータ値を供給します。通常のデータ入力バス (DIN) とデータ入力パリティバ

ス (DINP) (使用可能な場合) の幅を合計したものがポート幅になります。たとえば、 29ページの表 1-7 ～表 1-10 に示

すように、 36 ビットのポートデータ幅は DIN[31:0] と DINP[3:0] で表されます。ブロック RAM を SDP メモリとして

使用する場合のポート名マッピングは、表 1-11 を参照してください。

データ出力バス – DOUTADOUT、 DOUTPADOUTP、 DOUTBDOUT、DOUTPBDOUTP

読み出しでは、最後のアクティブなクロックエッジでアドレスバスにより指定されたメモリセルの内容が、データ

出力バスに送信されます。 WRITE_FIRST または READ_FIRST モードの書き込みでは、書き込み中の値または書き

込み前に保存されていた値がデータ出力バスに送信されます。 NO_CHANGE モードの書き込みでは、データ出力バ

スは変化しません。 29ページの表 1-7 ～ 30ページの表 1-10 に示すように、通常のデータ出力バス (DOUT) とパリ

ティデータ出力バス (DOUTP) (使用可能な場合) の幅を合計したものがポート幅になります。ブロック RAM を SDP

メモリとして使用する場合のポート名マッピングは、 30ページの表 1-11 を参照してください。

ADDRENA

ADDRENA は、ポート A のアドレスのラッチを有効にします。ブロック RAM が有効で ADDRENA が Low の場合、

ブロック RAM には前のアドレスがラッチされたままとなります。 High の場合はアドレスがキャプチャされてアク

ティブになります。この機能は ENADDRENA 属性で制御します。 SDP モードでは、 ADDRENA ポートは

RDADDREN となります。

ADDRENB

ADDRENB は、ポート B のアドレスのラッチを有効にします。ブロック RAM が有効で ADDRENB が Low の場合、

ブロック RAM には前のアドレスがラッチされたままとなります。 High の場合はアドレスがキャプチャされてアク

ティブになります。この機能は ENADDRENB 属性で制御します。 SDP モードでは、 ADDRENB ポートは

WRADDREN となります。

CASDINA

下段のブロック RAM からポート A へのカスケードデータ入力です。

注記: カスケード接続の詳細は、 16ページの「カスケード接続可能なブロック RAM」を参照してください。

CASDINB

下段のブロック RAM からポート B へのカスケードデータ入力です。

CASDINPA

下段のブロック RAM からポート A へのカスケードパリティ入力です。

CASDINPB

下段のブロック RAM からポート B へのカスケードパリティ入力です。





CASDOUTA

ポート A から上段のブロック RAM へのカスケードデータ出力です。

CASDOUTB

ポート B から上段のブロック RAM へのカスケードデータ出力です。

CASDOUTPA

ポート A から上段のブロック RAM へのカスケードパリティ出力です。

CASDOUTPB

ポート B から上段のブロック RAM へのカスケードパリティ出力です。

カスケード選択 – CASDIMUX

ブロック RAM をカスケードモードで使用する場合、入力マルチプレクサーで通常のデータ入力 (DIN) とカスケード

データ入力 (CASDIN) のどちらを選択するかを決定するセレクトラインです。カスケードモードを使用しない場合

は、 DIN が常に選択されます。

カスケード選択 – CASOREGIMUX

ブロック RAM をカスケードモードで使用する場合、ブロック RAM からの通常のデータとカスケード入力

(CASDIN) のどちらを選択するかを決定するマルチプレクサーセレクトラインを駆動するレジスタへの D 入力です。

このマルチプレクサーはオプションの出力レジスタの前にあり、カスケードモードでパイプラインステージを追加

します。カスケードモードを使用しない場合は、ブロック RAM のデータが常に選択されます。

カスケード選択 – CASOREGIMUXEN

ブロック RAM からの通常のデータとカスケード入力 (CASDIN) のどちらを選択するかを決定するマルチプレクサー

セレクトラインを駆動するレジスタへのイネーブル制御入力です。

カスケード選択 – CASDOMUX

ブロック RAM をカスケードモードで使用する場合、ブロック RAM からの通常のデータとカスケード入力

(CASDIN) のどちらを選択するかを決定する出力マルチプレクサーセレクトラインを駆動するレジスタへの D 入力

です。このマルチプレクサーは、オプションの出力レジスタの後にあります。カスケードモードを使用しない場合

は、ブロック RAM のデータが常に選択されます。

カスケード選択 – CASDOMUXEN

カスケードモードを使用する場合、ブロック RAM 出力のカスケード出力マルチプレクサーセレクトラインを駆動

するレジスタへのイネーブル制御入力です。





SLEEP

SLEEP ピンを利用すると、ブロック RAM を長時間使用しない場合に動的にパワーゲーティング機能を制御できま

す。 SLEEP がアクティブ (High) の間は、両ポートの EN ピンを Low に維持する必要があります。このモードの間、

メモリに格納されたデータ内容は保持されます。 SLEEP_ASYNC モード設定にかかわらず、 2 クロックサイクルの

ウェークアップ時間の要件があります。ウェークアップ時間が経過する前にブロック RAM にアクセスした場合の動

作は保証されず、メモリの内容が破損する可能性があります。クロックに対するこのピンの動作は、

SLEEP_ASYNC 属性で指定します。詳細は、 35ページの「ブロック RAM の属性」を参照してください。

制御ピンの反転

各ポートの 8 つの制御ピン (CLK、 EN、 RSTREG、 RSTRAM) は個別に反転できます。 EN、 RSTREG、 RSTRAM 制御

信号はアクティブ High またはアクティブ Low のどちらにでも設定でき (デフォルトはアクティブ High)、アクティブ

クロックは立ち上がりエッジにも立ち下がりエッジにも設定できます (デフォルトは立ち上がりエッジ)。反転には、

追加のロジックリソースは必要ありません。

RAMB18/36 の未使用の入力

ブロック RAM が正常に機能するには、未使用の入力ピンには特定の定義済み定数入力値が必要です。未接続のまま

にした場合 (Verilog)、 Vivado ツールは自動的にこれらのピンを適切な定数値に接続します。ただし、デザインで入

力が定数に接続される場合は (VHDL)、表 1-12 に示す値が必要です。

表 1-12 に、未使用の入力を示します。

表 1‐12: RAMB18/36 の未使用の入力

RAMB18/36 定数注釈

ADDRENA 1

ADDRENB 1

CLKARDCLK 0

CLKBRDCLK 0

CLKAWRCLK 0

CLKBWRCLK 0

ENARDEN 0

ENBWREN 0

REGCEAREGCE1

消費電力を削減するため、 DOA_REG = 0 の場合は 0 に設定すること

を推奨します。

REGCEB1

消費電力を削減するため、 DOB_REG = 0 の場合は 0 に設定すること

を推奨します。

REGCLKARDRCLK 0

REGCLKB 0

RSTREGARSTREG 0

RSTREGB 0

RSTRAMARSTRAM 0

RSTRAMB 0





ブロック RAM のアドレスマップ

各ポートは、 RAMB18E2 か RAMB36E2 かによって異なるアドレス指定方法を使用し、同じ 18,432 個または 36,864 個

のメモリセルにアクセスします。特定のポート幅での物理的な RAM の位置は、次の式によって決定されます (2 つの

ポートが異なる比率の場合のみ参照)。

END = ((ADDR + 1) × Width) –1

START = ADDR × Width

RSTRAMARSTRAM 0

RSTRAMB 0

SLEEP 0

WEA<3:0>1

TDP: ポート A を書き込みに使用しない場合 (WRITE_WIDTH_A = 0)、

WEA<0> を 0 に接続する必要があります。

WEBWE<7:0>1

TDP: ポート B を書き込みに使用しない場合 (WRITE_WIDTH_B = 0)、

WEB<0> を 0 に接続する必要があります。

CASDOMUXA 0

CASDOMUXB 0

CASOREGIMUXA 0

CASOREGIMUXB 0

CASDIMUXA 0

CASDIMUXB 0

CASDOMUXEN_A 1

CASDOMUXEN_B 1

CASOREGIMUXEN_A 1

CASOREGIMUXEN_B 1

INJECTSBITERR 0

INJECTDBITERR 0

表 1‐12: RAMB18/36 の未使用の入力 (続き)

RAMB18/36 定数注釈





表 1-13 に、各ポート幅の下位のアドレスマッピングを示します。

ブロック RAM の属性

表 1-14 に RAMB18E2 と RAMB36E2 の属性を示します。すべての属性のコード例は、 43ページの「VHDL または

Verilog コードでのブロック RAM の初期化」に記載されています。これらの属性の使用については、 43ページの

「RAMB18E2 および RAMB36E2 プリミティブの設計上のその他の注意事項」で詳細に説明しています。

表 1‐13:ポートのアドレスマッピング

ポート

幅

パリティ

位置データ位置

1 N.A. 3

1

3

0

2

9

2

8

2

7

2

6

2

5

2

4

2

3

2

2

2

1

2

0

1

9

1

8

1

7

1

6

1

5

1

4

1

3

1

2

1

1

1

0

9 8 7 6 5 4 3 2 1 0

2 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0

4 7 6 5 4 3 2 1 0

8 + 1 3 2 1 0 3 2 1 0

16 +

2

1 0 1 0

32 +

4

0 0

表 1‐14: RAMB18E2 および RAMB36E2 の属性

属性値デフォルトタイプ説明

CASCADE_ORDER_AFIRST、 MIDDLE、

LAST、 NONENONE 文字列

カスケード接続したポート A の

ブロック RAM の順番を、最下段

から最上段の順に指定します。

CASCADE_ORDER_BFIRST、 MIDDLE、

LAST、 NONENONE 文字列

カスケード接続したポート B の

ブロック RAM の順番を、最下段

から最上段の順に指定します。

CLOCK_DOMAINSINDEPENDENT、

COMMONINDEPENDENT 文字列

ポート A と B に別々のクロックを

接続するか、共通クロックを接続

するかを指定します。

DOA_REG 0、 1 1 10 進数

1 を指定すると、ブロック RAM の

ポート A のオプション出力レジス

タが有効になります。 TDP および

SDP モードの両方で、ポート A の

すべての出力に適用されます。

DOB_REG 0、 1 1 10 進数

1 を指定すると、ブロック RAM の

ポート B のオプション出力レジス

タが有効になります。 TDP および

SDP モードの両方で、ポート B の

すべての出力に適用されます。





ENADDRENA FALSE、 TRUE FALSE 文字列

ポート A のアドレスイネーブル

ピンを有効にするかどうかを指定

します。

ENADDRENB FALSE、 TRUE FALSE 文字列

ポート B のアドレスイネーブル

ピンを有効にするかどうかを指定

します。

INIT_A

RAMB18E2:

18 ビット 16 進数、

RAMB36E2:

36 ビット 16 進数、

RAMB18E2:

18'h00000000

RAMB36E2:

36'h00000000

00000000

16 進数

コンフィギュレーション直後の

ポート A の出力初期値を指定しま

す。 TDP および SDP モードの両方

で、ポート A のすべての出力に適

用されます。

INIT_B

RAMB18E2:

18 ビット 16 進数、

RAMB36E2:

36 ビット 16 進数、

RAMB18E2:

18'h00000000

RAMB36E2:

36'h00000000

00000000

16 進数

コンフィギュレーション直後の

ポート B の出力初期値を指定しま

す。 TDP および SDP モードの両方

で、ポート B のすべての出力に適

用されます。

RAMB18E2:

INIT_00 ～ INIT_3F

RAMB36E2:

INIT_00 ～ INIT_7F

256 ビット 16 進数すべて 0 16 進数

ブロック RAM のデータ内容を

初期化します。

RAMB18E2:

INITP_00 ～ INITP_07

RAMB36E2:

INITP_00 ～ INITP_0F

256 ビット 16 進数すべて 0 16 進数

ブロック RAM のパリティ内容を

初期化します。

RDADDRCHANGEA(1) FALSE、 TRUE FALSE 文字列

ポート A の読み出しアドレス比較

機能を有効にするかどうかを指定

します。

RDADDRCHANGEB(1) FALSE、 TRUE FALSE 文字列

ポート B の読み出しアドレス比較

機能を有効にするかどうかを指定

します。

READ_WIDTH_A

RAMB18E2: 0、 1、

2、 4、 9、 18、 36

(SDP モード )、

RAMB36E2: 0、 1、

2、 4、 9、 18、 36、

72 (SDP モード )

0 10 進数

パリティビットを含む読み出し

ポート A のデータ幅を指定しま

す。ポート A を使用しない場合は

0 とする必要があります。

READ_WIDTH_B

RAMB18E2: 0、 1、

2、 4、 9、 18

RAMB36E2: 0、 1、

2、 4、 9、 18、 36

0 10 進数

パリティビットを含む読み出し

ポート B のデータ幅を指定しま

す。ポート B を使用しない場合は

0 とする必要があります。 SDP

モードでは使用しません。

表 1‐14: RAMB18E2 および RAMB36E2 の属性 (続き)






RSTREG_PRIORITY_A RSTREG、 REGCE RSTREG 文字列

オプションの出力レジスタでリ

セットとクロックイネーブルのど

ちらを優先するかを選択します。

TDP および SDP モードの両方で、

ポート A のすべての出力に適用さ

れます。

RSTREG_PRIORITY_B RSTREG、 REGCE RSTREG 文字列

オプションの出力レジスタでリ

セットとクロックイネーブルのど

ちらを優先するかを選択します。


ポート B のすべての出力に適用さ

れます。

SLEEP_ASYNC FALSE、 TRUE FALSE 文字列SLEEP ピンがクロックに同期か非

同期かを指定します。

SRVAL_A

RAMB18E2:

18 ビット 16 進数、

RAMB36E2:

36 ビット 16 進数、

RAMB18E2:

18'h00000000

RAMB36E2:

36'h00000000

00000000

16 進数

同期リセット (RSTREG) がアサー

トされた場合の出力ラッチまたは

レジスタの初期値を指定します。


ポート A のすべての出力に適用さ

れます。

SRVAL_B

RAMB18E2:

18 ビット 16 進数、

RAMB36E2:

36 ビット 16 進数、

RAMB18E2:

18'h00000000

RAMB36E2:

36'h00000000

00000000

16 進数

同期リセット (RSTREG) がアサー

トされた場合の出力ラッチまたは

レジスタの初期値を指定します。


ポート B のすべての出力に適用さ

れます。

WRITE_MODE_A(2)WRITE_FIRST、

NO_CHANGE、READ_FIRST

WRITE_FIRST 文字列

書き込みポート A の出力動作を指

定します。 11ページの「書き込み

モード」を参照してください。

WRITE_MODE_B(2)WRITE_FIRST、

NO_CHANGE、READ_FIRST

WRITE_FIRST 文字列

書き込みポート B の出力動作を指

定します。 11ページの「書き込み

モード」を参照してください。

WRITE_WIDTH_A

RAMB18E2: 0、 1、

2、 4、 9、 18

RAMB36E2: 0、 1、

2、 4、 9、 18、 36

0 10 進数

パリティビットを含む書き込み

ポート A のデータ幅を指定します。

ポートを使用しない場合は 0 とす

る必要があります。 SDP メモリと

して使用する場合は無効です。







データカスケード – CASCADE_ORDER

カスケード接続したブロック RAM の順番を指定します。カスケードチェーンの最下段のブロック RAM が FIRST、

最上段のブロック RAM が LAST、その中間のブロック RAM が MIDDLE です。これはポート A と B に適用されます。

クロッキング – CLOCK_DOMAINS

ポート A と B へのクロックが独立している (非同期) か共通 (同期) かを指定します。 CLKA と CLKB を接続して同じ

クロックソースで駆動する場合は COMMON です。 CLKA と CLKB をそれ以外の接続とした場合は INDEPENDENT

です。

アドレスラッチイネーブル – ENADDREN

アドレスイネーブルピン (ADDRENA/B) を有効にするか無効にするかを指定します。この属性が TRUE で、対応す

る ADDREN ピンが Low の場合、前のクロックサイクルのアドレスが使用されます。

メモリ内容の初期化 – INIT_xx

メモリ内容は、コンフィギュレーションビットストリームで初期化またはクリアできます。パワーゲーティング機

能のため、ブロック RAM の初期化またはリードバックには標準の有効なビットストリームが必要です。インスタン

シエートされていないパワーゲーティングされたブロック RAM の初期化またはリードバックは、「未使用ブロック

RAM のパワーゲーティング」を参照してください。

重要: ビットストリームの RSA 認証機能は、特定のブロック RAM を使用して当座のローリングキーを保持します。

指定されたブロック RAM カラムで、クロック領域の最下部に各 36K ブロック RAM ブロックが影響を受けます。

デバイスの最下部から始めて最初の 36K ブロック RAM が使用され、その後はカラムの 12 番目ごとの 36K ブロック

RAM が使用されます (BRAM36_X*Y0、 BRAM36_X*Y12、 BRAM36_X*Y24 など)。これらのブロック RAM はユー

ザー定義の値に初期化できません。コンフィギュレーション後、ブロック RAM は常に 0 に初期化されます。

INIT_xx 属性では、最初のメモリ内容を定義します。ブロック RAM は、デフォルトでは、デバイスのコンフィギュ

レーションシーケンス中にすべて 0 に初期化されます。RAMB18E2 では INIT_00 ～ INIT_3F の 64 個の初期化属性を

使用し、 RAMB36E2 では INIT_00 ～ INIT_7F の 128 個の初期化属性を使用して、通常のメモリ内容を指定します。

各 INIT_xx は、 16 進数で表した 64 桁のビットベクターです。一部の内容だけを初期化することも可能です。この場

合、初期値を指定した部分以外は自動的に 0 になります。

WRITE_WIDTH_B

RAMB18E2: 0、 1、

2、 4、 9、 18、 36

(SDP モード )、

RAMB36E2: 0、 1、

2、 4、 9、 18、 36、

72 (SDP モード )

0 10 進数

パリティビットを含む書き込み

ポート B のデータ幅を指定しま

す。ポート B を使用しない場合は

0 とする必要があります。

注記:1. UltraScale ファミリ (UltraScale+ ではない) では、アドレス比較機能は、初期化されていないブロック RAM の内容とレジスタ (デフォルト値 0 に初期化される ) に対してのみサポートされます。

2. SDP モードでは、 WRITE_MODE_A と WRITE_MODE_B を同じ値にする必要があります。







各 INIT_xx 属性のビット位置は、次の式で決まります。 16 進数 (xx) を 10 進数に変換した値を yy とすると、 INIT_xx

は次のメモリセルに対応します。

• 開始セル [(yy + 1) x 256] – 1

• 終了セル (yy) x 256

たとえば、 INIT_1F 属性は次のように変換されます。

• yy = 16 進数 (xx) 1F を 10 進数に変換した値 = 31

• 開始セル: [(31+1) x 256] - 1 = 8,191

• 終了セル: 31 x 256 = 7,936

表 1-15 に例を示します。

パリティメモリ内容の初期化 – INITP_xx

INITP_xx 属性は、 DINP/DOUTP バス (パリティビット ) に対応するメモリセルの内容を初期化します。デフォルト

では、これらのメモリセルもすべて 0 に初期化されます。初期化属性で、パリティビットのメモリ内容を指定しま

す。 RAMB18E2 では、 INITP_00 ～ INITP_07 の 8 つの初期化属性を使用します。 RAMB36E2 では、 INITP_00 ～

INITP_0F の 16 の初期化属性を使用します。各 INITP_xx は、 16 進数で表した 64 桁のビットベクターで、 INIT_xx 属

性と同様に機能します。特定の INITP_xx 属性で初期化するビット位置も、同じ式で計算されます。

表 1‐15: ブロック RAM の初期化属性

属性メモリ位置

開始位置終了位置

INIT_00 255 0

INIT_01 511 256

INIT_02 767 512

… … …

INIT_0E 3839 3584

INIT_0F 4095 3840

INIT_10 4351 4096

… … …

INIT_1F 8191 7936

INIT_20 8447 8192

… … …

INIT_2F 12287 12032

INIT_30 12543 12288

… … …

INIT_3F 16383 16128

… … …

INIT_7F 32767 32512





出力ラッチの初期化 – INIT (INIT_A または INIT_B)

INIT (シングルポート ) または INIT_A および INIT_B (デュアルポート ) 属性は、コンフィギュレーション後の出力

ラッチまたは出力レジスタの値を指定します。表 1-16 に示すように、 INIT (または INIT_A と INIT_B) 属性の幅は、

ポート幅に等しくなっています。これらの属性は 16 進数のビットベクターで、デフォルト値は 0 です。カスケード

モードの場合、上部および下部のブロック RAM は同じ値で初期化する必要があります。

省電力 – RDADDRCHANGE[A|B]

重要: UltraScale デバイスファミリ (UltraScale+ ではない) では、アドレス比較機能は、ブロック RAM の内容とレジ

スタの両方が 0 に初期化される場合にのみサポートされます。

この属性は省電力機能の 1 つで、読み出しアドレスの変化検出 (比較) 回路を有効にするかどうかを指定します。

TRUE に設定し、読み出しアドレスと出力レジスタが直前の読み出しサイクルから変化していなければ出力は同じ

であるため、消費電力を削減するためにブロック RAM へのアクセスを実行しません。この機能は、ブロック RAM

を常時有効にしている場合に特に効果があります。この機能を利用できるのは、 COMMON クロックドメインの場

合のみです。

読み出し幅 – READ_WIDTH_[A|B]

ブロック RAM の A/B 読み出しポートの幅を指定します。有効な値は、次のとおりです。 RAMB36E2 を SDP メモリ

として使用した場合、 0 (デフォルト )、 1、 2、 4、 9、 18、 36、 72 です。

リセットまたは CE の優先度 – RSTREG_PRIORITY_[A|B]

この属性は、 DO_REG = 1 の場合に RSTREZG をアサートしたときに RSTREG と REGCE のどちらが優先されるかを

指定します。有効な値は RSTREG または REGCE です。 RSTREG を優先する場合、 REGCE の状態にかかわらず

RSTREG 入力によってオプションの出力レジスタがリセットされます。 REGCE を優先する場合は、 REGCE = 1 のと

きのみ RSTREG 入力でオプションの出力レジスタがリセットされます。

省電力 – SLEEP_ASYNC

この属性は、 SLEEP ピンを同期モードと非同期モードのどちらで使用するかを指定します。両方のクロックが同じ

か、位相関係が固定されている場合は同期モード (SLEEP_ASYNC = FALSE) を使用します。このモードでは、 SLEEP

をアサートする前のクロックサイクルで ENA と ENB をディアサートして無効にする必要があります。 SLEEP のア

サートとディアサートは、 CLKA および CLKB 両方に対してセットアップタイムとホールドタイム要件を満たす必

要があります。 ENA と ENB を再びアサートするのは、 2 クロックサイクル後にブロック RAM がスリープモードか

ら復帰してからとする必要があります。

2 つのクロックが完全に独立しており、互いに非同期な場合は、非同期モード (SLEEP_ASYNC = TRUE) を使用しま

す。このモードでは、 SLEEP をアサートする前のクロックサイクル (遅い方のクロック ) で ENA と ENB をディア

サートして無効にする必要があります。 SLEEP は、同じクロックの次のクロックサイクルでアサートできます。

SLEEP をディアサートしてから 2 クロックサイクル後に、ブロック RAM がウェークアップしてアクティブになり

ます。 ENA と ENB を再びアサートするのは、必ずメモリがウェークアップしてからにしてください。





出力ラッチ/レジスタの同期セット /リセット (SRVAL_[A|B])

SRVAL (シングルポート ) または SRVAL_A および SRVAL_B (デュアルポート ) 属性は、 RSTRAM/RSTREG 入力をア

サートした際の出力ラッチの値を定義します。表 1-16 に示すように、 SRVAL (または SRVAL_A と SRVAL_B) 属性の

幅は、ポート幅に等しくなっています。これらの属性は 16 進数のビットベクターで、デフォルト値は 0 です。オプ

ションの出力レジスタ属性が指定されている場合は、この属性によって出力レジスタの値が設定されます。レジス

タを使用しない場合は、ラッチの値が SRVAL に指定されます。表 1-16 と表 1-17 に、 SRVAL および INIT のビット位

置と、ブロック RAM プリミティブおよび SDP マクロの DOUT 出力とのマッピング関係を示します。

オプションの出力レジスタ切り替え – DOUT[A|B]_REG

この属性は、ブロック RAM の A/B 出力におけるオプションのパイプラインレジスタの有効/無効を切り替え、

Clock-to-Out タイミングを改善します。出力レジスタを有効にすると、読み出しレイテンシが 1 サイクル分増加しま

す。出力レジスタを無効にすると、同じクロックサイクルでブロック RAM のデータを読み出すことができますが、

Clock-to-Out は遅くなります。指定可能な値は 0 (デフォルト ) か 1 です。

書き込み幅 – WRITE_WIDTH_[A|B]

ブロック RAM の A/B 書き込みポートの幅を指定します。有効な値は、次のとおりです。 RAMB36E2 を SDP メモリ

として使用した場合、 0 (デフォルト )、 1、 2、 4、 9、 18、 36、 72 です。

書き込みモード – WRITE_MODE_[A|B]

A/B 入力ポートの書き込みモードを指定します。有効な値は、 WRITE_FIRST (デフォルト )、 READ_FIRST、および

NO_CHANGE です。書き込みモードの詳細は、 11ページの「書き込みモード」を参照してください。

表 1‐16: RAMB18E2 および RAMB36E2 の SRVAL および INIT のマッピング (ポート A およびポート B)

ポート幅 SRVAL/INIT_(A/B) の幅

SRVAL/INIT_(A/B) と DOUT のマッピング SRVAL/INIT_(A/B) と DOUTP のマッピング

DOUTADOUT/DOUTBDOUT

(SRVAL/INIT)_(A/B)DOUTP(A/B)/

DOUTPSRVAL/INIT_(A/B)

1 [0] [0] [0] N/A N/A

2 [1:0] [1:0] [1:0] N/A N/A

4 [3:0] [3:0] [3:0] N/A N/A

9 [8:0] [7:0] [7:0] [0] [8]

18 [17:0] [15:0] [15:0] [1:0] [17:16]

36 (RAMB36E2 のみ) [35:0] [31:0] [31:0] [3:0] [35:32]

表 1‐17: RAMB18E2 および RAMB36E2 の SDP マッピング

ポート幅 SRVAL/INIT の幅SRVAL/INIT と DOUT のマッピング SRVAL/INIT と DOUTP のマッピング

DOUT SRVAL/INIT DOUTP SRVAL/INIT

36 ビット幅の RAMB18E2

[35:0] [31:0] [33:18]/[15:0] [3:0] [35:34]/[17:16]

72 ビット幅の RAMB36E2

[71:0] [63:0] [67:36]/[31:0] [7:0] [71:68]/[35:32]





SIM_COLLISION_CHECK

シミュレーションモデルでの動作および衝突を確認するレベルを指定します。有効な値は、 ALL、

GENERATE_X_ONLY、 NONE、および WARNING_ONLY で、デフォルト値は ALL です。

INIT_FILE

オプションの、初期内容の RAM 初期化ファイルを指します。値は、デフォルトで NONE、または STRING (ファイ

ル名) です。ファイル形式の詳細は、ツールのマニュアルを参照してください。

ブロック RAM と FIFO の配置

図 1-15 に、 1 つの RAMB36 に配置可能な上段/下段の組み合わせ、およびフルサイズの RAMB36 の割り当てを示し

ます。


図 1‐15: ブロック RAM と FIFO の配置

RAMB36 FIFO36

RAMB18

RAMB18

FIFO18

RAMB18

Dual 18k Block RAM/FIFO Primitive Combos

36k Block RAM/FIFO Primitives

X17177-012617





VHDL または Verilog コードでのブロック RAM の初期化

ブロック RAM の属性および内容は、インスタンシエートされたコンポーネント内で generic map (VHDL) または

defparam (Verilog) を使用して、合成およびシミュレーション用に VHDL または Verilog コードで初期化できます。

generic map または defparam の値を変更すると、シミュレーション動作とインプリメンテーション結果に影響を与え

ます。推論されたブロック RAM も初期化可能です。 Vivado® Design Suite のテンプレートには、 RAMB プリミティ

ブをインスタンシエートするためのコードが含まれています。

RAMB18E2 および RAMB36E2 プリミティブの設計上のその他の注意事項

ブロック RAM ソリューションに、 RAMB18E2 および RAMB36E2 プリミティブは不可欠です。


オプションの出力レジスタは、 RAMB18E2 および RAMB36E2 の A|B 出力ポートのいずれか、または両方に使用でき

ます。使用ポートは DO[A|B]_REG 属性を使用して指定します。独立した 2 つのクロックイネーブルピンは

REGCE[A|B] です。ポート [A|B] でオプションの出力レジスタを使用する場合、ポート [A|B] の同期セット / リセット

(RSTREG および RSTRAM) ピンをアサートすると、属性 SRVAL で指定された値がレジスタを介して出力されます。

図 1-16 にオプションの出力レジスタを示します。

独立した読み出しポートと書き込みポートの幅を選択

重要:デュアルポートモードで使用しているブロック RAM でポート幅を指定するには、 READ_WIDTH_[A|B] およ

び WRITE_WIDTH_[A|B] 属性を使用する必要があります。

この場合、次の規則に従ってください。

• シングルポートブロック RAM を設計する場合、ペアになっている書き込みポートと読み出しポートそれぞれ

の幅を設定する必要があります (READ_WIDTH_A と WRITE_WIDTH_A など)。

• デュアルポートブロック RAM の場合、すべてのポート幅を設定する必要があります。

• シンプルデュアルポートモードでは、ポートの一方は固定幅で、もう一方が可変幅となります。 RAMB18E2

のデータポート幅は最大 36、 RAMB36E2 のデータポート幅は最大 72 です。ブロック RAM を読み出し専用メ

モリとして使用する場合は、 READ_WIDTH_A/B のみを使用します。





RAMB18E2 および RAMB36E2 のポートマッピング設計規則

ブロック RAM は、さまざまなポート幅とサイズに構成できます。構成によっては、一部のデータピンとアドレス

ピンが未使用となります。 29ページの表 1-7 ～ 30ページの表 1-10 に、各構成で使用するピンを示しています。これ

らの表の情報とあわせ、次の規則にも基づく RAMB のポート接続を決定してください。

• RAMB36E2 を使用していて、 DIN[A|B] ピンの幅が 32 ビット未満の場合、 (32 - DIN_BIT_WIDTH) の数のロジッ

ク 0 を DIN[A|B] の上位ビットに連結します。

• DINP[A|B] ピンの幅が 4 ビット未満の場合、 (4 – DINP_BIT_WIDTH) の数のロジック 0 を DINP[A|B] の上位ビッ

トに連結します。 DINP[A|B] を使用していない場合は、未接続のままにできます。

• DOUT[A|B] ピンの幅は 32 ビットの必要があります。ただし、 (DOUT_BIT_WIDTH – 1) から 0 までのピンでのみ

データが有効です。

• DOUTP[A|B] ピンの幅は 4 ビットの必要があります。ただし、 (DOUTP_BIT_WIDTH – 1) から 0 までのピンでの

みデータが有効です。 DOUTP[A|B] を使用していない場合は、未接続のままにできます。

• RAMB18E2 では ADDR[A/B] は 14 ビット幅で、 RAMB32E2 では ADDR[A/B] は 15 ビット幅です。アドレス幅

は、 29ページの表 1-7 に記載されています。


バイトライトイネーブル機能を使用する場合は、次の規則に従います。

• RAMB36E1 の場合

° x72 SDP モードでは、書き込みポート用に WEBWE[7:0] を使用して 8 つの WE 入力を接続します。

WEA[3:0] は使用しません。

° x36 モードでは、ポート A 用に WEA[3:0] を使用して 4 つの WE 入力を接続し、ポート B 用に WEBWE[3:0]

を使用して 4 つの WE 入力を接続します。 WEBWE[7:4] は使用しません。

° x18 モードでは、ポート A 用に WEA[1:0] を使用して 2 つのユーザー WE 入力を接続し、ポート B 用に

WEBWE[1:0] を使用して 2 つの WE 入力を接続します。 WEA[3:2] および WEBWE[7:2] は使用しません。

° x9 またはそれ以下のポート幅モードでは、ポート A 用に WEA[0] を使用して 1 つのユーザー WE 入力を接

続し、ポート B 用に WEBWE[0] を使用して 1 つの WE 入力を接続します。 WEA[3:1] および WEBWE[7:1]

は使用しません。

• RAMB18E1 の場合

° x36 SDP モードでは、書き込みポート用に WEBWE[3:0] を使用して 4 つの WE 入力を接続します。

WEA[1:0] は使用しません。

° x18 モードでは、ポート A 用に WEA[1:0] を使用して 2 つの WE 入力を接続し、ポート B 用に WEBWE[1:0]

を使用して 2 つの WE 入力を接続します。 WEBWE[3:2] は使用しません。

° x9 またはそれ以下のポート幅モードでは、ポート A 用に WEA[0] を使用して 1 つのユーザー WE 入力を接

続し、ポート B 用に WEBWE[0] を使用して 1 つの WE 入力を接続します。 WEA[1] および WEBWE[3:1] は

使用しません。





ブロック RAM のアプリケーション

レジスタモードでのブロック RAM の RSTREG

ブロック RAM の RSTREG をレジスタモードで使用すると、出力レジスタをブロック RAM から完全に独立したパイ

プラインレジスタとして制御できます。図 1-16 では、ブロック RAM の読み出しおよび書き込みは、レジスタイ

ネーブルまたはセット / リセットとは独立して実行されます。レジスタモードでは、 RSTREG によって DOUT が

SRVAL に設定され、ブロック RAM から DBRAM へのデータ読み出しが可能です。 DBRAM のデータは、次のク

ロックサイクルで DOUT に出力できます。図 1-17 ～図 1-19 のタイミング図は、その他のモードでの RSTREG の例

を示しています。


図 1‐16: レジスタモードでのブロック RAM の RSTREG


図 1‐17: RSTREG モードでのブロック RAM のリセット動作

Block RAMOutput

Register

RSTRAM

DOUT

RAMENEN

REGCE

RSTREG

RSTRAM

DIN DBRAM

X17309-012617

DBRAM

CLK REGCLK

RAMEN

REGCE

RSTRAM

RSTREG

DOUT D0 SRVAL(1REG) D1 SRVAL(2REG) SRVAL(1LAT)

D1 D3D0 SRVAL(1LAT)

X17310-012617






図 1‐18: REGCE モードでのブロック RAM のリセット動作


図 1‐19: ラッチモードでのブロック RAM のリセット動作

DBRAM

CLK REGCLK

RAMEN

REGCE

RSTRAM

RSTREG

DOUT D0 SRVAL(1REG) D1 SRVAL(1LAT)

D1 D3D0 SRVAL(1LAT)

X17311-012617

DBRAM = DOUT

CLK

RAMEN

RSTLAT

D1 D3D0 SRVAL(1LAT)

RSTLAT needs RAMEN = 1 to reset the output of the latch

X17312-012617





ビルトイン FIFO

概要

多くのデザインでは、ブロック RAM を使用して FIFO をインプリメントします。ブロック RAM の専用ロジックを

用いることで、共通クロックまたは独立クロックの FIFO を容易にインプリメントできます。これにより、カウン

ター、コンパレータ、ステータスフラグ生成などに別途 CLB ロジックを使用する必要がなくなり、 1 つのブロック

RAM リソースだけで FIFO を実現できます。この FIFO では、標準モードと FWFT (First Word Fall Through) モードが

サポートされます。

FIFO は 18Kb または 36Kb メモリとして構成できます。 18Kb モードでは、 4Kx4、 2Kx9、 1Kx18 および 512x36 のコン

フィギュレーションがサポートされ、 36Kb モードの FIFO では、 8Kx4、 4Kx9、 2Kx18、 1Kx36 および 512x72 のコン

フィギュレーションがサポートされます。 UltraScale アーキテクチャ FPGA では、 FIFO ポートを非対称に構成できる

ようになりました。

ブロック RAM は、共通または別々の読み出し /書き込みクロックを使用した FIFO (First-In/First-Out) メモリとして構

成できます。ブロック RAM のポート A は FIFO 読み出しポートとして、ポート B は FIFO 書き込みポートとして使

用します。データは、読み出しクロックの立ち上がりエッジで FIFO から読み出され、書き込みクロックの立ち上が

りエッジで FIFO に書き込まれます。

独立クロック/デュアルクロック FIFO

独立クロック FIFO (デュアルクロック FIFO、非同期 FIFO とも呼ぶ) は、書き込みインターフェイスと読み出しイン

ターフェイスがそれぞれ異なるクロックドメインに属する FIFO (First-In/First-Out) キューです。 FIFO を独立クロッ

ク FIFO として構成するには、 CLOCK_DOMAINS 属性を INDEPENDENT に設定します。

独立クロック FIFO の場合の書き込みおよび読み出しインターフェイスはシンプルで、周波数や位相間に関係がない

2 つのフリーランニングクロックで動作します。したがって、独立クロック FIFO は次のような場合に適しています。

• WRCLK と RDCLK の周波数は異なっているが、関連している

• WRCLK と RDCLK の位相が揃っていない

• WRCLK と RDCLK が完全に非同期である (まったく関連していない)

独立クロック FIFO は、仕様上限のクロック周波数までサポートできます。デュアルクロック FIFO では不確定、グ

リッチ、メタスタビリティの問題が発生せず、異なるクロックドメイン間でデータを受け渡す場合に便利です。

書き込みインターフェイスは WRCLK ドメインに同期し、 WRCLK の立ち上がりエッジのセットアップタイム前に

WREN がアクティブであれば、 DIN のデータワードが FIFO に書き込まれます。

読み出しインターフェイスは RDCLK ドメインに同期し、 RDCLK の立ち上がりエッジの前に RDEN がアクティブで

あれば FIFO の読み出し、 RDCLK の立ち上がりエッジの後に次のデータワードを DOUT に出力します (標準モード

の場合)。

WRCLK ドメインと RDCLK ドメインの内部同期のため、一部の遷移では追加のクロックサイクルが必要です。

たとえば書き込み動作を RDCLK ドメインに同期するには、WRCLK と RDCLK の両方で数クロックサイクル必要で

す。書き込み動作が RDCLK ドメインへ同期すると、その書き込み動作が RDCLK 出力の EMPTY と PROGEMPTY

のステータスに反映され、必要に応じてこれらのフラグがディアサートされます。





同様に、 RDCLK ドメインと WRCLK ドメインの内部同期にも追加のクロックサイクルが必要です。たとえば読み

出し動作を WRCLK ドメインに同期するには、 RDCLK と WRCLK の両方で数クロックサイクル必要です。読み出

し動作が WRCLK ドメインへ同期すると、その読み出し動作が WRCLK 出力の FULL と PROGFULL のステータスに

反映され、必要に応じてこれらのフラグがディアサートされます。

FIFO の入力と出力はすべて、 WRCLK または RDCLK ドメインのどちらかに同期します。 2 つのクロックドメイン

は互いに無関係でばらつきがあるため、インプリメンテーションでは 1 ワード分のメモリアドレスがエラー防止用

に確保されます。

共通クロック/シングルクロック FIFO

共通クロック FIFO (シングルクロック FIFO、同期 FIFO とも呼ぶ) は、書き込みインターフェイスと読み出しイン

ターフェイスが同じクロックドメインに属する FIFO キューです。同期 FIFO を使用する場合、フラグをアサート /

ディアサートする際のクロックレイテンシをなくすために CLOCK_DOMAINS 属性を COMMON に設定する必要が

あります。

共通クロック FIFO のインターフェイスは独立クロック FIFO のインターフェイスとほぼ同じですが、次のいずれか

の相違点があります。

• クロック入力は CLK の 1 つのみを使用、または

• 同じクロックソース (クロックバッファー ) に接続された 2 つのクロック入力 (WRCLK と RDCLK) を使用

共通クロック FIFO では異なるクロックドメイン間の同期が不要なため、書き込みを実行してから EMPTY または

PROGEMPTY がディアサートされるまで、あるいは読み出しを実行してから FULL または PROGFULL がディアサー

トされるまでの内部レイテンシは、同等の独立クロック FIFO よりもはるかに小さくなります。

また、共通クロック FIFO は 2 つの無関係なクロックドメインのばらつきに対処する必要がないため、 1 ワード分の

メモリアドレスをエラー防止用に確保する必要がなく、メモリ全体を FIFO ストレージに使用できます。このため、

共通クロック FIFO の方が同等の独立クロック FIFO よりも 1 ワード分深さが大きくなります。表 1-18 に、標準モー

ドと FWFT モードの FIFO 容量を示します。

重要: ブロック RAM と FIFO にはいずれもクリーンなフリーランニングクロックが必要です。 FIFO がリセット状態

のときに不安定なクロックが適用されると、 FIFO をリセット状態から回復できません。いずれかの FIFO クロック

が不安定になった場合、 CE ピンを使用してクロックバッファーを適宜無効にするか、安定したクロックが回復した

後でのみ FIFO をリセットすることを推奨します。これは、主にギガビットトランシーバーがリカバリクロックを

失った場合 (CDR がアライメントを失った場合など) に実行します。

表 1‐18:出力レジスタを使用せず対称ポートとした場合の共通クロック FIFO の容量

標準モード FWFT モード

18Kb FIFO 36Kb FIFO 18Kb FIFO 36Kb FIFO

4K エントリ (4 ビットごと ) 8K エントリ (4 ビットごと ) 4K + 1 エントリ (4 ビットごと ) 8K + 1 エントリ (4 ビットごと )



512 エントリ (36 ビットごと ) 1K エントリ (36 ビットごと ) 512 + 1 エントリ (36 ビットごと ) 1K + 1 エントリ (36 ビットごと )

– 512 エントリ (72 ビットごと ) – 512 + 1 エントリ (72 ビットごと )

注記:1. モード設定および出力レジスタのステージによって多少の変動があります。





FIFO アーキテクチャの概略図

図 1-20 に、 FIFO の概略図を示します。読み出しポインター、書き込みポインター、ステータスフラグロジックは

FIFO 専用です。


図 1‐20: ブロック RAM の FIFO の概略図

WritePointer Read Pointer

ReadStatusFlagLogic

BlockRAM

WRCOUNT RDCOUNT

WRCLK

WREN

RDCLK

DOUT/DOUTPDIN/DINP

RDEN

RSTFU

LL

EMPT

Y PRO

GFU

LL

PRO

GEM

PTY

RD

ERR

WR

ERR

waddr raddr

mem

_wr

mem

_rd

WriteStatusFlagLogic

sync

X17313-012617





FIFO ポートの幅と深さ

読み出しポートと書き込みポートの幅を別々に設定できるブロック RAM の非対称ポート機能に基づき、 FIFO も非

対称ポートをサポートしています。 FIFO18E2 では読み出し /書き込みポートの幅をそれぞれ個別に 4、 8、 16、 32 に

設定でき、 DINP ビットを使用する場合は 9、 18、 36 に拡張できます。 FIFO36E2 では読み出し /書き込みポートの幅

をそれぞれ個別に 4、 8、 16、 32、 64 に設定でき、 DINP ビットを使用する場合は 9、 18、 36、 72 に拡張できます。

出力レジスタのステージ数、 FWFT モード、非対称ポートなどの機能によって、 FIFO の深さは異なります。非対称

なポート幅を使用する場合、 WRCLK ドメインの FIFO の深さは書き込みワードの数によって異なり、 RDCLK ドメ

インの FIFO の深さは読み出しワードの数によって異なります。

WRCLK ドメインの FIFO の深さは、 FIFO がフルになるまで書き込めるワード数です。読み出しポートの幅が書き込

みポートの幅より狭い場合、 FIFO 内にワードデータの一部が存在し、予想よりも 1 クロック早く FULL がアサート

される可能性があります。

RDCLK ドメインの FIFO の深さは、 FIFO がフルの場合に FIFO に存在する読み出しワードの数です。読み出しポー

トの幅と書き込みポートの幅は異なる場合があるため、 RDCLK ドメインで表される深さは異なります。また、書き

込みポートの幅が読み出しポートの幅より狭い場合、 FIFO 内に読み出すことのできないワードデータの一部が存在

し、 RDCLK ドメインで FIFO の深さにカウントされないことがあります。

FIFO の深さを利用すると、次のような状態を把握して計算できます。

• WRCOUNT を使用する場合、深さによって WRCLK ドメインで FIFO がフルになるまであと何回書き込みを実

行できるかが決定します。計算方法は次のとおりです。

° 「FIFO の深さ」から「FIFO 内のワード数」を引きます。 FIFO 内のワード数は、 WRCOUNT (出力ステージ

を使用しない標準 FIFO の場合は WRCOUNT_TYPE = SIMPLE_DATACOUNT、出力ステージを使用する場

合または FWFT モードの場合は WRCOUNT_TYPE = EXTENDED_DATACOUNT) で得られます。

• フルから特定のワード数満たないしきい値を設定する PROG_FULL_THRESH を計算できます。

• PROG_FULL_THRESH の範囲を決定できます。

• PROG_EMPTY_THRESH の範囲を決定できます。

• FULL のすべてのケースを決定できます。

表 1-19 ～表 1-22 に、WRCLK ドメインと RDCLK ドメインにおける FIFO の構成と幅のすべての組み合わせに対する

FIFO 深さをまとめます。

注記: この表には、 EN_ECC_PIPE = TRUE の構成は記載していません。この構成では、読み出しポートの深さが 1 つ

大きくなります。





表 1‐19:独立クロック FIFO のポート幅と深さ – FIFO36E2

ラッチモード(REGISTER_MODE = UNREGISTERED)

レジスタモード(REGISTER_MODE = REGISTERED)

標準 FWFT 標準 FWFT

書き込みポート幅

読み出しポート幅

書き込みポートの深さ

読み出しポートの深さ







4 4 8191 8191 8192 8192 8192 8192 8193 8193

4 8 8191 4095(1) 8193 4096(1) 8193 4096(1) 8195 4097(1)

4 16 8191 2047(1) 8195 2048(1) 8195 2048(1) 8199 2049(1)

4 32 8191 1023(1) 8199 1024(1) 8199 1024(1) 8207 1025(1)

4 64 8191 511(1) 8207 512(1) 8207 512(1) 8223 513(1)

8 4 4095 8190 4095(2) 8191 4095(2) 8191 4096 8192

9 9 4095 4095 4096 4096 4096 4096 4097 4097

9 18 4095 2047(1) 4097 2048(1) 4097 2048(1) 4099 2049(1)

9 36 4095 1023(1) 4099 1024(1) 4099 1024(1) 4103 1025(1)

9 72 4095 511(1) 4103 512(1) 4103 512(1) 4111 513(1)

16 4 2047 8188 2047(2) 8189 2047(2) 8189 2047(2) 8190

18 9 2047 4094 2047(2) 4095 2047(2) 4095 2048 4096

18 18 2047 2047 2048 2048 2048 2048 2049 2049

18 36 2047 1023(1) 2049 1024(1) 2049 1024(1) 2051 1025(1)

18 72 2047 511(1) 2051 512(1) 2051 512(1) 2055 513(1)

32 4 1023 8184 1023(2) 8185 1023(2) 8185 1023(2) 8186

36 9 1023 4092 1023(2) 4093 1023(2) 4093 1023(2) 4094

36 18 1023 2046 1023(2) 2047 1023(2) 2047 1024 2048

36 36 1023 1023 1024 1024 1024 1024 1025 1025

36 72 1023 511(1) 1025 512(1) 1025 512(1) 1027 513(1)

64 4 511 8176 511(2) 8177 511(2) 8177 511(2) 8178

72 9 511 4088 511(2) 4089 511(2) 4089 511(2) 4090

72 18 511 2044 511(2) 2045 511(2) 2045 511(2) 2046

72 36 511 1022 511(2) 1023 511(2) 1023 512 1024

72 72 511 511 512 512 512 512 513 513

注記:1. 読み出しポートの深さが小数の場合、小数点以下を切り捨てた値が読み出し深さです。 FIFO から 1 ワード未満のデータを読み出すことはできないため、 FIFO が空でもワードデータの一部が FIFO 内に残っていることがあります。したがって、 FIFO に残っている最後のデータを読み出すには 1 回以上の書き込みが必要となることがあります。FIFO がフルの場合に読み出しを 1 回実行すると FULL はディアサートされますが、その後再び FULL をアサートするには 2 回以上の書き込みが必要です。

2. 書き込みポートの深さが小数の場合、小数点以下を切り捨てた値が書き込み深さです。 1 ワードの書き込みワード全体を読み出すには複数回の読み出しが必要なため、 FIFO 内に書き込みワードの一部が残るときが必ずあります。フルの場合、 1 回の読み出しでは次に書き込みを実行できるだけの空きが生じないことがあります。





表 1‐20:共通クロック FIFO のポート幅と深さ – FIFO36E2














4 4 8192 8192 8193 8193 8193 8193 8194 8194

4 8 8192 4096 8194 4097 8194 4097 8196 4098

4 16 8192 2048 8196 2049 8196 2049 8200 2050

4 32 8192 1024 8200 1025 8200 1025 8208 1026

4 64 8192 512 8208 513 8208 513 8224 514

8 4 4096 8192 4096(1) 8193 4096(1) 8193 4097 8194

9 9 4096 4096 4097 4097 4097 4097 4098 4098

9 18 4096 2048 4098 2049 4098 2049 4100 2050

9 36 4096 1024 4100 1025 4100 1025 4104 1026

9 72 4096 512 4104 513 4104 513 4112 514

16 4 2048 8192 2048(1) 8193 2048(1) 8193 2048(1) 8194

18 9 2048 4096 2048(1) 4097 2048(1) 4097 2049 4098

18 18 2048 2048 2049 2049 2049 2049 2050 2050

18 36 2048 1024 2050 1025 2050 1025 2052 1026

18 72 2048 512 2052 513 2052 513 2056 514

32 4 1024 8192 1024(1) 8193 1024(1) 8193 1024(1) 8194

36 9 1024 4096 1024(1) 4097 1024(1) 4097 1024(1) 4098

36 18 1024 2048 1024(1) 2049 1024(1) 2049 1025 2050

36 36 1024 1024 1025 1025 1025 1025 1026 1026

36 72 1024 512 1026 513 1026 513 1028 514

64 4 512 8192 512(1) 8193 512(1) 8193 512(1) 8194

72 9 512 4096 512(1) 4097 512(1) 4097 512(1) 4098

72 18 512 2048 512(1) 2049 512(1) 2049 512(1) 2050

72 36 512 1024 512(1) 1025 512(1) 1025 513 1026

72 72 512 512 513 513 513 513 514 514

注記:1. 書き込みポートの深さが小数の場合、小数点以下を切り捨てた値が書き込み深さです。 1 ワードの書き込みワード全体を読み出すには複数回の読み出しが必要なため、 FIFO 内に書き込みワードの一部が残るときが必ずあります。フルの場合、 1 回の読み出しでは次に書き込みを実行できるだけの空きが生じないことがあります。





表 1‐21:独立クロック FIFO のポート幅と深さ – FIFO18E2














4 4 4095 4095 4096 4096 4096 4096 4097 4097

4 8 4095 2047(1) 4097 2048(1) 4097 2048(1) 4099 2049(1)

4 16 4095 1023(1) 4099 1024(1) 4099 1024(1) 4103 1025(1)

4 32 4095 511(1) 4103 512(1) 4103 512(1) 4111 513(1)

8 4 2047 4094 2047(2) 4095 2047(2) 4095 2048 4096

9 9 2047 2047 2048 2048 2048 2048 2049 2049

9 18 2047 1023(1) 2049 1024(1) 2049 1024(1) 2051 1025(1)

9 36 2047 511(1) 2051 512(1) 2051 512(1) 2055 513(1)

16 4 1023 4092 1023(2) 4093 1023(2) 4093 1023(2) 4094

18 9 1023 2046 1023(2) 2047 1023(2) 2047 1024 2048

18 18 1023 1023 1024 1024 1024 1024 1025 1025

18 36 1023 511(1) 1025 512(1) 1025 512(1) 1027 513(1)

32 4 511 4088 511(2) 4089 511(2) 4089 511(2) 4090

36 9 511 2044 511(2) 2045 511(2) 2045 511(2) 2046

36 18 511 1022 511(2) 1023 511(2) 1023 512 1024

36 36 511 511 512 512 512 512 513 513

注記:1. 読み出しポートの深さが小数の場合、小数点以下を切り捨てた値が読み出し深さです。 FIFO から 1 ワード未満のデータを読み出すことはできないため、 FIFO が空でもワードデータの一部が FIFO 内に残っていることがあります。したがって、 FIFO に残っている最後のデータを読み出すには 1 回以上の書き込みが必要となることがあります。FIFO がフルの場合に読み出しを 1 回実行すると FULL はディアサートされますが、その後再び FULL をアサートするには 2 回以上の書き込みが必要です。

2. 書き込みポートの深さが小数の場合、小数点以下を切り捨てた値が書き込み深さです。 1 ワードの書き込みワード全体を読み出すには複数回の読み出しが必要なため、 FIFO 内に書き込みワードの一部が残るときが必ずあります。フルの場合、 1 回の読み出しでは次に書き込みを実行できるだけの空きが生じないことがあります。





表 1‐22:共通クロック FIFO のポート幅と深さ – FIFO18E2














4 4 4096 4096 4097 4097 4097 4097 4098 4098

4 8 4096 2048 4098 2049 4098 2049 4100 2050

4 16 4096 1024 4100 1025 4100 1025 4104 1026

4 32 4096 512 4104 513 4104 513 4112 514

8 4 2048 4096 2048(1) 4097 2048(1) 4097 2049 4098

9 9 2048 2048 2049 2049 2049 2049 2050 2050

9 18 2048 1024 2050 1025 2050 1025 2052 1026

9 36 2048 512 2052 513 2052 513 2056 514

16 4 1024 4096 1024(1) 4097 1024(1) 4097 1024(1) 4098

18 9 1024 2048 1024(1) 2049 1024(1) 2049 1025 2050

18 18 1024 1024 1025 1025 1025 1025 1026 1026

18 36 1024 512 1026 513 1026 513 1028 514

32 4 512 4096 512(1) 4097 512(1) 4097 512(1) 4098

36 9 512 2048 512(1) 2049 512(1) 2049 512(1) 2050

36 18 512 1024 512(1) 1025 512(1) 1025 513 1026

36 36 512 512 513 513 513 513 514 514

注記:1. 書き込みポートの深さが小数の場合、小数点以下を切り捨てた値が書き込み深さです。 1 ワードの書き込みワード全体を読み出すには複数回の読み出しが必要なため、 FIFO 内に書き込みワードの一部が残るときが必ずあります。フルの場合、 1 回の読み出しでは次に書き込みを実行できるだけの空きが生じないことがあります。





FIFO プリミティブ

図 1-21 に、 FIFO36 として使用した FIFO36E2 を示します。

FIFO36E2 を ECC モードで使用する場合のポートは、「ビルトインエラー訂正」で説明します。


図 1‐21: FIFO36

DOUTP[7:0]

DIN[63:0]

DINP[7:0]

RDEN

RST

RDCLK

WRENWRCLK

DOUT[63:0]

RDCOUNT[13:0]WRCOUNT[13:0]

EMPTYFULL

PROGEMPTYPROGFULL

WRERRRDERR

FIFO36

RSTREGREGCE

CASDOUT[63:0] CASDOUTP[7:0] CASNXTEMPTYCASNXTRDEN

CASDIN[63:0] CASDINP[7:0] CASPRVRDEN CASPRVEMPTY

RDRSTBUSYWRRSTBUSYCASOREGIMUX

CASOREGIMUXENCASDOMUXCASDOMUXEN

SLEEP

X17314-012617





図 1-22 に、 FIFO18 として使用した FIFO18E2 を示します。


図 1‐22: FIFO18

DOUTP[3:0]

DIN[31:0]

DINP[4:0]

RDEN

RST

RDCLK

WRENWRCLK

DOUT[31:0]

RDCOUNT[12:0]WRCOUNT[12:0]

EMPTYFULL

PROGEMPTYPROGFULL

WRERR

RDERR

FIFO18

RSTREG

REGCE

RDRSTBUSY

WRRSTBUSY

CASDOUT[31:0] CASDOUTP[4:0] CASNXTEMPTYCASNXTRDEN

CASDIN[31:0] CASDINP[4:0] CASPRVRDEN CASPRVEMPTY

CASOREGIMUX

CASOREGIMUXEN

CASDOMUX

CASDOMUXEN

SLEEP

X17315-012617





FIFO ポートの説明と属性

表 1-23 に FIFO I/O ポートの名前と説明を示します。

表 1‐23: FIFO18E2 および FIFO36E2 のポート名と説明

ポート方向説明設定

PROGEMPTY 出力 FIFO がほぼ空 (PROG_EMPTY_THRESH で

指定したワード数以下) であることを示す

プログラマブルなフラグ。

RDCLK に同期します。

すべての設定。

PROG_EMPTY_THRESH で制御します。

PROGFULL 出力 FIFO がほぼフル (PROG_FULL_THRESH

で指定したワード数以上) であることを示

すプログラマブルなフラグ。

WRCLK に同期します。


PROG_FULL_THRESH で制御します。

FIFO18: DIN<31:0>

FIFO36: DIN<63:0>

入力 FIFO データ入力バス。


すべての設定。幅は WRITE_WIDTH で

制御します。

FIFO18: DINP<3:0>

FIFO36: DINP<7:0>

入力 FIFO パリティ入力バス。


すべての設定。幅は WRITE_WIDTH で

制御します。

FIFO18: DOUT<31:0>

FIFO36: DOUT<63:0>

出力 FIFO データ出力バス。


すべての設定。幅は READ_WIDTH で

制御します。

FIFO18: DOUTP<3:0>

FIFO36: DOUTP<7:0>

出力 FIFO パリティ出力バス。


すべての設定。幅は READ_WIDTH で

制御します。

EMPTY 出力 FIFO が空になったことを示すアクティブ

High のフラグ。



FULL 出力 FIFO がフルになったことを示すアクティ

ブ High のフラグ。



RDCLK 入力読み出しクロック。すべての設定。

FIFO18:

RDCOUNT<12:0>

FIFO36:

RDCOUNT<13:0>

出力内部 FIFO 読み出しポインター、または

FIFO 内のワード数のいずれかの出力。


すべての設定。出力値は

RDCOUNT_TYPE で制御します。

RDEN 入力 RDCLK に対するアクティブ High の読み出

しイネーブル。


RDERR 出力 FIFO が空またはリセット状態のため読み

出しに失敗したことを示す。



RDRSTBUSY 出力 FIFO が現在リセット状態であることを示

すアクティブ High のフラグ。


RDCLK ドメインの FIFO ロジックが現

在リセット状態であることを示しま

す。 RDRSTBUSY = 1 の場合に読み出

しを実行すると RDERR が発生します。





REGCE 入力 RDCLK に対するアクティブ High の出力レ

ジスタステージイネーブル。

REGISTER_MODE = DO_PIPELINED

の場合のみ。

RST 入力アクティブ High の同期リセット。


RST 入力。 WRCLK ドメインに同期し

ている必要があります。 RST を使用し

ない場合は 0 に設定できます。

RSTREG 入力 RDCLK に対するアクティブ High の出力レ

ジスタリセットイネーブル。


の場合のみ。

SLEEP(2) 入力動的シャットダウンによる消費電力削減。

SLEEP が High の場合、そのブロック RAM

メモリアレイは省電力モードです。


WRCLK 入力書き込みクロック。すべての設定。

FIFO18:

WRCOUNT<12:0>

FIFO36:

WRCOUNT<13:0>

出力内部 FIFO 書き込みポインター、または

FIFO 内のワード数のいずれかの出力。


すべての設定。出力値は

WRCOUNT_TYPE で制御します。

WREN 入力 WRCLK に対するアクティブ High のライ

トイネーブル。


WRERR 出力 FIFO がフルまたはリセット状態のため書

き込みに失敗したことを示す。



WRRSTBUSY 出力 FIFO が現在リセット状態であることを示

すアクティブ High のフラグ。


WRCLK ドメインの FIFO ロジックが現

在リセット状態であることを示しま

す。 WRRSTBUSY = 1 の場合に書き込

みを実行すると WRERR が発生します。

FIFO18: CASDIN<31:0>

FIFO36: CASDIN<63:0>

入力 FIFO を直列または並列にカスケード接続

して深さを拡張する場合、直前の FIFO か

らの FIFO データ入力バス。

CASCADE_ORDER =

MIDDLE/LAST/PARALLEL の場合にの

み使用します。

FIFO18: CASDINP<3:0>

FIFO36: CASDINP<7:0>

入力 FIFO を直列または並列にカスケード接続

して深さを拡張する場合、直前の FIFO か

らの FIFO パリティデータ入力バス。

CASCADE_ORDER =

MIDDLE/LAST/PARALLEL の場合にの

み使用します。

FIFO18: CASDOUT<31:0>

FIFO36: CASDOUT<63:0>

出力 FIFO を直列または並列にカスケード接続

して深さを拡張する場合、次の FIFO への

FIFO データ出力バス。

CASCADE_ORDER =

FIRST/MIDDLE/PARALLEL の場合に

のみ使用します。

FIFO18: CASDOUTP<3:0>

FIFO36: CASDOUTP<7:0>

出力 FIFO を直列または並列にカスケード接続

して深さを拡張する場合、次の FIFO への

FIFO パリティデータ出力バス。

CASCADE_ORDER =

FIRST/MIDDLE/PARALLEL の場合に

のみ使用します。

CASPRVEMPTY 入力 FIFO を直列にカスケード接続して深さを

拡張する場合、カスケード接続した直前の

FIFO からの EMPTY 入力。前の FIFO の

CASNXTEMPTY に接続します。

CASCADE_ORDER = MIDDLE/LAST

で、 FIFO を直列にカスケード接続し

た場合にのみ使用します。

表 1‐23: FIFO18E2 および FIFO36E2 のポート名と説明 (続き)






CASPRVRDEN 出力 FIFO を直列にカスケード接続して深さを

拡張する場合、カスケード接続した直前の

FIFO の RDEN 入力を駆動する制御出力。

前の FIFO の CASNXTRDEN に接続します。

CASCADE_ORDER = MIDDLE/LAST



CASNXTRDEN 入力 FIFO を直列にカスケード接続して深さを

拡張する場合、カスケード接続した次の

FIFO からの RDEN 入力。次の FIFO の

CASPRVRDEN に接続します。

CASCADE_ORDER = FIRST/MIDDLE



CASNXTEMPTY 出力 FIFO を直列にカスケード接続して深さを

拡張する場合、カスケード接続した次の

FIFO への EMPTY 出力。次の FIFO の

CASPRVEMPTY に接続します。

CASCADE_ORDER = FIRST/MIDDLE



CASOREGIMUX 入力出力レジスタの前のカスケードマルチプ

レクサーのセレクトラインを駆動するフ

リップフロップへの D 入力。

REGISTER_MODE = DO_PIPELINED、

CASCADE_ORDER = PARALLEL の場

合にのみ使用します。

CASOREGIMUXEN 入力出力レジスタの前のカスケードマルチプ

レクサーのセレクトラインを駆動するフ

リップフロップへの EN 入力。

REGISTER_MODE = DO_PIPELINED、



CASDOMUX 入力ブロック RAM の出力のカスケードマルチ

プレクサーのセレクトラインを駆動する

フリップフロップへの D 入力。



CASDOMUXEN 入力ブロック RAM の出力のカスケードマルチ

プレクサーのセレクトラインを駆動する

フリップフロップへの EN 入力。



注記:1. FIFO36E2 を ECC モードで使用する場合のポートは、「ビルトインエラー訂正」で説明します。

2. 詳細は、ブロック RAM の SLEEP ピンと属性の説明を参照してください。 FIFO がスリープモードの場合、クロックモード (独立/共通)、読み出し /書き込みクロック周波数比、および、 FWFT や出力/パイプラインレジスタなどのその他の FIFO の設定に応じて、 RDEN/WREN のアサートとディアサートの要件はブロック RAM の規則から逸脱します。特定の設定での動作が正確なものとなるように、デザインをシミュレーションすることを推奨します。

表 1‐23: FIFO18E2 および FIFO36E2 のポート名と説明 (続き)






表 1‐24: FIFO18E2 および FIFO36E2 の属性と説明

属性値デフォルト説明

FIFO18:

PROG_EMPTY_THRESH<11:0>

FIFO36:

PROG_EMPTY_THRESH<12:0>

10 進数

ユーザー選択可能

この値よりも小さくなると

PROGEMPTY をアサートする、 FIFO

内の読み出しワード数を指定します。

FIFO18:

PROG_FULL_THRESH<11:0>

FIFO36:

PROG_FULL_THRESH<12:0>

10 進数

ユーザー選択可能

この値よりも大きくなると

PROGFULL をアサートする FIFO 内の

読み出しワード数を指定します。

WRITE_WIDTH 整数

4、 9、 18、 36、 72 (FIFO36)

DIN および DINP ポートのポート幅の

合計を示します。

READ_WIDTH 整数

4、 9、 18、 36、 72 (FIFO36)

DOUT および DOUTP ポートのポート

幅の合計を示します。

REGISTER_MODE UNREGISTERED、

REGISTERED、DO_PIPELINED

UNREGISTERED UNREGISTERED: 出力レジスタステー

ジなし。

REGISTERED: 出力レジスタは、 FIFO

コントローラーによって自動的に制御

され、追加 FIFO ワードのように動作

します。

DO_PIPELINED: 出力レジスタは外部

入力 REGCE および RSTREG で制御さ

れます。

CLOCK_DOMAINS COMMON、INDEPENDENT

INDEPENDENT COMMON: 共通クロック (シングルク

ロック /同期) FIFO。

INDEPENDENT: 独立クロック (デュア

ルクロック /非同期) FIFO。

FIRST_WORD_FALL_THROUGH 文字列:

TRUE、 FALSE

FALSE TRUE: FWFT FIFO の出力動作を使用し

ます。

FALSE: 標準 FIFO の出力動作を使用し

ます。

INIT(1) FIFO18: 36 ビットの 16 進数

FIFO36: 72 ビットの 16 進数

36'h0000000000

72'h0000000000

0000000000

コンフィギュレーション直後の DOUT

の初期値を指定します。この初期値は

常にブロック RAM/FIFO の出力ラッチ

に適用されます。また、出力レジスタ

の初期値もこの値で指定します。





SRVAL(1) FIFO18: 36 ビットの 16 進数

FIFO36: 72 ビットの 16 進数

36'h0000000000

72'h0000000000

0000000000

FIFO 出力バスのリセット値を指定し

ます。

REGISTER_MODE の状態にかかわら

ず、この値が RAM 出力ラッチおよび出

力レジスタのリセット値となります。


の場合、 RSTREG 入力によって FIFO

の出力レジスタステージの DOUT 出

力はこの値にリセットされます。それ

以外の場合、 DOUT は FIFO の RST 入

力によってリセットされます。

WRCOUNT_TYPE RAW_PNTR、

SYNC_PNTR、

SIMPLE_DATACOUNT、EXTENDED_DATACOUNT

RAW_PNTR WRCOUNT 出力の動作を指定します。

この設定により、内部 FIFO カウン

ターの値または FIFO 内のワード数の

いずれかを出力します。

RDCOUNT_TYPE RAW_PNTR、

SYNC_PNTR、

SIMPLE_DATACOUNT、EXTENDED_DATACOUNT

RAW_PNTR RDCOUNT 出力の動作を指定します。

この設定により、内部 FIFO カウンター

の値または FIFO 内のワード数のいずれ

かを出力するように設定できます。

RSTREG_PRIORITY RSTREG、 REGCE RSTREG REGISTER_MODE = DO_PIPELINED

の場合のみ使用します。 RSTREG に設

定すると、 REGCE 入力の状態にかか

わらず、 RSTREG 入力によって出力レ

ジスタが SRVAL にリセットされます。

REGCE に設定すると、 REGCE 入力が

1 の場合のみ RSTREG 入力によって出

力レジスタが SRVAL にリセットされ

ます。

CASCADE_ORDER NONE、 FIRST、 MIDDLE、

LAST、 PARALLEL

NONE FIFO カスケードモード (直列または並

列)、および直列の場合はカスケード

接続の順番を指定します。

注記:1. FIFO36E2 を ECC モードで使用する場合の属性は、「ビルトインエラー訂正」で説明します。

表 1‐24: FIFO18E2 および FIFO36E2 の属性と説明 (続き)

属性値デフォルト説明





FIFO18/36 の未使用の入力

表 1-25 に、未使用の入力を示します。

FIFO 属性の説明

PROG_EMPTY_THRESH

PROG_EMPTY_THRESH は、ユーザーが指定したワード数が FIFO から読み出されたことを知らせるしきい値です。

FIFO 内のワード数が PROG_EMPTY_THRESH 以下になると PROGEMPTY 信号がアサートされます。 PROGEMPTY

= 0 の場合、 FIFO 内のワード数は PROG_EMPTY_THRESH よりも多いことになります。 PROG_EMPTY_THRESH の

設定値に基づいてアサートされる PROGEMPTY フラグは、 FIFO 内のワード数を正確に反映しているわけではあり

ません。 PROGEMPTY には読み出し動作はすべて反映されますが、書き込みは同期のレイテンシがあるため即座に

反映されないことがあります。このため、 FIFO 内のワード数が実際より少なく示される可能性があります。

PROG_FULL_THRESH

PROG_FULL_THRESH は、ユーザーが指定したワード数が FIFO に書き込まれたことを知らせるしきい値で、 FIFO

の空きを調べる手段として利用できます。 FIFO 内のワード数が PROG_FULL_THRESH 以上になると PROGFULL 信

号がアサートされます。 PROGFULL = 0 の場合、 FIFO 内のワード数は PROG_FULL_THRESH よりも少ないことにな

ります。 PROGEMPTY のアサートと同様、 PROG_FULL_THRESH の設定値に基づいてアサートされる PROGFULL

フラグも FIFO 内のワード数を正確に反映しているわけではありません。 PROGFULL には書き込み動作はすべて反

映されますが、読み出しは同期のレイテンシがあるため即座に反映されないことがあります。このため、 FIFO 内の

ワード数が実際よりも多く示される可能性があります。

表 1‐25: FIFO18/36 の未使用の入力

FIFO18/36 定数

RDCLK 0

WRCLK 0

RDEN 0

WREN 0

REGCLK 0

RSTREG 0

REGCE 1

RST 0

SLEEP 0

CASDOMUX 0

CASOREGIMUX 0

CASDOMUXEN 1

CASOREGIMUXEN 1

INJECTSBITERR 0

INJECTDBITERR 0





WRITE_WIDTH

この属性は、 DIN および DINP ポートのデータ幅の合計を制御します。 WRITE_WIDTH の有効な値は、 4、 9、 18、

36 (および FIFO36E2 の場合は 72) です。

READ_WIDTH

この属性は、 DOUT および DOUTP ポートのデータ幅の合計を制御します。 READ_WIDTH の有効な値は、 4、 9、

18、 36 (および FIFO36E2 の場合は 72) です。

REGISTER_MODE

UNREGISTERED は、 FIFO でブロック RAM の出力レジスタを使用しないことを示します。 REGISTERED は、出力

レジスタを使用し、これを制御して FIFO の DOUT が FIFO ワードを拡張する動作となることを示します。この設定

は、 DOUT にレイテンシを追加しませんが、 Clock-to-Out および WRCLK と EMPTY がディアサートされるまでのレ

イテンシには影響します。

DO_PIPELINED の場合、出力レジスタによって DOUT パスにパイプラインステージが 1 段追加され、 REGCE およ

び RSTREG 入力を使用して出力レジスタを制御します。この設定は、 Clock-to-Out および WRCLK と EMPTY がディ

アサートされるまでのレイテンシに影響します。

CLOCK_DOMAINS

COMMON は、 FIFO が共通クロック FIFO であり、クロック入力が 1 つ (CLK) しかないか、 WRCLK と RDCLK の

2 つのクロック入力が同じクロックソース (1 つのクロックバッファー ) に接続されていることを示します。

INDEPENDENT は、 2 つの異なるクロックバッファーから FIFO に 2 つの独立した (通常は非同期の) クロック

WRCLK と RDCLK が供給されることを示します。

FIRST_WORD_FALL_THROUGH

この属性は、 FIFO が空の場合の読み出し (出力) 動作を指定します。 TRUE (FWFT) の場合、 RDEN がアサートされる

前に DIN データが DOUT バスに現れます。空の FIFO に最初のワードを書き込むと、最初のワードは直接出力に伝

達され (フォールスルー )、 EMPTY がディアサートされると同時に DOUT バスに現れます。 FALSE (標準読み出しイ

ンターフェイス) の場合、 RDEN をアサートすると RDCLK の次の立ち上がりエッジの後に DIN データ (FIFO 内の

データ ) が DOUT に現れます。読み出し可能なデータがなくなると EMPTY フラグがアサートされ、さらに読み出し

を試みると RDCLK の次の立ち上がりエッジの後に RDERR がアサートされます。詳細は、 66ページの「動作モー

ド」を参照してください。





INIT および SRVAL

INIT は、コンフィギュレーション直後の出力ラッチ (DOUT および DOUTP) または出力レジスタの値を指定します。

SRVAL は、 RST/RSTREG 入力がアサートされたときの出力ラッチまたは出力レジスタの値を指定します。表 1-26 を

参照してください。

WRCOUNT_TYPE

WRCOUNT_TYPE は、 FIFO カウンターの内部ステートまたは FIFO 内のワード数のどちらをステータス情報として

WRCOUNT に出力するかを指定します。

• RAW_PNTR = WRCLK ドメインに同期した FIFO メモリ書き込みポインター。

• SYNC_PNTR = RDCLK ドメインに同期した FIFO メモリ書き込みポインター。

• SIMPLE_DATACOUNT = WRCLK ドメインの書き込みポインターから WRCLK ドメインに同期した読み出しポ

インターを引いた、 WRCLK ドメインのメモリ内のワード数。出力レジスタステージに格納されたワードは含

みません。

• EXTENDED_DATACOUNT = WRCLK ドメインの書き込みポインターから WRCLK ドメインに同期した読み出し

ポインターを引き、 0、 1、 2 (出力ステージ数による ) を足した、 WRCLK ドメインのメモリおよび出力ステージ

内のワード数。

RDCOUNT_TYPE

RDCOUNT_TYPE は、 FIFO カウンターの内部ステートに関するステータス情報をどのように RDCOUNT に出力する

かを指定します。

• RAW_PNTR – RDCOUNT = RDCLK ドメインに同期した FIFO メモリ読み出しポインター。

• SYNC_PNTR – RDCOUNT = WRCLK ドメインに同期した、遅延のある FIFO メモリ読み出しポインター。共通

クロック FIFO ではサポートされません。

• SIMPLE_DATACOUNT – RDCOUNT = RDCLK ドメインに同期した書き込みポインターから RDCLK ドメインの

読み出しポインターを引いた、 RDCLK ドメインのメモリ内のワード数。出力レジスタステージに格納された

ワードは含みません。

• EXTENDED_DATACOUNT – RDCOUNT = RDCLK ドメインに同期した書き込みポインターから RDCLK ドメイ

ンの読み出しポインターを引き、 0、 1、 2 (出力ステージ数による ) を足した、 RDCLK ドメインのメモリおよび

出力ステージ内のワード数。

表 1‐26: FIFO18E2 と FIFO36E2 の SRVAL および INIT のマッピング

ポート幅SRVAL/INIT の全体の幅

SRVAL/INIT と DOUT のマッピング SRVAL/INIT と DOUTP のマッピング

DOUT SRVAL/INIT DOUTP SRVAL/INIT

1 [0] [0] [0] N/A N/A

2 [1:0] [1:0] [1:0] N/A N/A

4 [3:0] [3:0] [3:0] N/A N/A

9 [8:0] [7:0] [7:0] [0] [8]

18 [17:0] [15:0] [15:0] [1:0] [17:16]

36 [35:0] [31:0] [31:0] [3:0] [35:32]

72 (FIFO36E2 のみ) [71:0] [63:0] [63:0] [7:0] [71:64]





RSTREG_PRIORITY

この属性は、オプションの出力レジスタを使用する (DO_REG = 1) 場合に RSTREG と REGCE のどちらを優先するか

を指定します。 RSTREG に設定すると、 REGCE 入力の状態にかかわらず、 RSTREG 入力によって出力レジスタが

SRVAL にリセットされます。 REGCE に設定すると、 REGCE 入力が 1 の場合のみ RSTREG 入力によって出力レジス

タが SRVAL にリセットされます。

CASCADE_ORDER

この属性は、 FIFO を直列にカスケード接続した場合の FIFO の順番、または並列カスケード接続を指定します。

FIFO を直列にカスケード接続する場合、最初の FIFO (書き込みインターフェイスを持つ FIFO) を

CASCADE_ORDER = FIRST とし、最後の FIFO (読み出しインターフェイスを持つ FIFO) を CASCADE_ORDER =

LAST とし、それ以外の FIFO はすべて CASCADE_ORDER = MIDDLE とする必要があります。 FIFO を並列モードに

拡張する場合は、この属性を PARALLEL に設定します (73ページの「直列および並列カスケード接続による FIFO 深

さの拡張」参照)。

• NONE: 通常の FIFO 動作。

• FIRST: FIFO の深さを拡張するために直列接続した最初の FIFO。書き込みインターフェイスは通常どおりです

が、読み出しインターフェイスはカスケードチェーンの次の FIFO に接続するように変更されます。

• MIDDLE: FIFO の深さを拡張するために直列接続した最初と最後以外の FIFO。この FIFO の前には FIRST また

は MIDDLE に設定された FIFO を接続し、この FIFO の後には MIDDLE または LAST に設定された FIFO を接続

します。

• LAST: FIFO の深さを拡張するために直列接続した最後の FIFO。読み出しインターフェイスは通常どおりです

が、書き込みインターフェイスはカスケードチェーンの前の FIFO に接続するように変更されます。

• PARALLEL: 出力データを並列にカスケード接続したデザインで使用する FIFO。

FIFO の動作

リセット

重要: リセットの仕様とインプリメンテーションは、 7 シリーズの FIFO から完全に変わりました。 RST は WRCLK

に同期します。 RST をアサートするには、 WRCLK の立ち上がりエッジ前に 1 セットアップタイムの期間アサート

しておく必要があります。 RST には、入力で反転するオプションもあります。

RST をアサートすると、 WRRSTBUSY 出力が WRCLK の立ち上がりエッジ直後にアサートし、リセット動作が完了

するまでアサートされたままとなります。 WRRSTBUSY の後、内部リセットは RDCLK ドメインに同期します。

RDCLK ドメインに到達すると RDRSTBUSY がアサートされたままとなり、 RDCLK ドメインのすべての信号のリ

セットが完了すると RDRSTBUSY がディアサートされます。共通クロックモードではクロック乗せ換えが不要なた

め、このロジックは簡単なものになります。





動作モード

FIFO の読み出し動作には、標準モードと FWFT (First-Word Fall-Through) モードの 2 つがあります。これら動作モー

ドは、空の FIFO に最初のワードを書き込んだ直後の出力動作が異なります。詳細は、「FWFT モード」を参照して

ください。

標準モード

標準 FIFO では、 1 つ以上のワードが FIFO から読み出し可能になると EMPTY がディアサートされます。 RDEN がア

サートされると、 RDCLK の次の立ち上がりエッジの後に次のデータが DOUT バスに現れます。読み出し可能なデー

タがなくなると EMPTY フラグがアサートされ、さらに読み出しを試みると RDCLK の次の立ち上がりエッジの後に

RDERR がアサートされます。図 1-23 を参照してください。


図 1‐23:標準 FIFO インターフェイス

DOUT

DIN

• • • • • ••• •• • • • • •• • • • • • •••• • •• • •• • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

X17174-012617





FWFT モード

FWFT (First-Word Fall-Through) FIFO では、RDEN がアサートされる前にデータが DOUT バスに現れます。空の FIFO

に最初のワードを書き込むと、最初のワードは直接出力に伝達され、 EMPTY がディアサートされると同時に DOUT

バスに現れます。

システムでのデータロスを防ぐため、この最初の出力値は RDEN がアサートされるまで DOUT バスから消えること

はありません。それ以上データがない場合は EMPTY がアサートされ、次に FIFO にデータを書き込むと、再びその

データが直接出力に伝達されます。データは読み出しを実行する前に DOUT に現れるため、 FIFO が空になる

(EMPTY がアサートされる ) には最後にもう 1 回読み出しが必要です。どちらの場合も、 FIFO が空の状態に戻るには

書き込みと同じ回数の読み出しが必要です。詳細は、図 1-24 および図 1-25 を参照してください。


図 1‐24: FIFO 内にデータワードが 1 つしかない場合の FWFT FIFO

DIN

DOUT

• • • • • ••• •• • • • • •• • • • • • •••• • •• • •• • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • • •

X17175-012617


図 1‐25: FIFO 内にデータワードが 2 つある場合の FWFT FIFO

DOUT

DIN

X17176-012617





フラグ

EMPTY フラグ

FIFO に読み出し可能なデータがなくなると EMPTY がアサートされ、それ以上読み出しを実行すると読み出しエ

ラー (RDERR = 1) となります。 EMPTY がディアサートされてからデータが DOUT ポートに出力されるまでの時間

は、 FIFO の設定が標準 FIFO か FWFT FIFO かによって異なります。

空の FIFO に書き込みを実行してから EMPTY 出力がディアサートされるまでに必要なクロックサイクル数も、FIFO

の設定により異なります。独立クロック FIFO の場合、書き込み動作が内部で RDCLK ドメインに同期してから

EMPTY フラグのステータスが変化します。このため、書き込みを実行してから EMPTY がディアサートされるまで

のレイテンシは、書き込みの数サイクルとその後の読み出しの数サイクルの合計となります。

EMPTY フラグは RDCLK ドメインに同期し、ロジックが FIFO から読み出す際のハンドシェイク信号として使用さ

れます。

PROGEMPTY フラグ

FIFO 内のワード数が PROG_EMPTY_THRESH で指定した値以下になると、 PROGEMPTY がアサートされます。

FIFO に内在するレイテンシのため、特に独立クロック FIFO の場合、 PROGEMPTY は正確なフラグとは見なされま

せん。つまり、すべての書き込み動作が RDCLK ドメインへの同期を完了していなければ、 FIFO 内のワード数が実

際よりも少なく示される可能性があります。しかし、 PROGEMPTY フラグは RDCLK ドメインに同期しているため、

通常は FIFO から読み出すことができるワード数を判断する手段として使用します。つまり、 PROGEMPTY が実際

よりも少ないワード数を示すことは、 FIFO のアンダーフローを防ぐ役割を果たします。

書き込みを実行してから PROGEMPTY がディアサートされるまでに必要なクロックサイクル数は、 FIFO の設定に

より異なります。独立クロック FIFO の場合、書き込み動作が内部で RDCLK ドメインに同期してから PROGEMPTY

フラグのステータスが変化します。このため、書き込みを実行してから PROGEMPTY がディアサートされるまでの

レイテンシは、書き込みの数サイクルとその後の読み出しの数サイクルの合計となります。

PROGEMPTY フラグは RDCLK ドメインに同期し、ロジックが FIFO から読み出す際のステータス信号として使用さ

れます。

RDERR フラグ

EMPTY フラグのアサート後に読み出しを実行しようとしても読み出しアドレスポインターはインクリメントせず、

読み出しエラー (RDERR) フラグがアサートされます。 RDRSTBUSY がアサートされているときに書き込みを実行し

た場合も RDERR がアサートされます。 RDEN または EMPTY がディアサートされると、 RDERR フラグはディア

サートされます。このフラグは RDCLK に同期します。

FULL フラグ

FIFO に空きがなくなり、これ以上ワードを書き込めなくなると FULL がアサートされ、さらに書き込みを試みると

書き込みエラー (WRERR = 1) となります。フルの FIFO から読み出しを実行してから FULL 出力がディアサートされ

るまでに必要なクロックサイクル数は、 FIFO の設定により異なります。独立クロック FIFO の場合、読み出し動作

が内部で WRCLK ドメインに同期してから FULL フラグのステータスが変化します。このため、読み出しを実行し

てから FULL がディアサートされるまでのレイテンシは、読み出しの数サイクルとその後の書き込みの数サイクル

の合計となります。

FULL フラグは WRCLK ドメインに同期し、ロジックが FIFO に書き込む際のハンドシェイク信号として使用されます。





WRERR フラグ

FULL フラグのアサート後に書き込みを実行しようとしても書き込みアドレスポインターはインクリメントせず、

書き込みエラー (WRERR) フラグがアサートされます。 WRRSTBUSY がアサートされているときに書き込みを実行

した場合も WRERR がアサートされます。 WREN または FULL がディアサートされると、 WRERR フラグはディア

サートされます。このフラグは WRCLK に同期します。

PROGFULL フラグ

FIFO 内のワード数が PROG_FULL_THRESH で指定した値以上になると、 PROGFULL がアサートされます。

重要: PROGFULL および PROGEMPTY フラグには 1 クロックサイクルのアサートレイテンシが伴います。つまり、

PROGFULL がアサートされるまでに、ワード数は PROG_FULL_THRESH - 1 となることがあります。フラグアサー

トレイテンシの詳細は、表 1-27 および表 1-28 を参照してください。

FIFO に内在するレイテンシのため、特に独立クロック FIFO の場合、 PROGFULL は正確なフラグとは見なされませ

ん。つまり、すべての読み出し動作が WRCLK ドメインへの同期を完了していなければ、 FIFO 内のワード数が実際

よりも多く報告される可能性があります。しかし、 PROGFULL フラグは WRCLK ドメインに同期しているため、通

常は FIFO に書き込むことができるワード数を判断する手段として使用します。つまり、 PROGFULL が実際よりも

多いワード数を示すことは、 FIFO のオーバーフローを防ぐ役割を果たします。

読み出しを実行してから PROGFULL がディアサートされるまでに必要なクロックサイクル数は、 FIFO の設定によ

り異なります。独立クロック FIFO の場合、読み出し動作が内部で WRCLK ドメインに同期してから PROGFULL フ

ラグのステータスが変化します。このため、読み出しを実行してから PROGFULL がディアサートされるまでのレイ

テンシは、読み出しの数サイクルとその後の書き込みの数サイクルの合計となります。

PROGFULL フラグは WRCLK ドメインに同期し、ロジックが FIFO に書き込む際のステータス信号として使用され

ます。

フラグのアサート /ディアサートおよびフラグのレイテンシ

フラグのアサート /ディアサートのタイミングは、 FIFO の設定により異なります。共通クロック FIFO に設定した場

合は 2 つの無関係なクロックドメインのばらつきによる影響がなく、異なるクロックドメイン間の同期が不要で

す。したがって、書き込みを実行してから EMPTY または PROGEMPTY がディアサートされるまで、あるいは読み

出しを実行してから FULL または PROGFULL がディアサートされるまでの内部レイテンシは、同等の独立クロック

FIFO よりもはるかに小さくなります。同様に、 FIFO を非対称ポートに設定した場合、読み出しポートと書き込み

ポートのポート幅の比によってはレイテンシが増大します。 REGISTER_MODE、 FIRST_WORD_FALL_THROUGH、

EN_ECC_PIPE 属性の設定によっては、書き込みを実行してから EMPTY がディアサートされるまでのレイテンシが

最大で RDCLK の 3 サイクル分長くなることがあります。

独立クロック FIFO は、 2 つのクロックドメインが同期します。 WRCLK ドメインと RDCLK ドメインの内部同期の

ため、遷移に数クロックサイクルかかることもあります。たとえば書き込み動作を RDCLK ドメインに同期するに

は、 WRCLK と RDCLK の両方で数クロックサイクル必要です。書き込み動作が RDCLK ドメインへの同期を完了す

ると、その書き込み動作が RDCLK 出力の EMPTY と PROGEMPTY のステータスに反映され、必要に応じてこれら

のフラグがディアサートされます。

同様に、 RDCLK ドメインと WRCLK ドメインの内部同期にも数クロックサイクルかかります。たとえば読み出し

動作を WRCLK ドメインに同期するには、 RDCLK と WRCLK の両方で数クロックサイクル必要です。読み出し動

作が WRCLK ドメインへの同期を完了すると、その読み出し動作が WRCLK 出力の FULL と PROGFULL のステータ

スに反映され、必要に応じてこれらのフラグがディアサートされます。独立クロック FIFO ではクロック位相の関係

にばらつきがあるため、フラグのディアサートがクロックの 1 サイクル分ずれることがあります。





表 1‐27:独立クロック FIFO

アサート (1) ディアサート標準 FIFO(2)

ディアサートFWFT FIFO(2)

EMPTY 0 RDCLK 1 WRCLK + 4 または 5 RDCLK(3) 1 WRCLK + 5 または 6 RDCLK(3)

PROGEMPTY 1 RDCLK 1 WRCLK + 5 または 6 RDCLK 1 WRCLK + 5 または 6 RDCLK

FULL 0 WRCLK 1 RDCLK + 4 または 5 WRCLK 1 RDCLK + 4 または 5 WRCLK

PROGFULL 1 WRCLK 1 RDCLK + 5 または 6 WRCLK 1 RDCLK + 5 または 6 WRCLK

注記:1. アサートのレイテンシは、読み出し /書き込みが有効な場合に RDCLK/WRCLK の立ち上がりエッジから、その読み出し /書き込み動作によって EMPTY (PROGEMPTY) または FULL (PROGFULL) がアサートされるまでの時間です。クロックの立ち上がりエッジ直後にフラグがアサートする場合をレイテンシ 0 とし、もう 1 回の立ち上がりクロックエッジが必要な場合をレイテンシ 1 としています。

2. ディアサートのレイテンシは、読み出し /書き込みが有効な場合に RDCLK/WRCLK の立ち上がりエッジから、その読み出し /書き込み動作によって EMPTY (PROGEMPTY) または FULL (PROGFULL) フラグがディアサートされるまでの時間です。クロックの最初の立ち上がりエッジから N サイクル後にディアサートします。クロックが非同期なため、 N の値は変化します。

3. REGISTERED モードでは RDCLK が 1 サイクル多くなります。


図 1‐26: EMPTY および PROGEMPTY のディアサート /アサートレイテンシ(独立クロック FIFO の場合)

WRCLK

WREN

RDCLK

EMPTY

PROGEMPTY

RDEN

. . .

. . .

EMPTY/PROGEMPTYDeassertion Latency

EMPTY/PROGEMPTYAssertion Latency

X17178-012617





図 1-26 および図 1-27 で、プログラム可能なフラグはそれぞれのしきい値設定に基づいてアサート /ディアサートさ

れ、 EMPTY/FULL フラグとの依存や関連はありません。


図 1‐27: FULL および PROGFULL のディアサート /アサートレイテンシ(独立クロック FIFO の場合)

FULL/PROGFULLDeassertion Latency

RDCLK

RDEN

WRCLK

FULL

PROGFULL

WREN

. . .

. . .

FULL/PROGFULLAssertion Latency

X17179-012617

表 1‐28:共通クロック FIFO

アサート (1) ディアサート標準 FIFO(2)

ディアサートFWFT FIFO(2)

EMPTY 0 RDCLK 0 WRCLK(3) 1 WRCLK(3)

PROGEMPTY 1 RDCLK 1 WRCLK 1 WRCLK

FULL 0 WRCLK 0 RDCLK 0 RDCLK

PROGFULL 1 WRCLK 1 RDCLK 1 RDCLK

注記:1. アサートのレイテンシは、読み出し /書き込みが有効な場合に RDCLK/CLKWR の立ち上がりエッジから、その読み出し /書き込み動作によって EMPTY (PROGEMPTY) または FULL (PROGFULL) がアサートされるまでの時間です。クロックの立ち上がりエッジ直後にフラグがアサートする場合をレイテンシ 0 とし、もう 1 回の立ち上がりクロックエッジが必要な場合をレイテンシ 1 としています。

2. ディアサートのレイテンシは、読み出し /書き込みが有効な場合に RDCLK/WRCLK の立ち上がりエッジから、その読み出し /書き込み動作によって EMPTY (PROGEMPTY) または FULL (PROGFULL) フラグがディアサートされるまでの時間です。クロックの立ち上がりエッジ直後にフラグがディアサートする場合をレイテンシ 0 とし、もう 1 回の立ち上がりクロックエッジが必要な場合をレイテンシ 1 としています。

3. REGISTERED モードでは RDCLK が 1 サイクル多くなります。





図 1-28 および図 1-29 で、プログラム可能なフラグはそれぞれのしきい値設定に基づいてアサート /ディアサートさ

れ、 EMPTY/FULL フラグとの依存や関連はありません。


図 1‐28: EMPTY および PROGEMPTY のディアサート /アサートレイテンシ(共通クロック FIFO の場合)

WRCLK, RDCLK

WREN

EMPTY

PROGEMPTY

RDEN

EMPTY/PROGEMPTYAssertion Latency

EMPTY/PROGEMPTYDeassertion Latency

X17180-012617


図 1‐29: FULL および PROGFULL のディアサート /アサートレイテンシ(共通クロック FIFO の場合)

WRCLK, RDCLK

FULL

PROGFULL

WREN

FULL/PROGFULLDeassertion Latency

RDEN

FULL/PROGFULLAssertion Latency

X17181-012617





直列および並列カスケード接続による FIFO 深さの拡張

直列カスケード接続

UltraScale™ アーキテクチャデバイスには、 FIFO を直列にカスケード接続することにより、ロジックリソースを使

用せずに FIFO の深さを拡張する機能があります。このカスケード機能をハードウェアで利用できるように、専用の

配線およびロジックが追加されています。 FIFO を直列にカスケード接続して深さを拡張する機能は、 FIFO18E2 プ

リミティブと FIFO36E2 プリミティブでサポートされており、 2 つ以上の FIFO をカラム全体まで接続できます (ただ

し、カラムの途中に PCIe® が割り込むなど、多少の制約がある )。 FIFO を直列にカスケード接続する場合、最初の

FIFO (書き込み側インターフェイスを持つ FIFO) を CASCADE_ORDER = FIRST とし、最後の FIFO (読み出しイン

ターフェイスを持つ FIFO) を CASCADE_ORDER = LAST とし、それ以外の FIFO はすべて CASCADE_ORDER =

MIDDLE とする必要があります。 CASCADE_ORDER = FIRST または MIDDLE に設定した FIFO は、

FIRST_WORD_FALL_THROUGH = TRUE に設定する必要があります。 CASCADE_ORDER = LAST に設定した FIFO

は、 FWFT モードにも標準モードにも設定できます。これらブロック間のハンドシェイクおよび読み出し /書き込み

インターフェイスはすべて FIFO 制御ロジックが処理します。ただし、直列にカスケード接続したすべての FIFO に

ついて、 RDCLK および WRCLK ピンは定められた方法で接続する必要があります。すなわち、最初の FIFO の

WRCLK 入力には必ずユーザーの WRCLK を使用すること、最後の FIFO の RDCLK 入力には必ずユーザーの RDCLK

を使用すること、そしてその他のクロック入力はすべてこれら 2 つのクロックのうち高速な方に接続することが必

要です。FIFO プリミティブの WRCLK と RDCLK を同じクロック入力 (同じクロックバッファーソース) に接続して

FIFO を共通クロック FIFO に設定することで、 FIFO を通過する際のレイテンシを抑えることができます。 FIFO は

REGISTERED または UNREGISTERED モードに設定できます。 REGISTERED モードでは性能が最大化しますが、

WRCLK および RDCLK のフラグがディアサートされるまでのレイテンシが大きくなります。 FIFO のリセットが必

要な場合は、アプリケーションで FIFO の RST ピンを 1 つのリセットネットに接続する必要があります。リセット

フラグの RDRSTBUSY と WRRSTBUSY は FIFO 制御ロジックによって自動的には処理されないため、これらを OR

接続するなど必要に応じてアプリケーションで監視する必要があります。





図 1-30 に、 3 つの FIFO を直列にカスケード接続した例を示します。

重要:直列カスケードモードでは、マルチプレクサー制御信号は自動で設定され、アクセスできません。


図 1‐30: FIFO の直列カスケード接続

BRAM0OptionalRegister

DIN0

REGISTERED

0

1

0

1

0

1


CASDIN

REGISTERED

0

1

0

1

0

1

CASDOUT


CASDIN

FIFOWrite

Interface

FIFOReadInterface

REGISTERED

CASCADE_ORDER = LAST

0

1

0

1

0

1 DOUT


CASDOUT


X17316-012617





FIFO には、カスケードデータ専用の 4 つのピン CASDIN、 CASDINP、 CASDOUT、 CASDOUTP 以外に、直列カス

ケード接続をサポートするための制御ピンが 4 つあります。これらのピンは、次のように接続します。

• CASNXTEMPTY 出力: CASCADE_ORDER = FIRST または MIDDLE に設定した FIFO からカスケードチェーンの

次の FIFO へ EMPTY 信号をカスケード出力するためのピンです。 CASNXTEMPTY は、カスケードチェーンの

次の FIFO (CASCADE_ORDER = MIDDLE または LAST) の CASPRVEMPTY 入力に接続します。次の FIFO は、

この入力に基づいてこの FIFO が EMPTY かどうか (読み出しが可能かどうか) を判断します。

• CASPRVEMPTY 入力: CASCADE_ORDER = MIDDLE または LAST に設定した FIFO へカスケードチェーンの直

前の FIFO から EMPTY 信号をカスケード入力するためのピンです。 CASPRVEMPTY は、カスケードチェーン

の直前の FIFO (CASCADE_ORDER = FIRST または MIDDLE) の CASNXTEMPTY 出力に接続します。

CASPRVEMPTY = 0 なら、現在の FIFO は直前の FIFO からデータワードを転送できると判断します。

• CASPRVRDEN 出力: CASCADE_ORDER = MIDDLE または LAST に設定した FIFO からカスケードチェーンの直

前の FIFO へ RDEN 信号をカスケード出力するためのピンです。 CASPRVRDEN は、カスケードチェーンの直前

の FIFO (CASCADE_ORDER = FIRST または MIDDLE) の CASNXTRDEN 入力に接続し、これら 2 つの FIFO 間

のデータワード転送のうち、いつ直前の FIFO から読み出しを実行するかを示します。

• CASNXTRDEN 入力: CASCADE_ORDER = FIRST または MIDDLE に設定した FIFO へ、カスケードチェーンの

次の FIFO から RDEN 信号をカスケード入力するためのピンです。 CASNXTRDEN は、カスケードチェーンの

次の FIFO (CASCADE_ORDER = MIDDLE または LAST) の CASPRVRDEN 出力に接続します。

並列カスケード接続

ブロック RAM の標準/パイプラインデータ出力カスケードモードに基づき、複数の FIFO を並列モードでカスケー

ド接続できます。この場合、ブロック RAM モードと同じマルチプレクサーピンを利用できます。このカスケード

モードは、 FIFO18E2 と FIFO36E2 の両方でサポートされます。並列モードでは追加のユーザーロジックが必要で、

カスケードチェーンの各 FIFO の読み出し /書き込みインターフェイスおよびマルチプレクサー制御のためのロジッ

クをアプリケーションで適切に作成する必要があります。

CASCADE_ORDER = PARALLEL の場合、その FIFO のカスケードデータのマルチプレクサーを制御するための

FIFO 入力が 4 つ追加されます。これらの入力は、ブロック RAM の同等のピン CASOREGIMUX と

CASOREGIMUXEN (パイプラインレジスタカスケードマルチプレクサー制御用)、および CASDOMUX と

CASDOMUXEN (出力カスケードマルチプレクサー制御用) と同じです。このモードでは、直列カスケード接続専用

の制御ピン CASNXTEMPTY、 CASPRVEMPTY、 CASNXTRDEN、 CASPRVRDEN は利用できません。

重要: カスケード入力マルチプレクサーを利用するには、 CASCADE_ORDER = PARALLEL に設定する必要があります。





図 1-31 に、 3 つの FIFO を並列にカスケード接続した例を示します。

重要: CASOREGIMUX および CASOREGIMUXEN 信号は、REGISTER_MODE = DO_PIPELINE とした場合のみ利用で

きます。


図 1‐31: FIFO の並列カスケード接続

OptionalRegister

FIFO2

DO

EN FFDO

EN FF

DIN2 0

1

0

1

0

1

CASDOMUX CASDOMUXEN

CASOREGIMUX CASOREGIMUXEN

CASDO

DOUT

CASCADE_ORDER = PARALLEL

DO_PIPELINE

FIFOWrite

Interface

FIFOReadInterface

OptionalRegister

FIFO1

DO

EN FFDO

EN FF

DIN1 0

1

0

1

0

1

CASDO


DO_PIPELINE

FIFOWrite

Interface

OptionalRegister

FIFO0

DO

EN FFDO

EN FF

DIN0 0

1

0

1

0

1


DO_PIPELINE

FIFOWrite

Interface

X17317-012617





ビルトインエラー訂正

概要

シンプルデュアルポートモードの RAMB36E2 は、8 ビットのハミングコードエラー訂正を追加した 72 ビット幅の

512x64 RAM として構成できます。このエラー訂正動作はユーザーから透過的です。

8 つの保護ビット (ECCPARITY) は書き込み動作ごとに生成され、 64 ビットのデータと共にメモリに格納されます。

この ECCPARITY ビットは、読み出し中にシングルビットエラーの訂正や、ダブルビットエラーの検出 (訂正は行

わない) に使用されます。また、 ECCPARITY ビットは、 WRCLK の立ち上がりエッジでメモリへ書き込まれ、 FPGA

ロジックへ出力されます。 ECCPARITY 出力ビットに利用可能な、オプションの出力レジスタはありません。

1 回の読み出し動作で 72 ビットのデータ (64 ビットのデータと 8 ビットのパリティ ) がメモリから読み出され、ECC

デコーダーに入ります。 ECC デコーダーは、読み出しの結果 (エラーなし、シングルビットエラーの訂正、ダブル

ビットエラーの検出) を示す 2 種類のステータス出力 (SBITERR および DBITERR) を生成します。標準 ECC モード

では、読み出し動作によって DOUT の出力データは訂正されますが、メモリアレイ内のエラーは修正されません。

FMAX を向上させるため、データ出力 (DOUT)、 SBITERR、 DBITERR には DO_REG 属性で制御されるオプションの

レジスタを使用できます。これは、ブロック RAM におけるオプションレジスタと同様です。 ECC パイプラインス

テージを 1 段追加すると、さらに FMAX を高めることができます。

ECC コンフィギュレーションオプションは、シンプルデュアルポートモード 72 (64/8) ビット幅の 36Kb ブロック

RAM (RAMB36E2) または 72 ビット幅の 36Kb FIFO (FIFO36E2) で使用可能です。読み出しと書き込みの幅は、いず

れも 72 ビットにする必要があります。 RAMB36E2 には、エラーを挿入する機能があります。 RAMB36E2 には、現

在読み出し中のデータが格納されているアドレスを読み出すリードバック機能があります。この機能を利用すると、

ビットエラーを訂正したり、今後のアクセスに備えてそのアドレスの内容を無効にすることも容易です。 FIFO36E2

は WRITE_WIDTH と READ_WIDTH を共に 72 に設定した標準 ECC モードをサポートしており、エラー挿入機能も

あります。 FIFO36E2 は、読み出し中のアドレス位置の出力には対応していません。

ブロック RAM の ECC も、 SDP モードと同じように READ_FIRST、 WRITE_FIRST、 NO_CHANGE の各モードをサ

ポートします。

ECC モード

標準 ECC モード (EN_ECC_READ = TRUE、 EN_ECC_WRITE = TRUE) では、エンコーダーとデコーダーの両方が使

用できます。 1 回の書き込みで 64 ビットのデータと ECC で生成された 8 ビットのパリティがメモリに格納されま

す。外部パリティビットは無視されます。読み出しでは、デコードされた 64 ビットのデータと 8 ビットのパリティ

の計 72 ビットを読み出し、 DOUT のデータに対してパリティチェックを実行します。

72 ビットシンプルデュアルポートモードの RAMB36E2 と 72 ビットモードの FIFO36E2 で外部から利用できるよ

うに、エンコーダーとデコーダーには個別に (独立して) アクセスできます。エンコーダーを個別に使用するには、

DIN ポートからデータを送信して ECCPARITY 出力ポートをサンプルします。デコーダーを個別に使用するには、

エンコーダーを無効にしてデータをブロック RAM に書き込み、ブロック RAM から訂正済みデータとステータス

ビットを読み出します。 81ページの「ブロック RAM および FIFO の ECC に関する属性」を参照してください。





デコーダーは、次の 2 つの方法で使用できます。

• 標準の ECC モードでデコーダーを使用するには、 EN_ECC_WRITE = TRUE、 EN_ECC_READ = TRUE と設定し

ます。

• デコード専用モードで ECC を使用するには、 EN_ECC_WRITE = FALSE、 EN_ECC_READ = TRUE と設定しま

す。 DIN のデータとユーザーが生成したパリティが 8 つの DINP ポートに現れます。データはエンコードされま

せん。読み出し動作は DOUT のデータをリードバックし、このデータに対してデコーダーパリティチェックを

実行します。

エンコーダーは、次の 2 つの方法で使用できます。

• 標準の ECC モードでエンコーダーを使用するには、 EN_ECC_WRITE = TRUE、 EN_ECC_READ = TRUE と設定

します。

• エンコード専用モードで ECC を使用するには、 EN_ECC_WRITE = TRUE、 EN_ECC_READ = FALSE と設定しま

す。 DIN にデータが入力されると、すべての書き込み動作において DIN のデータを ECC でエンコードした値が

パリティビットに格納されます。読み出し動作は、エンコード機能を実行せずこれら 8 ビットを読み出します。

ECC モードを使用する場合のブロック RAM の機能は次のようになります。

• ブロック RAM ポートのアドレス、クロック、イネーブル入力は独立していますが、 1 つのポートが書き込み専

用ポートに、もう 1 つのポートが読み出し専用ポートになります (シンプルデュアルポート )。

• DOUT は、エラー訂正後の読み出しデータを表します。

• DOUT の値は、次のアクティブな読み出しまで有効なまま保持されます。

• 異なる読み出し /書き込みアドレスに対しては同時にデコードとエンコードを実行できますが、同じ読み出し /書

き込みアドレスに対してはデコードとエンコードを同時実行できません。

• ECC コンフィギュレーションの場合、ブロック RAM は READ_FIRST、 WRITE_FIRST、 NO_CHANGE モードの

いずれかになります。詳細は、第 1章の「アドレス競合」を参照してください。

UltraScale™ アーキテクチャデバイスには ECC パイプラインモードがあります。これは、オプションの出力レジス

タに追加された機能です。これらのレジスタを利用してデコーダーの動作をパイプライン処理にすることで、ラッ

チモードでの最大動作周波数 (FMAX) と Clock-to-Out が向上させることができます。 ECC パイプラインモードでは、

ブロック RAM から現在のアドレスを読み出しながら同時に前のアドレスをデコードするため、レイテンシがクロッ

クの 1 サイクル分増加します。 ECC パイプラインレジスタにはユーザーアクセス可能な ENABLE 制御があります

が、リセット制御はありません。ブロック RAM のリセットピン RSTRAM および RSTREG をアサートしてもこのレ

ジスタには影響せず、レジスタには既に取り込んだデータが残ります。 FIFO の設定を EN_ECC_PIPE = TRUE とする

と、 FIFO コントローラーは常に ECC パイプラインレジスタおよび関連する ECCPIPECE ピンを自動的に管理しま

す。 FIFO の実質的な読み出し深さは 1 ワード増加し、読み出しクロックから書き込みフラグ EMPTY/PROGEMPTY

がディアサートされるまでのレイテンシもクロックの 1 サイクル分増えます。ただし、読み出し実行から DOUT ま

でのレイテンシは変わりません。





ブロック RAM ECC アーキテクチャの概略図

図 1-32 に、 ECC モード時におけるブロック RAM の概略図を示します。


図 1‐32: ブロック RAM ECC の概略図

wraddr 9

Data In

EN_ECC_WRITE

EN_ECC_READ

EN_ECC_READ

Data Out

Parity Out

rdaddr 9

64

64

64

DIN[63:0]

DOUT[63:0]

0

1

64

64

RDADDR[8:0]

WRADDR[8:0]

8DOUTP[7:0]

RDADDRECC[8:0]

8ECCPARITY[7:0]

1INJECTDBITERR

1INJECTSBITERR

8

8

DINP[7:0] 8

8

0

1

0

1

81

0

1

0

11

DO_REG

0

164

Q D

DBITERR

DO_REG

0

11

Q D

SBITERR

DO_REG

0

11

Q D

DO_REG

0

18

9

Q D

DO_REG

0

1 Q D

ECCPIPECE

EN_ECC_PIPE

ENQ D

Block RAM 512 x 72

64-bitECC

Encode

Decode and Correct

ECCPIPECE

EN_ECC_PIPE

ENQ D

ECCPIPECE

EN_ECC_PIPE

ENQ D

X17318-012617





ブロック RAM および FIFO ECC プリミティブ

RAMB36E2 と FIFO36E2 を ECC モードで使用する場合の入力/出力ピンは、ブロック RAM および FIFO プリミティブ

の表に示したものと同じです。これらの表に示したピン以外に、ブロック RAM および FIFO プリミティブにはどち

らも ECC モード専用のピンがあります。表 1-29 および表 1-30 に、 ECC モードでのみ使用するピンとその説明を示

します。 FIFO は標準 ECC モードのみサポートし、 RDADDRECC 出力はサポートしません。

ブロック RAM および FIFO ECC のポート

表 1-29 に、ブロック RAM および FIFO の ECC に関連する I/O ポート名とその説明を示します。

表 1‐29: RAMB36E2 および FIFO32E2 の ECC 関連ポート名と説明

ポート名信号の説明

INJECTSBERR ECC を使用する場合に、シングルビットエラーを挿入します。書き込み中にアサート

されると、ブロック RAM の特定のビット位置にシングルビットエラーが生成されま

す。このビット位置を読み出すと、ブロック RAM の ECC ロジックによってエラーが訂

正されます。シングルビットエラーはビット位置 DIN[30] に生成されます。

INJECTDBERR ECC を使用する場合に、ダブルビットエラーを挿入します。書き込み中にアサートさ

れると、ブロック RAM の特定のビット位置にダブルビットエラーが生成されます。

このビット位置を読み出すと、ブロック RAM の ECC ロジックによってダブルビット

エラーが示されます。 INJECTSBERR と INJECTDBERR が同時にアサートされた場合は、

ダブルビットエラーが挿入されます。ダブルビットエラーはビット位置 DI[30] と

DI[62] に生成されます。

ECCPARITY[7:0] ECC エンコーダー出力バスは、エンコード専用モードで使用されます。この出力はカス

ケード接続できません。

SBERR ECC シングルビットエラーの出力ステータス。ブロック RAM および FIFO を ECC カス

ケード接続モードで使用する場合は、この表のカスケード接続専用ピンも参照してくだ

さい。 (1)

DBERR ECC ダブルビットエラーの出力ステータス。ブロック RAM および FIFO を ECC カス

ケード接続モードで使用する場合は、この表のカスケード接続専用ピンも参照してくだ

さい。 (1)

RDADDRECC[8:0] ECC 読み出しアドレス。現在読み出し中のデータへのアドレスポインター。データとそ

のアドレスが同じクロックサイクルで出力されます。この出力は FIFO ではサポートさ

れておらず、カスケード接続できません。

CASINSBITERR カスケード接続モードでの ECC シングルビットエラー入力。前のブロック RAM/FIFO

からの SBERR エラービットステータスをカスケード入力します。

CASOUTSBITERR カスケード接続モードでの ECC シングルビットエラー出力。 SBERR エラービットス

テータスを次のブロック RAM/FIFO へカスケード出力します。

CASINDBITERR カスケード接続モードでの ECC ダブルビットエラー入力。前のブロック RAM/FIFO か

らの DBERR エラービットステータスをカスケード入力します。

CASOUTDBITERR カスケード接続モードでの ECC ダブルビットエラー出力。 DBERR エラービットス

テータスを次のブロック RAM/FIFO へカスケード出力します。





ブロック RAM および FIFO の ECC に関する属性

表 1-30 に、ブロック RAM および FIFO の ECC に関する属性を示します。

ECC モードの動作

ECC の動作モードには、標準、エンコード専用、デコード専用の 3 つがあります。標準 ECC モードではエンコー

ダーとデコーダーの両方が使用されます。

標準モードの ECC

属性での設定

EN_ECC_READ = TRUE

EN_ECC_WRITE = TRUE

エンコード専用 ECC

属性での設定

EN_ECC_READ = FALSE

EN_ECC_WRITE = TRUE

ECCPIPECE EN_ECC_PIPE = TRUE の場合の ECC パイプラインレジスタクロックイネーブル。ECC

モードで EN_ECC_READ = TRUE の場合のみ利用できます。 FIFO では、この機能は

FIFO ロジックによって制御され、アプリケーションからは利用できません。

注記:1. ブロック RAM の ECC ロジックにインプリメントされたハミングコードは、エラー検出なし、 DOUT でのシングルビットエラーの検出と訂正 (メモリ内容は訂正されない)、ダブルビットエラーの検出 (訂正はされない) という 3 つの状態のいずれかを検出します。この状態は、 SBITERR および DBITERR によって示されます。

表 1‐30: ECC に関する RAMB36E2 および FIFO32E2 の属性

属性名タイプ値デフォルト説明

EN_ECC_WRITE ブール型 TRUE、 FALSE FALSE ECC エンコーダーを有効にするには

TRUE に設定します。

EN_ECC_READ ブール型 TRUE、 FALSE FALSE ECC デコーダーを有効にするには

TRUE に設定します。

EN_ECC_PIPE ブール型 TRUE、 FALSE FALSE

注記:1. UltraScale デバイス (UltraScale+ ではない) では、 WRITE_FIRST または NO_CHANGE モードで EN_ECC_READ/WRITE および

EN_ECC_PIPE が TRUE に設定されると、 ENADDRENA と RDADDRCHANGEA は TRUE に設定できません。つまり、WRITE_FIRST または NO_CHANGE モードでは、 ENADDRENA と RDADDRCHANGEA および EN_ECC_READ と EN_ECC_PIPE という属性の組み合わせを同時に TRUE に設定することはできません。

表 1‐29: RAMB36E2 および FIFO32E2 の ECC 関連ポート名と説明 (続き)

ポート名信号の説明





エンコード専用 ECC での読み出し

エンコード専用モード ECC の場合、読み出しは通常のブロック RAM と同様です。64 ビットのデータが DOUT[63:0]

に現れ、 8 ビットのパリティが DOUTP[7:0] に現れます。シングルビットエラーは訂正されず、エラーフラグの

SBITERR および DBITERR がアサートされることはありません。

デコード専用 ECC

属性での設定

EN_ECC_READ = TRUE

EN_ECC_WRITE = FALSE

デコード専用の ECC モードでは、 ECC デコーダーのみが有効で、 ECC エンコーダーは無効です。デコード専用モー

ドは、 ECC デコーダーの機能テスト用にシングルビットまたはダブルビットのエラーを挿入するために使用しま

す。 ECC パリティビットは、 DINP[7:0] を使用して外部から与える必要があります。

64 ビットワード用 8 ビットパリティの作成

ブロック RAM の外部ロジック (多数の XOR 回路など) を使用すると、64 ビットワード用の 8 ビットのパリティが作

成できます。ただし、エンコード専用 ECC モードの場合は、任意の 64 ビットワードを別のブロック RAM に書き込

むことにより、追加ロジックを使用せずに 8 ビットのパリティが自動的に作成されます。エンコードされた 8 ビッ

トの ECC パリティデータはただちに使用可能となり、 72 ビットワード全体を読み出すことができます。

ブロック RAM ECC の VHDL および Verilog テンプレート

VHDL および Verilog テンプレートは、 Vivado Design Suite に含まれています。




第 2章

UltraRAM リソース

UltraRAM の概要

UltraRAM は、 UltraScale+™ デバイスで利用可能な 2 ポート、シングルクロックの同期メモリです。 UltraRAM はカ

ラム状アーキテクチャと互換性があるため、複数の UltraRAM をインスタンシエートし、 1 つの UltraRAM カラム内

でデバイスの高さまで直接カスケード接続できます。1 つのクロック領域内の 1 カラムに 16 個の UltraRAM ブロック

が含まれます。 UltraRAM を搭載したデバイスでは、複数の UltraRAM カラムが分散して配置されています。

UltraScale+ ファミリのほとんどのデバイスが UltraRAM ブロックを搭載しています。利用可能な UltraRAM のデバイ

ス別の容量については、『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890) [参照 1] を参照してくだ

さい。

UltraRAM ブロックは、デバイスの 1 つまたは複数のカラムに配列される、 288Kb、シングルクロックの同期メモリ

ブロックです。各クロック領域の 1 カラムに 16 個の UltraRAM ブロックがあります。専用のカスケード配線を使用

して、複数の UltraRAM ブロックをカラム内でカスケード接続できます。この接続には、デバイスの高さと、スタッ

クドシリコンインターコネクト (SSI) デバイスの SLR (Super Logic Region) 以外に制限はありません。さらに、少量

のロジックリソースを使用するだけで、複数のカラムをカスケード接続できます。 UltraRAM ブロックを適切にパイ

プライン処理すれば、 UltraRAM ブロックをカスケード接続することによるタイミングのペナルティは生じません。

UltraRAM は、柔軟性に優れた高集積度のメモリ構築ブロックです。各 UltraRAM ブロックは最大 288Kb のデータを

格納する、 4Kx72 メモリブロックとして構成できます。 UltraRAM の容量はブロック RAM の 8 倍です。ブロック

RAM と同様、デバイスには複数の UltraRAM カラムが分散して配置されています。 UltraRAM は 2 ポートで、両ポー

トが 4Kx72 ビットすべてをアドレス指定します。各ポートは、独立して 1 クロックサイクルで 1 回の読み出しまた

は 1 回の書き込みを実行できます。ただし、内部では SRAM アレイはシングルポートメモリセルを使用します。

デュアルポート動作は、 1 サイクルでポート A の動作に続いてポート B の動作を実行することによって実現してい

ます。つまり、シングルクロック入力は両方のポートに共通です。各ポートは、 1 サイクルで書き込みまたは読み

出しを 1 回だけ実行できます。書き込みを実行する場合、読み出し出力は変更されず、以前の値を保持します。

288Kb ブロックをカスケード接続することで、よりビット数の多いメモリを簡単にインプリメントできます。カス

ケード接続に関連する配線の大部分は、 UltraRAM カラム内にあります。したがって、汎用インターコネクトはほと

んど、またはまったく必要ありません。また、 UltraRAM ブロックを適切にパイプライン処理すれば、配線によるタ

イミングのペナルティは生じません。

UltraRAM は、 2 つのポートインターフェイスそれぞれにつき最大 4 つのパイプラインステージを含みます。独立型

の非カスケードモードでは、 UltraRAM を 1 ～ 4 クロックサイクルのレイテンシで構成できます。ただし通常は、必

要なレイテンシはターゲット周波数によりますが、 1 ～ 3 サイクルです。カスケードモードのレイテンシは、

UltraRAM チェーンのサイズ、ターゲット周波数やその他の制約条件によって決まります。同様に、 Clock-to-Out は、

選択した出力レジスタによって異なります。特定のデザインインプリメンテーションに適したパフォーマンスと

Clock-to-Out タイミングを判断するには、 Vivado ツールを使用します。




第 2 章: UltraRAM リソース

UltraRAM の主な機能

UltraRAM には次の主な機能があります。

• 1 ブロックで 288Kb の記憶容量

• デュアルポート、 4K x 72、シングルクロック同期メモリ

• UltraRAM をカスケード接続してより大規模なブロックを構築可能。 UltraRAM は、適切な入力および出力を下

段の UltraRAM から上段の UltraRAM にカスケード接続できる専用配線リソースを備えています。

• 両方のポート上の訂正符号 (ECC) によるシングルビットエラー検出/訂正とダブルビットエラー検出

• スリープ省電力機能

• UltraRAM ブロックチェーン内でスリープモードを自動でオン/オフする自動省電力機能

• 入力、出力、カスケード接続パス上のパイプラインフリップフロップ (オプション)

• 出力をすべて 0 にリセットするデータ出力リセット機能

• x72 のシングルポート幅

• コンテンツクリア機能

• 電源投入時またはデバイスリセット時、 UltraRAM メモリはすべて 0 に初期化されます。ユーザー定義の INIT

属性はありません。したがって、 SRAM アレイの内容をユーザー定義の値に初期化することはできません。

UltraRAM のカスケード接続

UltraRAM には次のカスケード機能があります。

• UltraRAM は、大部分の入力および出力を下段の UltraRAM から上段の UltraRAM にカスケード接続できる専用

配線リソースを備えています。

• UltraRAM をカスケード接続する場合は、 11 ビットの MSB アドレスにビルトインアドレスデコードロジック

を使用して、読み出しおよび書き込みの内部イネーブル信号を自動生成します。

• カラム内のカスケード接続は下段から上段への一方向のみサポートされ、汎用インターコネクトリソースを使

用せずにインプリメントできます。

• 複数のカラムをカスケード接続するには、各カラムの入口点と出口点にデバイス配線と、場合によってはロ

ジックリソースを使用する必要があります。





UltraRAM のエラー訂正符号

1 つの UltraRAM ブロックにつき 1 つの 64 ビット ECC ブロックを備えています。エンコード機能とデコード機能を個

別に使用することもできます。 ECC モードではエラーの挿入が可能です。 UltraRAM には次の ECC 機能があります。

• 両ポートで ECC エンコード /デコード (オプション)

• シングルビットエラーおよびダブルビットエラー検出

• シングルビットエラー訂正

• シングルビットエラーまたはダブルビットエラー挿入機能

• ECC デコードロジックの後のパイプラインレジスタによる性能の最大化 (オプション)

ブロック RAM と UltraRAM の違い

ブロック RAM と UltraRAM には次の主な違いがあります。

• UltraRAM は 1 つのシングルクロック入力を使用する完全な同期メモリで、ブロック RAM とは異なり、独立し

たクロックインターフェイスを直接サポートしません。

• 1 つの 4Kx72 UltraRAM または複数クロックドメインのポート幅の設定変更はサポートしていません。ただし、

UltraRAM ブロックのバイトライトイネーブル機能を使用して、メモリ構造自体の外部でポート幅の設定に対

応することは可能です。

• UltraRAM は、 1 サイクルで各ポートの読み出しまたは書き込みをサポートします。

• ブロック RAM の SDP (Simple Dual Port) モードと TDP (True Dual Port) モードは、 UltraRAM には直接適用されま

せん。 UltraRAM ポートの動作は、 TDP ではなく、 SDP のスーパーセットと見なされます。

• 固定された読み出し動作。 UltraRAM には、ユーザー定義可能な READ_FIRST、 WRITE_FIRST、 NO_CHANGE

モードはありません。

• 静的データカスケード。 UltraRAM には、動的カスケード入力/出力のマルチプレクサー制御はありません。

• UltraRAM にはアドレスの競合は発生しません。

• UltraRAM はデータ、アドレス、制御信号をカスケード接続できますが、データラインのみをカスケード接続す

ることはできません。

• UltraRAM 省電力モード (SLEEP) では、ユーザーの操作は無視され、セットアップ/ホールドタイム要件が満た

されている限り、内容が破損することはありません。スリープ省電力モードでは、メモリ内容は維持されます。

• 自動省電力は、アクティビティに基づいてウェークアップおよびスリープモードを独立して制御する自動ス

リープ機能を使用して実現されます。このモードは、 1 つのカラム内または複数のカラムにわたってカスケード

接続された多数の UltraRAM の動作を予測することにより、チェーン内の選択された UltraRAM ブロックのス

リープモードのオン/オフを動的に切り替えます。シングル UltraRAM ブロックアプリケーションで、この機能

を用いて省電力効果を得るには、多くの非アクティブサイクルが必要になります。

重要: UltraRAM のアドレスピン、イネーブルピン、スリープピンでセットアップ/ホールドタイム違反が生じない

ようにします。これらのセットアップ/ホールドタイムに違反すると、ライトイネーブルが Low であっても、

UltraRAM のデータ内容が破損することがあります。





ブロック RAM と UltraRAM の比較

表 2-1 に、ブロック RAM と UltraRAM の主な機能の比較を示します。

表 2‐1: ブロック RAM と UltraRAM の比較

機能ブロック RAM UltraRAM

クロッキング 2 クロックシングルクロック

ビルトイン FIFO ありなし

データ幅設定可能 (1、 2、 4、 9、 18、 36、 72) 固定 (72 ビット )

モード SDP および TDP 2 ポート、各ポートを個別に読み出しまたは

書き込み可能 (SDP のスーパーセット )

ECC 64 ビット SECDED

64 ビット SDP でのみサポート (ポート A に

1 つの ECC デコーダー、ポート B に 1 つの

ECC エンコーダー )

64 ビット SECDED

各ポートが完全な ECC ロジックセットを備

え、独立した ECC 動作が可能 (両方のポー

トに ECC エンコーダーおよびデコーダー )

カスケード接続 • カスケード出力のみ (入力のカスケード

接続はロジックリソースによってイン

プリメント )

• シングルクロック領域内のカスケード

接続

• 入力と出力両方のカスケード接続 (グロー

バルアドレスデコーディングを使用)

• 複数のクロック領域にわたるカラム内の

カスケード接続

• 最小限のロジックリソースを使用して複

数のカラムをカスケード接続

省電力機能手動信号アサートによる 1 モード手動信号アサートによる 1 モード





UltraRAM のプリミティブ

UltraRAM のライブラリプリミティブ URAM288 および URAM288_BASE は、すべての UltraRAM コンフィギュレー

ションの基本構築ブロックです。 URAM288 プリミティブは、カスケード接続と ECC を含むすべての可能なコン

フィギュレーションをサポートします。 URAM288_BASE プリミティブは URAM288 プリミティブのサブセットで、

カスケード接続機能のないシングル UltraRAM ブロックインスタンスをサポートします。図 2-1 に URAM288_BASE

プリミティブ、図 2-2 に URAM288 プリミティブを示します。


図 2‐1: UltraRAM の URAM288_BASE プリミティブ

X17182-012617






図 2‐2: UltraRAM の URAM288 プリミティブ

X17183-012617





図 2-3 に、カスケード接続を使用しないシングル UltraRAM ブロックの簡略図を示します (1 ポートのみ表示)。


図 2‐3: カスケード接続を使用しないシングル UltraRAM ブロックの簡略図 (1 ポートのみ表示)

X17184-060616





UltraRAM のポート名と説明

このセクションでは、 UltraRAM のポート名について説明します。

カスケード接続ポートなし

表 2-2 に、カスケードポート以外の UltraRAM ポート名および説明を示します。

表 2‐2: カスケード接続ポートなし

ポート名説明

CLK UltraRAM のクロックソース。

SLEEP 動的パワーゲーティング制御。

ポート A 入力

ADDR_A[22:0] ポート A アドレス。 ADDR_A[22:12] はカスケードモードでのみ使用します。

EN_A ポート A イネーブル。ブロック RAM メモリコアへの読み出し /書き込みアクセスを

有効または無効にします。

RDB_WR_A ポート A 読み出しまたは書き込みモード入力選択。読み出し (BAR) はアクティブ

Low です (0 = 読み出し、 1 = 書き込み)。

BWE_A[8:0] ポート A バイトライトイネーブル。

DIN_A[71:0] ポート A 書き込みデータ入力。

INJECT_SBITERR_A ポート A の書き込み時のシングルビットエラー挿入。

INJECT_DBITERR_A ポート A の書き込み時のダブルビットエラー挿入。

OREG_CE_A ポート A の SRAM アレイコアブロック読み出し出力パイプラインレジスタの CLK

イネーブル。

OREG_ECC_CE_A ポート A の ECC デコーダー出力パイプラインレジスタの CLK イネーブル。

RST_A ポート A の出力レジスタの非同期または同期リセット。リセットが CE よりも優先

されます。

ポート A 出力

DOUT_A[71:0] ポート A 読み出しデータ出力。

RDACCESS_A ポート A 読み出しステータス出力。

SBITERR_A ポート A シングルビットエラー出力ステータス。

DBITERR_A ポート A ダブルビットエラー出力ステータス。

ポート B 入力

ADDR_B[22:0] ポート B アドレス。 ADDR_B[22:12] はカスケードモードでのみ使用します。

EN_B ポート B イネーブル。ブロック RAM メモリコアへの読み出し /書き込みアクセスを

有効または無効にします。

BWE_B[8:0] ポート B バイトライトイネーブル。

DIN_B[71:0] ポート B 書き込みデータ入力。

INJECT_SBITERR_B ポート B の書き込み時のシングルビットエラー挿入。

INJECT_DBITERR_B ポート B の書き込み時のダブルビットエラー挿入。





カスケード接続ポート

表 2-3 に、 UltraRAM カスケード接続ポート名および説明を示します。入力ポートは下段のブロックからカスケード

接続され、出力ポートは上段のブロックにカスケード接続されます。

OREG_CE_B ポート B の SRAM アレイコアブロック読み出し出力パイプラインレジスタの CLK

イネーブル。

OREG_ECC_CE_B ポート B の ECC デコーダー出力パイプラインレジスタの CLK イネーブル。

RST_B ポート B の出力レジスタの非同期または同期リセット。リセットが CE よりも優先

されます。

ポート B 出力

DOUT_B[71:0] ポート B 読み出しデータ出力。

RDACCESS_B ポート B 読み出しステータス出力。

SBITERR_B ポート B シングルビットエラー出力ステータス。

DBITERR_B ポート B ダブルビットエラー出力ステータス。

表 2‐3: カスケード接続ポート

ポート名説明

ポート A カスケード入力

CAS_IN_ADDR_A[22:0] ポート A 入力アドレス入力。カスケードモードでは、このポートを

CAS_OUT_ADDR_A に接続します。

CAS_IN_EN_A ポート A 入力イネーブル入力。カスケードモードでは、このポートを

CAS_OUT_EN_A に接続します。

CAS_IN_BWE_A[8:0] ポート A 入力書き込みモードのポートバイトライトイネーブル。カスケードモー

ドでは、このポートを CAS_OUT_BWE_A に接続します。

CAS_IN_RDB_WR_A ポート A 入力読み出し /書き込みモード選択。カスケードモードでは、このポート

を CAS_OUT_RDB_WR_A に接続します。

CAS_IN_DIN_A[71:0] ポート A 入力書き込みモードデータ入力。カスケードモードでは、このポートを

CAS_OUT_DIN_A に接続します。

CAS_IN_DOUT_A[71:0] ポート A 入力読み出しモードデータ出力。カスケードモードでは、このポートを

CAS_OUT_DOUT_A に接続します。

CAS_IN_RDACCESS_A ポート A 入力読み出しモード読み出しステータス。カスケードモードでは、この

ポートを CAS_OUT_RDACCESS_A に接続します。

CAS_IN_SBITERR_A ポート A 入力読み出しモードのシングルビットエラーフラグ入力。カスケード

モードでは、このポートを CAS_OUT_SBITERR_A に接続します。

CAS_IN_DBITERR_A ポート A 入力読み出しモードのダブルビットエラーフラグ入力。カスケードモー

ドでは、このポートを CAS_OUT_SBITERR_A に接続します。

表 2‐2: カスケード接続ポートなし (続き)

ポート名説明





ポート A カスケード出力

CAS_OUT_ADDR_A[22:0] ポート A 出力アドレス。カスケードモードでは、このポートを CAS_IN_ADDR_A

に接続します。

CAS_OUT_EN_A ポート A 出力イネーブル。カスケードモードでは、このポートを CAS_IN_EN_A に

接続します。

CAS_OUT_RDB_WR_A ポート A 出力読み出し /書き込みモード選択。カスケードモードでは、このポート

を CAS_IN_RDB_WR_A に接続します。

CAS_OUT_BWE_A[8:0] ポート A 出力書き込みモードのバイトライトイネーブル。カスケードモードでは、

このポートを CAS_IN_BWE_A に接続します。

CAS_OUT_DIN_A[71:0] ポート A 出力書き込みモードデータ入力。カスケードモードでは、このポートを

CAS_IN_DIN_A に接続します。

CAS_OUT_DOUT_A[71:0] ポート A 出力読み出しモードデータ出力。カスケードモードでは、このポートを

CAS_IN_DOUT_A に接続します。

CAS_OUT_RDACCESS_A ポート A 出力読み出しモードの読み出しステータスフラグ。カスケードモードで

は、このポートを CAS_IN_RDACCESS_A に接続します。

CAS_OUT_SBITERR_A ポート A 出力読み出しモードのシングルビットエラーフラグ。カスケードモード

では、このポートを CAS_IN_SBITERR_A に接続します。

CAS_OUT_DBITERR_A ポート A 出力読み出しモードのダブルビットエラーフラグ。カスケードモードで

は、このポートを CAS_IN_DBITERR_A に接続します。

ポート B カスケード入力

CAS_IN_ADDR_B[22:0] ポート B 入力アドレス入力。カスケードモードでは、このポートを

CAS_OUT_ADDR_B に接続します。

CAS_IN_EN_B ポート B 入力イネーブル入力。カスケードモードでは、このポートを

CAS_OUT_EN_B に接続します。

CAS_IN_BWE_B[8:0] ポート B 入力書き込みモードのポートバイトライトイネーブル。カスケードモー

ドでは、このポートを CAS_OUT_BWE_B に接続します。

CAS_IN_RDB_WR_B ポート B 入力読み出し /書き込みモード選択。カスケードモードでは、このポート

を CAS_OUT_RDB_WR_B に接続します。

CAS_IN_DIN_B[71:0] ポート B 入力書き込みモードデータ入力。カスケードモードでは、このポートを

CAS_OUT_DIN_B に接続します。

CAS_IN_DOUT_B[71:0] ポート B 入力読み出しモードデータ出力。カスケードモードでは、このポートを

CAS_OUT_DOUT_B に接続します。

CAS_IN_RDACCESS_B ポート B 入力読み出しモード読み出しステータス。カスケードモードでは、この

ポートを CAS_OUT_RDACCESS_B に接続します。

CAS_IN_SBITERR_B ポート B 入力読み出しモードのシングルビットエラーフラグ入力。カスケード

モードでは、このポートを CAS_OUT_SBITERR_B に接続します。

CAS_IN_DBITERR_B ポート B 入力読み出しモードのダブルビットエラーフラグ入力。カスケードモー

ドでは、このポートを CAS_OUT_DBITERR_B に接続します。

表 2‐3: カスケード接続ポート (続き)

ポート名説明





UltraRAM ポート信号

クロック – CLK

各ポートは両方のポートのシングルクロックピンと完全に同期します。すべてのポートの入力ピンにはセットアッ

プタイムがあり、この CLK ピンを基準とします。また、出力データバスの Clock-to-Out も CLK ピンを基準としま

す。クロックの極性は設定変更可能で、デフォルトでは立ち上がりエッジとなっています。

パワーゲーティングイネーブル入力 – SLEEP

動的パワーゲーティング機能を使用することで、長時間にわたってあまり使用されていないメモリのスタティック

消費電力を削減できます。

SLEEP 入力がアサートされ、セットアップタイムおよびホールドタイム要件が満たされていると、メモリは次のク

ロックサイクルでスリープモードへの移行を開始します。 SLEEP 入力は、 UltraRAM の読み出し /書き込み動作を無

効にします。その結果、読み出しまたは書き込みを実行しようとしても、ウェークアップタイム要件が満たされる

まで無視されます。ただし、セットアップ/ホールドタイム要件を満たす必要があります。スリープモードでは、

SRAM アレイおよび OREG パイプラインレジスタの出力は、次のクロックの立ち上がりエッジに同期して 0 にリ

セットされます。その他のオプションのパイプラインレジスタは、スリープモードの影響を受けません。したがっ

て、 UltraRAM の最終的なデータ出力値は、ほかのパイプラインレジスタがどのように使用されているかによって、

以前の値に保たれるか、または 0 にリセットされます。 OREG レジスタの出力は、 (ウェークアップタイム後の) 最

初の有効な読み出しデータがパイプラインを通過するまで 0 に保たれます。

ポート B カスケード出力

CAS_OUT_ADDR_B[22:0] ポート B 出力アドレス。カスケードモードでは、このポートを CAS_IN_ADDR_B

に接続します。

CAS_OUT_EN_B ポート B 出力イネーブル。カスケードモードでは、このポートを CAS_IN_EN_B に

接続します。

CAS_OUT_BWE_B[8:0] ポート B 出力書き込みモードのバイトライトイネーブル。カスケードモードでは、

このポートを CAS_IN_BWE_B に接続します。

CAS_OUT_RDB_WR_B ポート B 出力読み出し /書き込みモード選択。カスケードモードでは、このポート

を CAS_IN_RDB_WR_B に接続します。

CAS_OUT_DIN_B[71:0] ポート B 出力書き込みモードデータ入力。カスケードモードでは、このポートを

CAS_IN_DIN_B に接続します。

CAS_OUT_DOUT_B[71:0] ポート B 出力読み出しモードデータ出力。カスケードモードでは、このポートを

CAS_IN_DOUT_B に接続します。

CAS_OUT_RDACCESS_B ポート B 出力読み出しモードの読み出しステータスフラグ。カスケードモードで

は、このポートを CAS_IN_RDACCESS_B に接続します。

CAS_OUT_SBITERR_B ポート B 出力読み出しモードのシングルビットエラーフラグ。カスケードモード

では、このポートを CAS_IN_SBITERR_B に接続します。

CAS_OUT_DBITERR_B ポート B 出力読み出しモードのダブルビットエラーフラグ。カスケードモードで

は、このポートを CAS_IN_DBITERR_B に接続します。

表 2‐3: カスケード接続ポート (続き)

ポート名説明





SLEEP ピンは、 RAM のパワーゲーティングを制御します。 SLEEP = 1 の場合、 SRAM ペリフェラルロジックの電源

を切断して消費電力を削減します。 SRAM アレイのデータは維持されますが、読み出しや書き込みはできません。

SLEEP からのウェークアップ時間は 2 クロックサイクルで、 SEU のパフォーマンスには影響を与えません。このピ

ンの極性は設定可能ではありません (アクティブ High)。

ウェークアップ時間は、 SLEEP のディアサート後に EN ピンをアサートできるタイミングを定義します。上で述べ

たウェークアップクロックサイクルは、オプションのパイプラインが有効になっていないことが前提です。

注意: OREG が使用され (OREG = TRUE) 読み出し動作直後に SLEEP 動作が続く (SLEEP がアクティブになる ) 場合、

OREG パイプラインステージへの電源が即時に切断されるため、読み出しデータが UltraRAM ブロックに留まりま

す。データが出力で確認されなくても、 RDACCESS 信号はアサートされます。

アドレスバス – ADDR_A、 ADDR_B

23 ビットアドレスバスは、読み出しまたは書き込みを実行するメモリセルを選択します。下位 12 ビットを使用し

て、各 UltraRAM の 4K 位置の中のメモリセルを選択します。上位 11 ビットは、複数の UltraRAM をカスケード接続

してビット数の多いメモリアレイを形成するのに使用される UltraRAM を選択します。各 UltraRAM はビルトイン

コンパレータを備えています。このコンパレータは、この上位 11 ビットアドレスと固有の SELF_ADDR 属性を比較

して、その UltraRAM が選択されたかどうかを判断します。 SELF_MASK 属性は、この比較に使用される 11 ビット

アドレスの数を定義します。

イネーブル – EN_A、 EN_B

イネーブルピンはポートの読み出しおよび書き込み機能を制御します。ポートのイネーブルピンが非アクティブの

とき、出力ピンは前の状態を維持し、データはメモリセルに書き込まれません。イネーブルの極性は反転可能で、

デフォルトではアクティブ High となっています。ただし、リセット時または省電力モード (スリープ) では、出力は

0 にリセットされます。

読み出し /書き込み選択 – RDB_WR_A、 RDB_WR_B

このピンが 1 の場合は書き込みを選択し、 0 の場合は読み出しを選択します。極性は反転可能です。各ポートは、

1 サイクルで書き込みまたは読み出しを 1 回だけ実行できます。書き込みが実行されるとき、読み出し出力は以前の

値を保持します。

バイトライトイネーブル – BWE_A、 BWE_B

バイトライトイネーブル (BWE) は 9 ビットバスです。 BWE_MODE_A/B 属性の設定によっては、ビット 9 (BWE[8])

は使用しません。 PARITY_INTERLEAVED モードでは、下位 8 ビットのみが使用されます。 DIN バイト 0 ～ 7 の各バ

イトのシングルパリティビットは、 DIN バスの MSB 内の関連するパリティビットに対応し、そのビットに書き込ま

れます。このモードは、カスタムパリティ方式をサポートします。 PARITY_INDEPENDENT モードでは、 9 個の

BWE ビットが DIN バスの 1 バイトに対応します。表 2-4 に、書き込み中に BWE_A/B ビットを使用してそれに対応す

る DIN ビットを有効にする方法を詳しく示します。読み出し中は、バイトライトイネーブル入力は無視されます。

重要: ECC モードが正常に機能するには、すべてのバイトライトイネーブルビットが 1 に設定されている必要があ

ります。





データ入力バス – DIN_A、 DIN_B

データ入力バスは、 UltraRAM に書き込むデータ値を供給します。このデータバスは 72 ビット幅で、下位 64 ビット

はデータに使用され、上位 8 ビットはパリティまたは通常のデータ入力に使用されます。

シングルビット /ダブルビットエラー入力挿入 – INJECT_SBITERR_A、INJECT_DBITERR_A、 INJECT_SBITERR_B、 INJECT_DBITERR_B

エラー入力挿入ピンは、テスト目的で書き込みデータ入力にシングルビットエラーまたはダブルビットエラーを

発生させます。

OREG パイプラインステージのレジスタイネーブル – OREG_CE_A、 OREG_CE_B

このレジスタイネーブルピンは、最初のオプション出力レジスタを制御します。 OREG_A/B 属性を使用してこのレ

ジスタを有効にし、対応する CE 入力が High になると、読み出しデータがクロックの立ち上がりエッジでこのレジ

スタに格納されます。 CE 入力の極性は設定可能ではありません (アクティブ High)。

表 2‐4:バイトライトイネーブル (URAM288)

BWE_MODE_A/B BWE_A/B DIN_A/B

パリティインターリーブドモード

PARITY_INTERLEAVED BWE_A/B[7] DIN_A/B[71,63:56]








パリティ独立モード

PARITY_INDEPENDENT BWE_A/B[8] DIN_A/B[71:64]













OREG_ECC パイプラインステージのレジスタイネーブル – OREG_ECC_CE_A、OREG_ECC_CE_B

このレジスタイネーブルピンは、 ECC オプション出力レジスタを制御します。 OREG_ECC_A/B 属性を使用してこ

のレジスタに有効にし、対応する CE 入力が High になると、読み出しデータがクロックの立ち上がりエッジでこの

レジスタに格納されます。 CE 入力の極性は設定可能ではありません (アクティブ High)。

リセット – RST_A、 RST_B

リセット動作には 2 つのモードがあります。同期リセットモードと非同期リセットモードは、 RST_MODE_A/B 属

性で制御されます。デフォルトの同期リセットモードでは、すべての出力フリップフロップおよびラッチは同期で

0 にリセットされます。非同期リセットモードでは、すべての出力フリップフロップおよびラッチは CLK エッジを

待たずに 0 にリセットされます。この動作によって UltraRAM メモリセルが変化することはなく、もう 1 つのポート

での書き込みにも影響を与えません。どちらの信号も極性は設定変更可能で、デフォルトではアクティブ High と

なっています。

UltraRAM マトリクスで使用する場合、同期/非同期リセットモードにかかわらず、マトリクスのすべての UltraRAM

の入力で同時に RST 入力をアサートおよびディアサートする必要があります。したがって、リセット動作から N サ

イクル (N はマトリクスの読み出しレイテンシ) 後に新しい読み出しデータが利用可能になります。ただし読み出し

動作とリセット動作が重複する場合、 N サイクルより前に DOUT がリセット値から新しい読み出し値に変化するこ

とがあります。これは、入力パイプラインの IREG_PRE/IREG_CAS がリセットの影響を受けないため、リセット中

またはリセット前の読み出しに対応する読み出し出力が出力に伝搬するためです。つまり、この動作はマトリクス

内の REG_CAS の位置によっても異なります。 REG_CAS の位置が変わると、リセット後の DOUT の動作も変化しま

す。動作の違いの例は、「リセット付き読み出し /書き込み波形 (オプションの出力パイプラインレジスタあり /なし )」

の図 2-11 および図 2-12 に示したタイミング図を参照してください。

重要:非同期リセットモードの場合、 UltraRAM にはこの入力とディアサートエッジを同期させるビルトインシンク

ロナイザーはありません。 UltraRAM をカスケード接続する場合は、 (通常は階層の上位レベルにインプリメントさ

れる ) 共通のシンクロナイザーが必要です。ファブリックでの入力は、 UltraRAM に入る前に適切に同期化する必要

があります。

データ出力バス – DOUT_A、 DOUT_B

読み出しでは、最後のアクティブなクロックエッジでアドレスバスにより指定されたメモリセルの内容が、データ

出力バスに送信されます。書き込み中や動作のない時は、データ出力バスは変化せず、前のサイクルのデータが保

持されます。これは、シングル UltraRAM およびカスケード /マトリクスコンフィギュレーションの両方に当てはま

ります。同様に、カスケード接続された UltraRAM では、カスケードチェーンの最後の (出口点の) 読み出し出力も

以前のデータを保持します。データバスは 72 ビット幅で、下位 64 ビットはデータに使用され、上位 8 ビットはパリ

ティまたは通常のデータ入力に使用されます。

読み出しステータス出力 – RDACCESS_A、 RDACCESS_B

UltraRAM は、読み出しの実行が終了したことを示す読み出しアクセスステータス出力 (RDACCESS_A/B) を生成し、

新しいデータが出力で利用可能になるタイミングを示します。この出力は、それに対応する読み出しデータと同じ

レイテンシを持ちます。 UltraRAM を複数のカラムにわたってカスケード接続する場合は、この出力を最上位で使用

して、適切な読み出しデータを選択できます。この出力が High の場合は、その UltraRAM またはカスケードチェー

ンの下段の UltraRAM で読み出しが実行されたことを示します。カスケード接続された UltraRAM のカラムを複数接

続する場合は、カラムカスケードのパイプライン処理を担う CLB レジスタが必要になることがあります。





RDACCESS 信号は、マトリクス (行列) 状に配置される UltraRAM のサポートを主な目的としています。この信号は、

マトリクスコンフィギュレーションの UltraRAM ブロックのうち、どの UltraRAM が特定のクロックサイクルでア

クティブにデータを読み出しているかを識別します。その後アプリケーションは、最終的な出力に伝搬する必要が

ある適切な読み出しデータを決定できます。

図 2-4 に、 RDACCESS 信号を使用して読み出し出力データを適切に選択してマトリクスの出力データパスを制御す

るユースケースを示します。回路では、非アクティブ出力のデータが保持されます。マトリクスのエントリポイン

ト (性能上の理由によるファブリック内の水平パイプラインなど) 間の入力遅延と出力側の同一遅延 (図 2-4 に示す遅

延/パイプラインブロック ) を一致させることが重要です。

ECC エラービット出力 – SBITERR_A、 DBITERR_A、 SBITERR_B、 DBITERR_B

ECC エラービット出力は、 EN_ECC_RD_A/B 属性が TRUE に設定されている場合に有効です。これらの出力は、

ECC デコーダーがシングルビットエラーまたはダブルビットエラーを検出した場合にアサートされます。

反転可能な制御信号ピン

5 本の制御ピン (CLK、 EN_A/B、 RST_A/B) は個別に反転できます。 EN および RST 制御信号はアクティブ High また

はアクティブ Low のどちらにでも設定でき (デフォルトはアクティブ High)、アクティブクロックは立ち上がりエッ

ジにも立ち下がりエッジにも設定できます (デフォルトは立ち上がりエッジ)。反転には、追加のロジックリソース

は必要ありません。


図 2‐4: RDACCESS 信号のユースケース

X17170-012617





UltraRAM の属性

表 2-5 に UltraRAM の属性を示します。

表 2‐5: UltraRAM の属性


AUTO_SLEEP_LATENCY 3 ～ 15 8 10 進数UltraRAM をスリープモードにす

るレイテンシ要件を設定します。

AVG_CONS_INACTIVE_CYCLES 10 ～ 100000 10 10 進数

スリープモードの連続した非ア

クティブサイクルの平均値を設

定します。スリープモードの場

合、いずれのポートでも読み出

し /書き込み動作が発生しない、

平均サイクル数として定義され

ます。消費電力レポートツール

で使用されます。ユーザーが設

定します。

BWE_MODE_APARITY_INTERLEAVED、PARITY_INDEPENDENT

PARITY_INTERLEAVED 文字列

ポート A のバイトライト制御

(1 バイト /1 ビットパリティまた

は 8 バイト /1 バイトパリティ )

です。

BWE_MODE_BPARITY_INTERLEAVED、PARITY_INDEPENDENT

PARITY_INTERLEAVED 文字列

ポート B のバイトライト制御

(1 バイト /1 ビットパリティまた

は 8 バイト /1 バイトパリティ )

です。

CASCADE_ORDER_ANONE、 FIRST、

MIDDLE、 LASTNONE 文字列

ポート A のカスケードチェーン

における UltraRAM ブロックの

位置を指定します。

CASCADE_ORDER_BNONE、 FIRST、

MIDDLE、 LASTNONE 文字列

ポート B のカスケードチェーン

における UltraRAM ブロックの

位置を指定します。

EN_AUTO_SLEEP_MODE FALSE、 TRUE FALSE 文字列

UltraRAM の省電力モードへの

自動的移行を有効にするかどう

かを指定します。

EN_ECC_RD_A FALSE、 TRUE FALSE 文字列

ポート A の ECC デコーダーを

データ読み出しに使用するかど

うかを指定します。

EN_ECC_RD_B FALSE、 TRUE FALSE 文字列

ポート B の ECC デコーダーを

データ読み出しに使用するかど


EN_ECC_WR_A FALSE、 TRUE FALSE 文字列

ポート A の ECC エンコーダーを

データ書き込みに使用するかど


EN_ECC_WR_B FALSE、 TRUE FALSE 文字列

ポート B の ECC エンコーダーを

データ書き込みに使用するかど






IREG_PRE_A FALSE、 TRUE FALSE 文字列

ポート A のデータ、アドレス、

制御入力パイプラインレジスタ

を挿入します。

IREG_PRE_B FALSE、 TRUE FALSE 文字列

ポート B のデータ、アドレス、

制御入力パイプラインレジスタ

を挿入します。

IS_CLK_INVERTED FALSE、 TRUE FALSE 文字列 CLK を反転します (オプション)。

IS_EN_A_INVERTED FALSE、 TRUE FALSE 文字列ポート A の EN を反転します

(オプション)。

IS_EN_B_INVERTED FALSE、 TRUE FALSE 文字列ポート B の EN を反転します


IS_RDB_WR_A_INVERTED FALSE、 TRUE FALSE 文字列ポート A の RDB_WR をします


IS_RDB_WR_B_INVERTED FALSE、 TRUE FALSE 文字列ポート B の RDB_WR を反転し

ます (オプション)。

IS_RST_A_INVERTED FALSE、 TRUE FALSE 文字列ポート A のリセット入力を反転

します (オプション)。

IS_RST_B_INVERTED FALSE、 TRUE FALSE 文字列ポート B のリセット入力を反転

します (オプション)。

MATRIX_ID カスタムラベル NONE 文字列

カスケードチェーンまたはマト

リクスに属するすべての

UltraRAM ブロックをタグ付け

するために消費電力レポート

ツールが使用するマトリクス ID

名をカスタムラベル (文字列) と

して指定します。各マトリクス

には異なる名前を割り当てま

す。シングル UltraRAM インス

タンスにはラベルは必要ありま

せん。消費電力レポートツール

で使用されます。ユーザーまた

は合成ツールが設定します。

NUM_URAM_IN_MATRIX 1 ～ 2048 1 10 進数

カスケード /マトリクスサイズ

(マトリクス内の UltraRAM の数)

を定義します。特定マトリクス

のインスタンスに帰属します。

シングルインスタンスの場合、

1 にセットします。消費電力レ

ポートツールで使用されます。

ユーザーまたは合成ツールが設

定します。

表 2‐5: UltraRAM の属性 (続き)






NUM_UNIQUE_SELF_ADDR_A 1 ～ 2048 1 10 進数


リクス内の固有の

SELF_ADDR_A UltraRAM ブ

ロックの数を指定します。通常

は、カスケードチェーンまたは

マトリクス内のブロック数に相

当します。ブロードキャストの

場合、共通の SELF_ADDR_A 設

定によりその数は小さくなるこ

とがあります。消費電力レポー

トツールで使用されます。ユー

ザーまたは合成ツールが設定し

ます。

NUM_UNIQUE_SELF_ADDR_B 1 ～ 2048 1 10 進数


リクス内の固有の

SELF_ADDR_B UltraRAM ブ

ロックの数を指定します。通常

は、カスケードチェーンまたは

マトリクス内のブロック数に相

当します。ブロードキャストの

場合、共通の SELF_ADDR_B 設

定によりその数は小さくなりま

す。消費電力レポートツールで

使用されます。ユーザーまたは

合成ツールが設定します。

OREG_A FALSE、 TRUE FALSE 文字列

ポート A の SRAM アレイ出力パ

イプラインレジスタを挿入しま

す (オプション)。

OREG_B FALSE、 TRUE FALSE 文字列

ポート B の SRAM アレイ出力パ

イプラインレジスタを挿入しま

す (オプション)。

OREG_ECC_A FALSE、 TRUE FALSE 文字列

ポート A の ECC デコーダー出力

パイプラインレジスタを挿入し


OREG_ECC_B FALSE、 TRUE FALSE 文字列

ポート B の ECC デコーダー出力

パイプラインレジスタを挿入し


REG_CAS_A FALSE、 TRUE FALSE 文字列

ポート A のカスケード接続デー

タ入力/データ出力パイプライン

レジスタを挿入します。

REG_CAS_B FALSE、 TRUE FALSE 文字列

ポート B のカスケード接続デー

タ入力/データ出力パイプライン

レジスタを挿入します。

RST_MODE_A SYNC、 ASYNC SYNC 文字列ポート A のリセットモードを指

定します。







注記: URAM288_BASE プリミティブにはいずれのカスケード属性もありません。

自動スリープのレイテンシ – AUTO_SLEEP_LATENCY

自動スリープモードは、メモリの使用状況に応じて SLEEP ピンの機能を自動的に利用します。いつスリープに移行

し、いつウェークアップするかを判断するために、 UltraRAM は RAM アクセスの発生頻度を予測します。

EN_AUTO_SLEEP_MODE 属性を TRUE に設定した場合、イネーブル入力およびグローバルアドレス入力 (EN_A、

EN_B、 ADDR_A[22:12]、 ADDR_B[22:12]) の到着後、 AUTO_SLEEP_LATENCY 属性で定義されるクロックサイクル

数以内にほかの入力が到着する必要があります。このルックアヘッド情報を使用して、 UltraRAM がいつスリープに

入るかを決定します。この機能をインプリメントするためには、 EN_A/B および ADDR_A/B[22:12] は内部で遅延さ

れます。イネーブル信号およびグローバルアドレス信号の到着後、ほかの信号が到着するまでの時間を示すクロッ

クサイクル数は、 AUTO_SLEEP_LATENCY 属性によって 3 ～ 15 の範囲で設定されます。したがって、 UltraRAM が

スリープモードに移行するには、 AUTO_SLEEP_LATENCY 属性の値で定義される最小限の非アクティブクロック

サイクルが連続して発生する必要があります。

スリープサイクル数は、次の式で計算されます。

• 連続した非アクティブサイクル数が AUTO_SLEEP_LATENCY の値よりも小さい場合、スリープサイクル数 = 0

になります。

• 連続した非アクティブサイクル数が AUTO_SLEEP_LATENCY の値以上である場合、連続したスリープサイク

ル数 = 連続した非アクティブサイクル数-3 になります。

• 非アクティブサイクルは、いずれのポートからも読み出し /書き込みが発生しないサイクルとして定義されます。

たとえば、非アクティブ状態が連続して 5 サイクル以上発生したときにスリープサイクルを発生させるには、

AUTO_SLEEP_LATENCY の値を 5 に設定します。

RST_MODE_B SYNC、 ASYNC SYNC 文字列ポート B のリセットモードを指

定します。

SELF_ADDR_A 11'h000 ～ 11'h7ff 11'h000 16 進数ポート A の自己アドレス値です。

SELF_ADDR_B 11'h000 ～ 11'h7ff 11'h000 16 進数ポート B の自己アドレス値です。

SELF_MASK_A 11'h000 ～ 11'h7ff 11'h7ff 16 進数ポート A の自己アドレスマスク

です。

SELF_MASK_B 11'h000 ～ 11'h7ff 11'h7ff 16 進数ポート B の自己アドレスマスク

です。

USE_EXT_CE_A FALSE、 TRUE FALSE 文字列

ポート A のすべての出力パイプ

ラインレジスタの CE ピンを内

部または外部で制御できるよう

にします。

USE_EXT_CE_B FALSE、 TRUE FALSE 文字列

ポート B のすべての出力パイプ

ラインレジスタの CE ピンを内

部または外部で制御できるよう

にします。







自動スリープモードに入ると、OREG の出力は 1 クロックサイクル間だけ古い値を維持します。UltraRAM がいつス

リープモードに移行するかに応じて、このデータは次のサイクルまたはそれ以降に 0 にリセットされます。 OREG

の後にほかのパイプラインレジスタが有効にされていない場合は、最後の有効なクロックサイクルの間、このレジ

スタ出力読み出しデータを使用しなければなりません。ほかの連続したパイプラインレジスタがある場合は、これ

らのパイプラインレジスタが最後の読み出しデータを保持します。

自動スリープモードは、カスケードチェーンのサイズが大きい場合や、チェーンのアクティビティがほとんどない

場合に効果的です。この属性にはデフォルト値がありますが、この機能で消費電力を効果的に削減できる設定値は、

アクティビティ、レイテンシやほかのアプリケーション要件に応じて、アプリケーションごとに決定する必要があ

ります。 AUTO_SLEEP_LATENCY の値を小さくしすぎると、 UltraRAM のスリープとウェークアップの頻度が高く

なって消費電力が増加します。また、値を大きくしすぎると、十分な省電力効果を得ることができません。

バイトライトイネーブルモード – BWE_MODE_[A|B]

この属性は、バイトライトイネーブル (BWE_[A/B]) 入力のデータおよびパリティの使用方法を指定します。 1 デー

タバイト /1 パリティビットモード (PARITY_INTERLEAVED) または 8 データバイト /1 パリティバイトモード

(PARITY_INDEPENDENT) を選択します。詳細は、「バイトライトイネーブル – BWE_A、 BWE_B」を参照してくだ

さい。

カスケードチェーンオーダー – CASCADE_ORDER_[A|B]

この属性は、 UltraRAM がカスケード接続に含まれるかどうかと、カスケードチェーン内の UltraRAM の位置を指定

します。値は、 NONE (デフォルト )、 FIRST、 MIDDLE、 LAST です。各カラムの最初の UltraRAM はすべて FIRST

に設定し、各カラムの最後の UltraRAM はすべて LAST に設定します。中間の UltraRAM はすべて MIDDLE に設定し

ます。詳細は、「カスケード接続のユーザー属性」を参照してください。

AVG_CONS_INACTIVE_CYCLES、 MATRIX_ID、 NUM_URAM_IN_MATRIX、および NUM_UNIQUE_SELF_ADDR_A|B 属性

これらの属性はデザインの機能に影響せず、消費電力の見積もりおよびレポートに使用されます。 UltraRAM が合成

によって推論される場合、これらの属性は Vivado ツールで自動的に設定されます。

推奨:手動でインスタンシエートした場合は、正確な消費電力を算出するには実際の使用法を反映して設定する必要があります。このように設定されないと、消費電力の見積もりが不必要に悪い結果となります。

注記:ブロードキャストのユースケースでは、 SELF_MASK の設定が NUM_UNIQUE_SELF 属性に影響します。

ADDR_A/B[22:12] 入力はマトリクス内の UltraRAM インスタンスで異なることがあり、その一方で、 SELF_MASK 設

定はマトリクス内の複数インスタンスで同じになることがあります。図 2-8 に示す例を参照してください。

イネーブル自動スリープモード – EN_AUTO_SLEEP_MODE

このモードは、自動的に消費電力を削減する自動スリープモードを有効にし、アプリケーションによるスリープ

モードの制御を無効にします。 TRUE に設定すると、ユーザーによって制御されるスリープ入力は無効になります。

代わりに UltraRAM が内部でスリープモードのオン/オフを切り替え、自動的に消費電力を削減します。 UltraRAM の

スリープモードへの移行と終了の基準になるのは、 AUTO_SLEEP_LATENCY 属性で指定された非アクティブク

ロックサイクル数です。

注記: AUTO_SLEEP モードでは USE_EXT_CE_A/B を使用できません。両方の属性を同時に TRUE にすることはでき

ません。





イネーブル ECC ライト – EN_ECC_WR_[A/B]

この属性は、 ECC エンコーダー (書き込み) を有効にするかどうかを指定します。

イネーブル ECC リード – EN_ECC_RD_[A/B]

この属性は、 ECC エンコーダー (読み出し ) を有効にするかどうかを指定します。

入力レジスタステージ (オプション) – IREG_PRE_[A|B]

この属性は、 UltraRAM 入力 EN/RDB_WR/BWE/ADDR/DIN/INJECT_SBITERR/INJECT_DBITERR それぞれの入力パ

イプラインレジスタを有効にするかどうかを指定します。「カスケードレジスタステージ (オプション) –

REG_CAS_[A|B]」の記載に該当しない限り、 IREG_PRE および REG_CAS は互いに両立しません。図 2-5 を参照して

ください。

出力レジスタステージ (オプション) – OREG_[A|B]

この属性は、 SRAM アレイ出力のパイプラインステージを有効にするかどうかを指定します。

ECC 出力レジスタステージ (オプション) – OREG_ECC_[A|B]

この属性は、 ECC デコードロジックの ECC エラー /データ出力のパイプラインレジスタを有効にするかどうかを指

定します。

カスケードレジスタステージ (オプション) – REG_CAS_[A|B]

カスケードデータ /制御/アドレス入力および出力のパイプラインレジスタ (IREG_CAS および OREG_CAS) を有効に

するかどうかを指定します。これらのパイプラインステージは、 UltraRAM の最大周波数を決める重要な役割を果た

します。カスケードモードでは、最大周波数の要件に応じて、これらのレジスタをブロックごとに使用するか、ま

たは数ブロックおきに使用する必要があります。 CASCADE_ORDER 属性が MIDDLE または LAST に設定されてい

る場合を除いて IREG_PRE と REG_CAS は排他的にしか設定できませんが、 IREG_PRE レジスタはカスケードモー

ドでエラー挿入の入力 INJECT_S/DBITERR に使用できます。その他すべての入力には REG_CAS を使用する必要が

あります。図 2-5 を参照してください。

リセットモード – RST_MODE_[A|B]

RST_[A/B] が CLK に同期入力か非同期入力かを指定します。

自己アドレス – SELF_ADDR_[A|B]

この属性は、 UltraRAM の自己アドレスを指定します。カスケードチェーン内の各 UltraRAM について固有の値でな

ければなりません。この値はカスケードチェーン内の各 UltraRAM のアドレスを指定します。 11 ビット値で、

11'h000 ～ 11'h7fff の範囲で自由に指定できます。詳細は、「カスケード接続のユーザー属性」を参照してくだ

さい。





自己マスク値 – SELF_MASK_[A|B]

この属性は、入力アドレスがカスケードチェーン内の UltraRAM と一致するかどうかを判断するために、カスケー

ド接続アドレス (SELF_ADDR) 内で ADDR 入力と比較 (アドレスデコーディング) されるビット数を指定します。

アドレスビット数は、カスケード接続された UltraRAM の合計アドレス空間によって決定されます。未使用のアド

レスビットに対応する MSB ビットは、 1 に設定する必要があります。詳細は、「カスケード接続のユーザー属性」

を参照してください。

外部 CE 使用 – USE_EXT_CE_[A|B]

この属性は、非カスケードモードですべての出力パイプラインステージの制御に外部 CE 入力を使用できるようにし

ます。デフォルトでは、内部で生成された CE を使用してすべてのパイプラインステージを制御します。この設定は

OREG_CAS レジスタイネーブルには適用されません。カスケードモードでは、 OREG_CAS レジスタイネーブルは

UltraRAM によって自動的に制御されます。外部 CE モードが有効の場合、 RDACCESS 出力信号は使用できません。

重要: カスケードモードでは、 USE_EXT_CE は使用できないため、 False に設定する必要があります。したがって、

カスケードモードでは、外部 CE 入力 (OREG_CE および OREG_ECC_CE) は使用できません。この属性は、

CASCADE_ORDER=NONE の場合にのみサポートされます。

デュアルポート SRAM アレイの動作

デュアルポート 288Kb UltraRAM は、 288Kb の記憶領域と独立した 2 つのアクセスポート A および B で構成されま

す。 2 つのポートはシングルクロック入力を共有します。

各クロックサイクルで、各ポートは互いに独立して読み出しまたは書き込みを実行できます。読み出し /書き込みは

2 つのポートで自由に組み合わせることができます。読み出しおよび書き込みは常にクロックに同期します。同じク

ロックサイクル内では、常にポート A の動作が先に実行され、続いてポート B の動作が実行されます。したがっ

て、 2 つのポートが同じアドレス位置にアクセスしても、データアクセスの競合は発生しません。各ポートは、独

自のアドレス、データ入力、データ出力、イネーブル、書き込みイネーブルを備えています。

• 両方のポートが同じアドレスに対して読み出しと書き込みを実行する場合、動作は次のように定義されます

(表 2-6 参照)。

° ポート A が書き込み、ポート B が読み出しを実行する場合は、ポート B は新しいデータを読み出します。

° ポート A が読み出し、ポート B が書き込みを実行する場合は、ポート A は古いデータを読み出します。

° ポート A およびポート B が書き込みを実行する場合は、ポート B の書き込みがポート A の書き込みを上書

きします。クロックサイクルの最後に、メモリはポート B の書き込みデータを格納します。





読み出し

オプションのパイプラインレジスタが有効でないデフォルトモードでは、読み出しに 1 つのクロックエッジを使用

します。読み出しアドレスが読み出しポートに取り込まれてから、 SRAM アクセス時間の後に、格納されたデータ

が出力ラッチに読み込まれます。オプションで追加の入力/出力レジスタを使用する場合は、使用されるパイプライ

ンレジスタの数に応じて、読み出しに追加のサイクルが必要になります。読み出しデータは、次の有効な読み出し

が行われるまで、またはリセットによって出力が変化するまで、出力上に保持されます。

書き込み

オプションの入力レジスタが有効でない限り、書き込みに 1 つのクロックエッジを使用します。書き込みアドレス

は書き込みポートに取り込まれ、入力データがメモリに格納されます。書き込み中は、リセット入力がアサートさ

れない限り、読み出し出力は以前の値を保持します。

入力レジスタ (オプション)

オプションのデータ、アドレス、制御入力レジスタ (IREG_PRE レジスタ ) を使用すると、パイプライン処理におけ

る CLB フリップフロップから配線遅延が削減され、デザインのパフォーマンスが向上します。データ、アドレス、

制御信号のカスケード接続に、オプションの入力レジスタ (IREG_CAS レジスタ ) を使用できます。 UltraRAM ブロッ

クのコンフィギュレーション (入力がカスケード接続されているかどうか) に応じて、データ入力レジスタまたはカ

スケード入力レジスタを任意の時点で使用できます。入力および出力カスケードレジスタは、いずれも REG_CAS

属性で同時に有効になります。個別にオン/オフを切り替えることはできません。


オプションの出力レジスタを使用すると、パイプライン処理における CLB フリップフロップへの配線遅延が削減さ

れ、デザインのパフォーマンスが向上します。最初のオプションの出力レジスタ (OREG ステージ) は、 SRAM 配列

の読み出し直後に使用されます。追加のオプションの出力レジスタは、 ECC デコードロジック (OREG_ECC ステー

ジ) およびカスケードロジック (OREG_CAS レジスタ ) の後に使用できます。デフォルトでは、デザインは消費電力

の削減のために内部生成された CE を使用してすべてのパイプラインステージを制御します。ただし、

USE_EXT_CE_A/B 属性を設定することにより、外部の CE ポートを使用できます。外部 CE が有効の場合、オプ

ションの出力レジスタには、独立したクロックイネーブル入力ポートが与えられます。出力データレジスタが CE

ポートによって無効にされている場合、これらのレジスタは入力レジスタの動作とは無関係にそれぞれの値を保持

します。

表 2‐6: UltraRAM のポートアクセス

UltraRAM のポートアクセスポート A ポート B データ出力

1 回の読み出し /1 回の書き込み読み出し書き込み古いデータ

1 回の読み出し /1 回の書き込み書き込み読み出し新しいデータ

1 回の読み出し /1 回の読み出し

および書き込み読み出し読み出し /書き込み古いデータ

1 回の読み出し /1 回の読み出し

および書き込み読み出し /書き込み読み出し新しいデータ

2 回の読み出し /2 回の書き込み読み出しまたは

書き込み

書き込みまたは

読み出し

ポート A/B の読み出し /書き込みの

組み合わせによって異なる





リセット

UltraRAM の RST は、読み出しデータ /ステータス /ECC エラー出力と、それに対応するすべてのオプション出力/カス

ケードパイプラインレジスタを同時にリセットします。リセット機能は、 RST_MODE 属性の設定によって、同期

(デフォルト ) または非同期で動作します。リセット動作は、すべての読み出し動作および CE 入力に優先されます。

RST のディアサート後、新しい読み出しデータ値がパイプラインを通過するまで、リセット値は有効です。

非同期リセットモードの場合、 UltraRAM にはこの入力とディアサート信号を同期させるビルトインシンクロナイ

ザーはありません。したがって、 RST 入力用にロジックベースのシンクロナイザーが必要な場合があります。

重要:デザインでカスケード接続を使用する場合は、チェーン内のすべての UltraRAM RST に共通のシンクロナイ

ザーを使用する必要があります。


バイトライトイネーブル機能により、入力データをバイト単位で SRAM アレイに書き込むことができます。ポート

A およびポート B のそれぞれに 9 ビットのライトイネーブル入力があります。また、BWE_MODE_[A/B] 属性で選択

される 2 つの動作モードがあります。 PARITY_INTERLEAVED モードでは、各ライトイネーブルビットが 8 データ

ビット + 1 パリティビットの書き込みを可能にします。したがって、各バイトに、それに対応する 1 つのパリティ

ビットがあります。 PARITY_INDEPENDENT モードでは、各ライトイネーブルビット (BWE[7:0]) が 8 データビッ

ト (1 バイト ) の書き込みを可能にします。 9 番目の BWE ビット (BWE[8]) のイネーブルビットは、 8 つのパリティ

ビットからなる 1 バイトを制御します。読み出し動作中は、バイトライト入力は無視されます。

重要: ECC 機能を使用する場合、 ECC レコーダー /デコーダーが正常に機能するには、すべてのバイトライトイネー

ブルビットが 1 に設定されている必要があります。

UltraRAM のカスケード接続とマトリクスコンフィギュレーション

UltraRAM が備える高度なビルトイン機能の 1 つとして、専用の直接インターコネクトを介して 1 つのカラム内で複

数の UltraRAM ブロックを直接カスケード接続し、よりビット数の多い RAM を構築できます。データ入力、データ

出力、 ECC エラー、アドレス、イネーブル、読み出し /書き込み選択、書き込みマスク属性のポートがあり、カス

ケード接続を容易にしています (図 2-5 参照)。

カスケード接続は、常に下段から上段への一方向にのみサポートされます。 UltraRAM ブロックは、 SLR 内の 1 つの

カラム内では無制限にカスケード接続できます。各ブロックはビルトイン接続ポートを備えています。各 UltraRAM

内でカスケードパイプラインレジスタをオプションで利用できます (IREG_CAS ステージおよび OREG_CAS ステー

ジは、 REG_CAS 属性で有効になる )。これらのレジスタは、デザインの最大周波数およびレイテンシの要件に基づ

いて、必要に応じて有効にできます。 1 つのクロック領域から上段の次のクロック領域にカスケード接続する場合

は、セットアップタイム違反を回避するため、カスケードチェーンの入力側と出力側の両方に追加のパイプライン

レジスタが必要になることがあります。

ロジックリソースおよび配線リソースを利用することで、 UltraRAM を複数のカラムにわたってカスケード接続する

ことも可能です。 UltraRAM は、読み出しが実行されたことを示す読み出しアクセスステータス出力

(RDACCESS_A/B) を生成します。この出力は、それに対応する読み出しデータと同じレイテンシを持ちます。複数

のカラムにわたってカスケード接続する場合、この出力を使用して適切な読み出しデータかを選択できます。

実行中の読み出し動作がない場合、カスケードチェーンの最後の (ブロックの出口点の) 読み出し出力は、以前の

データを保持します。






図 2‐5: UltraRAM のカスケード接続のブロック図 (1 ポートのみ表示)

X17171-012617





カスケード接続のユーザー属性

• CASCADE_ORDER_A/B は、 UltraRAM ブロックのカスケード接続の順序を指定します。

° NONE (デフォルト ) - UltraRAM はカスケードモードではありません。

° FIRST - UltraRAM はカスケードチェーンの各カラムのチェーンの最初のインスタンスです。

° MIDDLE - UltraRAM はカスケードチェーンの中間のインスタンスです。

° LAST - UltraRAM はカスケードチェーンの各カラムのチェーンの最後のインスタンスです。

• SELF_MASK_A/B[22:12] は、カスケードチェーン内の UltraRAM ブロックの数、つまり使用される

ADDR_A/B[22:12] ビットを指定します。

° 11'h7ff (デフォルト ) - カスケードモードではありません。 ADDR_A/B[22:12] 入力がマスクされます。

° 11'h7fe - 2 個の UltraRAM がカスケード接続されています。 ADDR_A/B[22:13] 入力がマスクされます。

° 11'h7fc - 3 ～ 4 個の UltraRAM がカスケード接続されています。ADDR_A/B[22:14] 入力がマスクされます。

° 11'h7f8 - 5 ～ 8 個の UltraRAM がカスケード接続されています。ADDR_A/B[22:15] 入力がマスクされます。

° 11'h7f0 - 9 ～ 16 個の UltraRAM がカスケード接続されています。ADDR_A/B[22:16] 入力がマスクされます。

° 11'h7e0 - 17 ～ 32 個の UltraRAM がカスケード接続されています。ADDR_A/B[22:17] 入力がマスクされます。

° 11'h7c0 - 31 ～ 64 個の UltraRAM がカスケード接続されています。ADDR_A/B[22:18] 入力がマスクされます。

° 11'h780 - 65 ～ 128 個の UltraRAM がカスケード接続されています。 ADDR_A/B[22:19] 入力がマスクされ

ます。


ます。


ます。

° 11'h400 - 513 ～ 1024 個の UltraRAM がカスケード接続されています。 ADDR_A/B[22] 入力がマスクされ

ます。

° 11'h000 - 1025 ～ 2048 (1036) 個の UltraRAM がカスケード接続されています。アドレス入力のどのビット

もマスクされません。

• SELF_ADDR_A/B[22:12]

この属性はカスケードモードで使用されます。 UltraRAM カスケードチェーン内のどのアドレスビットが、そ

のビットが関連付けられる特定のブロックをアドレス指定するかに基づいて、この属性を設定する必要があり

ます。カスケードチェーン内の特定の UltraRAM ブロックは、使用される ADDR_A/B アドレスビットにマッチ

する SELF_MASK_A/B 属性によるアドレスビットのマスク後に自己アドレスビットがセットされたときにアク

セスされます。デフォルトは 11'h0 です (図 2-6 参照)。






図 2‐6: カスケードチェーンの例

X17185-012617





カスケード接続された UltraRAM でマトリクスを構築する

複数の UltraRAM で深さのある (ワード数の多い) 論理 SRAM を構築できます。複数の UltraRAM で深さのある (ワー

ド数の多い) 論理 SRAM を構築できます。これらの UltraRAM のインスタンスでは、アドレス、制御信号、および

データが UltraRAM マトリクスの左下に入力され、出力データが右上に現れるマトリクスが形成されます。図 2-7

に、 UltraRAM マトリクスの概念を示します。この X x Y (行 x 列) マトリクスの各マトリクス要素は、垂直にカス

ケード接続されるシングル UltraRAM ブロックです。マトリクスに対する読み出し /書き込みでは、アドレス、制御

信号、およびデータ (書き込みの場合) が行 1 (Row 1) の UltraRAM マトリクスに入力されます。書き込み動作では、

入力データがアドレス指定された位置の行、列 (R、 C) の UltraRAM ブロックおよびその中に含まれるワードに書き

込まれます。読み出し動作も同様に、 UltraRAM R、 C およびその位置を指定することで出力データが (必ず) 列の一

番上の出力バスに到達します。図 2-7 に 4x4 の UltraRAM マトリクスを示します。

各 UltraRAM に対して個別アドレスエンコード方式を用いて、データを含む必要があるかどうかを各ブロック別に

判断します。 SELF_ADDRESS および SELF_MASK によって非固有のアドレスがマトリクス内で使用可能になるた

め、同じサイクル内で複数の UltraRAM にデータを同時に伝搬できます。 SELF_ADDRESS はワンホットエンコード

アドレスとして使用可能で (パーシャルであっても )、 SELF_MASK は重要なアドレスビットおよび無視しても問題

のないアドレスビット (ワンコールド ) を判断します。その結果、マトリクス内のすべての UltraRAM に適用される

グローバルアドレスを、あらかじめ指定した一連の UltraRAM に適用できます。図 2-8 は、行 1 の UltraRAM (2 つ以

上、またはすべて) にデータが同時に書き込まれる様子を示しています。この例では、同時にデータを受信する必要

があるブロックの SELF_ADDR 設定を用いてブロックアドレスの下位 4 ビットが OR 回路を介して出力され、

SELF_MASK は、ブロックのデコードされないアドレスビットを無視します。このようなユースケースでは、

UltraRAM は 1 回の読み出し / 1 回の書き込みモードでしか使用できません。


図 2‐7: 4x4 の UltraRAM マトリクス

UltraRAM Matrix (4x4)

CASCADE_ORDER = LASTSELF_MASK_A = 7F0SELF_ADDR = 0011

Write Data

CASCADE_ORDER = FIRSTSELF_MASK_A = 7F0SELF_ADDR = 0000

CASCADE_ORDER = MIDDLESELF_MASK_A = 7F0SELF_ADDR = 0001


ControlAddress

Data Output Bus













Single or Multiple UltraRAM hardware

columns

Note: For data output bus control, see the

Read Status Output – RDACCESS_A,

RDACCESS_B section.

Row 1

Column 1

X17172-012617X17172-062916





アドレスビットのデコード

• 行 1 マルチキャスト

ADDR15:12 = 0011 は列 1+2 へのマルチキャストに対応



ADDR15:12 = 0111 は列 1+2+3 へのマルチキャストに対応

ADDR15:12 = 1101 は列 1+2+4 へのマルチキャストに対応

以下同様

ADDR15:12 = 1111 は列 1+2+3+4 へのマルチキャストに対応

• 行/列アドレス

ADDR19:16 = 0001 – 0011 行 2、 3、 4、列 1 に対応

ADDR19:16 = 0101 – 0111 行 2、 3、 4、列 2 に対応

ADDR19:16 = 1001 – 1011 行 2、 3、 4、列 3 に対応

ADDR19:16 = 1101 – 1111 行 2、 3、 4、列 4 に対応


図 2‐8: カスケード接続された UltraRAM 列の行 1 への同時 (ブロードキャスト ) 書き込み

CASCADE_ORDER = LASTSELF_MASK_A = 70E

SELF_ADDR = 0011_0001

Write Data

CASCADE_ORDER = FIRSTSELF_MASK_A = 70E

SELF_ADDR = 0000_0001

CASCADE_ORDER = MIDDLESELF_MASK_A = 70E

SELF_ADDR = 0001_0001

CASCADE_ORDER = MIDDLESELF_MASK_A = 70E

SELF_ADDR = 0010_0001

ControlAddress

CASCADE_ORDER = LASTSELF_MASK_A = 70D

SELF_ADDR = 0111_0111

CASCADE_ORDER = FIRSTSELF_MASK_A = 70D

SELF_ADDR = 0000_0010

CASCADE_ORDER = MIDDLESELF_MASK_A = 70D

SELF_ADDR = 0101_0101

CASCADE_ORDER = MIDDLESELF_MASK_A = 70D

SELF_ADDR = 0110_0110

CASCADE_ORDER = LASTSELF_MASK_A = 70B

SELF_ADDR = 1011_1011

CASCADE_ORDER = FIRSTSELF_MASK_A = 70B

SELF_ADDR = 0000_0100

CASCADE_ORDER = MIDDLESELF_MASK_A = 70B

SELF_ADDR = 1001_1001

CASCADE_ORDER = MIDDLESELF_MASK_A = 70B

SELF_ADDR = 1010_1010

CASCADE_ORDER = LASTSELF_MASK_A = 707

SELF_ADDR = 1111_1111

CASCADE_ORDER = FIRSTSELF_MASK_A = 707

SELF_ADDR = 0000_1000

CASCADE_ORDER = MIDDLESELF_MASK_A = 707

SELF_ADDR = 1101_1101

CASCADE_ORDER = MIDDLESELF_MASK_A = 707

SELF_ADDR = 1110_1110

Column 1 Column 2 Column 3 Column 4

Destination 1 Destination 2 Destination 3 Destination 4

Write broadcasting to Row 1 of depth cascaded UltraRAM columns

Row 1(one hot)

X17173-012617





UltraScale+ デバイスは、 Vivado Design Suite でサポートされています。このツールには、ターゲットとして利用可能

なシリコンリソースの設定に役立つコードテンプレートがいくつか含まれています。 RTL デザイン入力によって

UltraRAM メモリを使用する方法には次の 3 つがあります。

• 2016.1 Vivado ツールリリース以降の Xilinx Parameterized Macros (XPM) を使用する。

• RTL メモリを推論し、「ultra」に設定した ram_style 属性を使用する。

• デバイスプリミティブをインスタンシエートする。

これらは、 Vivado 言語テンプレートに含まれています。テンプレートは、 Vivado ツールのメニューで [Tools] →

[Language Templates] をクリックして利用できます。

注記: XPM は、高度にカスタマイズ可能で所望の結果を得ることができる最も効果的な方法です。詳細は、

『UltraScale アーキテクチャライブラリガイド』 (UG974) [参照 3] を参照してください。

ビルトインエラー検出/訂正

各 UltraRAM 4K x 72 RAM は、各ポートにオプションのビルトインハミングコードエラー訂正を備えています。

ECC がオンの場合、 72 ビットデータバスの上位 (MSB) 8 ビットはパリティに使用されます。ECC 動作は内部的に実

行されるため、設計者が意識する必要がありません。正常に機能するには、 ECC モードですべてのバイトライトイ

ネーブルビット BWE_B[8:0] が 1 (HIGH) に設定されている必要があります。ECC 動作はポート A とポート B で同じ

です。

8 つの保護ビット (ECCPARITY) は書き込み動作ごとに生成され、 64 ビットのデータと共にメモリに格納されます。

この ECCPARITY ビットは、読み出し中にシングルビットエラーの訂正や、ダブルビットエラーの検出 (訂正は行

わない) に使用されます。 ECC データビットおよびステータス /制御ビットは、 CLK に同期します。

1 回の読み出し動作で 72 ビットのデータ (64 ビットのデータと 8 ビットのパリティ ) がメモリから読み出され、ECC

デコーダーに与えられます。 ECC デコーダーは、読み出しの結果 (エラーなし、シングルビットエラーの訂正、ダ

ブルビットエラーの検出) を示す 2 種類のステータス出力 (SBITERR_A/B および DBITERR_A/B) を生成します。

標準 ECC モードでは、読み出し動作によってメモリアレイ内のエラーは訂正されません。訂正済みデータを DOUT

に出力するだけです。 FMAX を向上させるため、データ出力 (DO)、 SBITERR および DBITERR にオプションのレジ

スタが使用できます。

RST_A/B がアサートされると、すべての出力レジスタは 0 にリセットされます。したがって、 SBITERR および

DBITERR ステータス信号も 0 (LOW) にリセットされ、データ出力にシングルビットエラーやダブルビットエラー

が含まれていないことを示します。

さらに、 UltraRAM はどちらのポートにもエラーを挿入できます。 ECC モードでは、任意のワードまたはすべての

ワードにシングルビットエラーまたはダブルビットエラーを挿入できます。書き込みサイクル中に

INJECT_SBITERR がアサートされると、 DIN[30] に対応するメモリにシングルビットエラーが内部で挿入されます。

書き込みサイクル中に INJECT_DBITERR がアサートされると、 DIN[30] および DIN[62] に対応するメモリにダブル

ビットエラーが内部で挿入されます。書き込みサイクル中に INJECT_SBITERR と INJECT_DBITERR の両方がア

サートされると、ダブルビットエラーが INJECT_DBITERR と同じ位置に挿入されます。

この機能はすべての ECC モードで利用できます。





ECC モード

標準 ECC モード (EN_ECC_RD = TRUE、 EN_ECC_WR = TRUE) では、エンコーダーとデコーダーの両方が使用でき

ます。 1 回の書き込みで 64 ビットのデータと ECC で生成された 8 ビットのパリティがメモリに格納されます。外部

パリティ入力ビットは無視されます。また読み出しでは、デコードされた 72 ビットのデータおよびパリティが読み

出されます。

一般的なユースケースでは、ポートの ECC エンコーダーとデコーダーの両方を有効にします。ただし、エンコー

ダーとデコーダーは個別に有効にできます。エンコーダーのみを有効にするには、 DI ポートからデータを送信し、

ECCPARITY ビットを RAM に書き込み、デコーダーを無効にします。デコーダーのみを使用するには、エンコー

ダーを無効にしてデータを RAM に書き込み、 UltraRAM から訂正済みデータとステータスビットを読み出します。

ECC モードの動作

ECC モードの動作には、次の 3 つの種類があります。

• 標準 ECC モード

• デコード専用 ECC モード

• エンコード専用 ECC モード

標準 ECC モードではエンコーダーとデコーダーの両方が使用されます。

標準モードの ECC

属性での設定

EN_ECC_RD = TRUE

EN_ECC_WR = TRUE

標準 ECC 書き込み

ECC エンコーダーは、 DIN[63:0] を使用して、これに対応する 8 ビットの ECC パリティを生成し、 64 データビット

に付加してメモリに書き込みます。 ECC パリティは内部で生成されるため、 DIN[71:64] ピンは使用しません。

すべての入力ピンで、 ECC エンコードロジックの前にオプションの IREG_PRE パイプラインステージが利用可能で

す。このステージは、最大周波数の要件を満たすために必要に応じて有効にできます。

標準 ECC 読み出し

読み出し動作中に、 64 ビットのデータと 8 ビットのパリティからなる 72 ビットのメモリ内容がアドレス位置から読

み出され、内部でデコードされます。エラーがなければ、データとパリティがそのまま DOUT[71:0] に出力されま

す。データまたはパリティにシングルビットエラーがある場合、このエラーが訂正されて SBITERR が High になり

ます。データおよびパリティにダブルビットエラーがある場合は、エラーは訂正されません。データとパリティは

そのまま出力され、 DBITERR が High となります。

すべての DOUT およびエラービット出力で、 ECC デコードロジック直前にオプションの OREG パイプラインス

テージが利用可能です。また、 ECC デコードロジック直後にオプションの OREG_ECC パイプラインステージが利

用可能です。デザインの最大周波数およびレイテンシの要件に応じて、これらのステージのいずれか一方または両

方を有効にできます。





エンコード専用 ECC

属性での設定

EN_ECC_RD = FALSE

EN_ECC_WR = TRUE

エンコード専用 ECC での書き込み

ECC エンコーダーは、 DIN[63:0] を使用して、これに対応する 8 ビットの ECC パリティを生成し、 64 データビット

に付加してメモリに書き込みます。 ECC パリティは内部で生成されるため、 DIN[71:64] ピンは使用しません。

すべての入力ピンで、 ECC エンコードロジックの前にオプションの IREG_PRE パイプラインステージが利用可能で

す。このステージは、 Fmax の要件を満たすために必要に応じて有効にできます。

エンコード専用 ECC での読み出し

エンコード専用の ECC モードでは、読み出しは通常のブロック RAM と同様です。64 ビットのデータが DOUT[63:0]

に現れ、 8 ビットのパリティが DOUT[71:64] に現れます。シングルビットエラーは訂正されず、エラーフラグの

SBITERR および DBITERR がアサートされることはありません。

デコード専用 ECC

属性での設定

EN_ECC_RD = TRUE

EN_ECC_WR = FALSE

デコード専用の ECC モードでは、 ECC デコーダーのみが有効で、 ECC エンコーダーは無効です。デコード専用モー

ドは、 ECC デコーダーの機能テスト用にシングルビットまたはダブルビットのエラーを挿入するために使用しま

す。 ECC パリティビットは、 DIN[71:64] を使用して外部から与える必要があります。

デコード専用 ECC でのシングルビットエラーの挿入

• シングルビットエラーが挿入された DIN[71:0] が、メモリアレイに書き込まれます。

• メモリ位置が読み出されるとき、必要に応じてデータが訂正されます。

• SBITERR には、 DOUT データに応じたステータスが出力されます。

ECC デコーダーはパリティビットにあるシングルビットエラーも訂正します。

デコード専用 ECC でのダブルビットエラーの挿入

• ダブルビットエラーが挿入された DIN[71:0] が、メモリアレイに書き込まれます。

• メモリ位置にアクセスされるとき、破損したデータが読み出され、ダブルビットエラーが検出されます。

• DBITERR には、 DOUT データに応じたステータスが出力されます。

また、 ECC デコーダーは、パリティビットで発生したダブルビットエラーや、データビットとそれに対応するパリティビットの両方で発生したシングルビットエラーも検出します。





UltraRAM のタイミング図

このセクションでは、 UltraRAM ブロックに関するタイミングについて図を交えて説明します。これらのタイミング

図は、マトリクスおよびシングルブロックコンフィギュレーションにおける読み出し /書き込み/ リセット動作、お

よび各種パイプラインオプションやクロックイネーブル機能による影響を示します。また、パイプラインおよびレ

イテンシの設定別にスリープおよび自動スリープモードの詳細なタイミング図も示します。

読み出し/書き込み波形 (オプションのパイプラインレジスタあり/なし)

図 2-9 と図 2-10 に、オプションのパイプラインレジスタを使用しない場合と使用した場合の読み出し /書き込みの波

形を示します。


図 2‐9:読み出し/書き込み: 属性 IREG_PRE_A/B=FALSE、 OREG_A/B=FALSE、 OREG_ECC_A/B=FALSE、USE_EXT_CE_A/B=FALSE の場合

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図 2‐10: リセット /読み出し/書き込み: 属性 IREG_PRE_A/B=TRUE、 OREG_A/B=TRUE、 OREG_ECC_A/B=TRUE、USE_EXT_CE_A/B=FALSE の場合

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リセット付き読み出し/書き込み波形 (オプションの出力パイプラインレジスタあり /なし )

図 2-11、図 2-12、および図 2-13 に、オプションのパイプラインレジスタを使用しない場合と使用した場合のリセッ

ト付き読み出し /書き込みの波形を示します。

注記: リセットは読み出し動作よりも優先され、書き込み動作には影響しません。


図 2‐11: リセット /読み出し/書き込み: 属性 RST_MODE=SYNC、 IREG_PRE_A/B=FALSE、 OREG_A/B=FALSE、OREG_ECC_A/B=FALSE、 USE_EXT_CE_A/B=FALSE の場合

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図 2‐12: リセット /読み出し/書き込み: 属性 RST_MODE=SYNC、 IREG_PRE_A/B=FALSE、 OREG_A/B=TRUE、OREG_ECC_A/B=TRUE、 USE_EXT_CE_A/B=FALSE の場合

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外部 CE を使用した場合の読み出し /書き込み波形

図 2-14 と図 2-15 に、外部 CE を使用した場合の読み出し /書き込み波形を示します。外部 CE を使用できるのはシン

グル UltraRAM ブロックの場合のみで、カスケード接続した UltraRAM ではサポートされません。

USE_EXT_CE=TRUE の場合、 RDACCESS はサポートされません。


図 2‐13:読み出し/書き込み: 属性 RST_MODE=ASYNC、 IREG_PRE_A/B=FALSE、 OREG_A/B=TRUE、OREG_ECC_A/B=TRUE、 USE_EXT_CE_A/B=FALSE の場合

X18684-012617


図 2‐14:外部 CE: 属性 IREG_PRE_A/B=FALSE、 OREG_A/B=TRUE、 OREG_ECC_A/B=TRUE、USE_EXT_CE_A/B=TRUE

X18685-012617





マトリクスからのリセット付き読み出し波形

図 2-16 と図 2-17 に、 3 つの UltraRAM をカスケード接続して、カスケードチェーンのすべての UltraRAM に対して

OREG と OREG_ECC を TRUE に設定した場合の波形を示します。

• RST 入力は 3 つの UltraRAM すべての入力で同時にアサートまたはディアサートします。

• それ以外の入力はすべて最初の UltraRAM の入力で駆動されます。出力はすべて最後の UltraRAM からとなり

ます。

注記:図 2-16 および図 2-17 に示すように、リセット後の DOUT 出力の動作は REG_CAS の位置により異なることが

あります。


図 2‐15:外部 CE: 属性 IREG_PRE_A/B=FALSE、 OREG_A/B=FALSE、OREG_ECC_A/B=TRUE、 USE_EXT_CE_A/B=TRUE の場合

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図 2‐16:中間の UltraRAM からの読み出し : 中間の UltraRAM が REG_CAS=TRUE、最後の UltraRAM が REG_CAS=TRUE の場合

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スリープの波形

スリープは EN よりも優先されます。スリープ中はメモリへの書き込みは無視され、それ以前のメモリ内容が維持さ

れます。メモリからの読み出しも無視されます。図 2-18 ～図 2-22 を参照してください。


図 2‐17:中間の UltraRAM からの読み出し : 最後の UltraRAM が REG_CAS=TRUE、中間の UltraRAM が REG_CAS=FALSE の場合

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図 2‐18:書き込み動作の場合のスリープモード : 属性 IREG_PRE_A/B=FALSE の場合

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図 2‐19:読み出し動作の場合のスリープモード : 属性 IREG_PRE_A/B=FALSE、 OREG_A/B= FALSE、OREG_ECC_A/B= FALSE、 USE_EXT_CE_A/B= FALSE の場合 (DOUT は 0 に強制)

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注記: OREG=TRUE の場合、読み出し直後のスリープサイクルにより、読み出し出力 D2、 D11、および D19 は失わ

れます。したがって、 DOUT は 0 に駆動されます。ただし内部メモリ読み出しアクセスはブロックされないため、

RDACCESS はアサートされます。


図 2‐20:読み出し動作の場合のスリープモード : 属性 IREG_PRE_A/B=FALSE、 OREG_A/B= FALSE、 OREG_ECC_A/B= TRUE、USE_EXT_CE_A/B= FALSE の場合 (DOUT は直前の読み出しデータを維持)

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図 2‐21:読み出し動作の場合のスリープモード : 属性 IREG_PRE_A/B=FALSE、 OREG_A/B= TRUE、OREG_ECC_A/B= FALSE、 USE_EXT_CE_A/B= FALSE の場合

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図 2‐22:読み出し動作の場合のスリープモード : 属性 IREG_PRE_A/B=FALSE、 OREG_A/B= TRUE、OREG_ECC_A/B= TRUE、 USE_EXT_CE_A/B= FALSE の場合

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OREG=TRUE の場合、アドレス A2 に対応する内部読み出しは、このサイクルで SLEEP がまだ Low のためブロック

されません。しかし次のサイクルで SLEEP が High になるため OREG はデータを失い、出力は 0 になります。この場

合、 OREG_ECC=TRUE でも読み出し自体はブロックされておらず、新しい読み出しデータが期待されるため

OREG_ECC は 0 になります。これは、 OREG=TRUE で読み出し動作の直後に SLEEP が High になると起こります。

OREG_ECC が TRUE か FALSE かは関係ありません。

自動スリープの波形

自動スリープモードでは、 UltraRAM がいつスリープに移行し、いつウェークアップするかを判断するためにルック

アヘッド情報が必要です。バイトライトイネーブル、読み出し /書き込み、データ、および下位アドレス入力は、イ

ネーブルおよび上位アドレス入力よりも遅らせる必要があります。これらの入力は、 AUTO_SLEEP_LATENCY の設

定 (3 ～ 15) に等しいパイプラインステージを使用して遅らせます。これには、 FPGA ファブリックで FIFO またはリ

ニアシフトレジスタを使用します。 INJECT および CE 入力など、その他の信号を使用する場合もパイプラインに

よって遅延を揃える必要があります。詳細は、「自動スリープのレイテンシ – AUTO_SLEEP_LATENCY」を参照して

ください。

EN_INT_DLY は入力 EN から AUTO_SLEEP_LATENCY のサイクル数だけ遅れており、その他の入力はパイプライン

による調整でこの信号に揃います。 OREG_ECC=TRUE の場合、スリープサイクル中の DOUT は直前の読み出し



図 2‐23:自動スリープモードを使用する場合の代表的なファブリックインプリメンテーション

UltraRAM Matrix

ADDR_A[22:12]EN_A

FIFO or SRLPipeline

FIFO or SRLPipeline

ADDR_B[22:12]EN_BADDR_A[11:0]BWE_A[8:0]

RDB_WR_ADIN_A[71:0]

UltraRAM

UltraRAM UltraRAM

UltraRAM ADDR_B[11:0]BWE_B[8:0]

RDB_WR_BDIN_B[71:0]

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図 2‐24:読み出し動作の場合の自動スリープモード : 属性 AUTO_SLEEP_LATENCY=4、 IREG_PRE_A/B=FALSE、OREG_A/B= TRUE、 OREG_ECC_A/B= TRUE、 USE_EXT_CE_A/B= FALSE の場合

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EN_INT_DLY がディアサートされた後、スリープサイクルの前に OREG ステージによる 1 アイドルサイクルが挿入

されます。 OREG パイプラインが TRUE に設定されている場合は、 UltraRAM がスリープに移行する前に読み出し

データが出力に伝搬するように追加の 1 サイクルが必要です。したがって、 EN_INT_DLY がディアサートしてから

スリープサイクルが開始するまでには 2 サイクルの待ち時間があります。また、スリープサイクルは

AUTO_SLEEP_LATENCY (スリープに移行するのに必要なアイドルサイクルの数、すなわち EN から EN_INT_DLY

までの遅延) の影響も受けます。

次の読み出しまたは書き込みサイクルまでに十分なウェークアップ時間を確保できるよう、自動スリープからの

ウェークアップは常に EN_INT_DLY が High に遷移する 1 サイクル前に発生します。ウェークアップは

EN_INT_DLY_A/B (および間接的に EN) の立ち上がりによってのみ決まり、その他の入力は関係ありません。


による調整でこの信号に揃います。 OREG_ECC=TRUE の場合、スリープサイクル中の DOUT は直前の読み出し


AUTO_SLEEP_LATENCY は、 UltraRAM がスリープに移行するのに必要なアイドルサイクルの数を指定します。

図 2-25 ではこの値は 8 に設定されています。これは、スリープサイクルが現れるには EN_INT_DLY がディアサート

してから次に EN_INT_DLY がアサートするまでの間に少なくとも 8 サイクルが必要であることを意味します。この

例では、いったんスリープに移行してウェークアップした後のサイクルでは十分なアイドル時間がないため

UltraRAM はスリープに移行しません。

期待されるスリープサイクル数の詳細は、「自動スリープのレイテンシ – AUTO_SLEEP_LATENCY」の属性の説明

を参照してください。


図 2‐25:読み出し動作の場合の自動スリープモード : 属性 AUTO_SLEEP_LATENCY=8、 IREG_PRE_A/B=FALSE、OREG_A/B= TRUE、 OREG_ECC_A/B= TRUE、 USE_EXT_CE_A/B= FALSE の場合

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による調整でこの信号に揃います。 OREG_ECC=FALSE の場合、スリープサイクルが存在しないと DOUT は直前の

読み出しデータを保持しますが、スリープサイクルの間は 0 に駆動されます。


による調整でこの信号に揃います。 OREG_ECC=FALSE の場合、スリープサイクルが存在しないと DOUT は直前の

読み出しデータを保持しますが、スリープサイクルの間は 0 に駆動されます。


図 2‐26:読み出し動作の場合の自動スリープモード : 属性 AUTO_SLEEP_LATENCY=8、 IREG_PRE_A/B=FALSE、OREG_A/B= FALSE、 OREG_ECC_A/B= FALSE、 USE_EXT_CE_A/B= FALSE の場合

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図 2‐27:読み出し動作の場合の自動スリープモード : 属性 AUTO_SLEEP_LATENCY=8、 IREG_PRE_A/B=FALSE、OREG_A/B= TRUE、 OREG_ECC_A/B= FALSE、 USE_EXT_CE_A/B= FALSE の場合

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付録 A

その他のリソースおよび法的通知

ザイリンクスリソース

アンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照して

ください。

ソリューションセンター

デバイス、ツール、 IP のサポートについては、ザイリンクスソリューションセンターを参照してください。デザイ

ンアシスタント、デザインアドバイザリ、トラブルシューティングのヒントなどが含まれます。

Xilinx Documentation Navigator およびデザインハブ

Xilinx Documentation Navigator (DocNav) では、ザイリンクスの資料、ビデオ、サポートリソースへアクセスでき、特

定の情報を取得するためにフィルター機能や検索機能を利用できます。Xilinx Documentation Navigator を開くには、次

のいずれかを実行します。

• Vivado IDE で [Help] → [Documentation and Tutorials] をクリックします。

• Windows で [スタート ] → [すべてのプログラム] → [Xilinx Design Tools] → [DocNav] をクリックします。

• Linux のコマンドプロンプトに「docnav」と入力します。

ザイリンクスのデザインハブでは、資料へのリンクがデザインタスクおよびトピックごとにまとめられており、こ

れらを参照することで重要なコンセプトに関する知識を得たり、よくある質問 (FAQ) を参考に問題を解決できます。

デザインハブにアクセスするには、次のいずれかを実行します。

• Xilinx Documentation Navigator で [Design Hubs View] タブをクリックします。

• ザイリンクスウェブサイトのデザインハブページを参照します。

注記: Xilinx Documentation Navigator の詳細は、ザイリンクスウェブサイトの Documentation Navigator ページを参照し

てください。

注意: Xilinx Documentation Navigator からは、日本語版は参照できません。ウェブサイトのデザインハブページの一

部は翻訳されており、日本語版が提供されている場合はそのリンクも追加されています。



https://japan.xilinx.com/support

https://japan.xilinx.com/support/solcenters.htm

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=design+hubs

https://japan.xilinx.com/cgi-bin/docs/rdoc?t=docnav


付録 A:その他のリソースおよび法的通知

参考資料

次の文書は、このユーザーガイドの補足資料として役立ちます。

注記:日本語版のバージョンは、英語版より古い場合があります。

1. UltraScale および UltraScale+ デバイスデータシート :

° 『UltraScale アーキテクチャおよび製品データシート : 概要』 (DS890: 英語版、日本語版)

° 『Zynq UltraScale+ MPSoC データシート : 概要』 (DS891: 英語版、日本語版)

° 『Zynq UltraScale+ MPSoC データシート : DC 特性および AC スイッチ特性』 (DS925: 英語版、日本語版)

° 『Kintex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS892: 英語版、日本語版)

° 『Kintex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS922: 英語版、日本語版)

° 『Virtex UltraScale FPGA データシート : DC 特性および AC スイッチ特性』 (DS893: 英語版、日本語版)

° 『Virtex UltraScale+ FPGA データシート : DC 特性および AC スイッチ特性』 (DS923: 英語版、日本語版)

2. 『7 シリーズ FPGA メモリリソースユーザーガイド』 (UG473: 英語版、日本語版)

3. 『UltraScale アーキテクチャライブラリガイド』 (UG974: 英語版、日本語版)



https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds890-ultrascale-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds890-ultrascale-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds891-zynq-ultrascale-plus-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds891-zynq-ultrascale-plus-overview.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds925-zynq-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds892-kintex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds922-kintex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds893-virtex-ultrascale-data-sheet.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=ds923-virtex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=data_sheets;d=j_ds923-virtex-ultrascale-plus.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=ug473_7Series_Memory_Resources.pdf

https://japan.xilinx.com/cgi-bin/docs/ndoc?t=user_guides;d=j_ug473_7Series_Memory_Resources.pdf

https://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf

https://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug974-vivado-ultrascale-libraries.pdf


付録 A:その他のリソースおよび法的通知

お読みください: 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ ) に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適用される法律が許容する最大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれらに限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であったり、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情

報に含まれるいかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負

いません。事前の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりませ

ん。一定の製品は、ザイリンクスの限定的保証の諸条件に従うこととなるので、 https://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことになります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプ

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UltraScale アーキテクチャ メモリ リソース アーキテクチャ メモリ リソース 4 UG573 (v1.9) 2018 年 2 月 9 日 japan.xilinx.com 第1章 ブロック RAM リソース

UltraScale アーキテクチャメモリリソースアーキテクチャメモリリソース 4 UG573 (v1.9) 2018 年 2 月 9 日 japan.xilinx.com 第1章ブロック RAM リソース