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Resumen_Tema 2.2_10_11 Microelectrónica I I.T.T. SS.EE. 1

Ingeniería Técnica de Telecomunicación SS. EE. Curso 3º Microelectrónica I 2010/11 Resumen TEMA 2. Dispositivos y modelos MOS. 2.2. Capas tecnológicas y reglas de diseño. Inversor


Diseño de un inversor paso a paso (Layout).

Colores típicos de los diferentes layers (capas tecnológicas) Polisilicio (puertas): Rojo Área activa (n+/p+): Verde Pozo-N: amarillo (No siempre) Metal1: Azul Metal2: Azul claro (No siempre) Contactos: Cuadros Negros Vías: Cuadros con aspas


Layout de un inverso con dos transistores de dimensiones mínimas y múltiples contacto de polarización del pozo y substrato.

Ejercicio Dibujar el layout de un inversor con dos transistores de dimensiones mínimas y múltiples contactos de polarización del pozo y substrato. Las zonas de difusión de los transistores deben dibujarse en vertical.


Diagramas de stick Representación utilizada para reflejar de manera esquemática diferentes layouts.

Reglas y recomendaciones asociadas a los diagramas de stick

• La línea de polisilicio cruzando una línea de zona activa crea un transistor.

• Las líneas polisilicio pueden cruzar las líneas de metal.

• Las líneas de metal, pueden cruzar las líneas de zona activa.

• Los contactos de los transistores se realizan de metal1 a zona activa.

• Los contactos se emplean también para conectar metal1 con polisilicio.

• Las vías son contactos específicos de metal1 a metal2.

• En general, toda puerta lógica requiere una línea de alimentación y otra de tierra. Ambas son líneas horizontales de metal1. Todos los transistores se colocan entre estas dos líneas de metal.

• Las líneas de polisilicio se colocan, preferentemente, de forma

perpendicular a las líneas de alimentación y tierra.

• Los transistores, si es posible, comparten las zonas de drenador ó fuente.

• Los transistores PMOS se colocan en la zona de pozo-n próxima a la línea de alimentación. El pozo-n es la región de integración de los transistores PMOS.

• Los transistores NMOS se colocan en la zona próxima a la línea de tierra.


Ejercicio Dibujar el diagrama de stick de una puerta Nand de 2 entradas. Ejercicio Dibujar el diagrama de stick de una puerta Nor de 2 entradas. Ejercicio Dibujar el esquema de transistores del circuito asociado a una puerta de transmisión. Ejercicio Dibujar el diagrama de stick de una puerta de transmisión. Ejercicio Dibujar el diagrama de stick de una puerta Nand de 3 entradas. Ejercicio Dibujar el layout asociado al siguiente diagrama de stick


Corte vertical del transistor conectado a una línea de Metal1

Corte vertical del transistor conectado a una línea de Metal2


Existen 2 técnicas a la hora de diseñar puertas: 1. Técnica de celdas estándar:

• Alimentación y tierra se distribuyen mediante conexiones metálicas horizontales

• Difusiones se trazan en horizontal y polisilicio en vertical • Las entradas y salidas se disponen arriba y abajo de la celda • Las interconexiones se trazan horizontalmente en metal

2. Técnica de Weinberger

• Alimentación y tierra se distribuyen mediante conexiones metálicas horizontales.

• Difusiones se trazan en vertical y polisilicio en horizontal. • Las entradas y salidas se disponen a izquierda y derecha de la celda • Las interconexiones se trazan horizontalmente en metal.


Ejercicio Dibujar el layout de una puerta Nor de 2 entradas en estilo Weinberger. Ejercicio Dibujar el layout de una puerta Nand de 2 entradas en estilo Weinberger. Para las entradas se utilizará exclusivamente polisilicio y para la salida únicamente metal1. No debe emplearse metal2. Utilizar el menor número de contactos. Ejercicio Identificar los circuitos asociados a los diguientes diagramas de sticks:


Ejercicio Identificar el circuito asociado al siguiente diagrama de stick:


Utilización de gráficos de Euler para compactación de los layouts Reglas prácticas de disposición de transistores

• Los transistores deben estar en zonas continuas de difusión, para poder hacer regiones D/S comunes.

• Las conexiones de puerta de los NMOS y PMOS de la misma entrada deben

estar alineadas verticalmente.

• En casos sencillos se consigue ordenar las entradas para que sea posible lo anterior, y entonces pueden hacerse todos los transistores del mismo tipo en la misma difusión.

Construcción del gráfico lógico:

• Los vértices del gráfico lógico corresponden a los nodos del circuito. • Las líneas del gráfico lógico corresponden a transistores. • Cada línea se etiqueta con la letra correspondiente a la señal que controla al

transistor.

• Cada vértice se etiqueta con la tensión del nodo correspondiente en el circuito.


Identificación de los caminos de Euler ( Euler paths) Son caminos de Euler los que pasan por todos los vértices del gráfico pasando por las líneas una sola vez. Se intercalan los gráficos de forma que la misma señal controle los lados que se cortan. Caminos de Euler iguales en gráficos y en el mismo orden. Ejemplo: ACB es Euler en PMOS pero no en NMOS.

CBA es Euler en los dos.

Capas y regiones tecnológicas Polisilicio: Puerta de los transistores MOS. Área activa: Drenador y fuente de los transistores MOS. Pozo-N: Región de integración de los transistores PMOS. Metal1: Primera capa de metalización. Metal2: Segunda y, en la tecnología tomada como ejemplo, la más alta capa de metalización. Contactos: Se realizan desde metal1 a las zonas activas o a polisilicio. Vías: Contactos que se realizan desde metal2 a metal1.


Ejercicio Realizar los diagramas de stick asociados a las siguientes funciones: g=Not(xzy+xzw) g=Not( abc+ d) g=Not( abc+ ad) g=Not(e(a+b)( c+d))


Reglas de diseño El fabricante marca las dimensiones mínimas de las líneas y la separación entre capas, para asegurar el correcto funcionamiento del circuito. El perfeccionamiento del proceso de fabricación permite miniaturizar más los dispositivos. Los transistores MOS P y N deben estar bastante separados unos de otros para que sea posible formar el pozo n. Para evitar que las uniones pozo-drenador y pozo-surtidor queden polarizadas en directa, el sustrato P deben conectarse a la tensión más negativa del circuito, los pozos N deben conectarse a la más positiva. El polisilicio debe exceder del límite de la puerta y debe tener una anchura mínima. Todos los contactos desde metal 2 se han de hacer a metal 1, mediante el uso de vías. La máscara debe cubrir toda la región en la que se desea establecer contacto. En la pantalla se muestra como una superposición de las máscaras de metal1 y metal2 con un patrón de puntos sobre toda el área de contacto. Los contactos han de poseer una anchura mínima. Asimismo, no deberá haber ningún borde de una capa de polisilicio o difusión a menos de una determinada distancia del contacto.


Substrato y pozo Los circuitos integrados están fabricados sobre una oblea de silicio. Estas obleas están dopadas con átomos donantes (fósforo en las obleas tipo n) ó átomos aceptores (boro en las obleas tipo p). En los CI's tipo CMOS construidos en obleas tipo p, los transistores NMOS son fabricados directamente sobre la oblea. Los transistores PMOS son fabricados sobre un pozo-n.

Substrato y pozo-n forman un diodo. En circuitos CMOS el substrato es conectado a masa. Además de para la fabricación de transistores p, el pozo-n puede ser utilizado para implementar resistencias.

Layout de un pozo-n Cuando se realiza un layout se está viendo el circuito desde la parte de arriba (en planta).

Layout de un pozo-n cuadrado de 10µ de lado.

El tamaño del pozo-n, tanto en anchura como en longitud, difiere del dibujado debido a la existencia de una difusión lateral.


Reglas de diseño del pozo-n

Anchura mínima del pozo-n: 3 µ.

Separación mínima entre dos pozos de tipo n: 9 µ.


Características resistivas y capacitivas de las capas tecnológicas

La resistencia de una capa la detalla el fabricante en ohms por cuadro. El espesor de cada capa viene determinado también por el proceso de fabricación. Cálculo de la resistencia El pozo-n puede ser usado para la construcción de resistencias. La resistencia de un material es función de su resistividad (ρ ) y de sus dimensiones (longitud L y sección S).

En el caso de una capa de un circuito integrado la sección, S, viene dada por: S=W*t.

El fabricante determina el espesor (t) del material. El diseñador determina la longitud (L) y la anchura (W). Por este motivo la expresión empleada para definir la resistencia de una capa de un circuito integrado es la siguiente.

Se puede definir Rsquare como la resistencia de un bloque cuadrado de material depositado y con un grosor determinado por el fabricante. Sus unidades son Ω /square.


Ejercicio Calcular la resistencia de un pozo-n de 10 µm de anchura y 200 µm de longitud. Valores de Rsquare: Mínimo: 2000 Ω/square Típico: 2500 Ω/square Máximo:3000 Ω/square Ejercicio Si la profundidad del pozo-n es de 3 µm. Calcular los valores mínimos, típicos y máximos de la resistividad (ρ) del pozo-n. Para minimizar el espacio que ocupa una resistencia se diseñan estas en forma de serpentina. En este caso la resistencia característica de las esquinas del material es 0.6 Rsquare. Ejercicio Calcular la resistencia total del material de la figura en función de Rsquare:


Capacidad en la zona de deplexión La formación de una unión pn lleva consigo la aparición de una zona de deplexión. La capacidad asociada a esa zona es:

€

C j =C j0

1− Vd

φ0

m

Cj0 => Capacidad en equilibrio de la unión pn V= 0 voltios. Vd => Voltaje del diodo. m => Coeficiente de gradualidad. Ø0 => Barrera de potencial.

€

φ0 =Vt × lnNA × ND

i2n

NA => Dopantes para el material p ND => Dopantes para el material n Vt => Tensión térmica. Viene dada por la expresión (KT/q); donde K es la constante de Boltzmann 1.3806 10-23 julios/ ºKelvin; T es la temperatura en grados Kelvin. Vt= 26mV a temperatura ambiente 25 ºC. ni => Concentración intrínseca de portadores. En el Si ni=14,5.109

átomos/cm3.


Ejercicio Calcular la capacidad de deplexión del diodo pozo-n/substrato-p de dimensiones 20µ x 10µ.

Datos: NA=ND= 1016 átomos/cm3 Cj0= 100 aF/ µm 2 = 100 10-18 F/µm 2 m= 0.3333 Vt= 26 mV ni=14.5 109 átomos/cm3 Se considera además que la profundidad del pozo n es de 3 µm. Ejercicio Normalmente, la corriente de saturación de la unión pn viene especificada en términos de densidad de corriente, Js (A/m2), anchura y longitud de la unión. Is=Js●L●W. Se desprecia la componente lateral. Calcular la corriente de saturación, Is, de un diodo de longitud 20µm y anchura 15µm; siendo Js=10-8 A/m2. Despreciar e incluir la corriente lateral.


Retraso RC en un pozo-n El pozo-n tiene asociada una resistencia y una capacidad parásita.

Esta resistencia y esta capacidad provocan un retraso de la señal que viene dado por la expresión siguiente: td=0.35●r●c●l2 donde r es la resistencia por unidad de longitud; c la capacidad por unidad de longitud; l el número de unidades de longitud; Es posible simplificar la expresión anterior calculando la resistencia y la capacidad total del pozo-n. R=r●l C=c●l Entonces: td=0.35 R●C Ejercicio Estimar el retraso que introduce una resistencia construida mediante un pozo-n de 5µm de anchura y 2000µm de longitud. La resistencia de cada cuadro es de 2.5Kohmios. La capacidad del pozo es Cj0= 100 aF/µ2. Ejercicio Estimar el retraso que introduce una resistencia de 1Mohmio construida mediante un pozo-n de dimensiones 3µm de anchura y 300µm de longitud La capacidad del pozo es Cj0= 100 aF/µ2 (proceso CN20).


Ejercicio Estimar el retraso que introduce el pozo-n de la figura. La resistencia de cada cuadro es de 2.5Kohmios. La capacidad del pozo es Cj0= 100 aF/µ2. Se considera además que la profundidad del pozo n es de 3 µm.

Ejercicio Calcular la capacidad de deplexión del diodo pozo-n/substrato-p de dimensiones 50x50µm.

Datos: ND= 1016 átomos/cm3 NA= 1015 átomos/cm3 Cj0= 100 aF/µm2 = 100 10-18 F/µm2 m= 0.3333 (gradualidad) Vt= 26 mV ni=14.5 109 átomos/cm3 Se considera además que la profundidad del pozo-n es de 3µm. Ejercicio Calcular la corriente de saturación, Is, de un diodo de longitud 25µm y anchura 4µm; siendo Js=10-8 A/m2.


Ejercicio

Diseñar una resistencia de aproximadamente 250K utilizando pozo n en forma de serpentina. Considerar como máxima longitud de un segmento 100 unidades de longitud. La anchura del pozo será de 12 unidades y la separación entre pozos de 6 unidades. La resistencia por cuadro del pozo es de 2K. Indicar las dimensiones de la resistencia si la unidad de trabajo es de 50nm. Ejercicio Dibujar los cortes verticales del layout de pozo n que aparece en la figura.


Capas de Metal Ejercicio Calcular la resistencia de una capa de metal1 de 2 mm de longitud y 5 µm de anchura. Calcular también el retraso de esta línea tratándola como una línea de transmisión RC. Considerar que no existen layers bajo la línea de metal1. Rtípica metal1= 0.06 ohmios/square Ctípica entre planos de metal1 y substrato = 26 aF/ µm 2 Ctípica entre bordes de metal1 y substrato = 82 aF/µm Ejercicio Calcular el valor de la capacidad formada por dos capas rectangulares de metal1 y metal2. Esta última colocada exactamente sobre la primera. Las dimensiones de estas placas son de 10µm de longitud y 5µm de anchura. Considerar el efecto capacitivo de los bordes.

Ctípica entre planos de metal1 y metal2 = 38 aF/µm2

Ctípica entre bordes de metal1 y metal2 = 104 aF/µm


Ejercicio Calcular la variación de la tensión en una línea de metal1, cuando la tensión en metal2 cambia de 0 a 1 voltio. La superficie de ambas líneas superpuestas, A µm2, es la misma y se desprecian los efectos capacitivos de los bordes. Cmetal1 metal2= 38 10-18 F/µm2 Cmetal1 subs= 26 10-18 F/µm2 Indicar el valor de A si el fichero Spice de simulación del circuito es el siguiente: * IC Technology: CMOS 1.2µm CMOS * Vclock1 3 0 DC 0 PULSE(0.00 1.00 0.45N 0.05N 0.05N 4.00N 4.55N) * C2 2 0 4.680fF C3 3 2 6.840fF * * Transient analysis * .IC V(2)=0 .TRAN 0.5N 5.00N .PROBE .END


Limitaciones de Corriente en una línea de metal El efecto de la electromigración limita la intensidad de corriente en una línea de metal. La densidad de corriente límite en el aluminio tiene un valor de entre 1 y 2 mA/µm. Ejercicio Calcular la corriente máxima en una capa de metal1 de 5µm de anchura. Calcular también la caída de potencial en esta capa si su longitud es de 5 mm y circula por ella la intensidad máxima. JAl= 1 mA/µm Rtípica metal1= 0.06 ohmios/square El metal2 es el doble de grueso que el metal1 tiene una menor resistencia por cuadro. Es utilizado para alimentar el circuito. Rsquare m1: Mín. 0.05Ω/sq. Típ. 0.06Ω/sq. Máx. 0.06Ω/sq. Rsquare m2: Mín. 0.02Ω/sq. Típ. 0.03Ω/sq. Máx. 0.03Ω/sq. La Vía La capa vía es utilizada para conectar metal1 y metal2. La vía es un cuadrado de exactamente 2µm x 2µm (en tecnología CN20). La vía indica donde eliminar el aislante entre metal1 y metal2. La resistencia de una vía varía entre 0.05 y 0.08 ohmios. La densidad de corriente máxima es de 0.4 mA/contacto.


Ejercicio La resistencia equivalente del contacto mediante vía de la figura es de 0.08 ohmios. Calcular la caída de tensión cuando circula por este contacto una corriente de 7 mA.

La utilización de una única vía puede ser problemática. La corriente máxima que soporta es de 0.4 mA. En este caso la corriente de 7 mA puede romper la conexión.

La solución es incrementar el número de vías. Si se colocan 4 vías entre las dos capas se divide entre 4 la resistencia de ambas capas (Es equivalente a poner 4 resistencias iguales en paralelo).

En este caso R= 0.08/4=0.02 ohmios. La corriente máxima que soporta la conexión se multiplica por cuatro, Imax= 1.6 mA.

Son necesarias 7/0.4=17.5 => 18 vías para asegurar una conexión de 7mA.


Ejercicio Dibujar los cortes verticales del layout de metal1 y metal2 que aparece en la figura.

Ejercicio Calcular la resistencia total de la lámina de metal de la figura.

Ejercicio Calcular la resistencia total de la línea de la figura.


Ejercicio Calcular la corriente máxima que puede transportar una capa de metal2 de 5µm de anchura.

Indicar el número de vías necesarias para conectar una capa de metal1 y otra de metal2 que deben soportar la corriente máxima.

Ejercicio Calcular la anchura mínima de una capa de metal1 para transportar una corriente de 20mA. ¿Cuantas vías son necesarias para conectar una capa de metal1 y otra de metal2 que deben soportar la corriente de 20mA?.

Ejercicio

Dibujar las secciones verticales del circuito de la figura.


Ejercicio Estimar el retraso que introduce una línea de metal1 de 200nm de anchura y 1mm de longitud. La resistencia de cada cuadro es de 0.1ohmios. La capacidad entre el fondo de la línea de metal y el substrato es Cj0= 23 aF/µ2.y la capacidad lateral de 79 aF/µ

Ejercicio

Dibujar la sección vertical AB y la resistencia equivalente del circuito de la figura.

Datos: Rm1=0.1ohm/sq Rm2=0.05ohm/sq Rcontacto=10ohm


Ejercicio La figura representa la conexión mediante una vía de una capa de metal2 y una capa de metal1.

Indicar que parámetros de la tecnología son necesarios para calcular la capacidad parásita que aparece en el circuito entre la línea de metall y el substrato. Expresar el valor de esta capacidad en función de los parámetros necesarios. Ejercicio Realizar el layout de una resistencia de 200k utilizando 6 segmentos de pozo-n y metal1. R n-well=500 ohm/sq Anchura mínima del pozo 12 micras. ¿Cómo se construiría un divisor de tensión formada por una resistencia de 66.66K y otra de 133.33K? Ejercicio Dibujar las secciones verticales AB de los siguientes layouts


Proceso de fabricación de un inversor CMOS Implantación del pozo-N.

Implantación del canal de parada.

Formación del óxido de campo.


Crecimiento del óxido fino.

Deposición del polisilicio. Eliminación tanto del no utilizado como del óxido fino cubierto por este polisilicio sobrante.

Implantación del dopado necesario para la implementación de fuente y drenador de los transistores N.


Implantación del dopado necesario para la implementación de fuente y drenador de los transistores P.

Deposición del aislante.

Eliminación de óxido para crear los contactos.


Deposición del metal1 con eliminación del sobrante.


El inversor.

Ejercicio Dibujar el diagrama de stick asociado al siguiente layout de un inversor de dimensiones mínimas.


Ejercicio Indicar la sección vertical del siguiente layout en las posiciones señaladas.

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