SpyGlass TM RTL ルールチェッカルールチェッカルールチェッカルールチェッカ

SpyGlass（スパイグラス）は、Interra 社が新たに開発した RTL デザインルールチェッカツールです。SpyGlass は、SOC 向けなど、最適化した RTL コードの作成を支援するため、デザインの様々な局面でデザインルールやガイドライン（リユース、検証、論理合成、テスト、...)に対し、RTLコードをチェックします。

SpyGlass は VHDL / Verilog HDL を読み込み、あらかじめ用意したルールセット（設計ルール、ガイドライン、etc)に対して、デザインをチェックし、ルールに違反しているデザイン中の問題点を設計者にフィードバックします。

これまでの RTL 設計では、記述スタイル、論理合成、スタティック・タイミング解析など、各設計段階でツール毎に個別にルールチェックを適用してきました。個々のツール毎にルールチェックを行うため、該当ツールを適用するまで HDL コードの問題点がわからず、後工程で問題点が発見されることがしばしば起きていました。そのため、避け得る「戻り」が出たり、個々のツール毎のルールに関し、煩雑な扱いが必要でした。

SpyGlass は、こうした各ルールチェックに対し、個別ツールに依存することなく、目的に応じたチェックを適用できます。 RTL コーディングの進捗にあわせて、設計フローの早い段階でルールチェックを適用することにより、問題点を早期発見し、手戻りを短く、そして設計品質を高める上で効果的です。

• Verilog (IEEE1364-95/OVI2.0), VHDL(87/93)をフルサポート • 論理合成エンジンの組み込みにより、これまで論理合成後に発見されていた問題を含め、詳細なチェックが可能。

• 広範なルールセットを定義済み o 流用設計、設計データの再利用

! ヘッダ（ファイル、デザインユニット）、命名規約、スタイル、論理合成、RMM準拠各種チェック

o 設計知識・ノウハウ ! FSMコーディング、レジスタ・ラッチ推定、フィードバックループ、異なるクロックドメイン間の信号同期、DFT ...

• カスタムルールインターフェイス o C インターフェイスにより、RTLおよび論理合成後のゲート構造へアクセスできるため、詳細なカスタムルールチェックを開発・組込可能

o Perl インターフェイスにより、レポートのカスタマイズや既存設計フローへのインテグレーションが容易

• 多様なユースモデル o バッチ・コマンドライン、GUIベースの対話型インターフェイス

Sun SPARC Solaris 2.5/2.6および HP-PA HP-UX 10.2をサポート.

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