SPC584Bx 32-bit MCU family built on the Power …...April 2020 RM0449 Rev 3 1/2583 1 RM0449 Reference manual SPC584Bx 32-bit MCU family built on the Power Architecture for automotive

April 2020 RM0449 Rev 3 1/25831

RM0449Reference manual

SPC584Bx 32-bit MCU family built on the Power Architecture forautomotive body electronics applications

OverviewThe SPC584Bx is a family of Power Architecture based microcontrollers that targets automotive vehicle body and gateway applications such as:• Central body controller• Smart junction box• Mid and high end gateway

The SPC584Bx belong to a wide family of automotive microcontroller products which offers the scalability needed to implement platform approaches and delivers the performance and features required by increasingly sophisticated body applications.

It is available as single or symmetrical dual core and operates at speeds of up to 180 MHz enabling the customer to adjust the performance and consumption to the application needs.The versatile low power modes available on SPC56 body MCU have been extended with a Smart Standby Wake-up Unit reducing further the average consumption in low power conditions.A large variety and number of communication interfaces like ISO CAN-FD, Ethernet with AVB are available as well as new features for security (HSM) and safety (ASIL-B) requirements.

It also capitalizes on the nominal available development infrastructure of current Power Architecture devices and is supported with software drivers, operating systems and configuration code to assist with users implementations.

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AudienceThis manual is intended for system software and hardware developers and applications programmers who want to develop products with the SPC584Bx device. It is assumed that the reader understands operating systems, microprocessor system design, basic principles of software and hardware, and basic details of the Power Architecture.

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Contents RM0449

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Table of Contents

1 Preface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591.1 Document organization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.2 Register conventions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

1.3 Acronyms and abbreviations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

1.4 Reference documents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

2 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 612.1 SPC584Bx microcontroller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.1.1 Core features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.1.2 Memory hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61

2.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62

2.3 Feature list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

2.4 Packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

2.5 Software debug and calibration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

2.6 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

3 Embedded memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.2 SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683.2.1 System SRAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683.2.2 Processor core local RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68

3.3 Embedded Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683.3.1 Flash memory controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

3.3.2 Flash memory array . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69

3.4 End-to-end Error Correction Code (e2eECC) . . . . . . . . . . . . . . . . . . . . . 71

3.5 Security features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73

4 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 754.1 Production packages . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75

4.2 Package pinouts/ballouts and pin/ball descriptions . . . . . . . . . . . . . . . . . 75

5 Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 765.1 Flash memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76

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5.2 System memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

5.3 Local memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

5.4 Security module memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

5.5 Peripheral memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78

5.6 UTest memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84

6 Functional safety . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 876.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

6.2 Safety overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

6.3 Module categorization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87

6.4 System implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 896.4.1 General concept . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 896.4.2 Common Cause Failure measures . . . . . . . . . . . . . . . . . . . . . . . . . . . 1016.4.3 ECC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102

7 Device configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1057.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

7.2 Core modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105

7.3 System modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .1107.3.1 SIUL2 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1107.3.2 Crossbar switch . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

7.3.3 System Memory Protection Unit (SMPU) configuration . . . . . . . . . . . . 1137.3.4 Peripheral bridge configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1157.3.5 Interrupt controller (INTC) configuration . . . . . . . . . . . . . . . . . . . . . . . 116

7.3.6 DMA controller configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1307.3.7 DMACHMUX configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1337.3.8 Platform Configuration Module (PCM) configuration . . . . . . . . . . . . . . 138

7.3.9 Wakeup unit (WKPU) configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . 1437.3.10 Crossbar integrity checker (XBIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1477.3.11 Body Cross Triggering Unit (BCTU) configuration . . . . . . . . . . . . . . . . 147

7.3.12 SSWU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

7.4 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 149

7.5 Memories and memory interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1497.5.1 Flash memory controller (PFLASH) configuration . . . . . . . . . . . . . . . . 1507.5.2 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 151

7.6 Analog modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

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7.6.1 SARADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152

7.7 Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1527.7.1 System Timer Module (STM) configuration . . . . . . . . . . . . . . . . . . . . . 1527.7.2 Software Watchdog Timer (SWT) configuration . . . . . . . . . . . . . . . . . . 152

7.7.3 PIT configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 154

7.8 Communication interfaces . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1557.8.1 Ethernet configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1557.8.2 CAN subsystem configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1567.8.3 DSPI configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

7.8.4 LinFlexD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159

7.9 Reset and Boot modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1627.9.1 BAF configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1627.9.2 System Status and Configuration Module (SSCM) configuration . . . . 163

7.10 Safety modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1647.10.1 CRC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1647.10.2 MEMU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 165

7.10.3 FCCU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1787.10.4 Register protection (REG_PROT) configuration . . . . . . . . . . . . . . . . . 1807.10.5 STCU2 configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

7.11 Security modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1917.11.1 Password and Device Security Module (PASS) configuration . . . . . . . 191

7.11.2 Tamper Detection Module (TDM) configuration . . . . . . . . . . . . . . . . . . 196

8 Reset and Boot . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2038.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8.1.1 TEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2038.1.2 UTEST flash memory block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8.1.3 Boot Assist Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 203

8.2 Modules used in reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2048.2.1 Power Management Controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2048.2.2 Reset Generation Module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2048.2.3 Mode Entry module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.2.4 System Status and Configuration Module . . . . . . . . . . . . . . . . . . . . . . 2058.2.5 Self-Test Control Unit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 205

8.3 Reset sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2058.3.1 Power-on and the Reset Generation Module . . . . . . . . . . . . . . . . . . . 205

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8.3.2 Power-up phase: power stabilization . . . . . . . . . . . . . . . . . . . . . . . . . . 2078.3.3 PHASE0 Phase: analog supply initial configuration . . . . . . . . . . . . . . 2098.3.4 PHASE1[DEST] Phase: temporization and monitoring setup . . . . . . . 209

8.3.5 PHASE2[DEST] Phase: flash initial configuration . . . . . . . . . . . . . . . . 2098.3.6 PHASE3[DEST] Phase: device configuration . . . . . . . . . . . . . . . . . . . 210

8.3.7 IDLE[DEST] Phase: self-test execution . . . . . . . . . . . . . . . . . . . . . . . . 2118.3.8 PHASE1[FUNC] Phase: temporization and monitoring setup . . . . . . . 2118.3.9 PHASE2[FUNC] Phase: flash initial configuration . . . . . . . . . . . . . . . . 212

8.3.10 PHASE3[FUNC] Phase: device configuration monitoring . . . . . . . . . . 2128.3.11 IDLE[FUNC] Phase . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2128.3.12 System start-up . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 213

8.3.13 Waking-up other CPUs . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2198.3.14 BAF Bootloader . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 220

9 Device Configuration Format (DCF) Records . . . . . . . . . . . . . . . . . . . 2219.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

9.2 DCF clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221

9.3 DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2229.3.1 UTEST DCF records . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

9.4 DCF client table . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2269.4.1 DCF client list . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2279.4.2 BAF configuration DCF register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2349.4.3 Miscellaneous DCF registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 235

10 Power management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24210.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 242

10.1.1 Power management framework . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24310.1.2 Power management supply description . . . . . . . . . . . . . . . . . . . . . . . . 24310.1.3 Power management controller overview . . . . . . . . . . . . . . . . . . . . . . . 244

10.2 Low power mode support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24610.2.1 Low power mode (HALT/STOP/STANDBY) . . . . . . . . . . . . . . . . . . . . . 247

10.3 Flash power requirements . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

10.4 Device trimming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

10.5 Supply monitoring (POR and LVDs) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24810.5.1 Power-on reset (POR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24810.5.2 Behavior of device LVD / HVD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248

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10.5.3 Voltage detections (MVDs, LVDs, HVDs, UVDs) . . . . . . . . . . . . . . . . . 249

10.6 Power sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25210.6.1 Power-up sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25310.6.2 Power-down sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 257

10.6.3 Brown-out management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25710.6.4 Low voltage requirement during crank . . . . . . . . . . . . . . . . . . . . . . . . . 258

11 Smart Stand-by Wake-up Unit (SSWU) . . . . . . . . . . . . . . . . . . . . . . . . 25911.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

11.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 259

11.3 Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 260

11.4 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 262

11.5 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 26311.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26311.5.2 Trigger generator subunit input selection register (TGSISR) . . . . . . . . 265

11.5.3 Trigger generator subunit control register (TGSCR) . . . . . . . . . . . . . . 26511.5.4 Trigger compare register 0–7 (TCR0–TCR7) . . . . . . . . . . . . . . . . . . . 26611.5.5 TGS counter compare register (TGSCCR) . . . . . . . . . . . . . . . . . . . . . 267

11.5.6 TGS counter reload register (TGSCRR) . . . . . . . . . . . . . . . . . . . . . . . 26711.5.7 Commands list control register 1 (CLCR1) . . . . . . . . . . . . . . . . . . . . . 26811.5.8 Commands list control register 2 (CLCR2) . . . . . . . . . . . . . . . . . . . . . 268

11.5.9 Trigger handler control register 1 (THCR1) . . . . . . . . . . . . . . . . . . . . . 26911.5.10 Trigger handler control register 2 (THCR2) . . . . . . . . . . . . . . . . . . . . . 27011.5.11 Commands list register 1–32 (CLR1–CLR32) . . . . . . . . . . . . . . . . . . . 271

11.5.12 Cross triggering unit control register (CTUCR) . . . . . . . . . . . . . . . . . . 27511.5.13 Double buffered registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 276

11.6 SSWU module descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27711.6.1 Stand-by eCTU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27711.6.2 CD (Command Dispatcher) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 281

11.6.3 ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28311.6.4 OPC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28511.6.5 PDC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286

11.6.6 TU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 287

11.7 SSWU Configuration example . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28811.7.1 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28811.7.2 Registers configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 288

RM0449 Rev 3 7/2583

RM0449 Contents

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12 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29112.1 Basic security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

12.2 Advanced security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 291

12.3 Detailed security information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 292

13 Debug and Trace . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29313.1 Core debug support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 293

13.2 Run control and memory access . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29313.2.1 Debug and Calibration Interface (DCI) . . . . . . . . . . . . . . . . . . . . . . . . 294

13.2.2 JTAG Controller (JTAGC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29513.2.3 Compact JTAG (CJTAG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29513.2.4 JTAG Data Communication (JDC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 295

13.2.5 Sequence Processing Unit (SPU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29513.2.6 JTAG Master (JTAGM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30813.2.7 Debug LFAST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 308

13.2.8 Development Trigger Semaphore (DTS) . . . . . . . . . . . . . . . . . . . . . . . 308

13.3 Debug over CAN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 309

13.4 Nexus Trace interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30913.4.1 Nexus Port Controller (NPC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 311

13.5 Nexus clients . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .31113.5.1 e200z420 Nexus 3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 312

13.5.2 Nexus Crossbar Multi-master Client (NXMC) . . . . . . . . . . . . . . . . . . . 312

14 e200z4d Core Complex Description . . . . . . . . . . . . . . . . . . . . . . . . . . 31414.1 Overview of the e200z420n3 core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

14.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 315

14.3 Microarchitecture summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31514.3.1 Instruction unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

14.3.2 Integer unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31814.3.3 Load/Store unit features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31814.3.4 MPU features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 318

14.3.5 Cache features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 31914.3.6 Local memory features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

14.3.7 e200z420n3 system bus features . . . . . . . . . . . . . . . . . . . . . . . . . . . . 319

15 Core (z420n3) Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

Contents RM0449

8/2583 RM0449 Rev 3

15.1 Overview of the Core (z420n3) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

15.2 Register Model . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 320

15.3 Dual Issue Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

15.4 Reservation Instructions and Cache Interactions . . . . . . . . . . . . . . . . . . 324

15.5 Signal Processing Extension / Embedded Floating-point Status and Control Register (SPEFSCR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 324

15.6 Cache . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32715.6.1 Cache Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32715.6.2 L1 Cache Control and Status Register 0 (L1CSR0) . . . . . . . . . . . . . . 327

15.6.3 L1 Cache Control and Status Register 1 (L1CSR1) . . . . . . . . . . . . . . 33015.6.4 L1 Cache Configuration Register 0 (L1CFG0) . . . . . . . . . . . . . . . . . . . 33215.6.5 L1 Cache Configuration Register 1 (L1CFG1) . . . . . . . . . . . . . . . . . . . 333

15.6.6 Data Cache Software Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33415.6.7 Data Cache Hardware Coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33415.6.8 Cache Invalidate by Set and Way . . . . . . . . . . . . . . . . . . . . . . . . . . . . 334

15.6.9 Cache EDC/ECC Protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33615.6.10 Cache Error Injection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 337

15.7 Exceptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33715.7.1 Exception Syndrome Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33915.7.2 Machine State Register . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 340

15.7.3 Machine Check Syndrome Register (MCSR) . . . . . . . . . . . . . . . . . . . 34115.7.4 Interrupt Vector Prefix Registers (IVPR) . . . . . . . . . . . . . . . . . . . . . . . 34415.7.5 Interrupt Definitions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 345

15.8 MPU . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35415.8.1 MPU Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 354

15.8.2 Software Interface and MPU Instructions . . . . . . . . . . . . . . . . . . . . . . 35415.8.3 MPU Read Entry Instruction (mpure) . . . . . . . . . . . . . . . . . . . . . . . . . . 35415.8.4 MPU Write Entry Instruction (mpuwe) . . . . . . . . . . . . . . . . . . . . . . . . . 355

15.8.5 MPU Synchronize Instruction (mpusync) . . . . . . . . . . . . . . . . . . . . . . . 35515.8.6 MMU/MPU Configuration Register (MMUCFG) . . . . . . . . . . . . . . . . . . 35615.8.7 MPU0 Configuration Register (MPU0CFG) . . . . . . . . . . . . . . . . . . . . . 356

15.8.8 MPU0 Control and Status Register 0 (MPU0CSR0) . . . . . . . . . . . . . . 35715.8.9 MPU Assist Registers (MAS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 360

15.8.10 MAS Registers Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 365

15.9 Local memories . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36515.9.1 Local instruction and data memory overview . . . . . . . . . . . . . . . . . . . . 365

RM0449 Rev 3 9/2583

RM0449 Contents

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15.9.2 Local memory control and configuration . . . . . . . . . . . . . . . . . . . . . . . 365

15.10 End-to-End ECC support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36915.10.1 e2eECC control and configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . 370

16 System Integration Unit Lite2 (SIUL2) . . . . . . . . . . . . . . . . . . . . . . . . . 37416.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374

16.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374

16.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37616.1.3 Register protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 376

16.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 37716.2.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37716.2.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 378

16.2.3 Multiplexed Signal Configuration Registers . . . . . . . . . . . . . . . . . . . . . 395

16.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39616.3.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39616.3.2 Pad control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39716.3.3 General purpose input or output pads (GPIO) . . . . . . . . . . . . . . . . . . . 397

16.3.4 External interrupts/DMA requests (EIRQ pins) . . . . . . . . . . . . . . . . . . 398

17 Crossbar switch (XBAR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40217.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402

17.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 402

17.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40217.3.1 XBAR Priority Registers Slave (XBAR_PRSn) . . . . . . . . . . . . . . . . . . 403

17.3.2 XBAR Control Register (XBAR_CRSn) . . . . . . . . . . . . . . . . . . . . . . . . 40617.3.3 Master General Purpose Control Register (XBAR_MGPCRn) . . . . . . 407

17.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40817.4.1 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40817.4.2 Register coherency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409

17.4.3 Arbitration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409

17.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 410

18 Crossbar Integrity Checker (XBIC) . . . . . . . . . . . . . . . . . . . . . . . . . . . 41118.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .411

18.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .411

18.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 412

Contents RM0449

10/2583 RM0449 Rev 3

18.4 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413

18.5 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41318.5.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 413

18.5.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 414


19 Peripheral Bridge (PBRIDGE) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42219.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

19.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42219.1.2 General operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 422

19.2 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42219.2.1 Master Privilege Register A (MPRA) . . . . . . . . . . . . . . . . . . . . . . . . . . 424

19.2.2 Master Privilege Register B (MPRB) . . . . . . . . . . . . . . . . . . . . . . . . . . 42519.2.3 Peripheral Access Control Register (PACRx) . . . . . . . . . . . . . . . . . . . 42619.2.4 Off-Platform Peripheral Access Control Registers (OPACRx) . . . . . . . 428

19.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43219.3.1 Access support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

20 System Memory Protection Unit (SMPU) . . . . . . . . . . . . . . . . . . . . . . 43320.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433

20.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433

20.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 434

20.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43520.4.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43520.4.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

20.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44320.5.1 Access evaluation macro . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44320.5.2 Putting it all together and error terminations . . . . . . . . . . . . . . . . . . . . 444

20.6 Initialization information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445

20.7 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 445

21 Intelligent AHB Gasket (IAHBG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44721.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447

21.2 Timing modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44721.2.1 1:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44721.2.2 2:1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 447

RM0449 Rev 3 11/2583

RM0449 Contents

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21.2.3 1:2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 448

22 Interrupt Controller (INTC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44922.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

22.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 449

22.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451

22.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45122.4.1 Software vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 451

22.4.2 Hardware vector mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 452


22.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45922.6.1 Interrupt request sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45922.6.2 Priority management . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 460

22.6.3 Handshaking with processor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461

22.7 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46322.7.1 Initialization flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46322.7.2 Interrupt exception handler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46422.7.3 ISR, RTOS, and task hierarchy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466

22.7.4 Order of execution . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46722.7.5 Priority ceiling protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46822.7.6 Selecting priorities according to request rates and deadlines . . . . . . . 471

22.7.7 Software-settable interrupt requests . . . . . . . . . . . . . . . . . . . . . . . . . . 47122.7.8 Lowering priority within an ISR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47222.7.9 Negating an interrupt request outside of its ISR . . . . . . . . . . . . . . . . . 472

22.7.10 Examining LIFO contents . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473

22.8 Interrupt sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 473

23 Enhanced Direct Memory Access (eDMA) . . . . . . . . . . . . . . . . . . . . . 47423.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474

23.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 474

23.2 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47523.2.1 Normal mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47523.2.2 Debug mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476

23.2.3 Wait mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476

Contents RM0449

12/2583 RM0449 Rev 3

23.3 Memory map/register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47623.3.1 Control Register (eDMA_CR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47823.3.2 Error Status Register (eDMA_ES) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 480

23.3.3 Enable Request Register Low (eDMA_ERQL) . . . . . . . . . . . . . . . . . . 48123.3.4 Enable Error Interrupt Register Low (eDMA_EEIL) . . . . . . . . . . . . . . . 48223.3.5 Set Enable Request Register (eDMA_SERQ) . . . . . . . . . . . . . . . . . . . 483

23.3.6 Clear Enable Request Register (eDMA_CERQ) . . . . . . . . . . . . . . . . . 48323.3.7 Set Enable Error Interrupt Register (eDMA_SEEI) . . . . . . . . . . . . . . . 48423.3.8 Clear Enable Error Interrupt Register (eDMA_CEEI) . . . . . . . . . . . . . 485

23.3.9 Clear Interrupt Request Register (eDMA_CINT) . . . . . . . . . . . . . . . . . 48523.3.10 Clear Error Register (eDMA_CERR) . . . . . . . . . . . . . . . . . . . . . . . . . . 48623.3.11 Set START Bit Register (eDMA_SSRT) . . . . . . . . . . . . . . . . . . . . . . . . 486

23.3.12 Clear DONE Status Bit Register (eDMA_CDNE) . . . . . . . . . . . . . . . . 48723.3.13 Interrupt Request Register Low (eDMA_INTL) . . . . . . . . . . . . . . . . . . 48823.3.14 Error Register Low (eDMA_ERRL) . . . . . . . . . . . . . . . . . . . . . . . . . . . 488

23.3.15 Hardware Request Status Register Low (eDMA_HRSL) . . . . . . . . . . . 48923.3.16 Channel n Priority Register (eDMA_DCHPRIn) . . . . . . . . . . . . . . . . . . 49023.3.17 Channel n Master ID Register (eDMA_DCHMIDn) . . . . . . . . . . . . . . . 491

23.3.18 TCD Source Address (eDMA_TCDn_SADDR) . . . . . . . . . . . . . . . . . . 49223.3.19 TCD Transfer Attributes (eDMA_TCDn_ATTR) . . . . . . . . . . . . . . . . . . 49223.3.20 TCD Signed Source Address Offset (eDMA_TCDn_SOFF) . . . . . . . . 493

23.3.21 TCD Minor Byte Count (Minor Loop Disabled)(eDMA_TCDn_NBYTES_MLNO) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 494

23.3.22 TCD Signed Minor Loop Offset (Minor Loop Enabled and OffsetDisabled) (eDMA_TCDn_NBYTES_MLOFFNO) . . . . . . . . . . . . . . . . . 495

23.3.23 TCD Signed Minor Loop Offset (Minor Loop and Offset Enabled)(eDMA_TCDn_NBYTES_MLOFFYES) . . . . . . . . . . . . . . . . . . . . . . . . 496

23.3.24 TCD Last Source Address Adjustment (eDMA_TCDn_SLAST) . . . . . 49723.3.25 TCD Destination Address (eDMA_TCDn_DADDR) . . . . . . . . . . . . . . . 49723.3.26 TCD Current Minor Loop Link, Major Loop Count (Channel

Linking Enabled) (eDMA_TCDn_CITER_ELINKYES) . . . . . . . . . . . . . 498

23.3.27 TCD Current Minor Loop Link, Major Loop Count (ChannelLinking Disabled) (eDMA_TCDn_CITER_ELINKNO) . . . . . . . . . . . . . 499

23.3.28 TCD Signed Destination Address Offset (eDMA_TCDn_DOFF) . . . . . 499

23.3.29 TCD Last Destination Address Adjustment/Scatter GatherAddress (eDMA_TCDn_DLASTSGA) . . . . . . . . . . . . . . . . . . . . . . . . . 500

23.3.30 TCD Beginning Minor Loop Link, Major Loop Count (ChannelLinking Enabled) (eDMA_TCDn_BITER_ELINKYES) . . . . . . . . . . . . . 501

RM0449 Rev 3 13/2583

RM0449 Contents

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23.3.31 TCD Beginning Minor Loop Link, Major Loop Count (ChannelLinking Disabled) (eDMA_TCDn_BITER_ELINKNO) . . . . . . . . . . . . . 502

23.3.32 TCD Control and Status (eDMA_TCDn_CSR) . . . . . . . . . . . . . . . . . . 502

23.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50523.4.1 eDMA microarchitecture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 505

23.4.2 eDMA basic data flow . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50623.4.3 Error reporting and handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50923.4.4 Channel preemption . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511

23.4.5 eDMA performance . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511

23.5 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51423.5.1 eDMA initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51423.5.2 DMA programming errors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51623.5.3 DMA Arbitration mode considerations . . . . . . . . . . . . . . . . . . . . . . . . . 517

23.5.4 DMA transfer . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51823.5.5 eDMA TCDn status monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52123.5.6 Channel linking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 522

23.5.7 Dynamic programming . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 523

24 DMA channel multiplexer (DMACHMUX) . . . . . . . . . . . . . . . . . . . . . . . 52724.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 527

24.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52724.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528

24.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528


24.3 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52824.3.1 Memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 528

24.3.2 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 529

24.4 DMACHMUX functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53024.4.1 DMA channels with periodic triggering capability . . . . . . . . . . . . . . . . . 53024.4.2 DMA channels with no triggering capability . . . . . . . . . . . . . . . . . . . . . 53224.4.3 “Always Enabled” DMA sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 532

24.5 Initialization/Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53324.5.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

24.5.2 Enabling and configuring sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . 533

25 Clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53825.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 538

Contents RM0449

14/2583 RM0449 Rev 3

25.2 Clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53825.2.1 STAND-BY Domain . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54025.2.2 MC_CGM registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541

25.3 System clock frequency limitations . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54225.3.1 JTAG frequencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544

25.4 Default clock configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 544

25.5 Clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54525.5.1 PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54525.5.2 External oscillator (XOSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 549

25.5.3 16 MHz internal RC oscillator (IRCOSC) . . . . . . . . . . . . . . . . . . . . . . 551

25.6 Peripheral clocks . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55125.6.1 HSM clock divider . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55225.6.2 LFAST clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55325.6.3 Ethernet clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 554

25.6.4 M_CAN clocking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55525.6.5 System Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 555

25.7 Clock monitoring . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55525.7.1 CMU configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55625.7.2 PLL0 monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558

25.7.3 External oscillator (XOSC) monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . 55825.7.4 Internal RC oscillator (IRCOSC) monitor . . . . . . . . . . . . . . . . . . . . . . . 55825.7.5 System clock monitors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558

25.8 Loss of system clock behavior . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55825.8.1 Loss of PLL/XOSC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 558

25.8.2 Loss of IRCOSC clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

25.9 Progressive clock switching . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 559

26 Dual PLL Digital Interface (PLLDIG) . . . . . . . . . . . . . . . . . . . . . . . . . . 56026.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

26.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 560

26.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 561

26.4 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56126.4.1 Normal mode with reference, PLL0 or both PLLs enabled . . . . . . . . . 561


RM0449 Rev 3 15/2583

RM0449 Contents

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26.5.3 Register classification for safety requirements . . . . . . . . . . . . . . . . . . 571

26.6 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57126.6.1 Input clock frequency . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57226.6.2 Clock configuration . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 572

26.6.3 Frequency modulation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 573


27 Clock Monitor Unit (CMU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57827.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578

27.1.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578

27.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 578

27.3 Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 579

27.4 Memory map and register definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57927.4.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 580

27.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58527.5.1 Frequency meter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58527.5.2 CLKMN0_RMT supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585

27.5.3 CLKMN1 supervisor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 585

28 Clock Generation Module (MC_CGM) . . . . . . . . . . . . . . . . . . . . . . . . . 58728.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 587




28.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63328.4.1 System clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63328.4.2 Auxiliary clock generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 637

28.4.3 Dividers functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 639

29 OSC Digital Interface (XOSC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64329.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

29.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64329.2.1 Oscillator power-down control and status . . . . . . . . . . . . . . . . . . . . . . 64329.2.2 Oscillator startup delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 643

Contents RM0449

16/2583 RM0449 Rev 3

29.2.3 Oscillator clock available interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64429.2.4 Oscillator bypass mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 644


30 IRCOSC digital interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64730.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 647



31 LPRC Digital Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65131.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651

31.2 Low Power RC Oscillator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651

31.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . 65131.3.1 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 652

32 OSC32K Digital Interface (OSC32K) . . . . . . . . . . . . . . . . . . . . . . . . . . 65332.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 653



33 Platform RAM controller (PRAM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65633.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 656

33.2 SRAM controller memory map and register definitions . . . . . . . . . . . . . 65733.2.1 Platform RAM configuration register 1 (PRCR1) . . . . . . . . . . . . . . . . . 657

33.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65833.3.1 Read/Write introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 658

33.3.2 Writes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659

33.4 Initialization/application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 659

33.5 Safety considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66033.5.1 Hsiao ECC algorithm . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66033.5.2 Transaction monitor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 663

34 Flash memory controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

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34.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

34.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

34.3 Block diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 665

34.4 Flash memory controller memory map . . . . . . . . . . . . . . . . . . . . . . . . . . 66634.4.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 666

34.5 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67834.5.1 Basic interface protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67934.5.2 Access protections . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 679

34.5.3 Read cycles – buffer miss . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67934.5.4 Read cycles – buffer hit . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67934.5.5 Error termination . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 680

34.5.6 Flash error response operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68034.5.7 Security module exclusive control . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68034.5.8 Access pipelining . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

34.5.9 Line read buffers and prefetch operation . . . . . . . . . . . . . . . . . . . . . . . 68134.5.10 Instruction/Data prefetch triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . 68234.5.11 Per-Master prefetch triggering . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683

34.5.12 Buffer allocation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68334.5.13 Safety considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68334.5.14 e2eECC on data Flash accesses . . . . . . . . . . . . . . . . . . . . . . . . . . . . 685

34.5.15 Array integrity considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 685

35 Embedded Flash Memory . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68635.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 686


35.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689

35.2 Flash memory map and description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68935.2.1 Flash array memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 689

35.3 Register memory maps and descriptions . . . . . . . . . . . . . . . . . . . . . . . . 69235.3.1 Register memory maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69235.3.2 User register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 694

35.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74835.4.1 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 748

35.4.2 Power-down mode (Disable mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . 74935.4.3 Low-power mode (Sleep mode) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 749

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18/2583 RM0449 Rev 3

35.4.4 Read mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75035.4.5 Modify mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75335.4.6 Alternate program and erase interface . . . . . . . . . . . . . . . . . . . . . . . . 760

35.4.7 User Test mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76235.4.8 Protection strategy . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 767

36 Flash Memory Programming and Configuration . . . . . . . . . . . . . . . . 76936.1 Selection of Flash memory blocks for erase . . . . . . . . . . . . . . . . . . . . . 770

36.2 Non-secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 771

36.3 Secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77136.3.1 Implementing secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . 77336.3.2 Overriding secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 775

36.4 Secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77736.4.1 Implementing secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . 778

36.4.2 Overriding secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . 780

36.5 Debug port enable/disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 781

36.6 Tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78136.6.1 Implementing tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 782

36.6.2 Creating the tamper detect diary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78236.6.3 Assigning blocks to Tamper Detection Regions (TDRs) . . . . . . . . . . . 78336.6.4 Overriding tamper detection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 784

36.7 Implementing OTP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 785

36.8 Implementing test mode disable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78536.8.1 Unconditional test mode disable seal . . . . . . . . . . . . . . . . . . . . . . . . . 78536.8.2 Passcode-protected test mode disable seal . . . . . . . . . . . . . . . . . . . . 786

36.8.3 Selecting Flash memory blocks for test mode disable seal . . . . . . . . . 786

36.9 Security configuration planning . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78736.9.1 Hardware Security Module (HSM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78736.9.2 Creating password groups . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78736.9.3 Planning secure write protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 788

36.9.4 Planning secure read protection . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78836.9.5 Planning debug port enable/disable . . . . . . . . . . . . . . . . . . . . . . . . . . 788

36.9.6 Planning OTP Flash memory block assignment . . . . . . . . . . . . . . . . . 78836.9.7 Planning factory test mode disable . . . . . . . . . . . . . . . . . . . . . . . . . . . 788

37 Decorated Storage Memory Controller (DSMC) . . . . . . . . . . . . . . . . . 789

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37.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 789

37.2 Decorated Stores: st[b,h,w]d{cb}x rS,rB,rA . . . . . . . . . . . . . . . . . . . . . . 79137.2.1 Bit Field Insert (BFINS) into an 8, 16 or 32-bit Memory Container . . . 791

37.2.2 Compare-and-Store (CAST) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79337.2.3 Logical AND (AND) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 793

37.2.4 Logical OR (OR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79437.2.5 Logical Exclusive-OR (XOR) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 794

37.3 Decorated Loads: l[b,h,w]d{cb}x rT,rB,rA . . . . . . . . . . . . . . . . . . . . . . . . 79437.3.1 Simple Load (SLD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79537.3.2 Registers-and-Memory Exchange (SWAP) . . . . . . . . . . . . . . . . . . . . . 795

37.3.3 Load-and-Set-1(Bit) (LAS1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

37.4 DSMC Instantiations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 796

38 Analog-to-Digital Converters (ADC) Configuration . . . . . . . . . . . . . . 79738.1 ADC overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 797

38.1.1 ADC subsystem block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79838.1.2 Analog input pin multiplexing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 798

38.2 Configuration of ADC modules . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79938.2.1 Successive Approximation Register Analog-to-Digital

Converter (SAR ADC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 799

39 Successive Approximation RegisterAnalog-to-Digital Converter (SARADC) . . . . . . . . . . . . . . . . . . . . . . . . 81039.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 810

39.2 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 810

39.3 Feature description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .81139.3.1 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 812

39.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81239.4.1 Normal channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81339.4.2 Injected channel conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 814

39.4.3 Abort conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81639.4.4 Analog conversion timings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81639.4.5 Cross Triggering Unit (CTU) interface . . . . . . . . . . . . . . . . . . . . . . . . . 817

39.4.6 Test channel connection with internal analog channel . . . . . . . . . . . . . 82039.4.7 External channel mapping to internal analog channel . . . . . . . . . . . . . 820

39.4.8 Programmable analog watchdog . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82139.4.9 DMA functionality . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 822

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39.4.10 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82239.4.11 External decode signals selection and delay . . . . . . . . . . . . . . . . . . . . 82339.4.12 Power down mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 823

39.4.13 Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82439.4.14 Fast Comparator Mode Conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . 824

39.4.15 Smart standby wake up support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 825

39.5 Memory map and registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82639.5.1 Register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 828

39.6 Start of conversion pulse delay . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 872


40 Temperature Sensor . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87640.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 876

40.1.1 Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 876

40.2 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87640.2.1 Linear temperature sensor (analog output generation) . . . . . . . . . . . . 876

40.3 Temperature formula . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87740.3.1 Equations for converting TSENS voltages to junction temperature . . . 877

40.3.2 Equations for converting TSENS voltages into constant reference(Digital Bandgap Voltage) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 877

41 Body Cross Triggering Unit (BCTU) . . . . . . . . . . . . . . . . . . . . . . . . . . 87941.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 879

41.2 Main features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 879

41.3 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 879

41.4 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . . 87941.4.1 Control Status Register (BCTU_CSR) . . . . . . . . . . . . . . . . . . . . . . . . . 88041.4.2 Event Configuration Register n (BCTU_EVTCFGRn) . . . . . . . . . . . . . 881


42 System Timer Module (STM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88342.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 883

42.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88342.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88342.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 883


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43 Software Watchdog Timer (SWT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88843.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888

43.1.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888

43.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88843.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 888



43.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89443.4.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89443.4.2 Configuration locking . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89543.4.3 Unlock sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 895

43.4.4 Servicing operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89543.4.5 Time-out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89643.4.6 Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 897

44 Periodic Interrupt Timer (PIT) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89844.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 898

44.1.1 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89844.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 899

44.2 Signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89944.2.1 Memory map/register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . 899

44.3 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90744.3.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90744.3.2 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 908

44.3.3 Chained timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 908

44.4 Initialization and application information . . . . . . . . . . . . . . . . . . . . . . . . . 909

44.5 Example Configuration for the Lifetime Timer . . . . . . . . . . . . . . . . . . . . 910

45 Enhanced Modular IO Subsystem (eMIOS) . . . . . . . . . . . . . . . . . . . . . 91145.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .911

Contents RM0449

22/2583 RM0449 Rev 3

45.1.1 Overview of the eMIOS module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91145.1.2 Features of the eMIOS module . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91145.1.3 Modes of operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 912

45.1.4 Channel implementation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 912


45.3 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . . 91445.3.1 Memory maps . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91445.3.2 Register description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 915

45.4 Functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92745.4.1 Unified Channel (UC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92845.4.2 IP Bus Interface Unit (BIU) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 956

45.4.3 Global Clock Prescaler Submodule (GCP) . . . . . . . . . . . . . . . . . . . . . 957

45.5 Initialization/Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95745.5.1 Considerations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95745.5.2 Application information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 957

46 CAN Subsystem . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96146.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 961

46.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 962

46.3 Modular CAN (M_CAN) cores . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96346.3.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96446.3.2 Block diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96546.3.3 Dual clock sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 966

46.3.4 Dual interrupt lines . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96646.3.5 Memory map and register descriptions . . . . . . . . . . . . . . . . . . . . . . . . 96646.3.6 Message RAM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1014

46.3.7 M_CAN functional description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102446.3.8 Timestamp generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103446.3.9 Timeout counter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1034

46.3.10 Rx handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103546.3.11 Dedicated Rx Buffers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104146.3.12 Debug on CAN Support . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1042

46.3.13 Tx handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104446.3.14 FIFO acknowledge handling . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1048

46.3.15 Clock Calibration on CAN Unit (CCCU) . . . . . . . . . . . . . . . . . . . . . . . 1049

46.4 CAN RAM arbiter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1061

RM0449 Rev 3 23/2583

RM0449 Contents

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46.4.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106246.4.2 Functional overview using examples . . . . . . . . . . . . . . . . . . . . . . . . . 1062

46.5 SRAM interface and memory organization . . . . . . . . . . . . . . . . . . . . . . 106246.5.1 ECC controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1062

46.6 External signal description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1063

46.7 Shared memory map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1063

47 Ethernet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 106647.1 Overview . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1066

47.1.1 Ethernet module Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1067

47.2 Memory map and register description . . . . . . . . . . . . . . . . . . . . . . . . . 107347.2.1 MAC Configuration Register (MAC_CONFIGURATION) . . . . . . . . . . 108347.2.2 MAC Extended Configuration Register

(MAC_EXT_CONFIGURATION) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1088

47.2.3 MAC Packet Filter Register (MAC_PACKET_FILTER) . . . . . . . . . . . 108947.2.4 Watchdog Timeout Register (MAC_WATCHDOG_TIMEOUT) . . . . . 109247.2.5 Hash Table Register 0 (MAC_HASH_TABLE_REG0) . . . . . . . . . . . . 1093

47.2.6 Hash Table Register 1 (MAC_HASH_TABLE_REG1) . . . . . . . . . . . . 109447.2.7 VLAN Tag Register (MAC_VLAN_TAG) . . . . . . . . . . . . . . . . . . . . . . 109547.2.8 VLAN Hash Table Register (MAC_VLAN_HASH_TABLE) . . . . . . . . 1097

47.2.9 VLAN Tag Inclusion Register (MAC_VLAN_INCL) . . . . . . . . . . . . . . 109847.2.10 Inner VLAN Tag Inclusion Register (MAC_INNER_VLAN_INCL) . . . 109947.2.11 MAC Q0 Flow Control Register (MAC_Q0_TX_FLOW_CTRL) . . . . . 1101

47.2.12 MAC Q1 Flow Control Register (MAC_Q1_TX_FLOW_CTRL) . . . . . 110247.2.13 MAC Receive Flow Control Register (MAC_RX_FLOW_CTRL) . . . . 110447.2.14 Transmit Queue Priority Mapping 0 Register

(MAC_TXQ_PRTY_MAP0) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1105

47.2.15 Receive Queue Control 0 Register (MAC_RXQ_CTRL0) . . . . . . . . . 110647.2.16 Receive Queue Control 1 Register (MAC_RXQ_CTRL1) . . . . . . . . . 110747.2.17 Receive Queue Control 2 Register (MAC_RXQ_CTRL2) . . . . . . . . . 1108

47.2.18 Interrupt Status Register (MAC_INTERRUPT_STATUS) . . . . . . . . . 110947.2.19 Interrupt Enable Register (MAC_INTERRUPT_ENABLE) . . . . . . . . . 111147.2.20 Receive Transmit Status Register (MAC_RX_TX_STATUS) . . . . . . . 1112

47.2.21 PMT Control and Status Register(MAC_PMT_CONTROL_STATUS) . . . . . . . . . . . . . . . . . . . . . . . . . . 1113

47.2.22 Wake-up Packet Filter Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1115

47.2.23 LPI Control and Status Register (MAC_LPI_CONTROL_STATUS) . 1122

Contents RM0449

24/2583 RM0449 Rev 3

47.2.24 LPI Timers Control Register (MAC_LPI_TIMERS_CONTROL) . . . . . 112447.2.25 LPI Entry Timer Register (MAC_LPI_ENTRY_TIMER) . . . . . . . . . . . 112547.2.26 1US Tic Counter Register (MAC_1US_TIC_COUNTER) . . . . . . . . . 1125

47.2.27 Version Register (MAC_VERSION) . . . . . . . . . . . . . . . . . . . . . . . . . . 112647.2.28 Debug Register (MAC_DEBUG) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1127

47.2.29 Hardware Feature0 Register (MAC_HW_FEATURE0) . . . . . . . . . . . 112747.2.30 Hardware Feature1 Register (MAC_HW_FEATURE1) . . . . . . . . . . . 112947.2.31 Hardware Feature2 Register (MAC_HW_FEATURE2) . . . . . . . . . . . 1131

47.2.32 MDIO Address Register (MAC_MDIO_ADDRESS) . . . . . . . . . . . . . . 113247.2.33 MDIO Data Register (MAC_MDIO_DATA) . . . . . . . . . . . . . . . . . . . . . 113447.2.34 ARP Address Register (MAC_ARP_ADDRESS) . . . . . . . . . . . . . . . . 1135

47.2.35 Address0 High Register (MAC_ADDRESS0_HIGH) . . . . . . . . . . . . . 113547.2.36 Address0 Low Register (MAC_ADDRESS0_LOW) . . . . . . . . . . . . . . 113647.2.37 MAC Address High register 1 to 31

(MAC_ADDRESSn_HIGH31_1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1136

47.2.38 MAC Address Low register 1 to 31(MAC_ADDRESSn_LOW31_1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1138

47.2.39 MAC Address High register 32 to 63(MAC_ADDRESSn_HIGH63_32) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1138

47.2.40 MAC Address Low register 32 to 63(MAC_ADDRESSn_LOW63_32) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1139

47.2.41 MAC Address High register 64 to 127(MAC_ADDRESSn_HIGH127_64) . . . . . . . . . . . . . . . . . . . . . . . . . . 1139

47.2.42 MAC Address Low register 64 to 127(MAC_ADDRESSn_LOW127_64) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1140

47.2.43 MMC Control Register (MMC_CONTROL) . . . . . . . . . . . . . . . . . . . . 1141

47.2.44 MMC Receive Interrupt Register (MMC_RX_INTERRUPT) . . . . . . . 114247.2.45 MMC Tx Interrupt Register (MMC_TX_INTERRUPT) . . . . . . . . . . . . 114647.2.46 MMC Rx Interrupt mask Register

(MMC_RX_INTERRUPT_MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1151

47.2.47 MMC Tx Interrupt Mask Register(MMC_TX_INTERRUPT_MASK) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1153

47.2.48 Transmit Octet Count Good Bad Register(TX_OCTET_COUNT_GOOD_BAD) . . . . . . . . . . . . . . . . . . . . . . . . 1156

47.2.49 Transmit Packet Count Good Bad Register(TX_PACKET_COUNT_GOOD_BAD) . . . . . . . . . . . . . . . . . . . . . . . . 1157

47.2.50 Transmit Broadcast Packets Good Register(TX_BROADCAST_PACKETS_GOOD) . . . . . . . . . . . . . . . . . . . . . . 1158

47.2.51 Transmit Multicast Packets Good Register(TX_MULTICAST_PACKETS_GOOD) . . . . . . . . . . . . . . . . . . . . . . . 1158

RM0449 Rev 3 25/2583

RM0449 Contents

58

47.2.52 Transmit 64Octets Packets Good Bad Register(TX_64OCTETS_PACKETS_GOOD_BAD) . . . . . . . . . . . . . . . . . . . 1159

47.2.53 Transmit 65to127Octets Packets Good Bad Register(TX_65TO127OCTETS_PACKETS_GOOD_BAD) . . . . . . . . . . . . . . 1159

47.2.54 Transmit 128To255Octets Packets Good Bad Register(TX_128TO255OCTETS_PACKETS_GOOD_BAD) . . . . . . . . . . . . . 1160

47.2.55 Transmit 256To511Octets Packets Good Bad Register(TX_256TO511OCTETS_PACKETS_GOOD_BAD) . . . . . . . . . . . . . 1161

47.2.56 Transmit 512To1023Octets Packets Good Bad Register(TX_512TO1023OCTETS_PACKETS_GOOD_BAD) . . . . . . . . . . . . 1161

47.2.57 Transmit 1024ToMaxOctets Packets Good Bad Register(TX_1024TOMAXOCTETS_PACKETS_GOOD_BAD) . . . . . . . . . . . 1162

47.2.58 Transmit Unicast Packets Good Bad Register(TX_UNICAST_PACKETS_GOOD_BAD) . . . . . . . . . . . . . . . . . . . . . 1162

47.2.59 Transmit Multicast Packets Good Bad Register(TX_MULTICAST_PACKETS_GOOD_BAD) . . . . . . . . . . . . . . . . . . . 1163

47.2.60 Transmit Broadcast Packets Good Bad Register(TX_BROADCAST_PACKETS_GOOD_BAD) . . . . . . . . . . . . . . . . . . 1164

47.2.61 Transmit Underflow Error Packets Register(TX_UNDERFLOW_ERROR_PACKETS) . . . . . . . . . . . . . . . . . . . . . 1164

47.2.62 Transmit Single Collision Good Packets Register(TX_SINGLE_COLLISION_GOOD_PACKETS) . . . . . . . . . . . . . . . . 1165

47.2.63 Transmit Multiple Collision Good Packets Register(TX_MULTIPLE_COLLISION_GOOD_PACKETS) . . . . . . . . . . . . . . 1165

47.2.64 Transmit Deferred Packets Register(TX_DEFERRED_PACKETS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1166

47.2.65 Transmit Late Collision Packets Register(TX_LATE_COLLISION_PACKETS) . . . . . . . . . . . . . . . . . . . . . . . . . 1167

47.2.66 Transmit Excessive Collision Packets Register(TX_EXCESSIVE_COLLISION_PACKETS) . . . . . . . . . . . . . . . . . . . 1167

47.2.67 Transmit Carrier Error Packets Register(TX_CARRIER_ERROR_PACKETS) . . . . . . . . . . . . . . . . . . . . . . . . 1168

47.2.68 Transmit Octet Count Good Register(TX_OCTET_COUNT_GOOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1168

47.2.69 Transmit Packet Count Good Register(TX_PACKET_COUNT_GOOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1169

47.2.70 Transmit Excessive Deferral Error Register(TX_EXCESSIVE_DEFERRAL_ERROR) . . . . . . . . . . . . . . . . . . . . . 1170

47.2.71 Transmit Pause Packets Register (TX_PAUSE_PACKETS) . . . . . . . 1170

47.2.72 Transmit VLAN Packets Good Register(TX_VLAN_PACKETS_GOOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1171

47.2.73 Transmit OSize Packets Good Register(TX_OSIZE_PACKETS_GOOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1171

Contents RM0449

26/2583 RM0449 Rev 3

47.2.74 Receive Packets Count Good Bad Register(RX_PACKETS_COUNT_GOOD_BAD) . . . . . . . . . . . . . . . . . . . . . . 1172

47.2.75 Receive Octet Count Good Bad Register(RX_OCTET_COUNT_GOOD_BAD) . . . . . . . . . . . . . . . . . . . . . . . . 1172

47.2.76 Receive Octet Count Good Register(RX_OCTET_COUNT_GOOD) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1173

47.2.77 Receive Broadcast Packets Good Register(RX_BROADCAST_PACKETS_GOOD) . . . . . . . . . . . . . . . . . . . . . . 1174

47.2.78 Receive Multicast Packets Good Register(RX_MULTICAST_PACKETS_GOOD) . . . . . . . . . . . . . . . . . . . . . . . 1174

47.2.79 Receive CRC Error Packets Register(RX_CRC_ERROR_PACKETS) . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1175

47.2.80 Receive Alignment Error Packets Register(RX_ALIGNMENT_ERROR_PACKETS) . . . . . . . . . . . . . . . . . . . . . . 1175

47.2.81 Receive Runt Error Packets Register(RX_RUNT_ERROR_PACKETS) . . . . . . . . . . . . . . . . . . . . . . . . . . . 1176

47.2.82 Receive Jabber Error Packets Register(RX_JABBER_ERROR_PACKETS) . . . . . . . . . . . . . . . . . . . . . . . . . 1177

47.2.83 Receive Undersize Packets Good Register(RX_UNDERSIZE_PACKETS_GOOD) . . . . . . . . . . . . . . . . . . . . . . . 1177

47.2.84 Receive Oversize Packets Good Register(RX_OVERSIZE_PACKETS_GOOD) . . . . .

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SPC584Bx 32-bit MCU family built on the Power …...April 2020 RM0449 Rev 3 1/2583 1 RM0449 Reference manual SPC584Bx 32-bit MCU family built on the Power Architecture for automotive