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Spartan-6 FPGA GTP ト ランシーバ
ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com UG386 (v2.0) 2009 年 11 月 11 日
Xilinx is disclosing this user guide, manual, release note, and/or specification (the "Documentation") to you solely for use in thedevelopment of designs to operate with Xilinx hardware devices. You may not reproduce, distribute, republish, download,display, post, or transmit the Documentation in any form or by any means including, but not limited to, electronic, mechanical,photocopying, recording, or otherwise, without the prior written consent of Xilinx. Xilinx expressly disclaims any liabilityarising out of your use of the Documentation. Xilinx reserves the right, at its sole discretion, to change the Documentationwithout notice at any time. Xilinx assumes no obligation to correct any errors contained in the Documentation, or to advise youof any corrections or updates. Xilinx expressly disclaims any liability in connection with technical support or assistance that maybe provided to you in connection with the Information.
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本資料は英語版 (v2.0) を翻訳したもので、 内容に相違が生じる場合には原文を優先します。
資料によっては英語版の更新に対応していないものがあ り ます。
日本語版は参考用と してご使用の上、 新情報につきましては、 必ず 新英語版をご参照ください。
UG386 (v2.0) 2009 年 11 月 11 日 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
改訂履歴
次の表に、 この文書の改訂履歴を示します。
日付 バージョ ン 改訂内容
2009 年 6 月 24 日 1.0 初版リ リース
2009 年 11 月 11 日 2.0 GTP_DUAL を GTPA1_DUAL に置換え。
第 1 章 :
• 表 1-1 を削除。
• 19 ページの 「ポートおよび属性のまとめ」 を追加。
• 27 ページの表 1-3 : SIM_RECEIVER_DETECT_PASS 属性の説明を更新。
• 32 ページの図 1-7 を更新。
• 31 ページの図 1-5、 31 ページの図 1-6、 33 ページの図 1-8、 34 ページの図 1-9、 35 ページの図 1-10、 36 ページの図 1-11、 および 37 ページの図 1-12 を追加。
第 2 章 :
• 39 ページの 「リ ファレンス ク ロ ッ ク入力の構造」、 および 48 ページの 「複数の外部
リ ファレンス ク ロ ッ クを使用する場合」 を追加。
• 42 ページの図 2-2 を追加。
• リ ファレンス ク ロ ッ ク マルチプレクサの構造に関する 43 ページの図 2-3 の前の説明
を改訂。
• 44 ページの表 2-5 : CLKINEAST、 CLKINWEST、 PLLCLK、 および PLLCLK ポー
トの説明を更新。 GTPCLKFBEAST、 GTPCLKFBSEL0EAST、GTPCLKFBSEL0WEST、 GTPCLKFBSEL1EAST、 GTPCLKFBSEL1WEST、GTPCLKFBWEST、 および REFCLKPWRDNB ポート を追加。
• 51 ページの表 2-7 : TXPLL_DIVSEL_REF 属性を削除。
• 53 ページの表 2-10 : 「PCIe Optimal Jitter」 とい う用語を 「PCIe 追加マージン」 に変
更。 表のメモを追加。
• 55 ページの表 2-11 : 表のメモ (1) を追加。 GTPRESET の説明を更新。
PRBSCNTRESET および RESETDONE のド メ インを変更。
• 54 ページの図 2-10 : PLLPOWERDOWN0 の立ち下がりエッジを表すブロ ッ クを追加。
• 56 ページの表 2-12 : RX_EN_MODE_RESET_BUF_(0/1) 属性および表のメモを追加。
• 57 ページの図 2-11、 および 57 ページの図 2-12 を改訂。
• 60 ページの表 2-14 : 「推奨される リセッ ト方法」 列のポート名の後に (0/1) を追加。
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2009 年 11 月 11 日(続き)
2.0 第 3 章 :
• 76 ページの 「TXUSRCLK および TXUSRCLK2 の接続」 に GTPCLKOUT を説明す
る項目を追加。
• 77 ページの 「GTPCLKOUT を使用して GTP TX を駆動」 を追加。
• 84 ページの表 3-5 : 「スキュー低減」 を 「TX レーン間のスキュー低減」 に変更。
• 85 ページの表 3-7 : TX_BUFFER_USE の説明を更新。
• 85 ページの 「TX バッファのバイパス」 を更新。
• 89 ページの図 3-10、 89 ページの図 3-11、 91 ページの図 3-12、および 92 ページの
図 3-13 を追加。
• 88 ページの表 3-10、 90 ページの表 3-11、 および 90 ページの表 3-12 を追加。
• 103 ページの表 3-22 : TXDETECTRX の説明を更新。
• 105 ページの表 3-23 : RXSTATUS および TXCOMSTART の説明を更新。
第 4 章 :
• 108 ページの図 4-2、 111 ページの図 4-3、 112 ページの図 4-4、 113 ページの図 4-5、114 ページの図 4-6、 115 ページの図 4-7、 および 123 ページの図 4-11 を更新。
• 109 ページの表 4-2 : TERMINATION_OVRD の説明で正確な抵抗値を 100Ω から 50Ω に変更。
• 110 ページの表 4-3 : 行 1 および行 2 の RX 終端電圧を更新。
• 111 ページの表 4-4 : 内部バイアスを 800mV から 900mV に変更。
• 112 ページの表 4-5 : 終端電圧を VTT から MGTVTTRX に変更。 内部バイアスを 800mV から 900mV に変更。
• 113 ページの表 4-6 : 終端電圧を 2/3MGTAVTT から 3/4MGTAVTTRX に変更。
内部バイアスを 800mV から 900mV に変更。
• 114 ページの表 4-7 : 終端電圧を VTT から MGTVTTRX に変更。 内部バイアスを 800mV から 900mV に変更。
• 115 ページの表 4-8 : 終端電圧を 2/3MGTAVTT から 3/4MGTAVTTRX に変更。
内部バイアスを 800mV から 900mV に変更。
• 116 ページの表 4-9 : RXVALID ポートの方向を In から Out に変更。
• 116 ページの表 4-10 : OOBDETECT_THRESHOLD_(0/1) の説明を更新。
• 129 ページの表 4-22 : RX_PRBS_ERR_CNT_(0/1) の説明を更新。
• 132 ページの表 4-23 : RXSLIDE ポート を追加。
• 134 ページの表 4-24 : MCOMMA_10B_VALUE、 MCOMMA_DETECT、PCOMMA_10B_VALUE、 PCOMMA_DETECT、 および RX_SLIDE_MODE 属性
を追加。
• 「RX バッファのバイパス」 を 141 ページの 「RX エラスティ ッ ク バッファのバイパ
ス」 に置換え。
• 146 ページの図 4-23、 147 ページの図 4-24、 148 ページの図 4-25、 および 149 ペー
ジの図 4-26 を追加。
• 142 ページの図 4-22 および 150 ページの図 4-27 の PCS パラレル ク ロ ッ クの区画か
ら RX ギアボッ クスを削除。
• 153 ページの表 4-35 : RXDATAWIDTH を削除。
日付 バージョ ン 改訂内容
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2009 年 11 月 11 日(続き)
2.0 第 4 章 (続き) :
• 160 ページの表 4-37 : RXCHBONDI[2:0]、 RXCHBONDO[2:0]、RXCHBONDMASTER(0/1)、 および RXCHBONDSLAVE(0/1) の説明を更新。
• 162 ページの表 4-38 : 属性 CB2_INH_CC_PERIOD_(0/1) および RX_EN_MODE_RESET_BUF_(0/1) を追加。
CHAN_BOND_1/2_MAX_SKEW_(0/1)、 CHAN_BOND_KEEP_ALIGN_(0/1)、 お
よび CHAN_BOND_SEQ_LEN_(0/1) の説明を更新。 CHAN_BOND_SEQ_2_CFG を削除。
• 164 ページの 「チャネル ボンディング モード」、 および 164 ページの 「チャネル ボン
ディングの有効化」 のステップ 4 を更新。
• 170 ページの 「RXUSRCLK および RXUSRCLK2 の接続」 の式 4-2 の前の RXUSRCLK および RXUSRCLK2 の説明を更新。
• 式 4-3 の RXDATAWIDTH を 1 に変更。
• 167 ページの表 4-39 : REFCLKOUT ポートの説明を更新。
第 5 章 :
• 173 ページの 「概要」 を追加。
• 173 ページの表 5-1 : MGTAVCC、 MGTAVCCPLL0、 MGTAVCCPLL1、MGTAVTTRX、 および MGTAVTTTX の説明に標準電圧を追加。
MGTRXP0/MGTRXN0、 MGTRXP1/MGTRXN1、 MGTTXP0/MGTTXN0、 および MGTTXP1/MGTTXN1 の説明を更新。
• 175 ページの図 5-1 を追加。
• 182 ページの 「電源供給およびフ ィルタ リ ング」 を改訂。
• 185 ページの図 5-11、 186 ページの図 5-12、 186 ページの図 5-13、および 184 ページ
の表 5-2 を追加。
付録 B :
• 付録を追加。
日付 バージョ ン 改訂内容
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改訂履歴. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3
このユーザー ガイドについてユーザー ガイ ドの内容 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13その他の資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14その他のリ ソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
第 1 章 : ト ランシーバおよびツールの概要概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15ポートおよび属性のまとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19Spartan-6 FPGA GTP Transceiver Wizard . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24シ ミ ュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26シ ミ ュレーシ ョ ン専用のポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .26
SIM_GTPRESET_SPEEDUP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .28SIM_RECEIVER_DETECT_PASS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29SIM_REFCLK0_SOURCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29SIM_REFCLK1_SOURCE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29SIM_TX_ELEC_IDLE_LEVEL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29SIM_VERSION. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29
インプ リ メンテーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 30
第 2 章 : ト ランシーバの共有機能リ ファレンス ク ロ ッ ク入力の構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .39使用モード : リ ファレンス ク ロ ッ クの終端処理 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40
リ ファレンス ク ロ ッ クの選択および分配. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .40ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .44単一の外部リ ファレンス ク ロ ッ クを使用する場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .46複数の外部リ ファレンス ク ロ ッ クを使用する場合 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .48
PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .49ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .51標準プロ ト コルの PLL 設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .53
リセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .54ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .55コンフ ィギュレーシ ョ ン完了後の GTP リセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57GTPRESET アサート後の GTP のリセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .57GTP コンポーネン ト レベル リセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58リ ンク アイ ドル リセッ トのサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58GTPA1_DUAL タイルのリセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .58例 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
電源投入およびコンフ ィギュレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61リ ファレンス ク ロ ッ クの電源投入後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61リ ファレンス ク ロ ッ クの変更後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61パラレル ク ロ ッ ク ソースのリセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .61
目次
8 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
リモート側の電源投入後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62電気的アイ ドル リセッ ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62RXN/RXP の接続後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62TX バッファ エラー後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62RX バッファ エラー後. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62チャネル ボンディング前 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .62PRBS エラー後 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63
パワー ダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .63一般的なパワーダウン機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64
PLL のパワー ダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .64TX および RX のパワー ダウン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .65
PCI Express のパワーダウン機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66パワーダウンへの移行時間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .66
ループバッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .67ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68
ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .68
第 3 章 : ト ランスミ ッ タト ランス ミ ッ タ (TX) の概要. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71FPGA TX インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 72
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .72説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .74
インターフェイス幅の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .75TXUSRCLK および TXUSRCLK2 の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .76
GTPCLKOUT を使用して GTP TX を駆動 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .77GTPCLKOUT による GTP TX の駆動 (1 バイ ト モード ) . . . . . . . . . . . . . . . . . . . . . . . .77GTPCLKOUT による GTP TX の駆動 (2 バイ ト モード ) . . . . . . . . . . . . . . . . . . . . . . . .78GTPCLKOUT による GTP TX の駆動 (4 バイ ト モード ) . . . . . . . . . . . . . . . . . . . . . . . .79
TX の 8B/10B エンコーダ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79
8B/10B のビッ トおよびバイ ト順序 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .79K キャラ ク タ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80ランニング ディ スパリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .80
ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .818B/10B エンコーダの有効/無効 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83
TX バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .83ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .84TX バッファの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85
TX バッファのバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 85機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .85ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .86TX バッファをバイパスして TX 位相アライ メン ト回路を使用 . . . . . . . . . . . . . . . . . . . . . . . .88TX 位相アライ メン ト回路を使用した TX レーン間スキューの 小化 . . . . . . . . . . . . . . . . . .89フ ィードバッ ク パスを使用した電圧および温度の変化への対応 . . . . . . . . . . . . . . . . . . . . . . .89
TX パターン ジェネレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .93ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .94使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .95
TX 極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 9UG386 (v2.0) 2009 年 11 月 11 日
ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96TX 極性制御の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
TX ファブリ ッ ク ク ロ ッ ク出力の制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .96
シ リ アル ク ロ ッ ク分周器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .97パラレル ク ロ ッ ク分周器およびセレクタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98
ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .98TX のコンフ ィギュレーシ ョ ン可能な TX ド ラ イバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .100使用モード – TX ド ラ イバ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102
標準 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102使用モード - 抵抗キャ リブレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .102
PCI Express デザイン用の TX レシーバ検出機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .103
TX OOB ( 帯域外 ) 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 105機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .105
第 4 章 : レシーバレシーバ (RX) の概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107RX アナログ フロン ト エンド . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .108ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .109使用モード – RX 終端 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .110使用モード - 抵抗キャ リブレーシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .115
RX OOB ( 帯域外 ) 信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 116機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .116
RX イコライザ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 118機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .118ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .119使用モード ― 連続時間対応の RX リ ニア イコライザ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120
RX CDR . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 120機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .120ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .121
RX ク ロ ッ ク分周制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 122機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .122
シ リ アル ク ロ ッ ク分周器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .123パラレル ク ロ ッ ク分周器 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124
ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .124RX マージン解析. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 125
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125水平方向のアイ マージン スキャン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .125
ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .126RX 極性制御 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 127
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127RX 極性制御の使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .127
RX パターン チェッカ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 128機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .128使用モデル . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
RX バイ トおよびワード アライ メン ト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 129機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .129
10 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
カンマ アライ メン トの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .130カンマ パターンの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131カンマ アライ メン トの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131アライ メン ト ステータス信号 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131アライ メン ト バウンダ リ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .131
ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .132RX の LOS (Loss of Sync) ステート マシン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 135
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .135ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .136
RX 8B/10B デコーダ. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 137機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137
8B/10B デコーダでのビッ トおよびバイ ト順 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .137K キャラ ク タおよび 8B/10B カンマ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138RX ランニング ディ スパリティ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .138ディ スパリティ エラーおよび Out of Table エラー . . . . . . . . . . . . . . . . . . . . . . . . . . . .139
ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .139RX エラスティ ッ ク バッファのバイパス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 141
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .141ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .142説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .144
RX エラスティ ッ ク バッファをバイパスして RX 位相アライ メン ト回路を使用 . . . . .144RX エラスティ ッ ク バッファ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 150
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .150ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .151RX エラスティ ッ ク バッファを使用して、 チャネル ボンディングまたはクロ ッ ク コレクシ ョ ンをサポート . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152
RX ク ロ ッ ク コレクシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 152機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .152ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .153RX ク ロ ッ ク コレクシ ョ ンの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157
ク ロ ッ ク コレクシ ョ ンの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157RX エラスティ ッ ク バッファの制限設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .157ク ロ ッ ク コレクシ ョ ン シーケンスの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .158ク ロ ッ ク コレクシ ョ ンのオプシ ョ ン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159ク ロ ッ ク コレクシ ョ ンのモニタ リ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159
RX チャネル ボンディング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 159機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .159ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .160RX チャネル ボンディングの使用 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164
チャネル ボンディングの有効化 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164チャネル ボンディング モード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .164チャネル ボンディング シーケンスの設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165大スキューの設定. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .165
チャネル ボンディングと ク ロ ッ ク コレクシ ョ ンの優先順位. . . . . . . . . . . . . . . . . . . . .166FPGA RX インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 166
機能の説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .166ポートおよび属性 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .167説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .168
インターフェイス幅の設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .168RXUSRCLK および RXUSRCLK2 の接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .170
第 5 章 : ボード デザインのガイド ライン概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173ピンの説明およびデザインのガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 173
GTPA1_DUAL ピンの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .173GTP ト ランシーバへの電源供給接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .174
GTP ト ランシーバの物理的構造 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .174
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 11UG386 (v2.0) 2009 年 11 月 11 日
電源接続. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176終端抵抗キャ リブレーシ ョ ン回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .176GTP ト ランシーバを使用する場合と未使用の場合の電源接続管理 . . . . . . . . . . . . . . . . . . . .178
GTP バンクをすべて使用する場合の接続. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178同じ GTP バンク内の GTP デュアルを使用する場合と しない場合の電源接続. . . . . . .178
リ ファレンス ク ロ ッ ク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 178概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .178GTP のリ ファレンス ク ロ ッ クに関するチェッ ク項目 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .180インターフェイス . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181
LVDS. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181LVPECL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181AC カップリ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .181
ク ロ ッ ク分配 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182オシレータからの 2 つ以上の差動クロ ッ ク入力ペアへクロ ッ クを提供 . . . . . . . . . . . .182未使用のリ ファレンス ク ロ ッ ク入力 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182
電源供給およびフ ィルタ リ ング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 182概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182電圧レギュレータ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .182
リ ニア レギュレータおよびスイ ッチング レギュレータ . . . . . . . . . . . . . . . . . . . . . . . .182電力分配ネッ ト ワーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184
電源供給デカップリ ング キャパシタ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184PCB (プリ ン ト回路基板) の設計 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .184
ボード スタ ッ クアップ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .185MGT 電源接続 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .186ク ロス トーク . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .187
SelectIO の使用ガイ ド ライン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187推奨される信号ランチ (Signal Launch) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187
付録 A : 8B/10B 有効な文字
付録 B : GTP ト ランシーバの DRP アドレス マップ
12 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 13UG386 (v2.0) 2009 年 11 月 11 日
このユーザー ガイドについて
このユーザー ガイ ドでは、 Spartan®-6 FPGA の GTX ト ランシーバの使用方法について説明しま
す。 この文書では、
• Spartan-6 FPGA GTP ト ランシーバを、 GTP ト ランシーバと略して表記しています。
• GTPA1_DUAL は、1 セッ トの Spartan-6 FPGA GTP ト ランシーバをインスタンシエートする
インスタンシエート プリ ミ ティブ名です。 GTP_DUAL という語は、 この文書全体を通して
GTPA1_DUAL タイルと同義に使用されます。
• DUAL は、2 つの差動リ ファレンス ク ロ ッ ク ピンのペアおよびアナログ電源ピンを共有する、
2 つの GTP ト ランシーバのク ラスタまたはセッ トです。
• ピン名の末尾に 0 または 1 が付く もの、 属性名の末尾に _0 または _1 が付く ものがあ り ます。
この接尾辞は、 レーン 0 と レーン 1 のレーン固有の設定、 または PLL0 と PLL1 の固有の設定
に対応します。 ピン名または属性名に接尾辞が付いていない場合、 この名前は、 レーン固有の
ピンまたは属性に共通する名前です。 ソフ ト ウェアでピンまたは属性を使用する場合、 接尾辞
は必須です。
ユーザー ガイドの内容
このユーザー ガイ ドは、 次の各章から構成されています。
• 第 1 章 「 ト ランシーバおよびツールの概要」
• 第 2 章 「 ト ランシーバの共有機能」
• 第 3 章 「 ト ランス ミ ッ タ」
• 第 4 章 「レシーバ」
• 第 5 章 「ボード デザインのガイ ド ライン」
• 付録 A 「8B/10B 有効な文字」
その他の資料
次の資料も、 http://japan.xilinx.com/6 からダウンロードできます。
• 『Spartan-6 ファ ミ リ概要』
Spartan-6 ファ ミ リの特徴と製品群の概要を説明しています。
• 『Spartan-6 FPGA データシート : DC 特性およびスイ ッチ特性』
Spartan-6 ファ ミ リの DC 特性およびスイ ッチ特性の仕様が記載されています。
14 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
このユーザー ガイドについて
• 『Spartan-6 FPGA パッケージおよびピン配置仕様』
デバイス /パッケージの組み合わせおよび 大 I/O 数の表、ピン定義、ピン配置表、ピン配置図、
機械的図面、 温度仕様が記載されています。
• 『Spartan-6 FPGA コンフ ィギュレーシ ョ ン ガイ ド』
この包括的なコンフ ィギュレーシ ョ ン ガイ ドは、 コンフ ィギュレーシ ョ ン インターフェイス (シ リ アルとパラレル)、マルチビッ ト ス ト リームの管理、ビッ ト ス ト リームの暗号化、バウンダ
リ スキャンおよび JTAG コンフ ィギュレーシ ョ ン、リ コンフ ィギュレーシ ョ ン テクニッ クの各
章で構成されています。
• 『Spartan-6 FPGA SelectIO リ ソース ユーザー ガイ ド』
Spartan-6 の各デバイスで使用可能な SelectIO™ リ ソースについて説明しています。
• 『Spartan-6 FPGA ク ロ ッキング リ ソース ユーザー ガイ ド』
Spartan-6 の各デバイスで使用可能な DCM や PLL などのクロ ッキング リ ソースについて説
明しています。
• 『Spartan-6 FPGA ブロ ッ ク RAM リ ソース ユーザー ガイ ド』
Spartan-6 デバイスのブロ ッ ク RAM の機能について説明しています。
• 『Spartan-6 FPGA コンフ ィギャブル ロジッ ク ブロ ッ ク ユーザー ガイ ド』
Spartan-6 の各デバイスで使用可能なコンフ ィギャブル ロジッ ク ブロ ッ ク (CLB) の機能につ
いて説明しています。
• 『Spartan-6 FPGA DSP48A1 スライス ユーザー ガイ ド』
Spartan-6 の各デバイスで使用可能な DSP48A1 スライスについて説明しています。
• 『Spartan-6 FPGA メモ リ コン ト ローラ ユーザー ガイ ド』
Spartan-6 FPGA と一般的なメモ リ規格のインターフェイスを大幅に簡略化する専用の組み込
みマルチポート メモ リ コン ト ローラ、Spartan-6 FPGA メモ リ コン ト ローラ ブロ ッ クについて
説明します。
• 『Spartan-6 FPGA PCB デザイン ガイ ド』
PCB およびインターフェイス レベルのデザインを決定する方法に焦点を当てた Spartan-6 デバイスの PCB デザイン情報を提供します。
その他の資料
次の資料も、 この文書の参考資料と して利用できます。
1. 『高速シ リ アル I/O をよ り簡単に使用』http://japan.xilinx.com/publications/books/serialio/index.htm
2. 『合成/シ ミ ュレーシ ョ ン デザイン ガイ ド』http://japan.xilinx.com/support/sw_manuals/xilinx8/download/
その他のリソース
その他の資料を検索するには、 次の Web サイ トにアクセスしてください。
http://japan.xilinx.com/support/documentation/index.htm
シ リ コンやソフ ト ウェア、IP に関するアンサー データベースを検索したり、テクニカル サポートの
ウェブ ケースを開く場合は、 次の Web サイ トにアクセスしてください。
http://japan.xilinx.com/support
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 15UG386 (v2.0) 2009 年 11 月 11 日
第 1 章
ト ランシーバおよびツールの概要
概要
GTP ト ランシーバは、 Spartan®-6 FPGA に搭載されている省電力ト ランシーバです。 この ト ラン
シーバは、 柔軟にコンフ ィギュレーシ ョ ン可能であ り FPGA のプログラマブル ロジッ ク リ ソース
と密接に統合されています。 次のよ うな機能を含み多様なアプリ ケーシ ョ ンをサポート します。
• 終端および電圧振幅が設定変更可能な CML (Current Mode Logic) シ リ アル ド ラ イバ/バッ
ファ
• プログラム可能な TX プリエンファシス、 連続時間 RX リ ニア イコライゼーシ ョ ン
• 複数の業界規格をサポート
• 614Mb/s ~ 810Mb/s
• 1.22Gb/s ~ 1.62Gb/s
• 2.45Gb/s ~ 3.125Gb/s
• 8B/10B エンコーダ、カンマ アライ メン ト、チャネル ボンディング、 ク ロ ッ ク コレクシ ョ ンな
どの内蔵された PCS 機能オプシ ョ ン
• 小データ パス レイテンシで確定的な固定レイテンシ モード
• PCI Express® デザイン用のビーコン信号、 および SATA デザイン用の COM 信号サポート を
含む OOB 信号
• レシーバ アイ スキャン
検証目的のためのタイム ド メ インの水平方向アイ スキャン
はじめて使用する場合は、『High-Speed Serial I/O Made Simple』 [参照 1] を参照してください。 こ
の資料では、 高速シ リ アル ト ランシーバ技術およびその応用例が説明されています。
Xilinx® CORE Generator™ ツールには、 異なるプロ ト コルのコンフ ィギュレーシ ョ ンをサポート
するため、あるいはカスタマム コンフ ィギュレーシ ョ ンを行うために、GTP ト ランシーバを自動的
にコンフ ィギュレーシ ョ ンするウ ィザードが含まれています (24 ページの 「Spartan-6 FPGA GTPTransceiver Wizard」 参照)。
図 1-1 に、 Spartan-6 FPGA GTP ト ランシーバのブロ ッ ク図を示します。 使用モデルを含むレシー
バおよびト ランス ミ ッ タの機能ブロ ッ クについては、 本ユーザー ガイ ドの各章で説明します。
16 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
図 1-2 に、 Spartan-6 デバイス (XC6SLX45T) における GTP ト ランシーバの配置例を示します。
1 つの GTPA1_DUAL タイル内に 2 つの GTP ト ランシーバが含まれます。小規模デバイスの場合、
すべての GTPA1_DUAL タイルは図 1-2 のよ うに上部 1 行に配置されます。 大規模デバイスの場
合、 ダイの上部および下部に 1 行ずつ GTP ト ランシーバの行があ り ます。
X-Ref Target - Figure 1-1
図 1-1 : Spartan-6 FPGA GTP ト ランシーバ ブロックの簡略図
TX-PMA TX-PCS
FPGATX
Interface
UG386_c1_01_100709
TX PIPEControl
PhaseAdjustFIFO
PCIeBeacon
From RX Parallel Data(Far-End PMA Loopback)
To RX ParallelData (Near-End PCS Loopback)
From RX Parallel Data(Far-End PCS Loopback)
PISO
TXPre-emp
TX Clock Divider
TXOOBandPCIe
TXDriver
Polarity
Polarity
SATAOOB
8B/10B
PatternGenerator
RX-PMA RX-PCS
FPGARX
Interface
Loss of Sync
RX PIPE Control
RX Status Control
SIPO
RX Clock Divider
RXEQ
RX OOB
RXCDR
ElasticBuffer
PatternChecker
CommaDetect
andAlign
10B/8B
Clock from GTPA1_DUAL PLL(s):one PLL per GTPA1_DUAL tileor one PLL per lane
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 17UG386 (v2.0) 2009 年 11 月 11 日
概要
図 1-2 に示されているそのほかの機能ブロ ッ クの詳細は、 次の資料を参照してください。
• 『Spartan-6 FPGA コンフ ィギュレーシ ョ ン ユーザー ガイ ド』 には、コンフ ィギュレーシ ョ
ン、 ク ロ ッ ク、 CMT、 および I/O ブロ ッ クに関する詳細情報が記載されています。
図 1-3 に、GTPA1_DUAL タイル内にある 2 つの GTP ト ランシーバ ブロ ッ クの詳細を示します。こ
の 2 つの GTP ト ランシーバは、 2 つのリ ファレンス ク ロ ッ ク ピン ペアを共有しています。
X-Ref Target - Figure 1-2
図 1-2 : Spartan-6 LX45T FPGA の GTP ト ランシーバ
Config
Config
I/ORing
Spartan-6 FPGA (XC6SLX45T)
UG386_c1_02_100709
IntegratedBlock for
PCI ExpressOperation
GTPA1_DUALTile
GTPA1_DUALTile
DCM
DCM
DCM
DCM
Config
Config
I/ORing
Config
Config
I/ORing
I/O Ring
I/O Ring
18 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
40 ページの 「リ ファレンス ク ロ ッ クの選択および分配」 セクシ ョ ンでは、 リ ファレンス ク ロ ッ ク
ソースおよび配線について詳し く説明します
X-Ref Target - Figure 1-3
図 1-3 : GTPA1_DUAL タイル内にある 2 つの GTP ト ランシーバ
RX-PMA RX-PCS
GTP1
GTP0
Spartan-6 FPGA GTPA1_DUAL Tile
FPGA PinsPackage Pins
Shared Resources
TX-PMA TX-PCS
UG386_c1_03_100709
RX-PMA RX-PCS
TX-PMA TX-PCS
PMAPLLs
PLL LockDetection
ResetControl
TXDATA0[31:0]TXBYPASS8B10B0[3:0]TXCHARISK0[3:0]TXCHARDISPMODE0[3:0]TXCHARDISPVAL0[3:0]
TXDATA1[31:0]TXBYPASS8B10B1[3:0]TXCHARISK1[3:0]TXCHARDISPMODE1[3:0]TXCHARDISPVAL1[3:0]
RXPOWERDOWN0[1:0]RXSTATUS0[2:0]RXDATA0[31:0]RXNOTINTABLE0[3:0]RXDISPERR0[3:0]RXCHARISCOMMA0[3:0]RXCHARISSK0[3:0]RXRUNDISP0[3:0]RXVALID0
RXPOWERDOWN1[1:0]RXSTATUS1[2:0]RXDATA1[31:0]RXNOTINTABLE1[3:0]RXDISPERR1[3:0]RXCHARISCOMMA1[3:0]RXCHARISSK1[3:0]RXRUNDISP1[3:0]
GTPCLKOUT0[1:0]
GTPCLKOUT1[1:0]
TXUSRCLK0TXUSRCLK20RXUSRCLK0RXUSRCLK20
CLKIN(1)
Data From
FP
GA
TXUSRCLK1TXUSRCLK21RXUSRCLK1RXUSRCLK21
Clocking
PowerControl DRP
TXP0MGTTXP0
TXN0MGTTXN0
RXP0MGTRXP0
RXN0MGTRXN0
TXP1MGTTXP1
TXN1MGTTXN1
RXP1MGTRXP1
RXN1MGTRXN1
AVTTRX
AVTTTX
AVCC
AVCCPLL0
Data From
FP
GA
Data To F
PG
A
MGTAVCC
MGTAVCCPLL0
AVCCPLL1MGTAVCCPLL1
MGTAVTTRX
MGTAVTTTX
Data To F
PG
A
RXVALID1
GTP TX
GTP RX
GTP TX
GTP RX
7
6
6
7
4 5
3
21
メモ : 1. CLKIN は、 2 つの差動クロ ッ ク ピン ペアを簡略して示しています。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 19UG386 (v2.0) 2009 年 11 月 11 日
ポートおよび属性のまとめ
ポートおよび属性のまとめ
ポートおよび属性を各機能グループ (例 : リ ファレンス ク ロ ッ ク セレクシ ョ ン) ごとに表にまとめ
ました。 複数の章で言及されているポートおよび属性については、 初のページを示します。
表 1-1 に、 機能グループに基づいたポートおよび属性の一覧を示します。
表 1-1 : ポートのまとめ
ポートセクシ ョ ン
(ページ番号)
DRPDO[15:0] 69 ページ
GTPCLKFBEAST[1:0] 44 ページ
GTPCLKFBSEL0EAST[1:0] 44 ページ
GTPCLKFBSEL0WEST[1:0] 45 ページ
GTPCLKFBSEL1EAST[1:0] 45 ページ
GTPCLKFBSEL1WEST[1:0] 45 ページ
GTPCLKFBWEST[1:0] 45 ページ
REFCLKPWRDNB0 45 ページ
REFCLKPWRDNB1 45 ページ
RXCHANBONDSEQ0 160 ページ
RXCHANBONDSEQ1 160 ページ
RXCHANISALIGNED0 160 ページ
RXCHANISALIGNED1 160 ページ
RXCHANREALIGN0 160 ページ
RXCHANREALIGN1 160 ページ
RXCLKCORCNT0[2:0] 154 ページ
RXCLKCORCNT1[2:0] 154 ページ
RXENCHANSYNC0 162 ページ
RXENCHANSYNC1 162 ページ
RXENPRBSTST0[2:0] 128 ページ
RXENPRBSTST1[2:0] 128 ページ
RXEQMIX0[1:0] 119 ページ
RXEQMIX1[1:0] 119 ページ
RXPOLARITY0 127 ページ
RXPOLARITY1 127 ページ
RXPRBSERR0 128 ページ
RXPRBSERR1 128 ページ
20 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
表 1-2 に、 機能グループに基づいたポートおよび属性の一覧を示します。
RXSLIDE0 133 ページ
RXSLIDE1 133 ページ
TXBUFDIFFCTRL0[2:0] 100 ページ
TXBUFDIFFCTRL1[2:0] 100 ページ
TXDIFFCTRL0[3:0] 101 ページ
TXDIFFCTRL1[3:0] 101 ページ
TXENPRBSTST0[2:0] 94 ページ
TXENPRBSTST1[2:0] 94 ページ
TXINHIBIT0 101 ページ
TXINHIBIT1 101 ページ
TXPOLARITY0 96 ページ
TXPOLARITY1 96 ページ
TXPRBSFORCEERR0 94 ページ
TXPRBSFORCEERR1 94 ページ
TXPREEMPHASIS0[2:0] 102 ページ
TXPREEMPHASIS1[2:0] 102 ページ
表 1-2 : 属性のまとめ
属性セクシ ョ ン
(ページ番号)
AC_CAP_DIS_0 109 ページ
AC_CAP_DIS_1 109 ページ
CB2_INH_CC_PERIOD_(0,1) 202 ページ
CHAN_BOND_1_MAX_SKEW_0 162 ページ
CHAN_BOND_1_MAX_SKEW_1 162 ページ
CHAN_BOND_2_MAX_SKEW_0 162 ページ
CHAN_BOND_2_MAX_SKEW_1 162 ページ
CHAN_BOND_KEEP_ALIGN_0 162 ページ
CHAN_BOND_KEEP_ALIGN_1 162 ページ
CHAN_BOND_SEQ_1_1_0 162 ページ
CHAN_BOND_SEQ_1_1_1 162 ページ
表 1-1 : ポートのまとめ (続き)
ポートセクシ ョ ン
(ページ番号)
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 21UG386 (v2.0) 2009 年 11 月 11 日
ポートおよび属性のまとめ
CHAN_BOND_SEQ_1_2_0 162 ページ
CHAN_BOND_SEQ_1_2_1 162 ページ
CHAN_BOND_SEQ_1_3_0 162 ページ
CHAN_BOND_SEQ_1_3_1 162 ページ
CHAN_BOND_SEQ_1_4_0 162 ページ
CHAN_BOND_SEQ_1_4_1 162 ページ
CHAN_BOND_SEQ_1_ENABLE_0 162 ページ
CHAN_BOND_SEQ_1_ENABLE_1 162 ページ
CHAN_BOND_SEQ_2_1_0 163 ページ
CHAN_BOND_SEQ_2_1_1 163 ページ
CHAN_BOND_SEQ_2_2_0 163 ページ
CHAN_BOND_SEQ_2_2_1 163 ページ
CHAN_BOND_SEQ_2_3_0 163 ページ
CHAN_BOND_SEQ_2_3_1 163 ページ
CHAN_BOND_SEQ_2_4_0 163 ページ
CHAN_BOND_SEQ_2_4_1 163 ページ
CHAN_BOND_SEQ_2_ENABLE_0 163 ページ
CHAN_BOND_SEQ_2_ENABLE_1 163 ページ
CHAN_BOND_SEQ_2_USE_0 163 ページ
CHAN_BOND_SEQ_2_USE_1 163 ページ
CHAN_BOND_SEQ_LEN_0 163 ページ
CHAN_BOND_SEQ_LEN_1 163 ページ
CLK25_DIVIDER_(0,1) 200 ページ
CLKINDC_B_(0,1) 207 ページ
CLKRCV_TRST_(0,1) 207 ページ
CLK_CORRECT_USE_0 157 ページ
CLK_CORRECT_USE_1 157 ページ
CLK_COR_ADJ_LEN_0 154 ページ
CLK_COR_ADJ_LEN_1 154 ページ
CLK_COR_DET_LEN_0 154 ページ
CLK_COR_DET_LEN_1 154 ページ
表 1-2 : 属性のまとめ (続き)
属性セクシ ョ ン
(ページ番号)
22 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
CLK_COR_INSERT_IDLE_FLAG_0 154 ページ
CLK_COR_INSERT_IDLE_FLAG_1 154 ページ
CLK_COR_KEEP_IDLE_0 155 ページ
CLK_COR_KEEP_IDLE_1 155 ページ
CLK_COR_MAX_LAT_0 155 ページ
CLK_COR_MAX_LAT_1 155 ページ
CLK_COR_MIN_LAT_0 155 ページ
CLK_COR_MIN_LAT_1 155 ページ
CLK_COR_PRECEDENCE_0 155 ページ
CLK_COR_PRECEDENCE_1 155 ページ
CLK_COR_REPEAT_WAIT_0 155 ページ
CLK_COR_REPEAT_WAIT_1 155 ページ
CLK_COR_SEQ_1_1_0 156 ページ
CLK_COR_SEQ_1_1_1 156 ページ
CLK_COR_SEQ_1_2_0 156 ページ
CLK_COR_SEQ_1_2_1 156 ページ
CLK_COR_SEQ_1_3_0 156 ページ
CLK_COR_SEQ_1_3_1 156 ページ
CLK_COR_SEQ_1_4_0 156 ページ
CLK_COR_SEQ_1_4_1 156 ページ
CLK_COR_SEQ_1_ENABLE_0 156 ページ
CLK_COR_SEQ_1_ENABLE_1 156 ページ
CLK_COR_SEQ_2_1_0 156 ページ
CLK_COR_SEQ_2_1_1 156 ページ
CLK_COR_SEQ_2_2_0 156 ページ
CLK_COR_SEQ_2_2_1 156 ページ
CLK_COR_SEQ_2_3_0 156 ページ
CLK_COR_SEQ_2_3_1 156 ページ
CLK_COR_SEQ_2_4_0 156 ページ
CLK_COR_SEQ_2_4_1 156 ページ
CLK_COR_SEQ_2_ENABLE_0 156 ページ
表 1-2 : 属性のまとめ (続き)
属性セクシ ョ ン
(ページ番号)
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ポートおよび属性のまとめ
CLK_COR_SEQ_2_ENABLE_1 156 ページ
CLK_COR_SEQ_2_USE_0 156 ページ
CLK_COR_SEQ_2_USE_1 156 ページ
CM_TRIM_0[1:0] 109 ページ
CM_TRIM_1[1:0] 109 ページ
COMMA_10B_ENABLE_0 134 ページ
COMMA_10B_ENABLE_1 134 ページ
GTP_CFG_PWRUP_(0,1) 201 ページ
MCOMMA_10B_VALUE_0 134 ページ
MCOMMA_10B_VALUE_1 134 ページ
OOB_CLK_DIVIDER_0 116 ページ
OOB_CLK_DIVIDER_1 116 ページ
PCI_EXPRESS_MODE_0 163 ページ
PCI_EXPRESS_MODE_1 163 ページ
PCOMMA_10B_VALUE_0 134 ページ
PCOMMA_10B_VALUE_1 134 ページ
PMA_COM_CFG_EAST 209 ページ
PMA_COM_CFG_WEST 209 ページ
PMA_RXSYNC_CFG_(0,1) 209 ページ
PMA_RX_CFG_0 122 ページ
RCV_TERM_GND_0 109 ページ
RCV_TERM_GND_1 109 ページ
RCV_TERM_VTTRX_0 109 ページ
RCV_TERM_VTTRX_1 109 ページ
RXEQ_CFG_0[7:0] 119 ページ
RXEQ_CFG_1[7:0] 119 ページ
RX_DECODE_SEQ_MATCH_0 157 ページ
RX_DECODE_SEQ_MATCH_1 157 ページ
RX_EN_MODE_RESET_BUF_(0,1) 202 ページ
RX_LOS_INVALID_INCR_0 136 ページ
RX_LOS_INVALID_INCR_1 136 ページ
表 1-2 : 属性のまとめ (続き)
属性セクシ ョ ン
(ページ番号)
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第 1 章 : ト ランシーバおよびツールの概要
Spartan-6 FPGA GTP Transceiver WizardSpartan-6 FPGA GTP Transceiver Wizard は、 GTP ト ランシーバ プリ ミ ティブ (GTPA1_DUAL) をインスタンシエートするためのラ ッパ ファ イル生成に 適です。 このウ ィザードは、ザイ リ ンクス
の CORE Generator ツールに含まれています。使用前に 新の IP アップデートがダウンロード され
ているこ とを確認して ください。 使用方法の詳細は、 『Spartan-6 FPGA GTP Transceiver GettingStarted Guide』 に記載されています。
1. ザイ リ ンクスの CORE Generator ツールを起動します。
2. GTP Transceiver Wizard は、 ツ リー構造の次のディ レク ト リ以下にあ り ます。
/FPGA Features & Design/IO Interfaces
図 1-4 を参照して ください。
RX_SLIDE_MODE_0 134 ページ
RX_SLIDE_MODE_1 134 ページ
TERMINATION_CTRL_0[4:0] 110 ページ
TERMINATION_CTRL_1[4:0] 110 ページ
TERMINATION_OVRD_0 110 ページ
TERMINATION_OVRD_1 110 ページ
TST_ATTR_(0,1) 207 ページ
TXRX_INVERT_0 85 ページ
TXRX_INVERT_1 85 ページ
TX_DETECT_RX_CFG_(0,1) 206 ページ
TX_IDLE_DELAY_(0,1) 206 ページ
TX_TDCC_CFG_(0,1) 209 ページ
表 1-2 : 属性のまとめ (続き)
属性セクシ ョ ン
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Spartan-6 FPGA GTP Transceiver Wizard
3. [Spartan-6 FPGA GTP Transceiver Wizard] をダブルク リ ッ ク してウ ィザードを起動します。
X-Ref Target - Figure 1-4
図 1-4 : Spartan-6 FPGA GTP Transceiver Wizard
UG386_c1_04_051509
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第 1 章 : ト ランシーバおよびツールの概要
シ ミ ュレーシ ョ ン
機能の説明
GTP ト ランシーバを使用するシ ミ ュレーシ ョ ンの場合、シ ミ ュレーシ ョ ン環境およびテス トベンチ
に対して特定の要件があ り ます。
『合成/シ ミ ュレーシ ョ ン デザイン ガイ ド』 [参照 2]には、サポート されているシ ミ ュレータの環
境設定方法を使用ハードウェア記述言語 (HDL) に基づいて記載しています。 このデザイン ガイ ド
は、 ザイ リ ンクス ウェブ サイ トからダウンロードできます。
GTP ト ランシーバを使用するデザインをシ ミ ュレーシ ョ ンする際の要件は、 次のとおりです。
• シ ミ ュレータが SecureIP モデルをサポート しているこ と。構築されたブロ ッ クのインプリ メン
テーシ ョ ンに使用された Verilog/HDL の暗号化バージ ョ ンをサポート している必要がある。
SecureIP は、 新の IP 暗号化方法です。 SecureIP モデルをサポートするには、 Verilog LRM- IEEE Std 1364-2005 暗号化に準拠したシ ミ ュレータが必要です。
• VHDL シ ミ ュレーシ ョ ン用の混合言語シ ミ ュレータ。
SecureIP モデルは基本的に Verilog を使用します。 これらを VHDL デザインで使用する場合
は、 混合言語シ ミ ュレータが必要になり ます。 シ ミ ュレータは、 VHDL と Verilog を同時にシ
ミ ュレーシ ョ ンできる必要があ り ます。
• GTPA1_DUAL SecureIP モデルがインス トールされているこ と。
• SecureIP の使用に対応した適切なシ ミ ュレータ設定 (初期化ファイル、 環境変数)。
• シ ミ ュレーシ ョ ン ライブラ リ (例 : UNISIM、 SIMPRIMS) をコンパイルする COMPXLIB を適切な順序で実行する。
• 適切なシ ミ ュレータ リ ゾ リ ューシ ョ ンの設定 (Verilog)
• SecureIP をサポートする設定の詳細は、 シ ミ ュレータのユーザー ガイ ドおよび 『合成/シ ミ ュ
レーシ ョ ン デザイン ガイ ド』 を参照。
シミ ュレーシ ョ ン専用のポートおよび属性
GTPA1_DUAL プリ ミ ティブには、 シ ミ ュレーシ ョ ン専用の属性があ り ます。 表 1-3 に、 シ ミ ュレー
シ ョ ン専用の GTPA1_DUAL プリ ミ ティブの属性を示します。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 27UG386 (v2.0) 2009 年 11 月 11 日
シミ ュレーシ ョ ン
表 1-3 : GTPA1_DUAL のシミ ュレーシ ョ ン専用の属性
属性 種類 説明
SIM_GTPRESET_SPEEDUP 整数 シ ミ ュレーシ ョ ンにおいて、GTPRESET シーケンスを完了して各 GTPト ランシーバの PMA PLL をロ ッ クするまでの時間を短縮します。
0 : 通常の時間内で GTPRESET シーケンスをシ ミ ュレーシ ョ ンす
る (標準的な初期化時間は約 160μs)。
1 : GTPRESET シーケンスの時間を短縮する (高速初期化時間は
約 300ns)。
SIM_RECEIVER_DETECT_PASS ブール関数 GTP ト ランシーバの TXDETECTRX 機能のシ ミ ュレーシ ョ ンに使用
します。
TRUE : TX シ リアル ポートへの RX 接続をシ ミ ュレーシ ョ ンする。
TXDETECTRX がレシーバ検出を開始し、 RX ポートが接続され
ているこ とを示す RXSTATUS[2:0] = 011 が出力される。
FALSE (デフォルト ) : 未接続の TX ポート をシ ミ ュレーシ ョ ンす
る。 TXDETECTRX がレシーバ検出を開始し、 RX ポートが未接
続であるこ とを示す RXSTATUS[2:0] = 000 が出力される。
SIM_REFCLK0_SOURCE 3 ビッ ト バイナリ
GTP0 ト ランシーバの PMA PLL が常に同じ リ ファレンス ク ロ ッ ク
ソースで駆動されるデザインをシ ミ ュレーシ ョ ンする際、 使用される
リ ファレンス ク ロ ッ ク ソースを選択します。 この属性でリ ファレンス
クロ ッ クを選択する場合、REFSELDYPLL0 ポートは 000 に設定する
必要があ り ます。オンザフライで リ ファレンス ク ロ ッ ク ソースを変更
する必要があるマルチ レート デザインの場合は、 REFSELDYPLL0ポート を使用してソースを動的に選択します。
000 : CLK00 ポート をソース と して選択
001 : GCLK00 ポート をソース と して選択
010 : PLLCLK00 ポート をソース と して選択
011 : CLKINEAST0 ポート をソース と して選択
100 : CLK10 ポート をソース と して選択
101 : GCLK10 ポート をソース と して選択
110 : PLLCLK10 ポート をソース と して選択
111 : CLKINWEST0 ポート をソース と して選択
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UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
シ ミ ュレーシ ョ ン専用のポートはあ り ません。
SIM_GTPRESET_SPEEDUPSIM_GTPRESET_SPEEDUP 属性を使用する と、シ ミ ュレーシ ョ ン中における各 GTP ト ランシー
バの PMA PLL がロ ッ クするまでの時間を短縮できます。
TXOUTCLK または RXRECCLK を使用してクロ ッ クを生成するデザインの場合、 GTP ト ラン
シーバがロ ッ ク プロセス中の途中では、これらのクロ ッ クがフラ ッ ト ラ イン (変化しない状態) にな
る場合があ り ます。 PLL またはデジタル ク ロ ッ ク マネージャ (DCM) を使用して TXOUTCLK または RXRECCLK を生成する場合、 終的なクロ ッ ク出力は、 GTP ト ランシーバと PLL (または
DCM) の両方がロッ クするまで有効にはなり ません。式 1-1 は、シ ミ ュレーシ ョ ンで TXOUTCLKまたは RXRECCLK からの安定したソースが有効になるまでの概算時間 (PLL または DCM で必
要な時間を含む) を求める等式です。
式 1-1
PLL または DCM を使用しない場合、 それらに該当する項は等式から削除できます。
SIM_REFCLK1_SOURCE 3 ビッ ト バイナリ
GTP1 ト ランシーバの PMA PLL が常に同じ リ ファレンス ク ロ ッ ク
ソースで駆動されるデザインをシ ミ ュレーシ ョ ンする際、 使用される
リ ファレンス ク ロ ッ ク ソースを選択します。 この属性でリ ファレンス
クロ ッ クを選択する場合、REFSELDYPLL1 ポートは 000 に設定する
必要があ り ます。オンザフライで リ ファレンス ク ロ ッ ク ソースを変更
する必要があるマルチ レート デザインの場合は、 REFSELDYPLL1ポート を使用してソースを動的に選択します。
000 : CLK01 ポート をソース と して選択
001 : GCLK01 ポート をソース と して選択
010 : PLLCLK01 ポート をソース と して選択
011 : CLKINEAST1 ポート をソース と して選択
100 : CLK11 ポート をソース と して選択
101 : GCLK11 ポート をソース と して選択
110 : PLLCLK11 ポート をソース と して選択
111 : CLKINWEST1 ポート をソース と して選択
SIM_TX_ELEC_IDLE_LEVEL 1 ビッ ト バイナリ
電気的アイ ドルのシ ミ ュレーシ ョ ンにおける TXN および TXP の値を
設定します。 設定可能な値は 0、 1、 X、 または Z とな り、 デフォルト
は X です。
SIM_VERSION リール 多様なシ リ コンのステッピングと一致させるため、 シ ミ ュレーシ ョ ン
バージ ョ ンを選択します。 デフォルトは 1.0 です。
表 1-3 : GTPA1_DUAL のシミ ュレーシ ョ ン専用の属性 (続き)
属性 種類 説明
tUSRCLKstable tGTPRESETsequence tlockt imeDCM t+ lockt imePLL+≅
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 29UG386 (v2.0) 2009 年 11 月 11 日
シミ ュレーシ ョ ン
SIM_RECEIVER_DETECT_PASSGTP ト ランシーバには、 ト ランス ミ ッ タのシ リ アル ポートが現時点でレシーバに接続されている
かを、その ト ランス ミ ッ タで検出する TXDETECTRX 機能があ り ます。 この検出は、TXP/TXN 差動ピン ペアの立ち上がり時間を計測するこ とによって行われます (103 ページの「PCI Express デザ
イン用の TX レシーバ検出機能」 参照)。
GTPA1_DUAL の SecureIP には、 TXDETECTRX をシ ミ ュレーシ ョ ンするための属性 (SIM_RECEIVER_DETECT_PASS) があ り ます。 この属性は、 TXP/TXN 差動ピン ペアの立ち上がり時
間の計測をモデル化せずに、 GTP ト ランシーバの TXDETECTRX をシ ミ ュレーシ ョ ンできます。
SIM_RECEIVER_DETECT_PASS は、デフォルトで FALSE に設定されています。この属性の場合
は、未接続のレシーバを構築し、TXDETECTRX 動作はレシーバが接続されていないこ とを示しま
す。接続されているレシーバを構築する場合は、その ト ランシーバの SIM_RECEIVER_DETECT_PASS を TRUE に設定してください。
SIM_REFCLK0_SOURCEGTPA1_DUAL の SecureIP モデルには、 シ ミ ュレーシ ョ ン中に GTP0 ト ランシーバの PMA PLLを駆動する リ ファレンス ク ロ ッ クを選択する属性 (SIM_REFCLK0_SOURCE) があ り ます。 この
属性は、GTP0 ト ランシーバの PMA PLL のクロ ッ ク入力が常に同じ リ ファレンス ク ロ ッ ク ソース
で駆動されるデザインで使用されます。
リ ファレンス ク ロ ッ ク ソースには、 ト ランシーバが属するタイル専用のクロ ッ ク、西方向のリ ファ
レンス ク ロ ッ ク、 東方向のリ ファレンス ク ロ ッ ク、 および FPGA ロジッ クからのクロ ッ クがあ り
ます。 27 ページの表 1-3 に、 この属性の有効な設定を示します
GTP0 ト ランシーバの PMA PLL を駆動する リ ファレンス ク ロ ッ ク ソースをオンザフライで変更
する必要があるマルチ レート デザインの場合は、 REFSELDYPLL0 ポート を使用してソースを動
的に選択します。
SIM_REFCLK1_SOURCEGTPA1_DUAL の SecureIP モデルには、 シ ミ ュレーシ ョ ン中に GTP1 ト ランシーバの PMA PLLを駆動する リ ファレンス ク ロ ッ クを選択する属性 (SIM_REFCLK1_SOURCE) があ り ます。 この
属性は、GTP1 ト ランシーバの PMA PLL のクロ ッ ク入力が常に同じ リ ファレンス ク ロ ッ ク ソース
で駆動されるデザインで使用されます。
リ ファレンス ク ロ ッ ク ソースには、 ト ランシーバが属するタイル専用のクロ ッ ク、西方向のリ ファ
レンス ク ロ ッ ク、 東方向のリ ファレンス ク ロ ッ ク、 および FPGA ロジッ クからのクロ ッ クがあ り
ます。 27 ページの表 1-3 に、 この属性の可能な設定を示します
GTP1 ト ランシーバの PMA PLL を駆動する リ ファレンス ク ロ ッ ク ソースをオンザフライで変更
する必要があるマルチ レート デザインの場合は、 REFSELDYPLL1 ポート を使用してソースを動
的に選択します。
SIM_TX_ELEC_IDLE_LEVELこの属性は、 電気的アイ ドルのシ ミ ュレーシ ョ ン中における ト ランス ミ ッ タの作動出力ペア (TXNおよび TXP) の値を設定します。設定可能な値は 0、1、X、または Z とな り、デフォルトは X です。
SIM_VERSIONこの属性は、異なるシ リ コン ステッピングと一致させるためにシ ミ ュレーシ ョ ン バージ ョ ンを選択
します。 デフォルトは 1.0 です。
30 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
インプリ メンテーシ ョ ン
本章では、デザインにインスタンシエート した Spartan-6 FPGA GTPA1_DUAL タイルをデバイス
リ ソースへマップする際に必要な情報を提供します。
• デバイス /パッケージの組み合わせにおける GTPA1_DUAL タイルの位置
• 各 GTPA1_DUAL タイルに関連する外部信号のパッ ド番号
• デザインにインスタンシエート された GTPA1_DUAL タイルおよびクロ ッ ク リ ソースが、
ユーザー制約ファイル (UCF) を使用して、 どのよ うにマップされるか
通常、設計の初期段階で GTP ト ランシーバの位置を定義するこ とによって、ク ロ ッ ク リ ソースの適
切な使用が可能になり、ボード設計時のシグナル インテグ リティ解析がシンプルになり ます。 イン
プリ メンテーシ ョ ン フローでは UCF 内の配置制約を使用するこ とで、 この定義プロセスをサポー
ト します。
本章では、 GTP のクロ ッキング コンポーネン トのインスタンシエート方法について説明します。
GTPA1_DUAL タイルのその他のクロ ッキング オプシ ョ ンの詳細は、40 ページの「リ ファレンス クロ ッ クの選択および分配」 を参照して ください。
GTPA1_DUAL タイルの位置は、XY 座標で指定されます (X = 列、Y = 行)。Spartan-6 の小規模デ
バイスの場合、すべての GTP ト ランシーバはダイ上部にある行に配置されます。大規模デバイスの
場合、 ダイの上部および下部に 1 行ずつ GTP ト ランシーバの行があ り ます。
X0Y0 で指定された ト ランシーバは、それぞれのデバイス /パッケージの組み合わせにおいて、 下
位バンクの 下位ポジシ ョ ンに配置されます。上部のみにト ランシーバの行があるデバイスの場合、
Y 座標の値は常に 0 とな り ます。 上部と下部にト ランシーバの行があるデバイスの場合、下部行の
Y 座標の値は 0 とな り上部行の Y 座標の値は 1 とな り ます。
GTP ト ランシーバを使用するデザイン用の UCF ファ イルを作成する方法は 2 つあ り ます。推奨方
法は、GTP Transceiver Wizard を使用する方法です (24 ページの「Spartan-6 FPGA GTP TransceiverWizard」 参照)。 ウ ィザードは、 ト ランシーバをコンフ ィギュレーシ ョ ンし、 GTP_DUAL 配置情報
のプレースホルダを含む UCF テンプレート を自動生成します。この方法で生成された UCF は編集
可能で、 パラ メータや配置情報をアプリ ケーシ ョ ン用にカスタマイズできます。
UCF 生成の 2 つ目の方法は手書きによるものです。この方法で作成する場合、設計者は、ト ランシー
バの動作を制御するコンフ ィギュレーシ ョ ン属性およびタイル位置のパラ メータの両方を入力する
必要があ り ます。GTP ト ランシーバのコンフ ィギュレーシ ョ ンに必要なすべてのパラ メータを確実
に入力するよ う、 十分に注意して ください。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 31UG386 (v2.0) 2009 年 11 月 11 日
インプリ メンテーシ ョ ン
図 1-5 に、CSG324 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP ト ラ
ンシーバの位置情報を示します。
図 1-6 に、CSG324 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP ト ラ
ンシーバの位置情報を示します。
X-Ref Target - Figure 1-5
図 1-5 : CSG324 パッケージの配置図 (1)
XC6SLX25T: GTPA1_DUAL_X0Y0XC6SLX45T: GTPA1_DUAL_X0Y0
B6B4
A6A4
C5C7
D5D7
A8B8
C9D9
MGTTXP1_101MGTTXP0_101
MGTTXN1_101MGTTXN0_101
MGTRXN0_101MGTRXN1_101
MGTRXP0_101MGTRXP1_101
MGTREFCLK0N_101MGTREFCLK0P_101
MGTREFCLK1N_101MGTREFCLK1P_101
B7D10
C8
D6A5
E7E5
MGTAVCCPLL0_101MGTAVCCPLL1_101
MGTAVCC_101
MGTAVTTRX_101MGTAVTTTX_101
MGTRREF_101MGTAVTTRCAL_101
UG386_c1_05_100909
Top
X-Ref Target - Figure 1-6
図 1-6 : CSG324 パッケージの配置図 (2)
UG386_c1_06_100909
XC6SLX25T: Not AvailableXC6SLX45T: GTPA1_DUAL_X1Y0
B14B12
A14A12
C11C13
D11D13
A10B10
E10F10
MGTTXP1_123MGTTXP0_123
MGTTXN1_123MGTTXN0_123
MGTRXN0_123MGTRXN1_123
MGTRXP0_123MGTRXP1_123
MGTREFCLK0N_123MGTREFCLK0P_123
MGTREFCLK1N_123MGTREFCLK1P_123
B11E11
E9
D12A13
MGTAVCCPLL0_123MGTAVCCPLL1_123
MGTAVCC_123
MGTAVTTRX_123MGTAVTTTX_123
Top
32 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
図 1-7 に、FF484 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP ト ラン
シーバの位置情報を示します。
X-Ref Target - Figure 1-7
図 1-7 : FF484 パッケージの配置図 (1)
Bottom UG386_c1_07_100909
B8B6
A8A6
C7C9
D7D9
B10A10
D11C11
Top
XC6SLX25T: GTPA1_DUAL_X0Y0 XC6SLX45T: GTPA1_DUAL_X0Y0 XC6SLX75T: GTPA1_DUAL_X0Y1 XC6SLX100T: GTPA1_DUAL_X0Y1 XC6SLX150T: GTPA1_DUAL_X0Y1
MGTTXP1_101MGTTXP0_101
MGTTXN1_101MGTTXN0_101
MGTRXN0_101MGTRXN1_101
MGTRXP0_101MGTRXP1_101
MGTREFCLK0N_101MGTREFCLK0P_101
MGTREFCLK1N_101MGTREFCLK1P_101
MGTAVCCPLL0_101MGTAVCCPLL1_101
B9D12
MGTAVCC_101 C10
MGTAVTTRX_101MGTAVTTTX_101
D8A7
MGTRREF_101MGTAVTTRCAL_101
E9E8
XC6SLX25T: Not AvailableXC6SLX45T: Not AvailableXC6SLX75T: GTPA1_DUAL_X0Y0XC6SLX100T: GTPA1_DUAL_X0Y0XC6SLX150T: GTPA1_DUAL_X0Y0
UNBUNB
UNBUNB
UNBUNB
UNBUNB
UNBUNB
UNBUNB
OPAD_X0Y0OPAD_X0Y1
OPAD_X0Y2OPAD_X0Y3
IPAD_X0Y0IPAD_X0Y1
IPAD_X0Y2IPAD_X0Y3
IPAD_X0Y4IPAD_X0Y5
IPAD_X0Y6IPAD_X0Y7
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 33UG386 (v2.0) 2009 年 11 月 11 日
インプリ メンテーシ ョ ン
図 1-8 に、FF484 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP ト ラン
シーバの位置情報を示します。
X-Ref Target - Figure 1-8
図 1-8 : FF484 パッケージの配置図 (2)
Bottom UG386_c1_08_100909
Top
XC6SLX25T: Not AvailableXC6SLX45T: GTPA1_DUAL_X1Y0 XC6SLX75T: GTPA1_DUAL_X1Y1 XC6SLX100T: GTPA1_DUAL_X1Y1 XC6SLX150T: GTPA1_DUAL_X1Y1
B16B14
A16A14
C13C15
D13D15
B12A12
F12E12
MGTTXP1_123MGTTXP0_123
MGTTXN1_123MGTTXN0_123
MGTRXN0_123MGTRXN1_123
MGTRXP0_123MGTRXP1_123
MGTREFCLK0N_123MGTREFCLK0P_123
MGTREFCLK1N_123MGTREFCLK1P_123
B13E13
MGTAVCCPLL0_123MGTAVCCPLL1_123
E10 MGTAVCC_123
D14A15
MGTAVTTRX_123MGTAVTTTX_123
XC6SLX25T: Not AvailableXC6SLX45T: Not AvailableXC6SLX75T: GTPA1_DUAL_X1Y0XC6SLX100T: GTPA1_DUAL_X1Y0XC6SLX150T: GTPA1_DUAL_X1Y0
UNBUNB
UNBUNB
UNBUNB
UNBUNB
UNBUNB
UNBUNB
OPAD_X1Y0OPAD_X1Y1
OPAD_X1Y2OPAD_X1Y3
IPAD_X1Y0IPAD_X1Y1
IPAD_X1Y2IPAD_X1Y3
IPAD_X1Y4IPAD_X1Y5
IPAD_X1Y6IPAD_X1Y7
34 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
図 1-9 に、FF676 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP ト ラン
シーバの位置情報を示します。
X-Ref Target - Figure 1-9
図 1-9 : FF676 パッケージの配置図 (1)
Top
Bottom UG386_c1_09_100909
MGTAVCCPLL0_101MGTAVCCPLL1_101
B11C12
MGTTXP1_101MGTTXP0_101
B8B6
MGTAVCC_101 C10 MGTTXN1_101MGTTXN0_101
A8A6
MGTAVTTRX_101MGTAVTTTX_101
D8A7
MGTRXN0_101MGTRXN1_101
C7C9
MGTRREF_101MGTAVTTRCAL_101
E9E11
MGTRXP0_101MGTRXP1_101
D7D9
MGTREFCLK0N_101MGTREFCLK0P_101
A10B10
MGTREFCLK1N_101MGTREFCLK1P_101
C11D11
XC6SLX75T: GTPA1_DUAL_X0Y1XC6SLX100T: GTPA1_DUAL_X0Y1XC6SLX150T: GTPA1_DUAL_X0Y1
MGTAVCCPLL0_245MGTAVCCPLL1_245
AE12AD13
MGTTXP1_245MGTTXP0_245
AE9AE7
MGTAVCC_245 AD11 MGTTXN1_245MGTTXN0_245
AF9AF7
MGTAVTTRX_245MGTAVTTTX_245
AC9AF8
MGTRXN0_245MGTRXN1_245
AD8AD10
MGTRREF_245MGTAVTTRCAL_245
AB10AB12
MGTRXP0_245MGTRXP1_245
AC8AC10
MGTREFCLK0N_245MGTREFCLK0P_245
AF11AE11
MGTREFCLK1N_245MGTREFCLK1P_245
AD12AC12
XC6SLX75T: GTPA1_DUAL_X0Y0XC6SLX100T: GTPA1_DUAL_X0Y0XC6SLX150T: GTPA1_DUAL_X0Y0
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 35UG386 (v2.0) 2009 年 11 月 11 日
インプリ メンテーシ ョ ン
図 1-10 に、FF676 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP ト ラ
ンシーバの位置情報を示します。
X-Ref Target - Figure 1-10
図 1-10 : FF676 パッケージの配置図 (2)
Top
Bottom UG386_c1_10 _100909
XC6SLX75T: GTPA1_DUAL_X1Y1XC6SLX100T: GTPA1_DUAL_X1Y1XC6SLX150T: GTPA1_DUAL_X1Y1
B20B18
A20A18
C17C19
D17D19
C15D15
A16B16
MGTTXP1_123MGTTXP0_123
MGTTXN1_123MGTTXN0_123
MGTRXN0_123MGTRXN1_123
MGTRXP0_123MGTRXP1_123
MGTREFCLK0N_123MGTREFCLK0P_123
MGTREFCLK1N_123MGTREFCLK1P_123
C14B15
MGTAVCCPLL0_123MGTAVCCPLL1_123
C16 MGTAVCC_123
D18A19
MGTAVTTRX_123MGTAVTTTX_123
XC6SLX75T: GTPA1_DUAL_X1Y0XC6SLX100T: GTPA1_DUAL_X1Y0XC6SLX150T: GTPA1_DUAL_X1Y0
AE21AE19
AF21AF19
AD18AD20
AC18AC20
AD16AC16
AF17AE17
MGTTXP1_267MGTTXP0_267
MGTTXN1_267MGTTXN0_267
MGTRXN0_267MGTRXN1_267
MGTRXP0_267MGTRXP1_267
MGTREFCLK0N_267MGTREFCLK0P_267
MGTREFCLK1N_267MGTREFCLK1P_267
AD15AE16
MGTAVCCPLL0_267MGTAVCCPLL1_267
AD17 MGTAVCC_267
AC19AF20
MGTAVTTRX_267MGTAVTTTX_267
36 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
図 1-11 に、 FF900 パッケージで使用可能なすべてのデバイスにおける、ダイ左側部分の GTP ト ラ
ンシーバの位置情報を示します。
X-Ref Target - Figure 1-11
図 1-11 : FF900 パッケージの配置図 (1)
Top
Bottom UG386_c1_11_100909
XC6SLX100T: GTPA1_DUAL_X0Y1XC6SLX150T: GTPA1_DUAL_X0Y1
B11B9
A11A9
C10C12
D10D12
A13B13
C14D14
MGTTXP1_101MGTTXP0_101
MGTTXN1_101MGTTXN0_101
MGTRXN0_101MGTRXN1_101
MGTRXP0_101MGTRXP1_101
MGTREFCLK0N_101MGTREFCLK0P_101
MGTREFCLK1N_101MGTREFCLK1P_101
MGTAVCCPLL0_101MGTAVCCPLL1_101
B14C15
MGTAVCC_101 C13
MGTAVTTRX_101MGTAVTTTX_101
D11A10
MGTRREF_101MGTAVTTRCAL_101
E12E14
XC6SLX100T: GTPA1_DUAL_X0Y0XC6SLX150T: GTPA1_DUAL_X0Y0
AJ11AJ9
AK11AK9
AH10AH12
AG10AG12
AK13AJ13
AH14AG14
MGTTXP1_245MGTTXP0_245
MGTTXN1_245MGTTXN0_245
MGTRXN0_245MGTRXN1_245
MGTRXP0_245MGTRXP1_245
MGTREFCLK0N_245MGTREFCLK0P_245
MGTREFCLK1N_245MGTREFCLK1P_245
MGTAVCCPLL0_245MGTAVCCPLL1_245
AJ14AH15
MGTAVCC_245 AH13
MGTAVTTRX_245MGTAVTTTX_245
AG11AK10
MGTRREF_245MGTAVTTRCAL_245
AF12AF14
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 37UG386 (v2.0) 2009 年 11 月 11 日
インプリ メンテーシ ョ ン
図 1-12 に、FF900 パッケージで使用可能なすべてのデバイスにおける、ダイ右側部分の GTP ト ラ
ンシーバの位置情報を示します。
X-Ref Target - Figure 1-12
図 1-12 : FF900 パッケージの配置図 (2)
B23B21
A23A21
C20C22
D20D22
C18D18
A19B19
MGTTXP1_123MGTTXP0_123
MGTTXN1_123MGTTXN0_123
MGTRXN0_123MGTRXN1_123
MGTRXP0_123MGTRXP1_123
MGTREFCLK0N_123MGTREFCLK0P_123
MGTREFCLK1N_123MGTREFCLK1P_123
UG386_c1_12_100909
XC6SLX100T: GTPA1_DUAL_X1Y1XC6SLX150T: GTPA1_DUAL_X1Y1
C17B18
MGTAVCCPLL0_123MGTAVCCPLL1_123
C19 MGTAVCC_123
D21A22
MGTAVTTRX_123MGTAVTTTX_123
XC6SLX100T: GTPA1_DUAL_X1Y0XC6SLX150T: GTPA1_DUAL_X1Y0
AJ23AJ21
AK23AK21
AH20AH22
AG20AG22
AH18AG18
AK19AJ19
MGTTXP1_267MGTTXP0_267
MGTTXN1_267MGTTXN0_267
MGTRXN0_267MGTRXN1_267
MGTRXP0_267MGTRXP1_267
MGTREFCLK0N_267MGTREFCLK0P_267
MGTREFCLK1N_267MGTREFCLK1P_267
AH17AJ18
MGTAVCCPLL0_267MGTAVCCPLL1_267
AH19 MGTAVCC_267
AG21AK22
MGTAVTTRX_267MGTAVTTTX_267
Top
Bottom
38 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 1 章 : ト ランシーバおよびツールの概要
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 39UG386 (v2.0) 2009 年 11 月 11 日
第 2 章
ト ランシーバの共有機能
リファレンス クロック入力の構造
機能の説明
図 2-1 に、 リ ファレンス ク ロ ッ ク入力の構造を示します。 入力は、 3/4MGTAVCC に対して両側に
50Ω の内部抵抗で終端処理されています。リ ファレンス ク ロ ッ クは、IBUFDS プリ ミ ティブを使用
してソフ ト ウェアにインスタンシエート されます。 リ ファレンス ク ロ ッ クを制御するポートおよび
属性は、 各 IBUFDS へ接続されずに GTPA1_DUAL に割り当てられます。
ポートおよび属性
表 2-1 に、 IBUFDS のリ ファレンス ク ロ ッ ク入力ポート を示します。
X-Ref Target - Figure 2-1
図 2-1 : クロック入力の構造
+–
UG386_c2_14_110509
Nom50Ω
CLKRCV_TRST_0/1 =
MGTREFCLKP0/1
MGTREFCLKN0/1
REFCLKPWRDNB0/1
MGTAVCC = 1.2V
CLKINDC_B_0/1
3/4 MGTAVCCNom50Ω
表 2-1 : リファレンス クロック入力のポート (IBUFDS)
ポート 方向 クロック ド メイン 説明
IIB
入力
(パッ ド )N/A これらは、MGTREFCLKP0/MGTREFCLKN0 および
MGTREFCLKP1/MGTREFCLKN1 へマッピングさ
れる リ ファレンス ク ロ ッ ク入力ポートです。
O 出力 N/A この出力は、GTPA1_DUAL プリ ミ ティブの CLK00、CLK01、 CLK10、 および CLK11 信号を駆動します。
詳細は、40 ページの「リ ファレンス ク ロ ッ クの選択お
よび分配」 を参照して ください。
40 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
表 2-2 に、 GTPA1_DUAL のリ ファレンス ク ロ ッ ク入力ポート を示します。
表 2-3 に、 RX アナログ フロン ト エンドの属性を示します。
使用モード : リファレンス クロックの終端処理
リ ファレンス ク ロ ッ ク入力は外部で AC カップリ ングされます。これを行う際に必要なピンおよび
属性の設定を表 2-4 に示します。
リファレンス クロックの選択および分配
機能の説明
SerDes ト ランシーバには、複数のリ ファレンス ク ロ ッ ク入力があ り ます。ク ロ ッ ク入力の種類およ
び数は、以前の RocketIO™ ト ランシーバとは多少異なり ます。Spartan®-6 FPGA GTP ト ランシー
バ リ ファレンス ク ロ ッ クは、 専用のクロ ッ ク配線およびマルチプレクサ リ ソースを使用して駆動
できます。
構造的には、1 つのデュアル (DUAL) 内に GTPA1_DUAL プリ ミ ティブが 1 つあ り、このプリ ミ ティ
ブには 2 つのト ランシーバが含まれます (TX と RX が 2 対ずつ)。各 GTPA1_DUAL タイルには 2つの PLL があ り ます。 各 PLL のリ ファレンス ク ロ ッ クは、 対応する リ ファレンス ク ロ ッ ク セレ
クシ ョ ン MUX を設定するこ とで個別に選択できます。
表 2-2 : リファレンス クロック入力のポート (GTPA1_DUAL)
ポート 方向 クロック ド メイン 説明
REFCLKPWRDNB0
REFCLKPWRDNB1入力
(パッド)非同期 クロ ッ ク バッファ用の非同期パワー
ダウン信号です (アクティブ Low)。
表 2-3 : リファレンス クロック入力の属性 (GTPA1_DUAL)
属性 種類 説明
CLKRCV_TRST_0 CLKRCV_TRST_1
ブール関数 制限されています。この属性は、50Ω 終端抵抗を有
効にします。 常に TRUE に設定して ください。
CLKINDC_B_0
CLKINDC_B_1ブール関数 制限されています。この属性は、50Ω の終端用の終
端電圧を有効にします。 常に TRUE に設定してく
ださい。
表 2-4 : ポートおよび属性の設定
入力の種類 設定
ポート REFCLKPWRDNB0 = 1 REFCLKPWRDNB1 = 1
属性 CLKINDC_B_0 = 1 CLKINDC_B_1 = 1
CLKRCV_TRST_0 = 1 CLKRCV_TRST_1 = 1
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 41UG386 (v2.0) 2009 年 11 月 11 日
リファレンス クロックの選択および分配
リ ファレンス ク ロ ッ ク セレクシ ョ ンの特徴は次のとおりです。
• 隣接する GTPA1_DUAL タイルへの西方向クロ ッ クおよび東方向クロ ッ ク配線
• 各 GTP PLL で利用可能なクロ ッ ク入力
• PLL のリ ファレンス ク ロ ッ クを静的または動的に選択可能
図 2-2 に、 2 つの GTP ト ランシーバ、 2 つの専用リ ファレンスス クロッ ク ピン ペア、 および東西方
向のリ ファレンス クロッ ク配線がある GTPA1_DUAL のアーキテクチャを示します。GTPA1_DUALタイル内にある各 PLL では、 リ ファレンス クロッ ク MUX のコンフ ィギュレーシ ョ ンに基づいて、8個のクロッ ク ソースを リ ファレンス クロッ ク ソースと して使用できます。
• 外部ピンからの 2 つのリ ファレンス ク ロ ッ ク ピン ペア
• PLL0 用の CLK[0/1]0
• PLL1 用の CLK[0/1]1
• 東西からの 2 つのリ ファレンス ク ロ ッ ク ピン ペア
• PLL0 用の CLKINEAST0 および CLKINWEST0
• PLL1 用の CLKINEAST1 および CLKINWEST1
隣接する GTPA1_DUAL タイルがない場合、対応するポートは未接続となり フローティング状
態になり ます。
• FPGA ロジッ クの PLL からの 2 つのリ ファレンス ク ロ ッ ク ピン ペア
• PLL0 用の PLLCLK[0/1]0
• PLL1 用の PLLCLK[0/1]1
• FPGA ロジッ クで生成される 2 つのリ ファレンス ク ロ ッ ク信号
• PLL0 用の GCLK[0/1]0
• PLL1 用の GCLK[0/1]1
42 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
図 2-3 に、 リ ファレンス ク ロ ッ ク マルチプレクサの構造図を示し、各 PLL へ異なるクロ ッ ク ソー
スが提供される方法を示します。複数のリ ファレンス ク ロ ッ クがマルチプレクサへ接続される場合
は、 REFSELDYPLL0 および REFSELDYPLL1 ポートが必要になり ます。
リ ファレンス クロッ ク マルチプレクサにリ ファレンス クロッ ク ソースを 1 個のみ接続する場合は、各
PLL に 1 つのリファレンス クロッ クが定義されます。
この場合、 PLL0 のリファレンス クロッ ク ソースは CLK00 ポートへ接続、 PLL1 のリ ファレンス クロッ ク ソースは CLK01 ポートへ接続できます。マルチプレクサの制御ポート (REFSELDYPLL0[2:0]および REFSELDYPLL1[2:0] ) を 000 を設定すると、ザイ リンクスのソフ ト ウェア ツールが複雑なマ
ルチプレクサ構造を処理して、 各 GTP ト ランシーバの PLL に 1 つのリファレンス クロッ クを使用す
るよ うに配線します。ほとんどの場合、GTPA1_DUAL タイル内にある 2 つのト ランシーバは同じ外部
クロッ ク ソースを共有し、各 PLL にはリファレンス クロッ クが 1 つのみ存在します。詳細は、46 ペー
ジの 「単一の外部リ ファレンス ク ロ ッ クを使用する場合」 を参照してください。
X-Ref Target - Figure 2-2
図 2-2 : GTP ト ランシーバのリファレンス クロッキング概要図
UG386_c2_12_103009
PLL_SOURCE_0
Controlledby Software
REFCLKPLL1
REFCLKPLL0
PLL_SOURCE_1
CLK10/11
PLL0
0
234567
1
MGTREFCLK1P
MGTREFCLK1N
IBUFDS
PLL1
CLK00/01 MGTREFCLK0P
MGTREFCLK0N
IBUFDS
0
234567
1
PLL_SOURCE_0
Controlledby Software
REFCLKPLL1
REFCLKPLL0
CLKINEAST0/1CLKINWEST0/1
PLL_SOURCE_1
CLK10/11
PLL0
0
234567
1
MGTREFCLK1P
MGTREFCLK1N
IBUFDS
PLL1
CLK00/01MGTREFCLK0P
MGTREFCLK0N
IBUFDS
0
234567
1
GTPA1_DUAL (X0Y0) GTPA1_DUAL (X1Y0)
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 43UG386 (v2.0) 2009 年 11 月 11 日
リファレンス クロックの選択および分配
リ ファレンス ク ロ ッ ク マルチプレクサに複数のリ ファレンス ク ロ ッ ク ソースが接続されている場
合は、 各 PLL に複数のリ ファレンス ク ロ ッ クが定義されます。 この場合、 リ ファレンス ク ロ ッ ク
を動的に選択して切り替える必要があるため、 リ ファレンス ク ロ ッ クを各リ ファレンス ク ロ ッ ク
マルチプレクサ構造へ接続して、必要に応じて REFSELDYPLL[2:0] の設定を変更する必要があ り
ます。
1 つの GTPA1_DUAL タイルを含む GTP ト ランシーバでは、2 つの専用リ ファレンス ク ロ ッ ク ピンを共有します。 ユーザー デザインでは、 IBUFDS プリ ミ ティブをインスタンシエート して、 これ
らのリ ファレンス ク ロ ッ クへアクセスします。 これらのクロ ッ クは、 GTPA1_DUAL タイル内の
GTP ト ランシーバで使用できます (MGTREFCLK0P/N が CLK00 を駆動し、 MGTREFCLK1P/Nが CLK01 を駆動する)。 また、 GTPA1_DUAL タイルが隣接配置されている場合は、専用のリ ファ
レンス ク ロ ッ ク配線を使用して東西方向の GTP ト ランシーバへこれらのクロ ッ クを配線するこ と
も可能です。
各 GTP ト ランシーバは、CLKINEAST0 ポートおよび CLKINEAST1 ポート をソースとする西側の
GTPA1_DUAL タイルから リ ファレンス ク ロ ッ クを選択できます。 東側の GTPA1_DUAL タイル
は、 CLKINWEST0 ポートおよび CLKINWEST1 ポートから クロ ッ ク供給されます。 また、 FPGAPLL の出力クロ ッ クを対応する PLLCLK ポートへ接続するこ とによって、 ト ランシーバの専用リ
ファレンス ク ロ ッ ク ソース と して使用できます。 PLLCLK ポートは、 内部テス トのために予約さ
れているポートです。
X-Ref Target - Figure 2-3
図 2-3 : GTP ト ランシーバの詳細図
0
1
2
3
4
5
6
7
CLK00GCLK00
PLLCLK00CLKINEAST0
CLK10GCLK10
PLLCLK10CLKINWEST0
REFSELDYPLL0[2:0]
Out
UG386_c2_01_103009
PLL0
0
1
2
3
4
5
6
7
CLK01GCLK01
PLLCLK01CLKINEAST1
CLK11GCLK11
PLLCLK11CLKINWEST1
REFSELDYPLL1[2:0]
Out
User Design Default Configuration
PLL1
GTP Transceiver Reference Clock Selection
44 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
グローバル ク ロ ッキング リ ソースの出力を対応する GCLK ポートへ接続するこ とによって、FPGAの内部グローバル ク ロ ッ ク ネッ トが GTP ト ランシーバへリ ファレンス ク ロ ッ クを提供できるよ
うにな り ます。FPGA ク ロ ッキング リ ソースは高速動作でジッタを生成するため、 これらのリ ファ
レンス ク ロ ッ ク ポートは利用可能なクロ ッキング手法の中で も低いパフォーマンスとな り ます。
GCLK ポートは、 内部テス トのために予約されているポートです。
ポートおよび属性
表 2-5 に、 GTP のクロ ッキング ポート を示します。
表 2-5 : GTP のクロッキング ポート
ポート 方向クロック ド メイン
説明
CLK00
CLK01入力 クロ ッ ク IBUFDS プリ ミ ティブで駆動される、 外部からのジッタ安定クロ ッ ク
です。
CLK10
CLK11入力 クロ ッ ク IBUFDS プリ ミ ティブで駆動される、 外部からのジッタ安定クロ ッ ク
です。
CLKINEAST0
CLKINEAST1入力 クロ ッ ク 西側 GTPA1_DUAL タイルからの東方向クロ ッ クです。
東側の GTPA1_DUAL タイルは、 これらのポート を使用して西側の
GTPA1_DUAL タイルへリ ファレンス ク ロ ッ クを提供できます (西側
にタイルが隣接している場合のみ)。 CLKINEAST0 が PLL0 を駆動
し、 CLKINEAST1 が PLL1 を駆動します。
CLKINWEST0
CLKINWEST1入力 クロ ッ ク 東側 GTPA1_DUAL タイルからの西方向クロ ッ クです。
西側の GTPA1_DUAL タイルは、 これらのポート を使用して東側の
GTPA1_DUAL タイルへリ ファレンス ク ロ ッ クを提供できます (東側
にタイルが隣接している場合のみ)。 CLKINWEST0 が PLL0 を駆動
し、 CLKINWEST1 が PLL1 を駆動します。
GCLK00
GCLK01入力 クロ ッ ク FPGA ロジッ クのグローバル ク ロ ッ ク ネッ トからのクロ ッ ク ソース
です。 GCLK00 が PLL0 を駆動し、 GCLK01 が PLL1 を駆動します。
このポートは、 内部テス トのために予約されているポートです。
GCLK10
GCLK11入力 クロ ッ ク FPGA ロジッ クのグローバル ク ロ ッ ク ネッ トからのクロ ッ ク ソース
です。 GCLK10 が PLL0 を駆動し、 GCLK11 が PLL1 を駆動します。
このポートは、 内部テス トのために予約されているポートです。
GTPCLKFBEAST[1:0] 出力 N/A TXUSRCLK(0/1) および RXUSRCLK(0/1) から個別に選択可能な、
PLL または DCM の専用フ ィードバッ ク ク ロ ッ クです。詳細は、およ
び を参照してください。
GTPCLKFBSEL0EAST[1:0] 入力 非同期 GTPCLKFBEAST[0] の専用フ ィードバッ ク ク ロ ッ ク セレクタです。
詳細は、 および を参照してください。
00 : TXUSRCLK0
01 : RXUSRCLK0
10 : TXUSRCLK1
11 : RXUSRCLK1
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 45UG386 (v2.0) 2009 年 11 月 11 日
リファレンス クロックの選択および分配
GTPCLKFBSEL0WEST[1:0] 入力 非同期 GTPCLKFBWEST[0] の専用フ ィードバッ ク ク ロ ッ ク セレクタです。
詳細は、 および を参照してください。
00 : TXUSRCLK0
01 : RXUSRCLK0
10 : TXUSRCLK1
11 : RXUSRCLK1
GTPCLKFBSEL1EAST[1:0] 入力 非同期 GTPCLKFBEAST[1] の専用フ ィードバッ ク ク ロ ッ ク セレクタです。
詳細は、 および を参照してください。
00 : TXUSRCLK0
01 : RXUSRCLK0
10 : TXUSRCLK1
11 : RXUSRCLK1
GTPCLKFBSEL1WEST[1:0] 入力 非同期 GTPCLKFBWEST[1] の専用フ ィードバッ ク ク ロ ッ ク セレクタです。
詳細は、 および を参照してください。
00 : TXUSRCLK0
01 : RXUSRCLK0
10 : TXUSRCLK1
11 : RXUSRCLK1
GTPCLKFBWEST[1:0] 出力 N/A TXUSRCLK(0/1) および RXUSRCLK(0/1) から個別に選択可能な、
PLL または DCM の専用フ ィードバッ ク ク ロ ッ クです。詳細は、およ
び を参照してください。
PLLCLK00
PLLCLK01入力 クロ ッ ク FPGA PLL からの専用クロ ッ クです。PLLCLK00 が PLL0 を駆動し、
PLLCLK01 が PLL1 を駆動します。 これらのクロ ッ クは、 FPGA のBUFPLL リ ソースから提供されます。 このポートは、内部テス トのた
めに予約されているポートです。
PLLCLK10
PLLCLK11入力 クロ ッ ク FPGA PLL からの専用クロ ッ クです。PLLCLK10 が PLL0 を駆動し、
PLLCLK11 が PLL1 を駆動します。 これらのクロ ッ クは、 FPGA のBUFPLL リ ソースから提供されます。 このポートは、内部テス トのた
めに予約されているポートです。
REFCLKPWRDNB0
REFCLKPWRDNB1入力 非同期 専用のリ ファレンス ク ロ ッ クが使用されていない場合は、 差動
IBUFDS バッファ (MGTREFCLK0P/N) をパワー ダウン モードにし
て消費電力を削減できます。 REFCLKPWRDNB0 は MGTREFCLK0P/N に対応し、 REFCLKPWRDNB1 は MGTREFCLK0P/N に対応します。
1 : オン
0 : オフ
表 2-5 : GTP のクロッキング ポート (続き)
ポート 方向クロック ド メイン
説明
46 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
表 2-6 に、 GTP のクロ ッ ク属性を示します。
単一の外部リファレンス クロックを使用する場合
各 GTPA1_DUAL タイルには、外部クロ ッ ク ソース と接続可能な専用リ ファレンス ク ロ ッ ク ピン
である 2 つの差動ピンがあ り ます。これらの専用リ ファレンス ク ロ ッ ク ピン ペアを使用する際は、
IBUFDS プリ ミ ティブをインスタンシエートする必要があ り ます。単一の外部リ ファレンス ク ロ ッ
クを使用するモデルの場合、ユーザー デザインは IBUFDS の出力 (O) を GTPA1_DUAL プリ ミ ティ
ブの CLK00 および CLK01 入力ポートへ接続します。 ユーザー デザインでは、 そのほかの未使用
リ ファレンス ク ロ ッ ク ポート をフローティング状態のままにできます。IBUFDS 入力ピンは、UCFファ イルを使用して制約できます。
REFSELDYPLL0[2:0]
REFSELDYPLL1[2:0]入力 非同期 PLL0/PLL1 のリ ファレンス クロッ クを動的に選択します。 使用する リ
ファレンス クロッ クが 1 つの場合は、このポート を 000 に設定します。
複数のリ ファレンス ク ロ ッ クを使用する場合は、 次のよ うに
TXPLLREFSELDY を使用して動的に選択します。
000 : CLK00/CLK01 が選択される
001 : GCLK00/GCLK01 が選択される
010 : PLLCLK00/PLLCLK01 が選択される
011 : CLKINEAST0/CLKINEAST0 が選択される
100 : CLK10/CLK11 が選択される
101 : GCLK10/GCLK11 が選択される
110 : PLLCLK10/PLLCLK11 が選択される
111 : CLKINWEST0/CLKINWEST1 が選択される
表 2-5 : GTP のクロッキング ポート (続き)
ポート 方向クロック ド メイン
説明
表 2-6 : GTP のクロック属性
属性 種類 説明
SIM_REFCLK0_SOURCE[2:0] 3 ビッ ト バイナリ
シ ミ ュレーシ ョ ンで GTP のリ ファレンス ク ロ ッ クを選択します。この属
性は、 REFSELDYPLL0[2:0] ポート と同じバイナリ値になる必要があ り
ます。
SIM_REFCLK1_SOURCE[2:0] 3 ビッ ト バイナリ
シ ミ ュレーシ ョ ンで GTP のリ ファレンス ク ロ ッ クを選択します。この属
性は、 REFSELDYPLL1[2:0] ポート と同じバイナリ値になる必要があ り
ます。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 47UG386 (v2.0) 2009 年 11 月 11 日
リファレンス クロックの選択および分配
図 2-4 に、 ボード上の外部オシレータ と接続する差動 GTP ク ロ ッ ク ピン ペアを示します。
図 2-5 に、2 つの GTPA1_DUAL タイルが同じ外部 オシレータから クロ ッ ク提供される方法を示し
ます。
図 2-6 に、4 つの GTPA1_DUAL タイルが同じ外部オシレータから クロ ッ ク供給されている状態を
示します。 この場合、 上部の 2 つの GTPA1_DUAL タイルと下部の 2 つの GTPA1_DUAL タイル
分離しています。したがって、IBUFDS プリ ミ ティブが 2 つ必要とな り、外部オシレータ (またはバッ
ファ ) を両方の差動クロ ッ ク ピン ペアへ配線する必要があ り ます。この場合、GTPA1_DUAL プリ
ミ ティブの専用クロ ッ ク入力 ピン ペアとオシレータ (またはバッファ ) の出力は Point-to-Point 接続とな り ます。 詳細は、 を参照して ください。
X-Ref Target - Figure 2-4
図 2-4 : 外部クロック ソースを使用する単一の GTP_DUAL タイル
X-Ref Target - Figure 2-5
図 2-5 : リファレンス クロックを共有する 2 つの GTPA1_DUAL タイル
CLK00 CLK01
IBUFDS
UG386_c2_02_092209
GTPA1_DUAL Tile
CLK00 CLK01
IBUFDS
UG386_c2_03_092209
GTPA1_DUAL Tile
CLK00 CLK01
GTPA1_DUAL Tile
48 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
このよ うな場合、ザイ リ ンクスのインプリ メンテーシ ョ ン ツールは、GTPA1_DUAL タイル内にあ
る リ ファレンス ク ロ ッ ク マルチプレクサを制御して、 GTPA1_DUAL プリ ミ ティブへ次のよ うな設
定を適用します。
• REFSELDYPLL0[2:0] = 000
• REFSELDYPLL1[2:0] = 000
使用するクロ ッ ク入力と一致するよ うに、GTPA1_DUAL プリ ミ ティブにシ ミ ュレーシ ョ ン専用の属
性を設定する必要があ り ます。外部リ ファレンス ク ロ ッ クを 1 つ使用する場合は、次の設定を適用
して ください。
• SIM_REFCLK0_SOURCE[2:0] = 000
• SIM_REFCLK1_SOURCE[2:0] = 000
複数の外部リファレンス クロックを使用する場合
図 2-7 に、2 つの外部リ ファレンス ク ロ ッ クを使用して各 GTPA1_DUAL タイルを駆動する場合の
配線を示します。
X0Y0 には 2 つのリ ファレンス ク ロ ッ ク ソースがあ り ます。 1 つ目のリ ファレンス ク ロ ッ ク ソー
スは、 専用のリ ファレンス ク ロ ッ ク ピン ペア (MGTREFCLK0P/N) から供給されるクロ ッ クであ
り、 2 つ目のリ ファレンス ク ロ ッ クは、 X1Y0 の専用リ ファレンス ク ロ ッ ク ソースの 1 つであ り、
MGTREFCLK1P/N から供給されるクロ ッ クです。同様に、X1Y0 の 1 つ目のリ ファレンス ク ロ ッ
X-Ref Target - Figure 2-6
図 2-6 : 単一の外部オシレータを共有する 4 つの GTPA1_DUAL タイル
CLK00 CLK01
IBUFDS
UG386_c2_04_092209
GTPA1_DUAL Tile
CLK00 CLK01
GTPA1_DUAL Tile
CLK00 CLK01
IBUFDS
GTPA1_DUAL Tile
CLK00 CLK01
GTPA1_DUAL Tile
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 49UG386 (v2.0) 2009 年 11 月 11 日
PLL
ク ソースは、 専用のリ ファレンスクロ ッ ク ピン ペア (MGTREFCLK1P/N) から供給されるクロ ッ
クです。 2 つ目のリ ファレンス ク ロ ッ ク ソースは、 X0Y0 の専用リ ファレンス ク ロ ッ ク ソースの
1 つであ り、 GTRREFCLK0P/N から供給されるクロ ッ クです。
図 2-7 の場合、 リ ファレンス ク ロ ッ ク マルチプレクサ構造には 2 つ以上のリ ファレンス ク ロ ッ ク
ソースが提供されているため、ユーザー デザインでは適切なクロ ッ ク入力ポートへの接続が要求さ
れます。 この図は、 REFCLKPLL、 CLKINWEST、 および CLKINEAST ポート を使用して、 隣接
するタイルから専用リ ファレンス ク ロ ッ クへのアクセス方法を示します。
オンザフライで リ ファレンス ク ロ ッ ク ソースを変更する必要があるマルチ レート デザインの場合
は、REFSELDYPLL0[2:0] ポートおよび REFSELDYPLL0[2:0] ポート を使用してソースを動的に
選択します。使用するクロ ッ ク入力と一致するよ うに、 GTPA1_DUAL プリ ミ ティブにシ ミ ュレー
シ ョ ン専用の属性 (SIM_REFCLK0_SOURCE[2:0] および SIM_REFCLK1_SOURCE[2:0] ) を設
定する必要があ り ます。選択完了後は、ユーザー デザインがアクティブ High の GTPRESET0 ポー
ト と GTPRXRESET1 ポート を経由して PLL0 または PLL1 のいずれかまたは両方を リセッ トする
必要があ り ます。 GTPRESET0 ポート と GTPRESET1 ポートは非同期であるため、 ユーザー デザ
インは FPGA ロジッ クでサポート されるシステム ク ロ ッ クの 1 サイクル間パルスを与えます。両リ
ファレンス ク ロ ッ クに対する適切な PLL 分周器設定の詳細は、 49 ページの 「PLL」 セクシ ョ ンを
参照して ください。
PLL
機能の説明
各 GTPA1_DUAL タイルには 2 つの PLL (PLL0 および PLL1) があ り ます。GTPA1_DUAL ブロ ッ
クにある 2 つのレーンが同一ライン レート または倍数ラインレートで動作する場合、1 つの PLL を共有して消費電力を削減できます。 2 つのレーンが異なるライン レートで動作する場合は、 レーン
0 が PLL0 を使用し、 レーン 1 が PLL1 を使用します。 GTPA1_DUAL ブロ ッ クの各レーンの TXと RX データパスは、 同じレート または倍数レートで動作する必要があ り ます。
PLL の標準動作範囲は、 1.2288GHz ~ 1.5625GHz です (正確な範囲は 『Spartan-6 FPGA データ
シート 』 を参照してください)。 これによって、サポート されるラインレートの範囲は 2.457Gb/s ~3.125Gb/s とな り ます。 これらの範囲 (1.2288Gb/s ~ 1.62Gb/s および 0.614Gb/s ~ 0.810Gb/s) をサポートするため、ク ロ ッ ク分周器を使用して PLL 出力を 2 分周または 4 分周できます。低いライ
ン レート をサポートする場合は、FPGA ロジッ クのオーバーサンプリ ング技術を使用する必要があ
り ます。
X-Ref Target - Figure 2-7
図 2-7 : 複数の外部リファレンス クロック
UG386_c2_13_103009
GTPA1_DUAL
(X0Y0)
MGTREFCLK1P
MGTREFCLK1N
IBUFDS
CLK00
CLK01
CLK10
CLK11
CLKINWEST0
CLKINWEST1
REFCLKPLL0
REFCLKPLL1
GTPA1_DUAL
(X1Y0)
CLK00
CLK01
CLK10
CLK11
REFCLKPLL0
REFCLKPLL1
CLKINEAST0
CLKINEAST1
MGTREFCLK0P
MGTREFCLK0N
IBUFDS
50 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
PLL の入力クロ ッ クセレクシ ョ ンについては、40 ページの「リ ファレンス ク ロ ッ クの選択および分
配」 を参照して ください。 PLL 出力は TX および RX ク ロ ッ ク分周器ブロ ッ クへ接続し、 これらの
ブロ ッ クでは PMA ブロ ッ クや PCS ブロ ッ クで使用されるシ リ アル ク ロ ッ クおよびパラレル クロ ッ クの生成を制御します。 これらのブロ ッ クの詳細は、 および を参照してください。
図 2-9 に、PLL アーキテクチャの詳細図を示します。 良のジッ タ パフォーマンスを実現するには、
位相ノ イズの低い PLL 入力を使用するこ とを推奨します。入力クロ ッ クは、位相周波数検出器を通
過する前に M 値で分周可能です。フ ィードバッ ク分周器 (N1 および N2) が、VCO の倍数レートお
よび PLL の出力周波数を決定します。ロ ッ ク インジケータ (Lock Indicator) ブロ ッ クは、 リ ファレ
ンス ク ロ ッ クの周波数と VCO フ ィードバッ ク ク ロ ッ クの周波数を比較して、周波数ロッ クの完了
を判断します。
X-Ref Target - Figure 2-8
図 2-8 : ト ップ レベルの PLL アーキテクチャ
X-Ref Target - Figure 2-9
図 2-9 : PLL の詳細図
RE
FC
LK D
istr
ibut
ion
PLL0
TXClock
Dividers
RXClock
Dividers
TX PMA
Lane 0
TX PCS
RX PMA
RX PCS
UG386_c2_05_051509
PLL1
PLL_SOURCE_1
PLL_SOURCE_0
TXClock
Dividers
RXClock
Dividers
TX PMA
Lane 1
TX PCS
RX PMA
RX PCS
PLLCLKIN
/ M
LockIndicator
PhaseFrequencyDetector
ChargePump
LoopFilter VCO
PLLLOCKED
PLLCLKOUT
/ N1/ N2
UG386_c2_06_051509
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 51UG386 (v2.0) 2009 年 11 月 11 日
PLL
式 2-1 に、 PLL の出力周波数 (GHz) を求める式を示します。
式 2-1
式 2-2 に、 ライン レート (Gb/s) を求める式を示します。 D は、 PLL 出力を分周する値であ り、 ク
ロ ッ ク分周ブロ ッ クに設定されています。
式 2-2
表 2-7 に、 分周器ブロ ッ クで使用される属性および一般的な値を示します。
ポートおよび属性
表 2-8 に、 PLL のポート を示します。
表 2-7 : PLL 分周器の属性および一般的な値
ファクタ 属性 有効値
M PLL_DIVSEL_REF 1、 2
N1 信号ポートで制御される : INTDATAWIDTH(0/1)
4、 5
INTDATAWIDTH = 0 の場合は N1 = 4
INTDATAWIDTH = 1 の場合は N1 = 5
N2 PLL_DIVSEL_FB_(0/1) 1、 2、 4、 5
D PLL_TXDIVSEL_OUT_(0/1)
PLL_RXDIVSEL_OUT_(0/1)1、 2、 4
fPLLClkout fPLLClkinN1 N2×
M--------------------×=
fLineRatefPLLClkout 2×
D-----------------------------------=
表 2-8 : PLL のポート
ポート 方向クロック ド メ イン
説明
GTPRESET0
GTPRESET1入力 非同期 GTPA1_DUAL タイル用のアクティブ High のリセッ ト信号であ り、リセッ
ト シーケンスを開始して PLL を リセッ ト します。GTPA1_DUAL タイルの
レーン 0 とレーン 1 が同じ PLL を共有している場合、 この PLL を リセッ
トするためには GTPRESET0 と GTPRESET1 が同時にアサート される必
要があ り ます。
INTDATAWIDTH0
INTDATAWIDTH1入力 非同期 このポートは、内部データ パス幅および PLL の N1 フ ィードバッ ク分周値
(50 ページの図 2-9 参照) を定義します。
0 : 内部データ パス幅は 8 ビッ ト 、 PLL N1 分周値は 4
1 : 内部データ パス幅は 10 ビッ ト 、 PLL N1 分周値は 5PLLLKDET0
PLLLKDET1出力 非同期 アクティブ High の PLL 周波数ロッ ク信号であ り、PLL 周波数があらかじ
め定義された ト レランス範囲内であるこ とを示します。 この条件が満たさ
れるまで、 GTP ト ランシーバおよびそのクロ ッ ク出力の精度は保証されま
せん。
PLLLKDETEN0
PLLLKDETEN1入力 非同期 PLL のロ ッ ク検出器を有効にします。このポートは常に High に接続される
必要があ り ます。
PLLPOWERDOWN0
PLLPOWERDOWN1入力 非同期 アクティブ High の PLL パワー ダウン信号です。
52 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
表 2-9 に、 PLL の属性を示します。
表 2-9 : PLL の属性
属性 種類 説明
PLL_COM_CFG_0
PLL_COM_CFG_124 ビッ トの
16 進数
予約されています。Spartan-6 FPGA GTP TransceiverWizard で推奨される値を使用して ください。
PLL_CP_CFG_0
PLL_CP_CFG_18 ビッ トの
16 進数
予約されています。Spartan-6 FPGA GTP TransceiverWizard で推奨される値を使用して ください。
PLL_DIVSEL_FB_0
PLL_DIVSEL_FB_1整数 この属性は、 50 ページの図 2-9 の N2 です。 2 つ
の PLL フ ィードバッ ク分周器のうち一つを指定
し、 一般的な設定は、 1、 2、 4、 および 5 です。
PLL_DIVSEL_REF_0
PLL_DIVSEL_REF_1整数 この属性は、50 ページの図 2-9 の M です。 リ ファ
レンス ク ロ ッ ク入力分周器の値を指定します。 一
般的な値は、 1 および 2 です。
PLL_SATA ブール関数 予約されています。Spartan-6 FPGA GTP TransceiverWizard で推奨される値を使用して ください。
PLL_SOURCE_0
PLL_SOURCE_1文字列 この属性は、 マルチプレクサのセレク ト信号です
(50 ページの図 2-8 参照)。 レーンに供給されるク
ロ ッ ク ソース (PLL0 または PLL1) を指定します。
有効値は、 PLL0 および PLL1 です。
PLL_SOURCE_0 = PLL1 かつ
PLL_SOURCE_1 = PLL0 は、有効な設定ではあ り
ません。
PLL_TXDIVSEL_OUT_0
PLL_TXDIVSEL_OUT_1
PLL_RXDIVSEL_OUT_0
PLL_RXDIVSEL_OUT_1
整数 この属性は、 式 2-2 の D であ り、 ク ロ ッ ク分周器
ブロッ ク内にある PLL 出力分周器の値を指定しま
す。 有効な値は、 1、 2 および 4 です。
PLLLKDET_CFG_0
PLLLKDET_CFG_13 ビッ ト バイナリ
予約されています。Spartan-6 FPGA GTP TransceiverWizard で推奨される値を使用して ください。
TX_TDCC_CFG 2 ビッ ト
バイナリ
予約されています。Spartan-6 FPGA GTP TransceiverWizard で推奨される値を使用して ください。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 53UG386 (v2.0) 2009 年 11 月 11 日
PLL
標準プロ ト コルの PLL 設定
表 2-10 に、 いくつかの標準プロ ト コルにおける PLL 分周器の設定例を示します。
表 2-10 : 標準プロ ト コルにおける PLL 分周器の設定
規格ライン レート
[Gb/s]内部データ幅
[8b/10b]PLL 周波数
[GHz]
REFCLK 周波数 [MHz]
最小 REFCLK 周波数を
使用した場合
標準 N1 N2 D M
XAUI 3.125 10b 1.5625 156.25 5 2 1 1
GigE 1.25 10b 1.25 125 5 2 2 1
Aurora 3.125 10b 1.5625 312.5 5 2 1 1
2.5 10b 1.25 125 5 2 1 1
1.25 10b 1.25 125 5 2 2 1
Serial RapidIO 3.125 10b 1.5625 156.25 5 2 1 1
2.5 10b 1.25 125 5 2 1 1
1.25 10b 1.25 125 5 2 2 1
SATA 3 10b 1.5 150 5 2 1 1
1.5 10b 1.5 150 5 2 2 1
PCIe100MHz REFCLK(1)
2.5 10b 1.25 100 5 5 1 2
PCIe追加マージン
2.5 10b 1.25 125 5 2 1 1
CPRI 3.072 10b 1.536 153.6 5 2 1 1
2.4576 10b 1.2288 122.88 5 2 1 1
1.2288 10b 1.2288 122.88 5 2 2 1
OBSAI 3.072 10b 1.536 153.6 5 2 1 1
1.536 10b 1.536 153.6 5 2 2 1
DisplayPort 2.7 10b 1.35 135 5 2 1 1
1.62 10b 1.62 162 5 2 2 1
GPON1 2.488 8b 1.244 155.52 4 2 1 1
1.244 10b 1.244 155.52 4 2 2 1
メモ : 1. 追加のシステム マージンに対応する場合は、 125MHz のリ ファレンス ク ロ ッ クを使用して ください。
54 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
リセッ ト
機能の説明
GTPA1_DUAL タイルは、 GTP ト ランシーバを使用する前に必ずリセッ ト してください。
GTPA1_DUAL タイルのリセッ ト方法は 3 つあります。
1. FPGA に電源を投入してコンフ ィギュレーシ ョ ンします。電源投入による リセッ ト プロセスの
詳細は、 このセクシ ョ ンで説明します。
2. GTPRESET ポート を High に駆動し、GTPA1_DUAL タイル全体の非同期リセッ ト信号を ト グ
ルします。 GTPRESET の詳細は、 このセクシ ョ ンで説明します。
3. ブロ ッ クのリセッ ト信号を 1 つまたは複数のアサート して、 タイル内の特定のサブコンポーネ
ン ト を リセッ ト します。 このリセッ ト方法の詳細は、 各サブコンポーネン トのセクシ ョ ンで説
明します (59 ページの表 2-13 参照)
図 2-10 に、 GTPA1_DUAL のリセッ ト階層図を示します。
X-Ref Target - Figure 2-10
図 2-10 : GTPA1_DUAL のリセッ ト階層図
GTPA1_DUAL RESET After Configuration
GTP1GTP0
UG386_c2_07_100709
TXRESET1 RXCDRRESET1
RXRESET1
RXBUFRESET1
TXRESET0RXCDRRESET0
RXRESET0
RXBUFRESET0
GTPRESET0 GTPRESET1
Falling edge ofPLLPOWERDOWN1
Falling edge ofPLLPOWERDOWN0
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 55UG386 (v2.0) 2009 年 11 月 11 日
リセッ ト
ポートおよび属性
表 2-11 に、 リセッ トのポート を示します。
表 2-11 : リセッ トのポート
ポート (1) 方向 ド メイン 説明
GTPRESET0(2)
GTPRESET1(3) 入力 非同期
このポートが High 駆動される と、 GTPA1_DUAL タイル全体のリ
セッ ト シーケンスが開始し、 その後ディアサート されます。 このシー
ケンスは約 120μs 間で完了し、GTPA1_DUAL タイルのすべてのサブ
コンポーネン ト を リセッ ト します。
GTPA1_DUAL タイルの GTP0 と GTP1 が同じ PLL を共有している
場合、 両方のリセッ ト (GTPRESET0 および GTPRESET1) が同時に
アサート されるよ うに接続する必要があ り ます。
GTPTEST0[7:0]
GTPTEST1[7:0]入力 非同期 予約されています。 00010000 に接続されます。
PRBSCNTRESET0 PRBSCNTRESET1 入力
RXUSRCLK20
RXUSRCLK21PRBS エラー カウンタを リセッ ト します。
RESETDONE0RESETDONE1 出力 非同期
GTP ト ランシーバのリセッ トが完了し、使用可能な状態になる と Highになり ます。この信号を適切に動作させるには、CLKIN およびすべて
の GTP ト ランシーバのクロ ッ ク入力 (TXUSRCLK、 TXUSRCLK2、RXUSRCLK、 RXUSRCLK2) が駆動される必要があ り ます。
RXBUFRESET0(2)
RXBUFRESET1(3) 入力 非同期アクティブ High のリセッ ト信号であ り、RX エラスティ ッ ク バッファ
ロジッ クを リセッ ト します。
RXCDRRESET0(2)
RXCDRRESET1(3) 入力 非同期
RX CDR およびこのチャネルに対する PCS の RX 部分それぞれのリ
セッ ト信号。 CDR の現時点のロッ クを中止して共有 PLL の周波数に
戻すには、 この信号を High に駆動します。
RXRESET0(2)
RXRESET1(3) 入力 非同期アクティブ High リセッ ト信号であ り、RX PCS ロジッ クを リセッ ト し
ます。
TXRESET0(2)
TXRESET1(3) 入力 非同期位相アライ メン ト FIFO、8B/10B エンコーダ、FPGA TX インターフェ
イスを含む GTP ト ランス ミ ッ タの PCS を リセッ ト します。
メモ : 1. ポート名の末尾に 0 および 1 が付いている場合、 それらは GTP0 および GTP1 にそれぞれ関連しています。
2. これらのリセッ トがアクティブの時、 RESETDONE0 は Low に駆動されます。 すべてのリセッ トは非同期で、 立ち上がりエッジで ト リガし、 また特定のクロ ッ ク ド メ インに内部同期しています。 これらのリセッ ト信号のいずれかがアサート される と、 ディアサート されるまで内部リセッ ト FSM がリセッ ト状態を保持します。
3. これらのリセッ トがアクティブの時、 RESETDONE1 は Low に駆動されます。 すべてのリセッ トは非同期で、 立ち上がりエッジで ト リガし、 また特定のクロ ッ ク ド メ インに内部同期しています。 これらのリセッ ト信号のいずれかがアサート される と、 ディアサート されるまで内部リセッ ト FSM がリセッ ト状態を保持します。
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第 2 章 : ト ランシーバの共有機能
表 2-12 に、 リセッ トの属性を示します。
表 2-12 : リセッ トの属性
属性(1) 種類 説明
CDR_PH_ADJ_TIME_0[4:0]
CDR_PH_ADJ_TIME_1[4:0]5 ビッ ト バイナリ 電気的アイ ドル状態のと き、 CDR の位相リ セッ ト信号がディア
サート されてから、 PCI Express® 動作のオプシ ョナル リセッ ト
シーケンスが完了するまでの待機時間を示します。
RX_EN_IDLE_HOLD_CDR_0
RX_EN_IDLE_HOLD_CDR_1ブール関数 電気的アイ ドル状態のと き、 PCI Express 動作のオプシ ョナル リ
セッ ト シーケンス中に CDR の内部ステート を保持できます。
RX_EN_IDLE_RESET_BUF_0
RX_EN_IDLE_RESET_BUF_1ブール関数 TRUE の場合、 RX 入力に有効な信号が現れない場合にはエラス
ティ ッ ク バッファが リセッ ト されます。 RX_IDLE_HI_CNT_0、RX_IDLE_HI_CNT_1、 RX_IDLE_LO_CNT_0、 および
RX_IDLE_LO_CNT_1 属性と併用されます。
RX_EN_IDLE_RESET_PH_0
RX_EN_IDLE_RESET_PH_1ブール関数 電気的アイ ドル状態のと き、 PCI Express 動作のオプシ ョナル リ
セッ ト シーケンス中に CDR 位相回路を リセッ ト します。
RX_EN_IDLE_RESET_FR_0
RX_EN_IDLE_RESET_FR_1ブール関数 電気的アイ ドル状態のと き、 PCI Express 動作のオプシ ョナル リ
セッ ト シーケンス中に CDR 周波数回路を リセッ ト します。
RX_EN_MODE_RESET_BUF_0
RX_EN_MODE_RESET_BUF_1ブール関数 RXCHBONDMASTER(0/1) または RXCHBONDSLAVE(0/1)
ポートが変更する際、 RX エラスティ ッ ク バッファを自動リセッ
トする機能を有効にします。 を参照してください。
RX_IDLE_HI_CNT_0[3:0]
RX_IDLE_HI_CNT_1[3:0]4 ビッ ト バイナリ RX 入力に有効なデータが現れないこ と を受けて、 RX エラ ス
テ ィ ッ ク バッフ ァを リ セッ トする際に併用されるプログラム可
能なカウンタです。エラスティ ッ ク バッファのリセッ トがアサー
ト されるまで、 RX 入力が電気的アイ ドル状態を保持する時間を
指定します。
RX_IDLE_LO_CNT_0[3:0]
RX_IDLE_LO_CNT_1[3:0]4 ビッ ト バイナリ RX 入力に有効なデータが検出された と き RX エラ ステ ィ ッ ク
バッファの リセッ ト状態を解除する と きに使用されるプログラム
可能なカウンタです。 RX エラスティ ッ ク バッファのリセッ トが
解除されるまで、RX 入力が有効なデータを保持する (電気的アイ
ドル状態ではない) 時間を指定します。
メモ : 1. 属性名の末尾に 0 および 1 が付いている場合、 それらは GTP0 および GTP1 にそれぞれ関連しています。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 57UG386 (v2.0) 2009 年 11 月 11 日
リセッ ト
コンフ ィギュレーシ ョ ン完了後の GTP リセッ ト
図 2-11 に、 電源投入された GTPA1_DUAL タイルのコンフ ィギュレーシ ョ ン完了後に実行される
GTPA1_DUAL のリセッ ト シーケンスを示します。
コンフ ィギュレーシ ョ ン後のリセッ ト シーケンスは、GTPA1_DUAL タイル内の次の部分に影響を
与えます。
• PMA PLL0
• PMA PLL1
• GTP0 の ト ランス ミ ッ タ部分 (PMA および PCS)
• GTP0 のレシーバ部分 (PMA および PCS)
• GTP1 の ト ランス ミ ッ タ部分 (PMA および PCS)
• GTP1 のレシーバ部分 (PMA および PCS)
GTPRESET アサート後の GTP のリセッ ト
図 2-12 は、図 2-11 と類似していますが、 GTPRESET 信号に対応してリセッ ト シーケンスが開始さ
れます。GTPRESET 信号は非同期リセッ ト信号です。通常動作時に PLLPOWERDOWN 信号が Highから Low へ遷移するときは常に、同じ リセッ ト シーケンスが実行されます。 PLLPOWERDOWN の詳細は、 63 ページの 「パワー ダウン」 を参照してください。
GTPRESET0 シーケンスは、 GTPA1_DUAL タイルの次の部分に影響を与えます。
• PMA PLL0
• GTP0 の ト ランス ミ ッ タ部分 (PMA および PCS)
• GTP0 のレシーバ部分 (PMA および PCS)
X-Ref Target - Figure 2-11
図 2-11 : コンフ ィギュレーシ ョ ン後の GTPA1_DUAL リセッ ト シーケンス
RESETDONE(0/1)
Reset FSM
GSR
Wait Reset in Progress
~120 µs
Idle
UG386_c2_08_092309
X-Ref Target - Figure 2-12
図 2-12 : GTPRESET信号でト リガされるリセッ ト シーケンス
RESETDONE(0/1)
Reset FSM
GTPRESET(0/1)
Wait Reset in Progress
~120 µs
Idle
UG386_c2_09_092309
Idle
58 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
GTPRESET1 シーケンスは、 GTPA1_DUAL タイルの次の部分に影響を与えます。
• PMA PLL1
• GTP1 の ト ランス ミ ッ タ部分 (PMA および PCS)
• GTP1 のレシーバ部分 (PMA および PCS)
GTP コンポーネン ト レベル リセッ ト
コ ンポーネン ト の リ セ ッ ト は、 特殊な場合に使用さ れます。 こ れら の リ セ ッ ト は、 特定の
GTPA1_DUAL サブセクシ ョ ンを リセッ トする必要がある場合のみ実行します。コンポーネン ト レベルのリセッ ト信号の詳細は、 55 ページの表 2-11 を参照してください。
RXUSRCLK2 に同期する PRBSCNTRESET を除いて、 すべてのコンポーネン ト リセッ ト信号は
非同期です。
リンク アイ ドル リセッ トのサポート
電気的アイ ドル状態のと き、 レシーバのクロ ッ ク データ リ カバリ (CDR) 回路のロッ クが解除され
る可能性があ り ます (参照)。 アイ ドル状態の後に CDR を再開させる場合は、
RX_EN_IDLE_RESET_PH、RX_EN_IDLE_RESET_FR、および RX_EN_IDLE_HOLD_CDR 属性を TRUE に設定して ください。 CDR_PH_ADJ_TIME 属性では、 CDR 位相リセッ トがディア
サー ト される までの待機時間を設定し ます。 こ の値は、 デフ ォル ト 値を使用し て く だ さい。
RX_EN_IDLE_RESET_BUF 属性では、 GTP ト ランシーバの RX エラスティ ッ ク バッファの リ
セッ ト シーケンスを有効にします。RX_EN_IDLE_RESET_BUF 属性が TRUE に設定されている
場合、RX ピン ペアの電気的アイ ドル状態が終了後、GTP ト ランシーバの RX エラスティ ッ ク バッ
ファは自動的にリセッ ト状態に保持されて再初期化されます。 RX_IDLE_HI_CNT 属性および
RX_IDLE_LO_CNT 属性で、 RX エラスティ ッ ク バッファの リセッ ト シーケンスのタイ ミ ングを
制御します。 これらの値はデフォルト を使用して ください。
GTPA1_DUAL タイルのリセッ ト
各 GTPA1_DUAL タイルのサブコンポーネン ト を リセッ トする方法はいくつかあ り ます。 表 2-13に、 GTPA1_DUAL タイルを リセッ トするすべての方法、 およびリセッ トの対象になるサブコン
ポーネン ト を示します。
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リセッ ト
表 2-13 : リセッ ト ポートおよび影響を受けるコンポーネン ト
コンポーネン ト
コン
フィギ
ュレー
ション
GTP
RE
SE
T0G
TPR
ES
ET1
PLLP
OW
ER
DO
WN
0P
LLPO
WE
RD
OW
N1
( 立ち下が
りエ
ッジ
)
TXR
ES
ET0TX
RE
SET1
RX
CD
RR
ES
ET0
RX
CD
RR
ES
ET1
RX
RE
SE
T0R
XR
ES
ET1
RX
BU
FRE
SET0
RX
BU
FRE
SET1
PR
BSC
NTR
ES
ET0
PR
BSC
NTR
ES
ET1
GTP からボードの
インターフェイス
終端抵抗のキャ リブレーシ ョ ン *
共有リ ソース PMA PLL * * *PLL ロ ッ ク検出 * * *リセッ ト制御 * * *電力制御 * * *ク ロ ッキング * * *DRP *
TX PCS FPGA TX インターフェイス * * * *8B/10B エンコーダ * * * *TX バッファ * * * *PRBS ジェネレータ * * * *極性制御 * * * *
TX PMA PISO * * *TX プリエンファシス * * *TX の OOB および PCI * * *TX ド ラ イバ * * *
60 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
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第 2 章 : ト ランシーバの共有機能
GTP_DUAL タイルを動作可能な状態にする も一般的な リセッ ト方法は、 コンフ ィギュレーシ ョ
ン後のリセッ トおよび GTPRESET ポート を使用した リセッ トですが、これ以外のリセッ ト ポート
を使用する場合もあ り ます。 表 2-14 に、 一般的な状況および推奨する リセッ ト方法を示します
RX PCS FPGA RX インターフェイス * * * * *RX エラスティ ッ ク バッファ * * * * * *RX ステータス制御 * * * * *8B/10B デコーダ * * * * *カンマ検出とアライ メン ト * * * * *RX LOS ステート マシン * * * * *RX 極性 * * * * *PRBS チェッカ * * * * * *
RX PMA SIPO * * * *RX CDR * * * *RX の終端と イコライゼーシ ョ ン * * *RX OOB * * * *
ループバッ ク ループバッ ク パス * * *
表 2-13 : リセッ ト ポートおよび影響を受けるコンポーネン ト (続き)
コンポーネン ト
コン
フィギ
ュレー
ション
GTPR
ES
ET0
GTPR
ES
ET1
PLLP
OW
ER
DO
WN
0P
LLPO
WE
RD
OW
N1
( 立ち下が
りエ
ッジ
)
TXR
ES
ET0
TXR
ES
ET1
RX
CD
RR
ES
ET0
RX
CD
RR
ES
ET1
RXR
ES
ET0
RXR
ES
ET1
RX
BU
FRE
SE
T0R
XB
UFR
ES
ET1
PR
BS
CN
TRE
SE
T0P
RB
SC
NTR
ES
ET1
表 2-14 : 一般的な状況で推奨されるリセッ ト方法
状況 リセッ トするコンポーネン ト (1) 推奨されるリセッ ト方法 (2)
電源投入およびコ ン フ ィ ギ ュ レー
シ ョ ン完了後
GTPA1_DUAL タイル全体 コンフ ィギュレーシ ョ ン後の自動リセッ ト
リ ファレンス ク ロ ッ クの電源投入後 PMA PLL GTPRESET(0/1)
リ ファレンス ク ロ ッ クの変更後 PMA PLL GTPRESET(0/1)
パラレル ク ロ ッ ク ソースのリセッ ト TX PCS、RX PCS、位相アライ メン ト TXRESET(0/1)、 RXRESET(0/1)
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リセッ ト
例
電源投入およびコンフ ィギュレーシ ョ ン
すべての GTPA1_DUAL タイルは、 コンフ ィギュレーシ ョ ン後、自動的にリセッ ト されます。すべ
ての ト ランシーバの終端インピーダンスを正確にキャ リブレートするには、 コンフ ィギュレーシ ョ
ン前に、 キャ リブレーシ ョ ン抵抗およびキャ リブレーシ ョ ン抵抗リ ファレンスの電源を投入する必
要があ り ます。
リファレンス クロックの電源投入後
リ ファレンス クロ ッ ク ソースおよび GTPA1_DUAL タイルへの電源は、FPGA をコンフ ィギュレー
シ ョ ンする前に使用可能となっている必要があり ます。特に、PLL ベースのクロッ ク ソース (例 : 電圧制御水晶発振器) を使用する場合は、コンフ ィギュレーシ ョ ン前にリ ファレンス クロ ッ クが安定し
ている必要があり ます。コンフ ィギュレーシ ョ ン後に、リ ファレンス クロ ッ クまたは GTPA1_DUALタイルへ電源投入する場合は、 GTPRESET を適用して PMA PLL をロ ッ ク します。
リファレンス クロックの変更後
GTPA1_DUAL タイルへのリ ファレンス ク ロ ッ ク入力が変更されるたびに、新たな周波数に対して
確実にロ ッ クできるよ うに RX PLL を リセッ トする必要があ り ます。 この場合には GTPRESETポート を使用して ください。
パラレル クロック ソースのリセッ ト
適切な動作を実現するには、TXUSRCLK、RXUSRCLK、TXUSRCLK2、および RXUSRCLK2 を駆動するクロ ッ クが安定している必要があ り ます。 通常、 これらのクロ ッ クは位相および周波数の
要件を満たすために、 FPGA の PLL または DCM を使用して駆動されます。 DCM または PLL のロ ッ クが解除されて不正な値が出力され始めた場合は、 TXRESET および RXRESET を使用して
クロ ッ ク ソースが再びロッ クするまで ト ランシーバ PCS を リセッ ト状態に保持して ください。
TX または RX バッファをバイパスして位相アライ メン ト を使用している場合は、 クロ ッ ク ソース
の再ロ ッ ク後に、 再度位相アライ メン ト を実行して ください。
リモート側の電源投入後 RX CDR RX_EN_IDLE_RESET_PH_(0/1)、RX_EN_IDLE_RESET_FR_(0/1)、 および RX_EN_IDLE_HOLD_CDR_(0/1) を TRUEに設定する こ と で、 ビル ト イ ンの リ セ ッ ト
シーケンサがこれらの状況を自動的にセッ ト
します。
PCI Express の電気的アイ ドル状態
終了後
RX CDR
RXN/RXP の接続後 RX CDR
TX バッファ エラー後 TX バッファ TXRESET(0/1)
RX バッファ エラー後 RX エラスティ ッ ク バッファ RXBUFRESET(0/1)
チャネル ボンディング前 RX CDR、 CDR のロ ッ ク後に RXBUFFER
RXBUFRESET(0/1) をアサート、 または
RX_EN_IDLE_RESET_BUF_(0/1) を TRUEに設定して自動リセッ ト を使用します。
PRBS エラー後 PRBS エラー カウンタ PRBSCNTRESET(0/1)
メモ : 1. これらのリセッ トは、 GTP0 および GTP1 の両方のト ランシーバへ適用されます。
2. 推奨する リセッ ト方法を使用する と、 GTP_DUAL タイルのほかのコンポーネン トへの影響を 小限に抑えるこ とができます。
表 2-14 : 一般的な状況で推奨されるリセッ ト方法 (続き)
状況 リセッ トするコンポーネン ト (1) 推奨されるリセッ ト方法 (2)
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第 2 章 : ト ランシーバの共有機能
リモート側の電源投入後
入力データのリモート側ソースの電源が、 そのデータを受信する GTP ト ランシーバよ り後に電源
投入される場合は、入力データに対して確実にロ ッ クするために RX CDR を リセッ トする必要があ
り ます。 58 ページの 「リ ンク アイ ドル リセッ トのサポート 」 のガイ ド ラインに従う こ とによって、
電気的アイ ドル状態後のリセッ ト プロセスが自動で実行されます。
電気的アイドル リセッ ト
GTP ト ランシーバへの RX 入力の差動電圧が OOB または電気的アイ ドル レベルまで降下する と、
周波数の急激な変動によ り、RX CDR のロ ッ クが解除される可能性があ り ます。58 ページの 「リ ン
ク アイ ドル リセッ トのサポート 」 のガイ ド ラインに従う こ とによって、電気的アイ ドル状態後のリ
セッ ト プロセスが自動で実行されます。
RXN/RXP の接続後
GTP ト ランシーバへの RX データが、プラグインおよびアンプラグ可能なコネクタから入力されてい
る場合、 データ ソースがプラグインされたときに入力データに対して確実にロッ クするよ うに、 RXCDR を リセッ トする必要があり ます。 58 ページの 「リ ンク アイ ドル リセッ トのサポート 」 のガイ
ド ラインに従う こ とによって、 電気的アイ ドル状態後のリセッ ト プロセスが自動で実行されます。
TX バッファ エラー後
TX バッファのオーバーフローまたはアンダーフローが発生した場合、 適切に動作を継続させるた
めに、 TXRESET ポート を使用してこのバッファを リセッ トする必要があ り ます。
RX バッファ エラー後
RX エラスティ ッ ク バッファのオーバーフローまたはアンダーフローが発生した場合、 適切に動作
を継続させるために、RXBUFRESET ポート を使用して RX エラスティ ッ ク バッファを リセッ トす
る必要があ り ます。
チャネル ボンディング前
適切なチャネル ボンディングを行う場合には、同じ リ カバリ ク ロ ッ ク周波数を使用して、ボンディ
ングされたすべての ト ランシーバの RX エラスティ ッ ク バッファへ書き込み、 そして同じ
RXUSRCLK 周波数を使用してこのバッファから読み出す必要があ り ます。
ボンディングされたすべての ト ランシーバに対して同じ RXUSRCLK 周波数を供給するには、
BUFG などの低スキューのクロ ッ ク バッファを使用して、 同一クロ ッ ク ソースからすべての
RXUSRCLK ポート を駆動してください。 また、 ク ロ ッ ク ソースが安定するまで、ボンディングは
実行しないでください。
ボンディングされたすべての ト ランシーバに対して同じ リ カバリ ク ロ ッ クを供給する場合の条件
は次のとおりです。
• すべての TX データ ソースは、 同じ リ ファレンス ク ロ ッ クに対してロ ッ クする。
• 接続されたすべての ト ランシーバは、 入力データに対して CDR をロ ッ クする。
チャネル ボンディングで必要な リセッ トは、 次のとおりです。
• ボンディングされたすべての ト ランシーバの CDR を自動的にリセッ トするためには、
RX_EN_IDLE_RESET_PH、RX_EN_IDLE_RESET_FR、および RX_EN_IDLE_HOLD_CDR を TRUE に設定する。
• これらの ト ランシーバすべてで CDR がロ ッ ク し、ビッ トがアライ メン ト されるまで待機する。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 63UG386 (v2.0) 2009 年 11 月 11 日
パワー ダウン
• ボンディングされたすべての ト ランシーバに対して RXBUFRESET をアサート、 または
RXBUFRESET シーケンスを有効にする属性 (RX_EN_IDLE_RESET_BUF = TRUE) を使用
して リセッ ト プロセスを自動的に実行させる。
• チャネル ボンディングを実行する。
CDR のロ ッ クを検出する推奨方法については、 を参照して ください。
PRBS エラー後
PRBS エラーの発生後は、 PRBSCNTRESET をアサート して RXPRBSERR をク リ アします。
パワー ダウン
機能の説明
GTP ト ランシーバには、 さまざまなパワーダウン モードがあ り ます。 これらのモードは、一般的な
パワーダウン機能および PCI Express と SATA 規格で定められているパワーダウン機能をサポート
します。
GTP ト ラ ンシーバでは、 異なるレベルの電力制御が可能です。 各方向のチャネルは、 それぞれ
TXPOWERDOWN および RXPOWERDOWN を使用して個別に消費電力を制御できます。
各 PLLPOWERDOWN ポートは、 PLL_SOURCE 属性で選択される PLL へ直接作用します。
ポートおよび属性
表 2-15 に、 パワー ダウン用のポート を示します。
表 2-15 : パワー ダウン用のポート
ポート 方向 クロック ド メイン 説明
PLLPOWERDOWN0PLLPOWERDOWN1
入力 非同期 このレーンの PLL の消費電力を削減するための入力で
す。 各レーンの PLL 選択には、 PLL_SOURCE_(0/1) 属性を使用します。 この入力ポートは、 関連する PLL へ直
接作用します。
TXPOWERDOWN0[1:0]
TXPOWERDOWN1[1:0]入力 TXSURCLK2
(TXPDOWNASYNCH で非同期になる)
PCIe® PIPE エンコーディングに応じて TX レーンの消費
電力を削減します。
00 : P0 (通常動作)
01 : P0s ( リ カバリ時間が短い)
10 : P1 (リカバリ時間が長い。 レシーバ検出機能はオン)
11 : P2 (消費電力が も低い状態)
これらのパワー ダウン ステート間の移行時間は属性で制
御できます。
TXPDOWNASYNCH0TXPDOWNASYNCH1
入力 非同期 TXELECIDLE(0/1) および TXPOWERDOWN(0/1) が同
期信号または非同期信号のいずれで処理されるかを決定
します。
64 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
表 2-16 に、 パワー ダウンの属性を示します。
一般的なパワーダウン機能
GTP ト ランシーバには、 多様なアプリ ケーシ ョ ンで使用できるパワーダウン機能があ り ます。
表 2-17 に、 これらの機能を示します。
PLL のパワー ダウン
PLL のパワーダウン モードを有効にするには、 アクティブ High の PLLPOWERDOWN 信号をア
サート します。POWERDOWN 信号がアサート される と、対応する PMA PLL がパワー ダウン モー
ド とな り ます。結果と して、その PMA PLL から派生するすべてのクロ ッ クは停止します。図 2-13に、PCS からの PLLPOWERDOWN が、PLL_SOURCE で選択された PLL を制御するよ うすを示
します。
RXPOWERDOWN0[1:0]
RXPOWERDOWN1[1:0]入力 非同期 PCIe PIPE エンコーディングに応じて RX レーンの消費
電力を削減します。
00 : P0 (通常動作)
01 : P0s ( リ カバリ時間が短い)
10 : P1 ( リ カバリ時間が長い)
11 : P2 (消費電力が も低い状態)
表 2-15 : パワー ダウン用のポート (続き)
ポート 方向 クロック ド メイン 説明
表 2-16 : パワー ダウンの属性
属性 種類 説明
PLL_SOURCE_0
PLL_SOURCE_11 ビッ ト バイナリ
各レーンのクロ ッキング ソースを指定します。 デフォルトでは、 レーン 0 がPLL0 を使用し、 レーン 1 が PLL1 を使用しますが、 いずれかの PLL を共有
するこ と も可能です。共有する場合、PLL はレーンからのリセッ ト /パワーダウ
ン コマンドに対してのみ応答します。
TRANS_TIME_FROM_P2_0
TRANS_TIME_FROM_P2_112 ビッ ト 16 進数
PCIe 動作の P2 ステートから別のパワー ダウン モードへの移行時間を設定し
ます。
TRANS_TIME_NON_P2_0
TRANS_TIME_NON_P2_18 ビッ ト 16 進数
PCIe 動作の P2 ステート以外のモード間の移行時間を設定します。
TRANS_TIME_TO_P2_0
TRANS_TIME_TO_P2_110 ビッ ト 16 進数
PCIe 動作の場合、 P2 ステートへの移行時間を指定します。
表 2-17 : 基本的なパワーダウン機能のまとめ
機能 制御ポート 影響
PLL のパワー ダウン PLLPOWERDOWN(0/1) GTP ト ランシーバの PLL へ影響します。
PLL_SOURCE_(0/1) で指定される PLLをパワー ダウン モードにします。
TX のパワー ダウン TXPOWERDOWN(0/1)[1:0] GTP ト ランシーバの TX へ影響します。
RX のパワー ダウン RXPOWERDOWN(0/1)[1:0] GTP ト ランシーバの RX へ影響します。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 65UG386 (v2.0) 2009 年 11 月 11 日
パワー ダウン
対応する PLL ロ ッ ク信号 (または GTP ト ランシーバの PLLLKDET 信号) がアサート されるこ と
によって、 パワーダウン モードから通常モードへ回復したこ とが分かり ます。
TX および RX のパワー ダウン
TX および RX のパワーダウン信号が PCI Express を使用しないデザインで使用される場合は、
TXPOWERDOWN および RXPOWERDOWN を個別に使用できます。ただし、この場合は、表 2-18に示す 2 つのパワー ステートのみサポート されます。 このパワーダウン方法を使用する場合には、
次の要件を満たす必要があ り ます。
• TXPOWERDOWN[1] と TXPOWERDOWN[0] が接続されている
• RXPOWERDOWN[1] と RXPOWERDOWN[0] が接続されている
• TXDETECTRX が Low に固定されている
• TXELECIDLE が TXPOWERDOWN[1] および TXPOWERDOWN[0] に固定されている
X-Ref Target - Figure 2-13
図 2-13 : PLLPOWERDOWN による PLL の制御
01 10
GTP0PCS
PLL0
PLLPOWERDOWN1PLLPOWERDOWN0
(PLL_SOURCE_0,PLL_SOURCE_1)
(PLL_SOURCE_0,PLL_SOURCE_1)
pwrDn_PLLpwrDn_PLL
UG386_c2_10_051509
PLL1
GTP1PCS
00 11 10 01
表 2-18 : PCI Express を使用しないデザインにおける TX および RX のパワーダウン モード
TXPOWERDOWN[1:0] または RXPOWERDOWN[1:0] 説明
00 通常モードです。TX またはRX がデータを
送信または受信します。
11 パワーダウン モードです。 TX または RXはアイ ドル状態です。
66 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
PCI Express のパワーダウン機能
GTP ト ランシーバは、PCI Express および PIPE 仕様に準拠するパワーダウン ステートに必要な機
能をすべてをインプリ メン ト しています。 PCI Express に準拠する電力管理機能をインプリ メン ト
する際、 次の条件を満たす必要があ り ます。
• TX と RX の電力ステートが常に同じになるよ うにするため、 各 GTP ト ランシーバの TXPOWERDOWN と RXPOWERDOWN を接続する
• PLLPOWERDOWN 信号を、 非アクティブなステートに保持する
パワーダウンへの移行時間
TXPOWERDOWN および RXPOWERDOWN が変更されたと きのパワーダウン ステート遷移の
遅延時間は、 表 2-16 に示す TRANS_TIME_FROM_P2、 TRANS_TIME_NON_P2、 および TRANS_TIME_TO_P2 属性で制御されます。
各 TRANS_TIME 遅延は、 25MHz の内部クロ ッ ク サイクルに基づいて設定されます。 25MHz の内部クロ ッ ク レートは、CLK25_DIVIDER 属性およびリ ファレンス ク ロ ッ ク レート を使用して設
定されます。
式 2-3 は、 実際のレート を求める計算式です。
式 2-3
表 2-19 : PCI Express 動作での TX および RX の電力ステート
TXPOWERDOWN[1:0] および
RXPOWERDOWN[1:0]TXDETECTRX TXELECIDLE 説明
00 (P0 ステート ) 0 0 PHY がデータを送信中です。MAC は、送信するデータ バイ ト
をク ロ ッ ク サイ クルごとに供給します。
0 1 PHY はデータを送信しておらず、 電気的アイ ドル状態です。
1 0 PHY がループバッ ク モードに移行します。
1 1 許可されていません。
01 (P0s ステート ) Don’t Care 0 P0 ステートの場合、MAC が常に PHY を電気的アイ ドル状態
にします。 P0s または P1 ステートのと きに TXELECIDLE がディアサート される と、 PHY の動作は定義されません。
1 PHY はデータを送信しておらず、 電気的アイ ドル状態です。
10 (P1 ステート ) Don’t Care 0 許可されていません。 P1 ステートの場合、 MAC が常に PHYを電気的アイ ドル状態にします。 P0s または P1 ステートのと
きに TXELECIDLE がディアサート される と、 PHY の動作は
定義されません。
0 1 PHY はアイ ドル状態です。
1 1 PHY が受信検出を実行します。
11 (P2 ステート ) Don’t Care 0 PHY がビーコン信号を送信します。
1 PHY はアイ ドル状態です。
Transit ion Time ns[ ] CLK25_DIVIDERPLL_CLKIN
----------------------------------------------- TRANS_TIME×=
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ループバック
ループバック
機能の説明
ループバッ ク モードは、ト ラフ ィ ッ ク ス ト リームが折り返してソースに戻るよ うに ト ランシーバの
データパスを構成するものです。特定のト ラフ ィ ッ ク パターンが送信され、その後パターンが比較
されてエラーチェッ ク されます。 図 2-14 に、 4 つのモードのループバッ ク テス ト構造を示します。
ループバッ ク テス ト モードは、 大き く次の 2 つに分類されます。
• 近端ループバッ ク モードの場合、送信データが ト ラフ ィ ッ ク ジェネレータに も近接している
ト ランシーバに戻り ます。
• 遠端ループバッ ク モードの場合、受信データがリ ンクの も遠い位置にある ト ランシーバに戻
り ます。
ループバッ ク テス トは、開発段階またはシステム設置後のいずれでも故障隔離のために実施できま
す。使用する ト ラフ ィ ッ ク パターンは、アプリ ケーシ ョ ン ト ラフ ィ ッ ク パターンあるいは擬似ラン
ダム ビッ ト シーケンスのどちらでも可能です。 各 GTP ト ランシーバには、 PRBS ジェネレータお
よびチェッカが内蔵されています。
GTP ト ランシーバがサポートするループバッ ク モードは次のとおりです。
• 近端 PCS ループバッ ク (図 2-14 のパス ①)
• 近端 PMA ループバッ ク (図 2-14 のパス ②)
• 遠端 PMA ループバッ ク (図 2-14 のパス ③)
• 遠端 PCS ループバッ ク (図 2-14 のパス ④)
X-Ref Target - Figure 2-14
図 2-14 : ループバック テストの構造図
RX-PMARX-PCS
TX-PMATX-PCS
RX-PMA RX-PCS
TX-PMA TX-PCS
Near-End GTP
Link Near-End Test Structures Link Far-End Test Structures
Test Logic
UG386_c2_11_051509
Far-End GTP
TrafficChecker
TrafficGenerator
1 432
68 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
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第 2 章 : ト ランシーバの共有機能
ポートおよび属性
表 2-20 に、 ループバッ ク用のポート を示します。
ループバッ ク用の属性はあ り ません。
ダイナミ ック リコンフ ィギュレーシ ョ ン ポート
機能の説明
ダイナミ ッ ク リ コンフ ィギュレーシ ョ ン ポート (DRP) では、動作中に GTPA1_DUAL タイルのパラ
メータを変更できます。DRP はプロセッサとの併用が容易な同期インターフェイスで、アドレス バス (DADDR) は 1 つあ り、 データ バスは GTPA1_DUAL タイルに対してコンフ ィギュレーシ ョ ン
データの読み出し用 (DRPDO) および書き込み用 (DI) と してそれぞれ個別にあ り ます。イネーブル
信号 (DEN)、読み出し /書き込み信号 (DWE)、および Ready/Valid 信号 (DRDY) は、読み出し と書
き込み動作を実行する制御信号であ り、 処理の完了や有効なデータの有無を示します。
ポートおよび属性
表 2-21 に、 DRP のポート を示します。
表 2-20 : ループバック用のポート
ポート 方向クロック ド メイン
説明
LOOPBACK0[2:0]LOOPBACK1[2:0]
入力 非同期 000 : 通常動作
001 : 近端 PCS ループバッ ク
010 : 近端 PMA ループバッ ク
011 : 予約
100 : 遠端 PMA ループバッ ク
101 : 予約
110 : 遠端 PCS ループバッ ク (1)
メモ : 1. PCIe® 仕様モードで、 P0 パワー ステートのと きに TXDETECTRX がアサート される場合は、 遠端 PCS
ループバッ ク モードが自動的に使用されます。
表 2-21 : DRP のポート
ポート 方向クロック ド メイン
説明
DADDR[7:0] 入力 DCLK DRP のアドレス バスです。
DCLK 入力 N/A DRP のインターフェイス ク ロ ッ クです。
DEN 入力 DCLK DRP のイネーブル信号です。
0 : 読み出しまたは書き込み動作は実行しない
1 : 読み出しまたは書き込み動作は実行される
DI[15:0] 入力 DCLK FPGA ロジッ クから GTP ト ランシーバへコンフ ィギュレーシ ョ ン データを
書き込むためのデータ バスです。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 69UG386 (v2.0) 2009 年 11 月 11 日
ダイナミ ック リ コンフ ィギュレーシ ョ ン ポート
DRP の属性はあ り ません。
DRPDO[15:0] 出力 DCLK GTP ト ランシーバから FPGA ロジッ クへコンフ ィギュレーシ ョ ン データを
読み出すためのデータ バスです。
DRDY 出力 DCLK DRP 書き込み処理が完了し、 読み出しデータが有効であるこ とを示します。
DWE 入力 DCLK DRP の書き込みイネーブル信号です。
0 : DEN が 1 のと きに読み出し動作を実行する
1 : DEN が 1 のと きに書き込み動作を実行する
表 2-21 : DRP のポート (続き)
ポート 方向クロック ド メイン
説明
70 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 2 章 : ト ランシーバの共有機能
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 71UG386 (v2.0) 2009 年 11 月 11 日
第 3 章
ト ランスミ ッ タ
ト ランスミ ッ タ (TX) の概要
本章では、 GTP ト ランス ミ ッ タにある各ファンクシ ョ ン ブロ ッ クのコンフ ィギュレーシ ョ ンおよ
び使用方法ついて説明します。各 Spartan®-6 FPGA GTP ト ランシーバには、 PCS と PMA を 1 個ずつ含む 1 個のト ランス ミ ッ タがあ り ます。図 3-1 に、 ト ランス ミ ッ タのファンクシ ョ ン ブロ ッ ク
を示します。 FPGA からのパラレル データは、 FPGA TX インターフェイスを介して入力されて
PCS および PMA を通り、 高速シ リ アル データ と して TX ド ラ イバから出力されます。
GTP ト ランス ミ ッ タを構成する主要エレ メン ト を次に示します。
1. 72 ページの 「FPGA TX インターフェイス」
2. 79 ページの 「TX の 8B/10B エンコーダ」
3. 83 ページの 「TX バッファ」
4. 85 ページの 「TX バッファのバイパス」
X-Ref Target - Figure 3-1
図 3-1 : GTP ト ランスミ ッ タのブロック図
TX-PMA TX-PCS
FPGATX
Interface
UG386_c3_01_051509
TX PIPEControl
PhaseAdjustFIFO
PCIeBeacon
From RX Parallel Data(Far-End PMA Loopback)
To RX ParallelData (Near-End PCS Loopback)
From RX Parallel Data(Far-End PCS Loopback)
PISO
TXPre-emp
PMAPLL
Divider
TXOOBandPCIe
TXDriver
Polarity
SATAOOB
8B/10B
PatternGenerator
72 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
5. 93 ページの 「TX パターン ジェネレータ」
6. 96 ページの 「TX 極性制御」
7. 96 ページの 「TX ファブリ ッ ク ク ロ ッ ク出力の制御」
8. 100 ページの 「TX のコンフ ィギュレーシ ョ ン可能な TX ド ラ イバ」
9. 103 ページの 「PCI Express デザイン用の TX レシーバ検出機能」
10. 105 ページの 「TX OOB (帯域外) 信号」
FPGA TX インターフェイス
機能の説明
FPGA TX インターフェイスは、 GTP ト ランシーバの TX データパスへ接続する FPGA のゲート
ウェーです。アプリ ケーシ ョ ンは、TXUSRCLK2 の立ち上がりエッジで TXDATA ポートにデータ
を書き込むこ とで GTP ト ランシーバにデータを送信します。
ポート幅は 1、 2 または 4 バイ トに設定できます。 実際のポート幅は、 GTPA1_DUAL タイルの
INTDATAWIDTH 設定 (内部データパス幅を制御) および 8B/10B エンコーダの状態 (有効/無効) に依存します。 有効なポート幅は、 8、 10、 16、 20、 32 および 40 ビッ トです。
インターフェイスでのパラレル ク ロ ッ ク (TXUSRCLK2) のレートは、 TX ライン レート、
TXDATA ポート幅、8B/10B エンコーダの有効/無効によって異なり ます。2 番目のパラレル ク ロ ッ
ク (TXUSRCLK) は、 ト ランス ミ ッ タの内部 PCS ロジッ クに使用する必要があ り ます。 こ こでは、
パラレル ク ロ ッ クがどのよ うに駆動されるかを示し、それらが正し く動作するための制約について
説明します。 高速ト ランス ミ ッ タ データ レートの場合、指定動作範囲内で TXUSRCLK2 レート
を実現するには 4 バイ ト インターフェイスが必要です。
ポートおよび属性
表 3-1 に、 FPGA TX インターフェイスのポート を示します。
表 3-1 : FPGA TX インターフェイスのポート
ポート 方向クロック ド メイン
説明
INTDATAWIDTH0INTDATAWIDTH1 入力 非同期
各 GTP ト ランシーバの内部データパス幅を指定します。
• 0 : 内部データパス幅は 8 ビッ ト
• 1 : 内部データパス幅は 10 ビッ ト
注 : 両方の GTP ト ランシーバが 1 つの PLL を共有する場合
は、INTDATAWIDTH0 と INTDATAWIDTH1 を同じにしてく
ださい。
GTPCLKOUT0[1:0]
GTPCLKOUT1[1:0]出力 N/A
各 GTPA1_DUAL タイルからの GTPCLKOUT(0/1) ポートは、
共有 PMA PLL (CLKIN) に入力される リ ファレンス ク ロ ッ ク
の直接アクセスを提供します。GTPCLKOUT(0/1) は、BUFIO2プリ ミ ティブを介して FPGA で使用するために配線できます。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 73UG386 (v2.0) 2009 年 11 月 11 日
FPGA TX インターフェイス
TXCHARDISPMODE0[3:0]
TXCHARDISPMODE1[3:0]入力 TXUSRCLK2
8B/10B エンコーダが有効のと き、XCHARDISPMODE および
TXCHARDISPVAL によって 8B/10B 出力データのディ スパ
リティを制御できます。
8B/10B エンコーダが無効のと きは、 TXCHARDISPMODE を使用して TX インターフェイスのデータ バス幅を 10 の倍数で
拡張できます。
TXCHARDISPMODE[3] は TXDATA[31:24] に対応
TXCHARDISPMODE[2] は TXDATA[23:16] に対応
TXCHARDISPMODE[1] は TXDATA[15:8] に対応
TXCHARDISPMODE[0] は TXDATA[7:0] に対応
81 ページの表 3-3 に、 8B/10B エンコーダが有効の場合での
TXCHARDISPMODE による出力ディ スパ リ テ ィの関係を示
します。
TXCHARDISPVAL0[3:0]
TXCHARDISPVAL1[3:0]入力 TXUSRCLK2
8B/10B エンコーダが有効のと き、 TXCHARDISPVAL および
TXCHARDISPMODE によって 8B/10B 出力データのディ ス
パリティを制御できます。
8B/10B エンコーダが無効のと きは、 TXCHARDISPVAL を使
用して 10 ビッ ト 、 20 ビッ トおよび 40 ビッ トの TX インター
フェイス用にデータ バスを拡張します。
TXCHARDISPVAL[3] は TXDATA[31:24] に対応
TXCHARDISPVAL[2] は TXDATA[23:16] に対応
TXCHARDISPVAL[1] は TXDATA[15:8] に対応
TXCHARDISPVAL[0] は TXDATA[7:0] に対応
81 ページの表 3-3 に、 8B/10B エンコーディングが有効の場合
での TXCHARDISPVAL による出力ディ スパリティの関係を
示します。
TXDATA0[31:0]
TXDATA1[31:0]入力 TXUSRCLK2
TXDATA は、 データ送信用のバスです。 このポート幅は TXDATAWIDTH で決定します。
• TXDATAWIDTH = 0:TXDATA[7:0] = 8 ビッ ト幅
• TXDATAWIDTH = 1:TXDATA[15:0] = 16 ビッ ト幅
• TXDATAWIDTH = 2:TXDATA[31:0] = 32 ビッ ト幅
10 ビッ ト 、 20 ビッ ト または 40 ビッ トのバスが必要な場合は、
8B/10B エンコーダからの TXCHARDISPVAL および TXCHARDISPMODE ポート と TXDATA ポート を結合します。
TXDATAWIDTH0[1:0]
TXDATAWIDTH1[1:0]入力 TXUSRCLK2
TXDATA ポート幅を選択します。
• 0 : TXDATA は、 8 ビッ ト または 10 ビッ ト幅
• 1 : TXDATA は、 16 ビッ ト または 20 ビッ ト幅
• 2 : TXDATA は、 32 ビッ ト または 40 ビッ ト幅
• 3 : 予約
表 3-1 : FPGA TX インターフェイスのポート (続き)
ポート 方向クロック ド メイン
説明
74 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
FPGA TX インターフェイスの属性はあ り ません。
説明
FPGA TX インターフェイスによ り、GTP ト ランシーバに書き込まれるパラレル データを、シ リ アル
データ と して送信できます。このインターフェイスを使用するには、次を実行する必要があ り ます。
• データ インターフェイスの幅を設定します。
• TXUSRCLK2 および TXUSRCLK を適切なレートで動作しているクロ ッ クに接続します。
TXENC8B10BUSE0
TXENC8B10BUSE1入力 TXUSRCLK2
8B/10B エンコーダを有効にするには、 TXENC8B10BUSE をHigh に設定します。 INTDATAWIDTH(0/1) も High にする必
要があ り ます。
0 : 8B/10B エンコーダをバイパスするこのオプシ ョ ンでレ
イテンシが削減される
1 : 8B/10B エンコーダを使用する。 INTDATAWIDTH(0/1) も High に設定する必要がある
TXOUTCLK0
TXOUTCLK1出力 N/A
GTP ト ランシーバによって生成されたパラレル ク ロ ッ クを提
供します。1 つまたは複数の GTP ト ランシーバの TXUSRCLKを駆動するために使用できます。 ク ロ ッ ク レートは INTDATAWIDTH(0/1) に依存します。
• INTDATAWIDTH(0/1) が Low の場合 : FTXOUTCLK(0/1) = Line Rate/8
• INTDATAWIDTH(0/1) が High の場合 : FTXOUTCLK(0/1) = Line Rate/10
TXRESET0
TXRESET1入力 非同期
位相アライ メン ト FIFO、 8B/10B エンコーダ、 FPGA TX イン
ターフェイスを含む GTP ト ランス ミ ッ タの PCS を リセッ ト し
ます。
TXUSRCLK0
TXUSRCLK1入力 N/A
内部 TX PCS データパスへのクロ ッ ク提供に使用します。この
クロ ッ クは常に供給される必要があ り ます。ク ロ ッ ク レートは
INTDATAWIDTH(0/1) に依存します。
• INTDATAWIDTH(0/1) が Low の場合 :FTXUSRCLK(0/1) = Line Rate/8
• INTDATAWIDTH(0/1) が High の場合 :FTXUSRCLK(0/1) = Line Rate/10
TXUSRCLK20
TXUSRCLK21入力 N/A
このポートは、 FPGA ロジッ ク と TX インターフェイスの同期
に使用 さ れます。 こ の ク ロ ッ ク は、 立ち上が り エ ッ ジで
TXUSRCLK と位相が揃う必要があ り ます。ク ロ ッ ク レートは
FTXUSRCLK and TXDATAWIDTH に依存します。
• TXDATAWIDTH = 0 の場合 : FTXUSRCLK2 = FTXUSRCLK• TXDATAWIDTH = 1 の場合 : FTXUSRCLK2 = FTXUSRCLK/2• TXDATAWIDTH = 2 の場合 : FTXUSRCLK2 = FTXUSRCLK/4
表 3-1 : FPGA TX インターフェイスのポート (続き)
ポート 方向クロック ド メイン
説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 75UG386 (v2.0) 2009 年 11 月 11 日
FPGA TX インターフェイス
インターフェイス幅の設定
表 3-2 に、TX データパスのインターフェイス幅の設定を示します。8B/10B エンコーダについては、
79 ページの 「TX の 8B/10B エンコーダ」 で詳し く説明します。
図 3-2 に、 内部データパスが 8 ビッ ト幅 (INTDATAWIDTH = Low) で 8B/10B エンコーダが無効
の場合に TXDATA がシ リアル送信されるよ うすを示します。
図 3-3 および図 3-4 に、 内部データパスが 10 ビッ ト (INTDATAWIDTH = High) で 8B/10B エン
コーダが無効の場合に TXDATA がシ リアル送信されるよ うすを示します。TXDATA が 10 ビッ ト 、
20 ビッ ト 、 または 40 ビッ ト幅の場合は、 8B/10B エンコーダ インターフェイスからの TXCHARDISPMODE および TXCHARDISPVAL ポート を使用して、 追加ビッ ト を送信します。
表 3-2 : TX データパス幅の設定
INTDATAWIDTH(0/1) TXDATAWIDTH(0/1) TXENC8B10BUSE(0/1) FPGA TX インターフェイス幅
0 0 N/A 8 ビッ ト
0 1 N/A 16 ビッ ト
0 2 N/A 32 ビッ ト
1 0 0 10 ビッ ト
1 1 0 20 ビッ ト
1 2 0 40 ビッ ト
1 0 1 8 ビッ ト
1 1 1 16 ビッ ト
1 2 1 32 ビッ ト
X-Ref Target - Figure 3-2
図 3-2 : 8B/10B エンコーダはバイパス、 内部データパスは 8 ビッ ト
UG386_c3_02_051409
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
TransmittedLast
TransmittedLast
TransmittedFirst
TransmittedLast
TransmittedFirst
TransmittedFirst
TXDATA
TXDATAWIDTH = 0
TXDATAWIDTH = 2
TXDATAWIDTH = 1
TXDATA
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 031 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16TXDATA
76 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
8B/10B エンコーダを使用する場合、データ インターフェイスの幅は 8 ビッ ト 、 16 ビッ ト 、 または
32 ビッ ト (図 3-2) とな り、データはシ リ アル送信される前にエンコード されます。8B/10B エンコー
ダを使用する場合のビッ ト順序については、 79 ページの 「TX の 8B/10B エンコーダ」 で詳し く説
明します。
TXUSRCLK および TXUSRCLK2 の接続
FPGA TX インターフェイスには、2 つのパラレル ク ロ ッ ク (TXUSRCLK および TXUSRCLK2) があ り ます。 TXUSRCLK は、 GTP ト ランス ミ ッ タの PCS ロジッ ク用の内部クロ ッ クです。
TXUSRCLK レートは、GTP ト ランシーバの内部データパス幅 (INTDATAWIDTH) および GTP トランス ミ ッ タの TX ライン レートに依存します。TX ライン レートの詳細は、96 ページの「TX ファ
ブリ ッ ク ク ロ ッ ク出力の制御」 を参照してください。
式 3-1 に、 TXUSRCLK レート を求める計算式を示します。
式 3-1
TXUSRCLK2 は、 GTP ト ランシーバの TX 側に入力されるすべての信号を同期する主要クロ ッ ク
です。GTP ト ランシーバの TX 側に入力されるほとんどの信号は、TXUSRCLK2 の立ち上がりエッ
ジで取り込まれます。TXUSRCLK2 と TXUSRCLK の関係は、TXDATAWIDTH に基づく固定レー
トにな り ます。式 3-2 ~ 式 3-4 に、TXDATAWIDTH = 0、 1、 2 の場合における TXUSRCLK とTXUSRCLK2 の関係式を示します。
式 3-2
式 3-3
式 3-4
X-Ref Target - Figure 3-3
図 3-3 : 8B/10B エンコーダはバイパス、 内部データパスは 10 ビッ ト (TXDATAWIDTH = 0 または 1)X-Ref Target - Figure 3-4
図 3-4 : 8B/10B エンコーダはバイパス、 内部データパスは 10 ビッ ト (TXDATAWIDTH = 2)
TXDATA15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
UG386_c3_03_051409
TransmittedLast
TransmittedLast
TransmittedFirst
TransmittedFirst
TXDATA
TXDATAWIDTH = 1 TXDATAWIDTH = 0
TXCHARDISPMODE[1]
TXCHARDIPSVAL[1]
TXCHARDISPMODE[0]
TXCHARDIPSVAL[0]
TXCHARDISPMODE[0]
TXCHARDIPSVAL[0]
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 023 22 21 161718192031 30 29 2425262728
UG386_c3_04_051409
TransmittedLast
TransmittedFirst
TXDATA
TXDATAWIDTH = 2
TXCHARDISPMODE[1]
TXCHARDIPSVAL[1]
TXCHARDISPMODE[2]
TXCHARDIPSVAL[2]TXCHARDIPSVAL[3]
TXCHARDISPMODE[3] TXCHARDISPMODE[0]
TXCHARDIPSVAL[0]
TXUSRCLK Rate Line RateInternal Datapath Width-------------------------------------------------------------------=
TXDATAWIDTH = 0: FTXUSRCLK2 FTXUSRCLK=
TXDATAWIDTH = 1: FTXUSRCLK2 FTXUSRCLK/2=
TXDATAWIDTH = 2: FTXUSRCLK2 FTXUSRCLK/4=
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 77UG386 (v2.0) 2009 年 11 月 11 日
FPGA TX インターフェイス
TXUSRCLK、TXUSRCLK2、および CLKIN (PMA PLL へ提供される リ ファレンス ク ロ ッ ク ) は、
次の規則に従う必要があ り ます。
• TXUSRCLK および TXUSRCLK2 は、 クロ ッ ク スキューを可能な限り 小限に抑えた状態
で、立ち上がりエッジで位相が揃う必要があ り ます。 したがって、低スキュー ク ロ ッ ク リ ソー
ス (BUFG) を使用して TXUSRCLK および TXUSRCLK2 を駆動してください。TXUSRCLKと TXUSRCLK2 の周波数が同一の場合、同じクロ ッ ク リ ソースを使用して両方のクロ ッ クを
駆動します。2 つのクロ ッ ク周波数が異なる場合は、TXUSRCLK を分周して TXUSRCLK2 を生成します。 設計者は、 これら 2 つのクロ ッ クの立ち上がりエッジが揃う よ うに調整してくだ
さい。
• TXUSRCLK、 TXUSRCLK2、 および CLKIN が異なる周波数で動作する場合でも、 これらは
同じオシレータをクロ ッ ク ソース と して使用する必要があ り ます。つま り、TXUSRCLK およ
び TXUSRCLK2 の周波数は、CLKIN の周波数を逓倍または分周したものにする必要があ り ま
す。 GTP ト ランシーバは、 GTPCLKOUT ポートおよび TXOUTCLK2 ポート という 2 つの方
法による CLKIN へのアクセスを提供します。
• GTPCLKOUT0[1:0] は、 GTPA1_DUAL 内のレーン 0 であ り、 GTPCLKOUT1[1:0] はレーン
1 とな り ます。 GTPCLKOUT0 および GTPCLKOUT1 は、 ファブリ ッ ク リ ソース (BUFG、
PLL、 または DCM) で使用される前に、専用の BUFIO2 リ ソースへ接続する必要があ り ます。
• GTPCLKOUT[1] は、 CDR ユニッ トからのリ カバリ ク ロ ッ クです。
• GTPCLKOUT[0] は、 CLK_OUT_GTP_SEL 属性の設定を使用して、 TXOUTCLK または REFCLKPLL から生成できます。GTPCLKOUT[0] ポート を使用して適切な属性設定を選択す
るこ とを推奨します。
• REFCLKPLL は、 リ ファレンス ク ロ ッ ク マルチプレクサ構造を使用して安定したクロ ッ
ク ソースで駆動されている場合は、フ リーランニング ク ロ ッ ク とな り ます。 このため、共
有 PMA PLL がロ ッ クする前でも動作します。 ただし、 GTPCLKOUT[0] は CLKIN を使
用するため、 TXUSRCLK または TXUSRCLK2 を生成する際には適切に逓倍または分周
を行い、 必要なレート を生成する必要があ り ます。
• GTPCLKOUT[0] のソース となる TXOUTCLK は、 既に TXUSRCLK レートに分周され
ている CLKIN の複製であ り、 必要な分周器が少数で済む場合があ り ます。 ただし、
TXOUTCLK はフ リー ランニング ク ロ ッ クではあ り ません。 共有 PMA PLL のロ ッ ク後
にのみ有効で、 TX の位相アライ メン トがオンになっている と きは使用できません。
• TX バッファまたは RX バッファをバイパスする場合の詳細は、85 ページの「TX バッファ
のバイパス」 または 141 ページの 「RX エラスティ ッ ク バッファのバイパス」 を参照して
ください。
GTPCLKOUT を使用して GTP TX を駆動
図 3-5 ~ 図 3-7 に、FPGA ク ロ ッ ク リ ソースを使用して TX インターフェイス用のパラレル ク ロ ッ
クを駆動するさまざまな方法を示します。
GTPCLKOUT による GTP TX の駆動 (1 バイ ト モード )図 3-5 に、1 バイ ト モード (TXDATAWIDTH = 00 および INTDATAWIDTH = 0 または 1) の場合、
GTPCLKOUT[0] を使用して TXUSRCLK および TXUSRCLK2 を駆動する図を示します。
TXUSRCLK と TXUSRCLK2 は同じレートであるため、 BUFG の出力は、 TXUSRCLK と TXUSRCLK2 の両方へ接続できます。
78 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
GTPCLKOUT による GTP TX の駆動 (2 バイ ト モード )GTP ト ランシーバには、1 バイ ト (8 または 10 ビッ ト ) の内部データパスがあ り ます。TX インター
フェイスのデータ幅が 1 バイ トではない場合、DCM または PLL を使用して必要な周波数を生成す
る必要があ り ます。 図 3-6 に、 2 バイ ト モード (TXDATAWIDTH = 01 および INTDATAWIDTH= 0 または 1) の場合、DCM/PLL を使用して TXUSRCLK および TXUSRCLK2 を駆動する図を示
します。
X-Ref Target - Figure 3-5
図 3-5 : GTPCLKOUT[0] による TXUSRCLK および TXUSRCLK2 の駆動
(1 バイ ト TX インターフェイス)
UG386_c3_14_100509
BUFIO2 BUFG
GTPCLKOUT[0]
TXUSRCLK
TXUSRCLK2
TXDATA (8 or 10 bits)
RESETDONE/PLLLKDET
Designin FPGA
GTPTransceiver
X-Ref Target - Figure 3-6
図 3-6 : GTPCLKOUT[0] による TXUSRCLK および TXUSRCLK2 の駆動
(2 バイ ト TX インターフェイス)
UG386_c3_15_100509
BUFIO2GTPCLKOUT[0]
TXUSRCLK2(1)
TXUSRCLK(1)
TXDATA (16 or 20 bits)
PLLLKDETCLKOUT0
TXUSRCLK2
Note: 1: F TXUSRCLK
F
/ 2=
CLKOUT1
LOCKED
RST
CLKIN
Design inFPGA
DCM/PLL
GTPTransceiver
BUFG
BUFG
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 79UG386 (v2.0) 2009 年 11 月 11 日
TX の 8B/10B エンコーダ
GTPCLKOUT による GTP TX の駆動 (4 バイ ト モード )TX インターフェイスのデータ幅が 4 バイ トの場合は、 DCM または PLL を使用して必要な周波数
を生成する必要があ り ます。 図 3-7 に、 4 バイ ト モード (TXDATAWIDTH = 10 および INTDATAWIDTH = 0 または 1) の場合、DCM/PLL を使用して TXUSRCLK および TXUSRCLK2を駆動する構造を示します。
TX の 8B/10B エンコーダ
機能の説明
一般的なプロ ト コルでは、出力されるデータに 8B/10B エンコーダを使用します。8B/10B は業界標
準のエンコード方法で、パフォーマンスを向上させるために各バイ トに対して 2 ビッ トのオーバー
ヘッ ドを要します。GTP ト ランシーバには 8B/10B エンコーダが内蔵されているため、FPGA のリ
ソースを使用するこ とな く、TX データをエンコード します。 また、エンコードが不要な場合は、ブ
ロ ッ クを無効にしてレイテンシを抑えるこ とが可能です。
8B/10B のビッ トおよびバイ ト順序
8B/10B エンコーダではビッ ト a0 を 初に送信する必要があ り、GTP ト ランシーバは常に も右に
あるビッ ト を 初に送信します。 GTP ト ランシーバの 8B/10B エンコーダは、 8B/10B と一致する
よ う自動的にビッ ト順序を反転します (図 3-8 参照)。
これと同じ理由から、2 バイ ト インターフェイスを使用する場合、 初に送信されるバイ ト (バイ ト
0) は TXDATA[7:0] に、2 番目のバイ トは TXDATA[15:8] に配置される必要があ り ます。4 バイ ト
インターフェイスの場合は、バイ ト 0 が TXDATA[7:0] に配置され、バイ ト 1 が TXDATA[15:8] に配置され、バイ ト 2 が TXDATA[23:16] に配置され、バイ ト 3 が TXDATA[31:24] に配置されます。
このバイ ト配置によって、8B/10B エンコーダで求められるよ うに、バイ ト 0 ビッ トがバイ ト 1 ビッ
トの前に確実に送信されます。
X-Ref Target - Figure 3-7
図 3-7 : GTPCLKOUT[0] による TXUSRCLK および TXUSRCLK2 の駆動
(4 バイ ト TX インターフェイス)
UG386_c3_16_100509
BUFIO2
GTPCLKOUT[0]
TXUSRCLK2(1)
TXUSRCLK(1)
TXDATA (36 or 40 bits)
PLLLKDETCLKOUT0
TXUSRCLK2
Note: 1: F TXUSRCLK
F
/4=
CLKOUT1
LOCKED
RST
CLKIN
DCM/PLL
GTPTransceiver
BUFG
BUFG
Design inFPGA
80 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
K キャラクタ
8B/10B テーブルには、 ファンクシ ョ ン制御に頻繁に使用される特殊文字 (K キャラ ク タ ) が含まれ
ます。 TXDATA を通常データ と してではなく、 K キャラ ク タ と して送信するには、 TXCHARISKポート を High に駆動する必要があ り ます。 TXDATA が有効な K キャラ ク タではない場合、 エン
コーダは TXKERR を High に駆動します。
ランニング ディスパリテ ィ
8B/10B エンコーダでは、送信された 0 と 1 のバランスを取るためにランニング ディ スパリ ティが
使用されます。 キャラ ク タが送信されるたびに、エンコーダでは常にランニング ディ スパリ ティが
再度計算されます。現時点での TX ランニング ディ スパリティは、TXCHARDISP ポートから読み
出すこ とができます。 このランニング ディ スパリティは、 TXDATA が FPGA TX インターフェイ
スに入力されてから数クロ ッ ク サイクル後に算出されます。 したがって、一部のプロ ト コルでは要
求されますが、 次の送信値の決定には使用できません。
通常、 ランニング ディ スパリティを使用して、次に送信される 10 ビッ ト コードの正負を判断しま
す。 また、 エンコーダも次のディ スパリティ値に対して直接制御するため、 ディ スパリ ティを使用
して制御情報を送信するプロ ト コルに対応します。 次のディ スパリティ値が直接制御されます。 た
とえば、反転したディ スパリティで送信されたアイ ドル キャラ ク タは、ク ロ ッ ク コレクシ ョ ンを ト
リガするために使用されます。 表 3-3 に、 出力されるディ スパリ ティの制御に使用される TXCHARDISPMODE および TXCHARDISPVAL の値を示します。
X-Ref Target - Figure 3-8
図 3-8 : 8B/10B エンコーダ
TransmittedLast
a0b0c0d0e0i0f0g0h0j0
a0b0c0d0e0i0f0g0h0j0a1b1c1d1e1i1f1g1h1j1a2b2c2d2e2i2f2g2h2j2a3b3c3d3e3i3f3g3h3j3
UG386_c3_05_051409
TXDATA
TXDATAWIDTH = 2
8B/10B
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
H1G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0
H0 G0 F0 E0 D0 C0 B0 A0
7 6 5 4 3 2 1 0
H3 G3 F3 E3 D3 C3 B3 A3TXDATA H2 G2 F2 E2 D2 C2 B2 A2
23 22 21 20 19 18 17 1631 30 29 28 27 26 25 24
8B/10B
TXDATAWIDTH = 0
TransmittedLast
TransmittedFirst
TransmittedFirst
TransmittedLast
a0b0c0d0e0i0f0g0h0j0a1b1c1d1e1i1f1g1h1j1
TXDATAWIDTH = 1
8B/10B
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
H1G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0TXDATA
TransmittedFirst
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 81UG386 (v2.0) 2009 年 11 月 11 日
TX の 8B/10B エンコーダ
ポートおよび属性
表 3-4 に、 TX エンコーダのポート を示します。
表 3-3 : TXCHARDISPMODE と TXCHARDISPVAL に対して出力されるディスパリテ ィ
TXCHARDISPMODE TXCHARDISPVAL 出力されるディスパリティ値
0 0 通常、 8B/10B エンコーダで算出されます。
0 1 TXDATA のエンコード時に、 通常のランニング ディ スパリティを反転
します。
1 0 TXDATA のエンコード時に、 負のランニング ディ スパリティを送信し
ます。
1 1 TXDATA のエンコード時に、 正のランニング ディ スパリティを送信し
ます。
表 3-4 : TX エンコーダのポート
ポート 方向クロック ド メイン
説明
TXBYPASS8B10B0[3:0]
TXBYPASS8B10B1[3:0]入力 TXUSRCLK2 TXBYPASS8B10B は、 バイ ト ごとに TX 8B/10B エンコーダの動
作を制御します。 TXENC8B10B が High (8B/10B は有効) で INTDATAWIDTH(0/1) が High (8B/10B は有効) の場合にのみ有
効です。
TXBYPASS8B10B[3] は TXDATA[31:24] に対応
TXBYPASS8B10B[2] は TXDATA[23:16] に対応
TXBYPASS8B10B[1] は TXDATA[15:8] に対応
TXBYPASS8B10B[0] は TXDATA[7:0] に対応
TXBYPASS8B10B[x] = 1、 バイ ト x のエンコーダをバイパス
する
TXBYPASS8B10B[x] = 0、 バイ ト x のエンコーダを使用する
TXCHARDISPMODE0[3:0]
TXCHARDISPMODE0[3:0]入力 TXUSRCLK2 TXCHARDISPMODE および TXCHARDISPVAL は、 8B/10B
エンコーダが有効のと き、 出力データのディ スパリティを制御で
きます。
8B/10B エンコーダが無効のと きは、TXCHARDISPMODE を使用
して、 TX インターフェイスのデータ バスを 10 の倍数の幅に拡張
できます。
TXCHARDISPMODE[3] は TXDATA[31:24] に対応
TXCHARDISPMODE[2] は TXDATA[23:16] に対応
TXCHARDISPMODE[1] は TXDATA[15:8] に対応
TXCHARDISPMODE[0] は TXDATA[7:0] に対応
82 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
TX エンコーダの属性はあ り ません。
TXCHARDISPVAL0[3:0]
TXCHARDISPVAL1[3:0]入力 TXUSRCLK2 TXCHARDISPVAL および TXCHARDISPMODE は、 8B/10B エ
ンコーダが有効のと き、出力データの 8B/10B ディ スパリティを制
御できます。
8B/10B エンコーダが無効のと きは、TXCHARDISPVAL を使用し
て 10 ビッ トおよび 20 ビッ ト TX インターフェイス用にデータ バスを拡張します (72 ページの「FPGA TX インターフェイス」参照)。
TXCHARDISPVAL[3] は TXDATA[31:24] に対応
TXCHARDISPVAL[2] は TXDATA[23:16] に対応
TXCHARDISPVAL[1] は TXDATA[15:8] に対応
TXCHARDISPVAL[0] は TXDATA[7:0] に対応
TXCHARISK0[3:0]
TXCHARISK1[3:0]入力 TXUSRCLK2 TXDATA を 8B/10B K キャラ ク タ と して送信するには、
TXCHARISK を High に設定します。 TXCHARISK は、有効な Kキャ ラ ク タを表す TXDATA 値に対してのみアサー ト されるべき
です。
TXCHARISK[3] は TXDATA[31:24] に対応
TXCHARISK[2] は TXDATA[23:16] に対応
TXCHARISK[1] は TXDATA[15:8] に対応
TXCHARISK[0] は TXDATA[7:0] に対応
8B/10B エンコーダをバイパスするバイ トに対しては未定義です。
TXENC8B10BUSE0
TXENC8B10BUSE1入力 TXUSRCLK2 8B/10B エンコーダを有効にするには、TXENC8B10BUSE を High
に設定します。8B/10B エンコーダが有効の場合、TX_DATA_WIDTHは 10、 20、 または 40 に設定される必要があ り ます。
0 : 8B/10B エンコーダをバイパスするため、 レイテンシが削減
される
1 : 8B/10B エンコーダを使用する
TXKERR0[3:0]
TXKERR1[3:0]出力 TXUSRCLK2 TXKERR は、 K キャラ ク タに無効なコードが指定された場合に駆
動されます。
TXKERR[3] は TXDATA[31:24] に対応
TXKERR[2] は TXDATA[23:16] に対応
TXKERR[1] は TXDATA[15:8] に対応
TXKERR[0] は TXDATA[7:0] に対応
TXRUNDISP0[3:0]
TXRUNDISP1[3:0]出力 TXUSRCLK2 8B/10B エンコーダの現在のランニング ディ スパリティを示しま
す。 このディ スパリティは、数サイクル前にクロ ッ クで入力された
TXDATA に対応します。
TXRUNDISP[3] は前の TXDATA[31:24] データに対応
TXRUNDISP[2] は前の TXDATA[23:16] データに対応
TXRUNDISP[1] は前の TXDATA[15:8] データに対応
TXRUNDISP[0] は前の TXDATA[7:0] データに対応
表 3-4 : TX エンコーダのポート (続き)
ポート 方向クロック ド メイン
説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 83UG386 (v2.0) 2009 年 11 月 11 日
TX バッファ
8B/10B エンコーダの有効/無効
8B/10B エンコーダを有効にするには TXENC8B10BUSE を High に駆動します。特定 GTP ト ラン
シーバの 8B/10B エンコーダを無効にするには、TXENC8B10BUSE を Low に駆動する必要があ り
ます。エンコーダを無効にしたと きの TXDATA ポートの動作については、72 ページの 「FPGA TXインターフェイス」 を参照して ください。
TX バッファ
機能の説明
GTP TX データパスには、PCS で使用される 2 つの内部パラレル ク ロ ッ ク ド メ イン (PMA パラレ
ル ク ロ ッ ク (XCLK) ド メ インおよび TXUSRCLK ド メ イン) があ り ます。 データ送信する場合は、
XCLK レート と TXUSRCLK レート を一致させ、2 つのド メ イン間のすべての位相を調整する必要
があ り ます。 図 3-9 に、 XCLK ド メ インと TXUSRCLK ド メ インを示します。
GTP ト ランス ミ ッ タには TX バッファおよび TX 位相アライ メン ト回路が含まれ、PMACLK およ
び TXUSRCLK ド メ イン間の位相差を調整します。すべての TX データパスは、 これらのいずれか
の回路を使用する必要があ り ます。表 3-5 に、バッファ リ ングと位相アライ メン トのメ リ ッ ト /デメ
リ ッ ト を示します。
X-Ref Target - Figure 3-9
図 3-9 : TX クロック ド メイン
TX Serial Clock
TX-PMA TX-PCS
TXDriver
PMAPLL
Divider
TXOOBandPCIe
PISO Polarity
PhaseAdjustFIFO
PatternGenerator
8B/
10B
TX PipeControl FPGA
TXInterface
PMA Parallel Clock(XCLK)
PCS Parallel Clock(TXUSRCLK)
FPGAParallel Clock(TXUSRCLK2)
UG386_c3_06_051409
SATAOOB
TXPreEmp
PCIeBeacon
From RXParallel Data(Far-End PCS
Loopback)
From RXParallel Data
(Far-End PMALoopback)
To RX ParallelData (Near-EndPCS Loopback)
84 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
ポートおよび属性
表 3-6 に、 TX バッファのポート を示します。
表 3-5 : バッファ リングと位相アライメン トの比較
TX バッファ TX 位相アライメン ト
使いやすさ 可能な限り TX バッファを使用。
高効果かつ操作が容易。
ロジッ クを追加する必要があ り、 ク ロ ッ ク ソースに対する追加制
約が必要。 CLK_OUT_GTP_SEL_(0/1) 属性を REFCLKPLL(0/1)に設定して GTPCLKOUT(0/1)[0] の出力を選択する。
REFCLKPLL を使用する。
レイテンシ 低いレ イ テンシが求められる場合
は、TX バッファをバイパスする必要
がある。
TX バッファよ りデータパスで使用するレジスタが少ない。
TX レーン間の
スキュー低減
スキューを低減させるには、TX バッ
ファをバイパスする必要がある。
位相アライ メン ト回路の使用して GTP ト ランシーバ間のスキュー
を低減可能。関連するすべての GTP ト ランシーバ間のライン レー
ト を同一にする必要がある。
表 3-6 : TX バッファのポート
ポート 方向クロック ド メイン
説明
TXOUTCLK0
TXOUTCLK1出力 N/A このポートは、 GTP ト ランシーバで生成されたパラレル ク ロ ッ クを提
供します。 このポートは、 1 つまたは複数の GTP ト ランシーバの TXUSRCLK を駆動するために使用できます。 ク ロ ッ ク レートは INTDATAWIDTH に依存します。
• INTDATAWIDTH が Low の場合 : FTXOUTCLK(0/1) = Line Rate/8• INTDATAWIDTH が High の場合 : FTXOUTCLK = Line Rate/10
注 : INTDATAWIDTH が High のと き、デューティ サイクルは 50/50 ではなく 60/40 です。TX 位相アライ メン ト回路の使用時は、TXOUTCLKが TXUSRCLK を駆動できません。
TXRESET0
TXRESET1入力 非同期 PCS TX のシステム リセッ トです。 レシーバ TX FIFO、 8B/10B エン
コーダ、およびその他のト ランス ミ ッ タ レジスタを リセッ ト します。こ
の リセッ トは GTPRESET のサブセッ トです。
TXBUFSTATUS0[2:0]
TXBUFSTATUS1[2:0]出力 TXUSRCLK2 TX バッファのステータスを示します。
TXBUFSTATUS[1] : TX バッファのオーバーフローまたはアンダーフ
ローを示します。
1 : FIFO がオーバーフロー /アンダーフローした
0 : FIFO がオーバーフロー /アンダー フローしていない
TXBUFSTATUS[0] : TX バッファの占有状態を示します。
1 : FIFO は半分以上占有されている
0 : FIFO は半分以上空いている
TXBUFSTATUS[1] は High になる と、TXRESET がアサート されるま
で High を保持します。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 85UG386 (v2.0) 2009 年 11 月 11 日
TX バッファのバイパス
表 3-6 に、 TX バッファの属性を示します。
TX バッファの使用
TX バッファを使用してド メ イン間の位相差を一致させるには、TX_BUFFER_USE を TRUE に設
定します。TXBUFSTATUS がオーバーフローまたはアンダーフローを示した場合は、必ずバッファ
を リセッ ト して ください。 バッファのリセッ トには、 GTPRESET または TXRESET を使用できま
す。 GTPRESET をアサートするこ とで、 GTP ト ランシーバの送信部全体を リセッ トするシーケン
スが ト リガされます。
TX バッファのバイパス
機能の説明
Spartan-6 FPGA GTP ト ランシーバのアドバンス機能は、TX バッファをバイパスできるこ とです。
これは、通常動作には推奨しません。TX バッファをバイパスする場合は、TX 位相アライ メン ト と
い うプロセスを実行して、 PMA パラレル ド メ イン (XCLK) と PCS パラレル ク ロ ッ ク ド メ イン
(TXUSRCLK) の位相を一致させる必要があ り ます。TX 位相アライ メン ト プロセスのほかに、GTPト ランシーバから DCM/PLL への専用フ ィードバッ ク パス (GTPCLKFBWEST および GTPCLKFBEAST) を使用して、温度や電圧の変化によって影響を受けた TXUSRCLK を調整しま
す。 83 ページの図 3-9 に、 XCLK ド メ インおよび TXUSRCLK ド メ インを示します。 84 ページの
表 3-5 には、 バッファを使用する場合と使用しない場合の比較を示します。
表 3-7 : TX バッファの属性
属性 種類 説明
TX_BUFFER_USE_0
TX_BUFFER_USE_1ブール関数 TX バッファの使用またはバイパスを決定します。
TRUE : TX バッファを使用する (標準モード )
FALSE : TX バッファをバイパスする (アドバンス機能)
TX_XCLK_SEL_0
TX_XCLK_SEL_1文字列 TX バッファの後にある PCS のクロ ッ ク ド メ インを駆動するクロ ッ クを選択し
ます。 TX バッファを使用する場合、 この属性は TXOUT と して設定されます。
属性は次のよ うに設定してください。
TXOUT : TX_BUFFER_USE = TRUE のと きに使用
TXUSR : TX_BUFFER_USE = FALSE のと きに使用
TXRX_INVERT_0
TXRX_INVERT_13 ビッ ト バイナリ
GTP ト ランシーバ内のクロ ッ ク パスを 適化するインバータを制御します。
この属性はデフォルトで 3'b111 に設定されています。
86 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
ポートおよび属性
表 3-8 に、 TX バッファをバイパスする場合のポート を示します。
表 3-8 : TX バッファをバイパスする場合のポート
ポート 方向クロック ド メイン
説明
GTPCLKFBEAST[1:0] 出力 N/A TX バッファをバイパスする場合、 電圧や温度の変化に応じて
USRCLK を調整するための、PLL または DCM の専用フ ィード
バッ ク ク ロ ッ クです。 このフ ィードバッ ク パスは、
TXUSRCLK(0/1) および RXUSRCLK(0/1) を使用して個別に
選択できます。
GTPCLKFBSEL0EAST[1:0]
GTPCLKFBSEL1EAST[1:0]入力 非同期 GTPCLKFBSEL0EAST は、 GTPCLKFBEAST[0] の専用
フ ィードバッ ク ク ロ ッ ク セレクタです。
GTPCLKFBSEL1EAST は、 GTPCLKFBEAST[1] の専用
フ ィードバッ ク ク ロ ッ ク セレクタです。
00 : TXUSRCLK0
01 : RXUSRCLK0
10 : TXUSRCLK1
11 : RXUSRCLK1
GTPCLKFBSEL0WEST[1:0]
GTPCLKFBSEL1WEST[1:0]入力 非同期 GTPCLKFBSEL0WEST は、 GTPCLKFBWEST[0] の専用
フ ィードバッ ク ク ロ ッ ク セレクタです。
GTPCLKFBSEL1WEST は、 GTPCLKFBWEST[1] の専用
フ ィードバッ ク ク ロ ッ ク セレクタです。
00 : TXUSRCLK0
01 : RXUSRCLK0
10 : TXUSRCLK1
11 : RXUSRCLK1
GTPCLKFBWEST[1:0] 出力 N/A TX バッファをバイパスする場合、 電圧や温度の変化に応じて
USRCLK を調整するための、PLL または DCM の専用フ ィード
バッ ク ク ロ ッ クです。 このフ ィードバッ ク パスは、
TXUSRCLK(0/1) および RXUSRCLK(0/1) を使用して個別に
選択できます。
GTPCLKOUT0[1:0]
GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジッ クへクロ ッ クを供給
する場合は、 GTPCLKOUT ポート を使用するこ とを推奨しま
す。GTPCLKOUT[0] は、TX バッファをバイパスする場合に使
用してください。
GTPCLKOUT[0] : 出力 (TXOUTCLK または REFCLKPLL )は、 CLK_OUT_GTP_SEL の設定に基づく
GTPCLKOUT[1] : RXRECCLK を出力する
PLLLKDETEN0
PLLLKDETEN1入力 非同期 PLL のロ ッ ク検出を有効にします。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 87UG386 (v2.0) 2009 年 11 月 11 日
TX バッファのバイパス
表 3-9 に、 TX バッファをバイパスする場合の属性を示します。
TXENPMAPHASEALIGN0
TXENPMAPHASEALIGN1入力 非同期 High にアサート されている場合は、 TX 位相アライ メン ト回路
が有効になり、 TXPMASETPHASE がアサート されたと きに XCLK と TXUSRCLK の位相を揃えるこ とができます。これに
よ り、 複数の GTP ト ランシーバの XCLK を同期させるこ とが
できるため、 TX のレーン間スキューを低減できます。
TXOUTCLK0
TXOUTCLK1出力 N/A これらのポートは、PMA と TX バッファ間の TX ロジッ クにク
ロ ッ クを提供します。 これらはファブ リ ッ ク出力用に予約され
ています。
TXPMASETPHASE0
TXPMASETPHASE1入力 非同期 High にアサート される と、 GTP ト ランシーバが XCLK と
TXUSRCLK の位相を一致させるため、TX バッファをバイパス
できます。
TXUSRCLK0
TXUSRCLK1入力 N/A このポート を使用して、内部 TX PCS パラレル データパスへク
ロ ッ クを供給します。 このク ロ ッ クは常に供給される必要があ
り ます。
表 3-8 : TX バッファをバイパスする場合のポート (続き)
ポート 方向クロック ド メイン
説明
表 3-9 : TX バッファをバイパスする場合の属性
属性 種類 説明
CLK_OUT_GTP_SEL_0
CLK_OUT_GTP_SEL_1文字列 GTPCLKOUT[0] で駆動される出力と して、 TXOUTCLK または
REFCLKPLL のいずれかを選択します。 TX バッファをバイパスする場
合、TXUSRCLK および TXUSRCLK2 は REFCLKPLL から出力される
必要があ り ます。
CLK_OUT_GTP_SEL_0 の有効な設定は次のとおりです。
「TXOUTCLK0」
「REFCLKPLL0」 (TX バッファをバイパスする場合に推奨)
CLK_OUT_GTP_SEL_1 の有効な設定は次のとおりです。
「TXOUTCLK1」
「REFCLKPLL1」 (TX バッファをバイパスする場合に推奨)
PMA_TX_CFG0
PMA_TX_CFG120 ビッ ト
の 16 進数
TX チャネル特有の設定です。 デフォルト値は、 20'h80082 です。
TX_BUFFER_USE_0
TX_BUFFER_USE_1ブール関数 TX バッファの使用またはバイパスを決定します。
TRUE : TX バッファを使用する (標準モード )
FALSE : TX バッファをバイパスする (アドバンス機能)
88 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
TX バッファをバイパスして TX 位相アライメン ト回路を使用
TX_BUFFER_USE を FALSE に設定する場合は、 代わりに TX 位相アライ メン ト回路を使用する
必要があ り ます。 TX 位相アライ メン ト回路を使用して、 PMA パラレル ク ロ ッ ク (XCLK) の位相
と PCS パラレル ク ロ ッ ク (TXUSRCLK) の位相を揃える場合は、 次の手順に従ってください。
1. CLK_OUT_GTP_SEL を REFCLKPLL に設定します。
2. TX_XCLK_SEL を TXUSR に設定します。
3. TXRX_INVERT を 111 に設定し、 PMA_TX_CFG を 80082 (16 進数) に設定します。
4. すべてのクロ ッ クおよびロ ッ ク信号が安定するまで待機してから、TXENPMAPHASEALIGNを High にアサート します。
5. TXENPMAPHASEALIGN がアサート された後、TXUSRCLK2 ク ロ ッ クの 512 サイクル間待
機してから、 TXPMASETPHASE を High にアサート します。
6. 表 3-10 で指定する TXUSERCLK2 のサイ クル間待機した後、 TXPMASETPHASE をディア
サート します。
7. TX 位相アライ メン ト プロセスを反復実行する必要がある場合を除き、
TXENPMAPHASEALIGN はアサート された状態を保持します。 TXENPMAPHASEALIGNをディアサートする と、 TX 位相アライ メン ト機能が無効になり ます。
8. TX 位相アライ メン ト プロセス完了後、 PMA パラレル ク ロ ッ ク (XCLK) と PCS パラレル クロ ッ ク (TXUSRCLK) の位相が一致します。
次に示す状態のいずれかが発生したと きは、 TX 位相アライ メン ト プロセスを再実行する必要があ
り ます。
• GTPRESET0 または GTPRESET1 のアサート
• PLLPOWERDOWN のディアサート
• ク ロ ッ ク ソースの変更
• GTP ト ランシーバのライン レート変更
TXRX_INVERT_0
TXRX_INVERT_13 ビッ ト バイナリ
多様な内部データパスにおいて、 ロ ッ クアップ ラ ッチの使用/バイパスを
指定します。 デフォルト値は、 3'b111 です。
TX_XCLK_SEL_0
TX_XCLK_SEL_1文字列 TX バッファの後にある TX PMA パラレル ク ロ ッ ク ド メ インを駆動す
るクロ ッ クを選択します。TX バッファをバイパスする場合は、 この属性
を TXUSR に設定する必要があ り ます。
TXOUT : TX_BUFFER_USE = TRUE のと きに使用する
TXUSR : TX_BUFFER_USE = FALSE のと きに使用する
表 3-9 : TX バッファをバイパスする場合の属性 (続き)
属性 種類 説明
表 3-10 : TXPMASETPHASE がディアサート されるまでの待機サイクル数 (TXUSERCLK2)
PLL_TXDIVSEL_OUT TXPMASETPHASE 用の TXUSRCLK2 待機サイクル数
1 4096
2 8192
4 16384
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 89UG386 (v2.0) 2009 年 11 月 11 日
TX バッファのバイパス
図 3-10 に、 GTPRESET 後の TX 位相アライ メン ト プロセスを示します。 GTPRESET 完了後、
RESETDONE および PLLLKDET が High になるまで待機し、すべてのクロ ッ クが安定する と TX位相アライ メン トのプロセスが開始されます。DCM または PLL を使用して TXUSRCLK を駆動す
る場合は、DCM または PLL のロ ッ ク信号がアサート されるまで、 TX 位相アライ メン ト プロセス
の開始は待機する必要があ り ます。
TX 位相アライ メン ト回路を使用した TX レーン間スキューの最小化
TX 位相アライ メン ト回路は、 GTP ト ランシーバ間のスキューを 小限にするためにも使用できま
す。図 3-11 に、位相アライ メン ト回路が複数の GTP ト ランシーバの PMA パラレル ク ロ ッ ク ドメ イン (XCLK) を共通クロ ッ ク と一致させて、 レーン間のスキューを低減する方法を示します。
図 3-11 では、共通クロ ッ ク と位相を一致する前と後の状態を示しています。位相アライ メン ト前は、
すべての XCLK には任意の位相差が生じており、アライ メン ト後は、共通クロ ッ クのスキューのみ
が位相差と して生じています。 このため、 データパスのレイテンシが一致している限り、 すべての
データは同時に転送されます。 効果的な位相アライ メン ト を実行するには、 すべての GTP ト ラン
シーバの TXUSRCLK が同じソースから出力され、 また低スキューのクロ ッキング リ ソース (BUFG など) を使用して配線される必要があ り ます。
フ ィードバック パスを使用した電圧および温度の変化への対応
PLL または DCM は、 GTPCLKFBWEST[1:0] および GTPCLKFBEAST[1:0] フ ィードバッ ク クロ ッ クを使用して、電圧や温度の影響を受ける TXUSRCLK を調整します。機能的には、どのフ ィー
ドバッ ク パスを選択しても問題あ り ませんが、GTPCLKOUT パスに 適なフ ィードバク パスの使
用を推奨します。実際、 フ ィードバッ ク パスの選択は、GTPA1_DUAL タイル内でバイパスされる
バッファの数や使用される GTPA1_DUAL (FPGA の右側または左側) によって異なる場合があ り
ます。 各 GTPA1_DUAL タイルでは、 大 4 個のバッファ (GTP0 および GTP1 の TX バッファ、
GTP0 および GTP1 の RX エラスティ ッ ク バッファ ) をバイパスできます。
X-Ref Target - Figure 3-10
図 3-10 : リセッ ト後の TX 位相アライメン ト プロセスのタイ ミング
UG386_c3_19_100509
RESETDONE/PLLLKDET
TXENPMAPHASEALIGN
TXPMASETPHASE
512 TXUSRCLK2 Cycles
Required TXUSRCLK2 Cycles
X-Ref Target - Figure 3-11
図 3-11 : レーン間のスキューを低減させる TX 位相アライメン ト
UG386_c3_20_100509
Before TX Phase Alignment
Skew Parallel Clocksare Independent
GTP0TX
GTP1TX
After TX Phase Alignment
ReducedSkew
Parallel Clocks arePhase Aligned to theSame Clock Edge
GTP0TX
GTP1TX
90 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
通常、 FPGA の左側に GTPA1_DUAL タイルが配置されている場合は、 GTPCLKFBWEST よ り
GTPCLKFBEAST の方が遅延が少なくな り ます。一方、 FPGA の右側に GTPA1_DUAL タイルが
配置されている場合は、GTPCLKFBEAST よ り GTPCLKFBWEST の方が遅延が少なくな り ます。
表 3-11 に、 GTPA1_DUAL の 4 つすべてのバッファをバイパスして専用のフ ィードバッ ク パスが
必要な場合での、 フ ィードバッ ク パス (GTPCLKFBWEST および GTPCLKFBEAST) の選択ガイ
ド ラ インを示します。
表 3-12 に、GTPA1_DUAL の 1 つまたは 2 つのバッファをバイパスして専用のフ ィードバッ ク パスが必要な場合での、 フ ィードバッ ク パス (GTPCLKFBWEST および GTPCLKFBEAST) の選択
ガイ ド ラインを示します。
図 3-12 に、 TX バッファをバイパスする場合に、 GTPA1_DUAL タイルの GTP0 および GTP1 トランシーバが同じ リ ファレンス ク ロ ッ クを共有している GTPA1_DUAL のクロ ッ ク配線の例を示
します。 この例では、 専用フ ィードバッ ク パス GTPCLKFBWEST[0] を使用するクロ ッ ク パスが
選択され、電圧や温度の変化に応じて TXUSRCLK0 を調整します。 この GTPA1_DUAL タイルの
GTP0 と GTP1 は、同じ リ ファレンス ク ロ ッ クを共有しているため、必要なフ ィードバッ ク パスは
1 つとなり ます。PLL または DCM のいずれかを使用する場合は、フ ィードバッ ク パスを使用して
TXUSRCLK を調整します。 各ト ランシーバ間でリ ファレンス ク ロ ッ クを共有するプロ ト コル (PCIe など) は、 TX バッファをバイパスするこのク ロ ッ ク配線例を使用して、電圧および温度によ
る調整を行います。
表 3-11 : 専用フ ィードバック パスの選択ガイドライン
(GTPA1_DUAL の 4 つすべてのバッファをバイパスする場合)
クロック ソース推奨される
フ ィードバック パス
GTPCLKOUT0[0] = GTP0 の REFCLKPLL0 (TX バッファはバイパス) GTPCLKFBWEST[0]
GTPCLKOUT0[1] = GTP0 の RXRECCLK0 (RX エラスティ ッ ク バッファはバイパス)
GTPCLKFBWEST[1]
GTPCLKOUT1[0] = GTP1 の REFCLKPLL1 (TX バッファはバイパス) GTPCLKFBEAST[0]
GTPCLKOUT1[1] = GTP1 の RXRECCLK1 (RX エラスティ ッ ク バッファはバイパス)
GTPCLKFBEAST[1]
表 3-12 : 専用フ ィードバック パスの選択ガイドライン
(GTPA1_DUAL の 1 つまたは 2 つのバッファをバイパスする場合)
FPGA の左側に GTPA1_DUAL が配置されている場合
FPGA の右側に GTPA1_DUAL が配置されている場合
GTPCLKFBEAST[1:0] フ ィードバッ ク パス
を推奨
GTPCLKFBWEST[1:0] フ ィードバッ ク パス
を推奨
GTPCLKFBWEST パスは、 GTPCLKOUT より遅延が大きい
GTPCLKFBEAST パスは、GTPCLKOUT よ り
遅延が大きい
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 91UG386 (v2.0) 2009 年 11 月 11 日
TX バッファのバイパス
図 3-13 に、 TX バッファをバイパスする場合、 GTPA1_DUAL タイルの GTP0 および GTP1 ト ラ
ンシーバが異なる リ ファレンス ク ロ ッ クを使用している GTPA1_DUAL のクロ ッ ク配線の例を示
します。 この例では、 専用フ ィードバッ ク パス GTPCLKFBWEST[0] を使用するクロ ッ ク パスが
選択され、 電圧や温度の変化に応じて GTP0 の TXUSRCLK0 を調整します。 同様に、 専用フ ィー
ドバッ ク パス GTPCLKFBEAST[0] を使用するクロ ッ ク パスが選択され、 電圧や温度の変化に応
じて GTP1 の TXUSRCLK1 を調整します。PLL または DCM のいずれかを使用する場合は、フ ィー
ドバッ ク パスを使用して TXUSRCLK を調整します。 各ト ランシーバで異なる リ ファレンス ク
X-Ref Target - Figure 3-12
図 3-12 : GTPA1_DUAL のクロック配線 (GTP0 と GTP1 が同じ リファレンス クロックを共有 ― TX バッファはバイパス)
UG386_c3_18_110309
IBUFDSREF_CLK0_P
REF_CLK0_N
CLK0_IN
CLK0_0
CLK00
GTPCLKOUT0[0]
TXOUTCLK0 REFCLKPLL0
GTPCLKFBWEST[0]
TXUSRCLK1
RXUSRCLK1
TXUSRCLK0
RXUSRCLK0
TXUSRCLK20
RXUSRCLK20
TXUSRCLK21
RXUSRCLK21
GTPCLKFBSEL0WEST = 00
CLK_OUT_GTP_SEL_0 = REFCLKPLL0
CLKFB0_IN
PLL/DCMfor Tile0
GTP0/GTP1 TX PMA
GTPA1_DUAL
MUX BUFIO2
BUFG
BUFIO2FB
CLK0_1
BUFG
MUX
FPGA FabricUser Logic
92 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
ロ ッ クを使用するプロ ト コル (CPRI など) は、 TX バッファをバイパスするこのクロ ッ ク配線例を
使用して、 電圧および温度による調整を行います。
X-Ref Target - Figure 3-13
図 3-13 : GTPA1_DUAL のクロック配線 (GTP0 と GTP1 が異なるリファレンス クロックを使用 - TX バッファはバイパス)
UG386_c3_17_110309
IBUFDSREF_CLK1_P
REF_CLK1_N
CLK1_IN
CLK01CLK00
GTPCLKOUT1[0]
TXOUTCLK1 REFCLKPLL1
GTPCLKFBEAST[0]
TXUSRCLK1
RXUSRCLK1
TXUSRCLK21
RXUSRCLK21
GT
PC
LKF
BS
EL0E
AS
T =
10
CLK_OUT_GTP_SEL_1 = REFCLKPLL1
CLKFB1_IN
PLL/DCMfor GTP1
GTP1 TX PMA
MUX BUFIO2
BUFG
BUFIO2FB
BUFG
MUX
IBUFDSREF_CLK0_P
REF_CLK0_N
CLKFB0_IN
CLK0_0
GTPCLKOUT0[0]
TXOUTCLK0REFCLKPLL0
GTPCLKFBWEST[0]
TXUSRCLK0
RXUSRCLK0
TXUSRCLK20
RXUSRCLK20
GT
PC
LKF
BS
EL0W
ES
T =
00
CLK_OUT_GTP_SEL_0 = REFCLKPLL0
CLK0_IN
PLL/DCMfor GTP0
GTP0 TX PMA
GTPA1_DUAL
MUXBUFIO2
BUFG
BUFIO2FB
CLK0_1
BUFG
MUX
FPGA FabricUser Logic
FPGA FabricUser Logic
CLK1_0CLK1_1
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 93UG386 (v2.0) 2009 年 11 月 11 日
TX パターン ジェネレータ
TX パターン ジェネレータ
機能の説明
擬似乱数ビッ ト シーケンス (PRBS) は、一般に、高速リ ンクにおけるシグナル インテグ リ ティの検
証に使用されます。 これらのシーケンスには規則性がないよ うに見えますが、 リ ンク品質の計測に
使用される特定のプロパティがあ り ます。GTP ト ランシーバの パターン ジェネレータ ブロ ッ クで
は、 業界標準の PRBS パターンを生成できます (表 3-13 参照)。
PRBS パターンのほかに、 GTP ト ランシーバは 20UI (または 16UI) 方形波および 2UI 方形波のテ
ス ト パターンや PCI Express® 準拠のパターンもサポート しています。ク ロ ッキング パターンは、ス
ペク ト ラム解析でよ く実行される PLL ランダム ジッタの測定に使用されます。
リ ン ク接続の検証やジッ タ耐性テス ト 用にエラー挿入機能がサポー ト されています。 反転した
PRBS パターンが必要な場合は、 TXPOLARITY 信号を使用して極性を制御して ください。
表 3-13 : サポート される PRBS パターン
名前 多項式 シーケンス長 説明
PRBS-7 1 + X6 + X7 27 – 1 ビッ ト 8B/10B を使用するチャネルの検証に使用されます。
PRBS-15 1 + X14 + X15 215 – 1 ビッ ト 「ITU-T Recommendation O.150、 Section 5.3」主にジッ タ測定に使用されるパターンであ り、Agilent 社の DCA-J サンプリ ング オシロスコープで処理できる 長パターンです。
PRBS-23 1 + X18 + X23 223 – 1 ビッ ト 「ITU-T Recommendation O.150、 Section 5.6」通常、8B/10B エンコーディング以外で使用されます。SONET 仕様で推奨されているテス ト パターンの 1 つです。
PRBS-31 1 + X28 + X31 231 – 1 ビッ ト 「ITU-T Recommendation O.150、 Section 5.8」8B/10B エンコーディング以外で使用されます。 10 ギガビッ ト
イーサネッ トに推奨されている PRBS テス ト パターンです。
「IEEE 802.3ae-2002」 を参照してください。
表 3-14 : PCI Express 準拠パターン
シンボル K28.5 D21.5 K28.5 D10.2
ディ スパリティ 0 1 1 0
パターン 0011111010 1010101010 1100000101 0101010101
X-Ref Target - Figure 3-14
図 3-14 : 20UI 方形波
UG386_c3_07_051509
20 UI
94 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
ポートおよび属性
表 3-15 に、 パターン ジェネレータのポート を示します。
表 3-16 に、 パターン ジェネレータの属性を示します。
X-Ref Target - Figure 3-15
図 3-15 : TX パターン ジェネレータのブロック図
UG386_c3_08_092409TXDATA
ErrorInsertions Polarity
Inversion
PRBS-7
PRBS-15
PRBS-23
PRBS-31
PCI Express Compliance Pattern
Square Wave with 2 UI Period
Square Wave with 16 UI or 20 UI Period
表 3-15 : パターン ジェネレータのポート
ポート 方向クロック ド メイン
説明
TXENPRBSTST0[2:0]
TXENPRBSTST1[2:0]入力 TXUSRCLK2 ト ランス ミ ッ タ PRBS ジェネレータのテス ト パターンを制御します。
000 : 標準動作モード (テス ト パターン生成はオフ)001 : PRBS-7
010 : PRBS-15
011 : PRBS-23
100 : PRBS-31
101 : PCI Express 準拠パターン20 ビッ ト モードの場合のみ有効
110 : 2UI の方形波 (0 または 1)
111 : 16UI または 20UI の方形波 (データ幅に基づく )
TXPRBSFORCEERR0
TXPRBSFORCEERR1入力 TXUSRCLK2 このポートが High に駆動される と、 PRBS ト ランス ミ ッ タでエラー挿
入が有効になり ます。アサート されている間に、出力データ パターンに
エラーが挿入されます。 TXENPRBSTST が 000 に設定されている場
合、 TXDATA への影響はあ り ません。
表 3-16 : パターン ジェネレータの属性
属性 種類 説明
RXPRBSERR_LOOPBACK_0
RXPRBSERR_LOOPBACK_11 ビッ ト バイナリ 1 の場合、RXPRBSERR ビッ トが同じ GTP ト ランシーバの
TXPRBSFORCEERR へ内部ループ バッ ク します。 これに
よって、データのクロ ッ ク ド メ イン交差を懸念せずに、同期
および非同期ジッタ耐性テス トが可能になり ます。
0 の場合、TXPRBSFORCEERR が TX PRBS に対応します。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 95UG386 (v2.0) 2009 年 11 月 11 日
TX パターン ジェネレータ
使用モデル
通常、パターン生成やチェッ ク機能は、 リ ンク品質検証やジッタ耐性テス トのために使用されます。
リ ンク品質検証の場合、 TXENPRBSTST および RXENPRBSTST を 000 以外に設定し、
RXPRBSERR_LOOPBACK を 0 に設定してテス ト パターンを選択します (図 3-16 参照)。 PRBSパターンのみ RX パターン チェッカで認識されます。
レシーバの BER (ビッ ト エラー レート ) を正確に算出するには、外部ジッタ耐性テスタを使用する
必要があ り ます。テス トでは、RXPRBSERR_LOOPBACK を 1 に設定して、GTP ト ランシーバが
受信したエラー ステータスをループバッ クする必要があ り ます (図 3-17 参照)。同じ設定が RXENPRBSTST および TXENPRBSTST に適用される必要があ り ます。
X-Ref Target - Figure 3-16
図 3-16 : PRBS-7 パターンのリンク検証モード
UG386_c3_09_051409
TX PatternGenerator
RX PatternChecker
001
001
RX PatternChecker
TX PatternGenerator
001
001
RXPRBSERR_LOOPBACK = 0
TXENPRBSTST
TXPRBSFORCEERR
RXENPRBSTST
RXPRBSERR
RX_PRBS_ERR_CNT
RXENPRBSTST
RXPRBSERR
RX_PRBS_ERR_CNT
RXPRBSERR_LOOPBACK = 0
TXENPRBSTST
TXPRBSFORCEER
X-Ref Target - Figure 3-17
図 3-17 : PRBS-7 パターンのジッ タ耐性テスト
UG386_c3_10_051409
RX PatternChecker
TX PatternGenerator
RXENPRBSTST001
RXPRBSERR
TXENPRBSTST
TXPRBSFORCEERR
001
Jitter Tester
TX
PRBS-7 Patternwith Jitter
RX
Pattern Checker
RXPRBSERR_LOOPBACK = 1
RX_PRBS_ERR_CNT
96 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
TX 極性制御
機能の説明
GTP ト ランシーバには、PCS からの出力データをシ リ アル化して送信する前に、その極性を反転さ
せる TX 極性制御ファンクシ ョ ンが含まれます。 出力データの極性を反転させるには、
TXPOLARITY ポート を High に駆動します。
ポートおよび属性
表 3-17 に、 TX 極性制御のポート を示します。
TX 極性制御の属性はあ り ません。
TX 極性制御の使用
ボード上で TXP/TXN 差動ト レースをスワップする場合は、 TXPOLARITY を High に設定してく
ださい。
TX ファブリ ック クロック出力の制御
機能の説明
TX ファブ リ ッ ク ク ロ ッ ク出力制御ブロ ッ クは、2 つのコンポーネン ト (シ リ アルおよびパラレル クロ ッ ク分周制御とセレクタ制御) で構成されています。 図 3-18 に、 GTP0 ト ランシーバのクロ ッ ク
分周器およびセレクタを示します。GTP1 ト ランシーバの構造は、GTP0 ト ランシーバと同様です。
表 3-17 : TX 極性制御のポート
ポート 方向クロック ド メ イン
説明
TXPOLARITY0
TXPOLARITY1入力 TXUSRCLK2 出力データの極性の反転には、TX の極性ポートが
使用されます。
0 : 反転しない。 TXP は正、 TXN は負
1 : 反転する。 TXP は負、 TXN は正
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 97UG386 (v2.0) 2009 年 11 月 11 日
TX ファブリ ック クロック出力の制御
シリアル クロック分周器
各ト ランス ミ ッ タ PMA モジュールには、 低いライン レート をサポートするため、 PLL からのク
ロ ッ クを分周する分周器 (D) があ り ます。この分周器は、PLL_TXDIVSEL_OUT 属性で設定され、
複数ライン レートがあるプロ ト コルの場合は、DRP ポート を使用して動的に変更できます。表 3-18に、 シ リ アル分周器の制御を示します。
X-Ref Target - Figure 3-18
図 3-18 : TX シリアルおよびパラレル クロック分周器の詳細図
UG386_c3_11_051409
TX PMA TX PCS
GTPCLKOUT0[0]
TXDATA
PISO
REFCLK Distribution
O
REFCLK Sel
Notes: 1. The PLL1 resides in the GTP1 portion of the same GTPA1_DUAL block. It can be used in place of the PLL0 for low-power operation.
GTP0 Transceiver
TXP/N PhaseInterp
TXDATA FromUpstream PCS Blocks
Parallel Clock forUpstream PCS Blocks
/4 or/5
/D1,2,4
TXOUTCLK0
REFCLKPLL0
CLK_OUT_GTP_SEL_0 (Attribute)
PLL0PLL1(1)
IBUFDS
MGTREFCLK
表 3-18 : TX PLL 出力分周器の設定
ライン レート範囲
(GHz) 分周器 (D) の値 属性設定
2.457 ~ 3.125 1 PLL_TXDIVSEL_OUT = 1
1.2288 ~ 1.62 2 PLL_TXDIVSEL_OUT = 2
0.614 ~ 0.810 4 PLL_TXDIVSEL_OUT = 4
メモ : 1. 正確なライン レート範囲は、 『Spartan-6 FPGA データ シート 』 を参照してください。
98 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
パラレル クロック分周器およびセレクタ
TX ファブリ ッ ク ク ロ ッ ク出力制御ブロ ッ クから出力されるパラレル ク ロ ッ ク (TXOUTCLK) は、
ファブリ ッ ク ロジッ ク ク ロ ッ ク と して使用できます。TXOUTCLK は、1 バイ ト データ幅のクロ ッ
クです。周波数は、 INTDATAWIDTH の値に基づいて、 8 または 10 で分周されたライン レート と
な り ます。
CLK_OUT_GTP_SEL 属性で入力セレクタを制御し、 GTPCLKOUT[0] ポートから次のよ うなク
ロ ッ クを出力できます。
• TXOUTCLK : このクロ ッ クは、 TX 位相インターポレータの後に分周された PLL ク ロ ッ クで
あ り、TX PCS ブロ ッ クで使用されます。TX 位相インターポレータは、TX バッファをバイパス
する場合に、 FPGA ロジッ ク ク ロ ッ ク と内部クロ ッ クの位相を一致させるために使用します。
• REFCLKPLL : このクロ ッ クは、PLL の入力リ ファレンス ク ロ ッ クです。REFCLKPLL は、一
般的な使用で推奨されるクロ ッ クであ り、 TX バッファをバイパスするファブリ ッ クで必要な
クロ ッ クです。
GTPA1_DUAL プリ ミ ティブには、 追加のクロ ッ ク出力ポート (REFCLKOUT、 REFCLKPLL、TXOUTCLK、 RXRECCLK) あ り ますが、 これらは予約されているため使用できません。その代わ
りに GTPCLKOUT を使用して ください。
ポートおよび属性
表 3-19 に、 TX ファブ リ ッ ク ク ロ ッ ク出力制御ブロ ッ クのポート を示します。
表 3-19 : TX ファブリ ック クロック出力制御のポート
ポート 方向クロック ド メイン
説明
GTPCLKOUT0[1:0]
GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジッ クへク ロ ッ クを供給する場
合は、 GTPCLKOUT(0/1) ポート を使用するこ とを推奨します。
GTPCLKOUT(0/1) のビッ ト 0 によって、ユーザーが TXOUTCLK(0/1)または REFCLKPLL(0/1) のいずれかの出力を有効にできます。
CLK_OUT_GTP_SEL_(0/1) が出力クロ ッ クを指定します。
GTPCLKOUT(0/1) のビッ ト 1 は、 RXRECCLK(0/1) を出力します。
INTDATAWIDTH0
INTDATAWIDTH1入力 非同期 このポートは、同じ GTP レーンの TX および RX データパス用の内部
データパス幅およびパラレル ク ロ ッ ク分周器の値を指定します。
0 : 内部データパスは 8 ビッ ト幅、 パラレル ク ロ ッ ク分周値は 4
1 : 内部データパスは 10 ビッ ト幅、 パラレル ク ロ ッ ク分周値は 5
INTDATAWIDTH(0/1) は、PLL フ ィードバッ ク分周器 N1 も制御する
ため、GTPA1_DUAL タイル内の 2 つのレーンが同じ PLL を共有して
いる場合は、 両方のレーンの INTDATAWIDTH(0/1) を同じ値にして
ください。
REFCLKOUT0
REFCLKOUT1出力 N/A 予約されています。 代わりに、 GTPCLKOUT(0/1)[0] を使用してくだ
さい。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 99UG386 (v2.0) 2009 年 11 月 11 日
TX ファブリ ック クロック出力の制御
表 3-20 に、 TX ファブ リ ッ ク ク ロ ッ ク出力制御ブロ ッ クの属性を示します。
REFCLKPLL0
REFCLKPLL1出力 N/A 1 つの GTP ト ランシーバが複数のリ ファレンス ク ロ ッ クを使用する
場合は、 これらのポート を使用して、一方の GTPA1_DUAL のリ ファ
レンス ク ロ ッ クを、 も う一方の GTPA1_DUAL の CLKINEAST/CLKINWEST へ手動で接続する必要があ り ます。したがって、IBUFDSエレ メン トが一方の GTPA1_DUAL タイルの近くに配置され、このタ
イルはも う一方の GTPA1_DUAL へクロ ッ クを転送します。GTP ト ラ
ンシーバは 1 つのリ ファレンス ク ロ ッ クを共有します。
リ ファレンス ク ロ ッ クを 1 つ使用する場合は、 ソフ ト ウェアがこの
ポート を使用して、GTPA1_DUAL タイル間のリ ファレンス ク ロ ッ ク
を自動的にカスケード接続します (LOC 制約で指定、 または IBUFDSおよび GTPA1_DUAL エレ メン ト間の接続で指定されているデザイ
ンで必要な場合に実行)。 この出力は未接続にできます。
TXOUTCLK0
TXOUTCLK1出力 N/A 予約されています。 代わりに、 GTPCLKOUT(0/1)[0] を使用してくだ
さい。
表 3-19 : TX ファブリ ック クロック出力制御のポート (続き)
ポート 方向クロック ド メイン
説明
表 3-20 : TX ファブリ ック クロック出力制御の属性
属性 種類 説明
CLK_OUT_GTP_SEL_0
CLK_OUT_GTP_SEL_1文字列 この属性は、 マルチプレクサのセレク ト信号です (97 ページの図 3-18 参照)。
GTPCLKOUT(0/1) 信号ポート を介して FPGA ロジッ クへ出力する GTP ト ラ
ンシーバ (GTP0/GTP1) の内部クロ ッ クを指定できます。
CLK_OUT_GTP_SEL_0 の有効な設定は次のとおりです。
TXOUTCLK0
REFCLKPLL0
CLK_OUT_GTP_SEL_1 の有効な設定は次のとおりです。
TXOUTCLK1
REFCLKPLL1
PLL_TXDIVSEL_OUT 整数 TX シ リ アル ク ロ ッ ク分周器の設定を制御して、低いライン レート をサポート
します (97 ページの表 3-18 参照)。 有効な設定は次のとおりです。
1 : 分周値 D は 1
2 : 分周値 D は 2
4 : 分周値 D は 4
100 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
TX のコンフ ィギュレーシ ョ ン可能な TX ド ライバ
機能の説明
GTX TX ド ラ イバは、高速電流モードの差動出力バッファです。 このド ライバは、シグナル インテ
グ リティを 大にするこ とを目的と して、 次の機能を備えています。
• 差動電圧制御
• プリエンファシス
• 設定可能な終端レジスタ
ポートおよび属性
表 3-21 に、 コンフ ィギュレーシ ョ ン可能な TX ド ラ イバのポート を示します。
X-Ref Target - Figure 3-19
図 3-19 : TX ド ライバのブロック図
UG386_c3_12_100709
TXP(0/1)
TXN(0/1)
PISO
Pre-DriverPre-Emphasis
Pad Driver
Pre-Driver MainPad Driver
TXPREEMPHASIS(0/1)[2:0]TXBUFDIFFCTRL(0/1)[2:0]
TXDIFFCTRL(0/1)[3:0]
MGTAVTTTX
nom.50Ω
nom.50Ω
TX Serial Clock = Data Rate / 2
表 3-21 : コンフ ィギュレーシ ョ ン可能な TX ド ライバのポート
ポート 方向 クロック ド メイン 説明
TXBUFDIFFCTRL0[2:0]
TXBUFDIFFCTRL1[2:0]入力 非同期 プリ ド ライバの強度を制御します。 デフォルト値は、 3’b101
です。
この値は、 変更してはいけません。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 101UG386 (v2.0) 2009 年 11 月 11 日
TX のコンフ ィギュレーシ ョ ン可能な TX ド ライバ
TXDIFFCTRL0[3:0]
TXDIFFCTRL1[3:0]入力 非同期 ド ライバの強度を制御します。デフォルト値は、ユーザーが定義
します。
[3:0]mVppd(1)
0000 280
0001 385
0010 495
0011 595
0100 695
0101 785
0110 870
0111 950
1000 1025
1001 1110
1010 1180
1011 1250
1100 1325
1101 1350
1110 1360
1111 1410
TXELECIDLE0
TXELECIDLE0入力 TXUSRCLK2(0/1)
非同期
TXPDOWNASYNCH(0/1) によって、 このピンは非同期になり
ます。
TXINHIBIT0
TXINHIBIT1入力 TXUSRCLK2(0/1) High の場合、 TXDATA(0/1) の転送を停止し、 強制的に
TXP(0/1) を 0 に TXN(0/1) を 1 にします。
TXP0
TXP1
TXN0
TXN1
出力 (パッ ド )
TX シ リ アル ク ロ ッ ク
TXP(0/1) および TXN(0/1) は、差動送信出力ペアを構成します。
これらのポートは、パッ ドを表しています。位置制約を適用して
(30 ページの 「インプリ メンテーシ ョ ン」 参照)、デザインの ト ッ
プ レベルで指定する必要があ り ます。
TXPDOWNASYNCH0
TXPDOWNASYNCH1入力 非同期 TXELECIDLE(0/1) および TXPOWERDOWN(0/1) が同期信号
または非同期信号のいずれで処理されるかを決定します。 PCIExpress のコールド リセッ トおよびウォーム リセッ トのコンプ
ライアンスを有効にします。
表 3-21 : コンフ ィギュレーシ ョ ン可能な TX ド ライバのポート (続き)
ポート 方向 クロック ド メイン 説明
102 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
コンフ ィギュレーシ ョ ン可能な TX ド ラ イバの属性はあ り ません。
使用モード – TX ド ライバ
標準
アプリ ケーシ ョ ンの要件に応じて、TXDIFFCTRL および TXPREEMPHASIS の値を適切に設定し
ます。
使用モード - 抵抗キャリブレーシ ョ ン
オンチップ抵抗キャ リブレーシ ョ ンの詳細は、176 ページの「終端抵抗キャ リブレーシ ョ ン回路」 を
参照して ください。
TXPREEMPHASIS0[2:0]
TXPREEMPHASIS1[2:0]入力 非同期 プ リ カーソルによるプ リエンファシスの相対的強度を制御しま
す。 デフォルト値はユーザーが指定します。
[2:0]Pre-Emphasis (dB)(1)
000 0
001 0.8
010 1.7
011 2.5
100 3.5
101 4.5
110 6.1
111 7.6
メモ : 1. 公称値です。 正確な値は、 『Spartan-6 FPGA データ シート 』 を参照してください。
表 3-21 : コンフ ィギュレーシ ョ ン可能な TX ド ライバのポート (続き)
ポート 方向 クロック ド メイン 説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 103UG386 (v2.0) 2009 年 11 月 11 日
PCI Express デザイン用の TX レシーバ検出機能
PCI Express デザイン用の TX レシーバ検出機能
機能の説明
PCI Express には、 リ ンク上の ト ランス ミ ッ タがレシーバの検出を実行する機能があ り ます。
TXP/TXN の立ち上がり時間に基づいて、 レシーバの存在を確認します。図 3-20 に、 レシーバ検出
に使用される回路モデルを示します。 レシーバ検出を実行する場合は、 GTP ト ランシーバが P1 パワーダウン ステートに遷移している必要があ り ます。 また、 レシーバ検出にはト ランス ミ ッ タ と レ
シーバ間に 75 ~ 200nF の外部カップリ ング キャパシタが必要で、レシーバは GND 終端する必要
があ り ます。検出シーケンスは、 TXDETECTRX をアサートする と開始します。 それに応じて、 レ
シーバ検出ロジッ クが TXN および TXP を 「VDD – VSWING/2」 に駆動して、 その後リ リースしま
す。一定時間 (プログラム可能) 経過後、TXN および TXP のレベルがしきい値電圧と比較されます。
後に、 レシーバ検出結果が RXSTATUS および PHYSTATUS 出力に反映されます。
ポートおよび属性
表 3-22 に、 TX レシーバ検出をサポートするポート を示します。
X-Ref Target - Figure 3-20
図 3-20 : レシーバ検出回路モデル
CCH: < 3 nF
UG386_c3_13_051409
CAC: 75 nF - 200 nF RTERMR: 40Ω - 60Ω
VTERMR
RTERMT: 40Ω - 60Ω
VDD
TXDETECTRX
GTP TransceiverComponents
ChannelComponents
Far-End ReceiverComponents
TXP
表 3-22 : TX レシーバ検出をサポートするポート
ポート 方向 クロック ド メイン 説明
PHYSTATUS0
PHYSTATUS1出力 非同期 電力管理ステー ト の移行や受信検出などの PHY フ ァ ン ク
シ ョ ンが完了する と High になり ます。 P2 電力ステートへの
遷移中 (Entry および Exit) であ り、 また RXUSRCLK2 が動
作していないと きにこの信号が遷移する場合は、 信号送信が
非同期になり ます。
104 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
TX レシーバ検出機能をサポートする属性はあ り ません。
RXSTATUS0[2:0]
RXSTATUS1[2:0]出力 RXUSRCLK2 PCIe 規格の場合は次のとおりです。
000 : (レシーバ検出シーケンス) レシーバがない/(通常動
作中) 受信データは問題なし
001 : 予約
010 : 予約
011 : (レシーバ検出シーケンス) レシーバがある
100 : 8B/10B デコーダ エラー
101 : エラスティ ッ ク バッファのオーバーフロー。 PIPE 仕様の定義とは異なる
110 : エラスティ ッ ク バッファのオーバーフロー。 PIPE 仕様の定義とは異なる
111 : ディ スパリティ エラーの受信
SATA 規格の場合のビッ トの詳細は、表 3-23 を参照してくだ
さい。
TXDETECTRX0
TXDETECTRX1入力 TXUSRCLK2 レシーバ検出シーケンスをアクティブにします。 テス ト結果
が RXSTATUS 上で確認できるこ とを示す PHYSTATUS がアサート される と、 シーケンスが終了します。
RXSTATUS = 000 の場合は、レシーバが検出されていないこ
とを示します。RXSTATUS = 011 の場合は、レシーバが検出
されたこ とを示します。
RXPOWERDOWN0[1:0]
RXPOWERDOWN1[1:0]入力 非同期 TX および RX リ ンクのパワー ステート を制御します。 PCI
Express 仕様のエンコードに準拠しています。TX と RX は個
別に電源をオフにできます。 PCI Express 準拠の場合は、
TXPOWERDOWN と RXPOWERDOWN を同時に使用す
る必要があ り ます。
00 : P0 (通常動作)
01 : P0s ( リ カバリ タイムが短い)
10 : P1 ( リ カバリ タイムが長い、 レシーバ検出はオンの
まま)
11 : P2 (消費電力が も低い状態)
TXPOWERDOWN0[1:0]
TXPOWERDOWN1[1:0]
TXUSRCLK2/非同期
TXPDOWNASYNCH0
TXPDOWNASYNCH1入力 非同期 TXELECIDLE および TXPOWERDOWN が同期信号または
非同期信号のいずれで処理されるかを決定します。 初の電
源投入時および PCIe リセッ トが適用される場合には、 送信
レーンが電気的アイ ドル状態となる必要がある、という PCIe規格に準拠するためには、 このポート を使用できます。
0 : TXELECIDLE と TXPOWERDOWN は、 同期信号と
して処理される
1 : TXELECIDLE と TXPOWERDOWN は非同期信号と
して処理される
表 3-22 : TX レシーバ検出をサポートするポート (続き)
ポート 方向 クロック ド メイン 説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 105UG386 (v2.0) 2009 年 11 月 11 日
TX OOB (帯域外) 信号
TX OOB (帯域外) 信号
機能の説明
GTP ト ランシーバは、SATA (Serial ATA) 仕様で定義されている OOB (Out-of-Band) シーケンスの
生成および PCI Express 仕様で定義されているビーコン信号の生成をサポート します。SATA OOB信号に対する GTP ト ランシーバのサポート機能には、OOB 信号ステートのエンコードに必要なア
ナログ回路、および SATA COM シーケンスの OOB 信号のバース ト を構成するステート マシンが
あ り ます。
また、各 GTP ト ランシーバは、COM シーケンスのタイ ミ ングを TX ラ イン レートの分周設定に基
づいて変更可能にするこ とで、 SATA のオートネゴシエーシ ョ ン機能をサポート します。 GTP ト ラ
ンシーバは、PIPE (PHY Interface for the PCI Express) の仕様書に定義されるビーコン信号をサポー
ト します。 ビーコン シーケンスは、 FPGA ロジッ クで制御されます。
ポートおよび属性
表 3-23 に、 TX OOB のポート を示します。
表 3-23 : TX OOB のポート
ポート 方向 ド メイン 説明
RXSTATUS0[2:0]
RXSTATUS1[2:0]出力 RXUSRCLK2
RXSTATUS[2:0] のデコードは RX_STATUS_FMT 設定に
依存します。
• RX_STATUS_FMT = PCIE の場合 :
RXSTATUS は PCIe TXELECIDLE に使用されません。
• RX_STATUS_FMT = SATA の場合 :
RXSTATUS[0] : COM* シーケンスの送信完了
RXSTATUS[1] : COMWAKE 信号の受信
RXSTATUS[2] : COMRESET/COMINIT 信号の受信
TXCOMSTART0
TXCOMSTART1入力 TXUSRCLK2
TXCOMTYPE で選択された COM* シーケンスの送信を開
始します (SATA の場合のみ)。TXELECIDLE が High のと
きに TXCOMSTART を TXUSRCLK2 の 1 サイ クル間ア
サートする と、 COM シーケンスの送信が開始されます。
TXCOMTYPE0
TXCOMTYPE1入力 TXUSRCLK2
送信する COM 信号のタイプを選択します (SATA の場合
のみ)。0 : COMRESET/COMINIT
1 : COMWAKE
TXELECIDLE0
TXELECIDLE1入力 TXUSRCLK2/非同期
P2 パワー ステートのと き、電気的アイ ドルまたはビーコン
信号のいずれかを TX ペアに出力するかを制御します。
106 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 3 章 : ト ランスミ ッ タ
表 3-24 に、 TX OOB の属性を示します。
GTP ト ランシーバは、4 つの信号モード (SATA 動作用に 3 つ、PCI Express 動作用に 1 つ) をサポー
ト します。 これらの信号モードは同時に使用できません。
TXPDOWNASYNCH0
TXPDOWNASYNCH1入力 非同期
TXELECIDLE および TXPOWERDOWN が同期信号また
は非同期信号のいずれで処理されるかを決定します。 初
の電源投入時、 および PCIe リセッ トが適用される と きに、
送信レーンが電気的アイ ドル状態になる必要がある とい う
PCIe 規格に準拠するには、 このポート を使用できます。
0 : TXELECIDLE と TXPOWERDOWN は、 同期信号
と して処理される
1 : TXELECIDLE と TXPOWERDOWN は非同期信号
と して処理される
TXPOWERDOWN0[1:0]
TXPOWERDOWN1[1:0]入力 TXUSRCLK2/非同期
TX レーンの電源を切り ます。この入力は、PCIe デザインで
のみ使用されます。
表 3-23 : TX OOB のポート (続き)
ポート 方向 ド メイン 説明
表 3-24 : TX OOB/ビーコン信号の属性
属性 種類 説明
COM_BURST_VAL_0
COM_BURST_VAL_14 ビッ ト バイナリ
この属性が COM シーケンスにおけるバース ト数
を決定します。
PLL_SATA_0
PLL_SATA_1ブール関数
FALSE に設定します。 FALSE の場合、 TX SATAは SATA Generation 1 (1.5Gb/s) レートで処理でき
ます。
PLL_TXDIVSEL_OUT_0
PLL_TXDIVSEL_OUT_1整数
各 GTP ト ランシーバの TX ラ イン レートの分周
値を指定します。 1、 2、 または 4 に設定できます。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 107UG386 (v2.0) 2009 年 11 月 11 日
第 4 章
レシーバ
レシーバ (RX) の概要
本章では、 GTP レシーバにある各ファンクシ ョ ン ブロ ッ クのコンフ ィギュレーシ ョ ンおよび使用
方法について説明します。各 Spartan®-6 FPGA GTP ト ランシーバには、 PCS と PMA を 1 個ずつ
含む 1 個のレシーバがあ り ます。 図 4-1 に、 レシーバ (RX) のブロ ッ ク図を示します。 ボード上の
ト レースからの高速シ リ アル データは、 RX の PMA から PCS に入り、 終的に FPGA ロジッ ク
に送信されます。
GTP レシーバは、 次のよ うなエレ メン トで構成されています。
1. 108 ページの 「RX アナログ フロン ト エンド」
2. 116 ページの 「RX OOB (帯域外) 信号」
3. 118 ページの 「RX イコライザ」
4. 120 ページの 「RX CDR」
5. 122 ページの 「RX ク ロ ッ ク分周制御」
X-Ref Target - Figure 4-1
図 4-1 : GTP レシーバのブロック図
UG386_c4_01_051409
To TX Parallel Data(Far-End PMA Loopback)
From TX ParallelData (Far-End PMA Loopback)
To TX Parallel Data(Far-End PCS Loopback)
Polarity
RX-PMA RX-PCS
FPGARX
Interface
Loss of Sync
RX PIPE Control
RX Status Control
SIPO
PLL
RXEQ
RX OOB
RXCDR
ElasticBuffer
PatternChecker
CommaDetect
andAlign
10B/8B
108 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
6. 125 ページの 「RX マージン解析」
7. 127 ページの 「RX 極性制御」
8. 128 ページの 「RX パターン チェッカ」
9. 129 ページの 「RX バイ トおよびワード アライ メン ト 」
10. 135 ページの 「RX の LOS (Loss of Sync) ステート マシン」
11. 137 ページの 「RX 8B/10B デコーダ」
12. 141 ページの 「RX エラスティ ッ ク バッファのバイパス」
13. 150 ページの 「RX エラスティ ッ ク バッファ」
14. 152 ページの 「RX ク ロ ッ ク コレクシ ョ ン」
15. 159 ページの 「RX チャネル ボンディング」
16. 166 ページの 「FPGA RX インターフェイス」
RX アナログ フロン ト エンド
機能の説明
RX アナログ フロン ト エンド (AFE) は、高速電流モードの差動入力バッファであ り、次のよ うな機
能があ り ます。
• 設定可能な RX 終端電圧
• バイパス可能なオンチップ カップ リ ング キャパシタ
• コンフ ィギュレーシ ョ ン可能な終端レジスタ
X-Ref Target - Figure 4-2
図 4-2 : RX AFE のブロック図
UG386_c4_02_100109
~100 nF
nom.50Ω
nom.50Ω
FPGABoard
MGTAVTTRX
MGTAVTTRXMGTAVTTRX
GND
RCV_TERM_VTTRX(0/1)RCV_TERM_GND(0/1)
~100 nF
AC_CAP_DIS(0/1)
nom. 1.23 pF
nom. 1.23 pF
nom.30 KΩ
nom.30 KΩ
3/4 MGTAVTTRX
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 109UG386 (v2.0) 2009 年 11 月 11 日
RX アナログ フロン ト エンド
ポートおよび属性
表 4-1 に、 RX AFE のポート を示します。
表 4-2 に、 RX アナログ フロン ト エンドの属性を示します。
表 4-1 : RX AFE のポート
ポート 方向クロック ド メイン
説明
RXN0、 RXN1
RXP0、 RXP1
入力
(パッ ド )RX シ リ アル
ク ロ ッ ク
RXN(0/1) および RXP(0/1) は、 差動受信出力ペアを構成します。 これ
らのポートは、パッ ドを表しています。位置制約を適用して (30 ページ
の 「インプリ メンテーシ ョ ン」 参照)、 デザインの ト ップ レベルで指定
する必要があ り ます。
表 4-2 : RX アナログ フロン ト エンドの属性
属性 種類 説明
AC_CAP_DIS_0
AC_CAP_DIS_1ブール関数 レシーバでビルト イン AC カップリ ングをバイパスします。
TRUE : ビルト イン AC カップリ ング キャパシタをバイパスする。
レシーバの DC カップリ ングは有効
FALSE : ビルト インの AC カップリ ング キャパシタを有効にする
データ レート またはプロ ト コルに基づいて、 外部 AC カップ リ ング キャパシタを追加する必要がある場合の詳細は、第 5 章「ボード デザイ
ンのガイ ド ライン」 を参照してください。
RX 終端コンビネーシ ョ ンの詳細は、「使用モード – RX 終端」 を参照し
てください。
CM_TRIM_0[1:0]
CM_TRIM_1[1:0]2 ビッ ト バイナリ
同相モードの入力レベルを調整します。 これらのレベルは、 Spartan-6FPGA GTP Transceiver Wizard で自動的に設定されます。
RCV_TERM_GND_0
RCV_TERM_GND_1ブール関数 受信部の終端ネッ ト ワークでグランドが参照されるよ うにします。 PCI
Express® デザインの場合、 この属性のデフォルト設定は TRUE です。
そのほかのプロ ト コルの場合は、 FALSE に設定します。
TRUE : 受信終端でグランドが参照される
FALSE : 受信終端でグランドが参照されない
RX 終端コンビネーシ ョ ンの詳細は、「使用モード – RX 終端」 を参照し
てください。
RCV_TERM_VTTRX_0
RCV_TERM_VTTRX_1ブール関数 レシーバ終端ネッ ト ワークで MGTAVTTRX が参照されるよ うにしま
す。PCI Express デザインの場合、この属性のデフォルト設定は FALSEです。 そのほかのプロ ト コルの場合は、 TRUE に設定します。 AC カッ
プリ ングを使用する場合は FALSE に設定します。
TRUE : 受信終端で MGTAVTTRX が参照される
FALSE : 受信終端で MGTAVTTRX が参照されない
RX 終端コンビネーシ ョ ンの詳細は、「使用モード – RX 終端」 を参照し
てください。
110 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
使用モード – RX 終端
表 4-3 に、 RCV_TERM_GND および RCV_TERM_VTTRX で有効な設定を示します。
TERMINATION_CTRL_0[4:0]
TERMINATION_CTRL_1[4:0]5 ビッ ト バイナリ
内部終端キャ リブレーシ ョ ン回路を制御します。
TERMINATION_OVRD_0
TERMINATION_OVRD_1ブール関数 MGTRREF ピンに接続された 50Ω の外部精密抵抗を使用するか、
TERMINATION_CTRL[4:0] で定義された値使用するかを選択します。
表 4-2 : RX アナログ フロン ト エンドの属性 (続き)
属性 種類 説明
表 4-3 : RX 終端電圧および属性
RCV_TERM_GND_0RCV_TERM_GND_1
RCV_TERM_VTTRX_0RCV_TERM_VTTRX_1 RX 終端電圧
FALSE FALSE 3/4 * MGTAVTTRX
FALSE TRUE MGTAVTTRX
TRUE FALSE GND
TRUE TRUE 予約/未許可
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 111UG386 (v2.0) 2009 年 11 月 11 日
RX アナログ フロン ト エンド
表 4-4 に、 推奨される使用モデル 1 の RX 終端コンフ ィギュレーシ ョ ンを示し、 図 4-3 に、 その図
を示します。
表 4-4 : RX 終端の使用モデル 1
使用モード外部 AC
カップリング終端電圧
内部 AC カップリング
内部
バイアス
最大
スイング
mVDPP
推奨されるプロ ト コルおよび使用法
1 オン GND オン 900mV 1200 プロ ト コル : PCIe
属性設定 :AC_CAP_DIS_(0/1) = FALSE
RCV_TERM_GND_(0/1) = TRUE
RCV_TERM_VTTRX_(0/1) = FALSE
X-Ref Target - Figure 4-3
図 4-3 : RX 終端の使用モデル 1
UG386_c4_03_092509
~100 nF
nom.50Ω
nom.50Ω
FPGABoard
MGTAVTTRX
MGTAVTTRX
GND~100 nF
nom. 1.23 pF
nom. 1.23 pF
nom.30 KΩ
nom.30 KΩ
GND
3/4 MGTAVTTRX
112 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
表 4-5 に、 推奨される使用モデル 2 の RX 終端コンフ ィギュレーシ ョ ンを示し、 図 4-4 に、 その図
を示します。
表 4-5 : RX 終端の使用モデル 2
使用モード外部 AC
カップリング
終端
電圧
内部 AC カップリング
内部
バイアス
最大
スイング
mVDPP
推奨されるプロ ト コルおよび使用法
2 オン MGTVTTRX オン 900mV 1200 プロ ト コル : バッ クプレーン、 ワイヤレス、
シ リ アル RapidIO、DisplayPort (0.4/0.6/0.8Vオプシ ョ ン)
属性設定 :AC_CAP_DIS_(0/1) = FALSE
RCV_TERM_GND_(0/1) = FALSE
RCV_TERM_VTTRX_(0/1) = TRUE
X-Ref Target - Figure 4-4
図 4-4 : RX 終端の使用モデル 2
UG386_c4_04_092509
~100 nF
nom.50Ω
nom.50Ω
FPGABoard
MGTAVTTRX
MGTAVTTRX
~100 nF
nom. 1.23 pF
nom. 1.23 pF
nom.30 KΩ
nom.30 KΩ
MGTAVTTRX 3/4 MGTAVTTRX
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 113UG386 (v2.0) 2009 年 11 月 11 日
RX アナログ フロン ト エンド
表 4-6 に、 推奨される使用モデル 3 の RX 終端コンフ ィギュレーシ ョ ンを示し、 図 4-5 に、 その図
を示します。
表 4-6 : RX 終端の使用モデル 3
使用モード外部 AC
カップリング
終端
電圧
内部 AC カップリング
内部
バイアス
最大
スイング
mVDPP
推奨されるプロ ト コルおよび使用法
3 ON 3/4 * MGTAVTTRX
オフ 900mV 1600 プロ ト コル : Optical IF (SONET/SDH/OTU)、SFP+、 HD/SD-SDI、 XAUI (1600mVdpp)、GbE、 DisplayPort (1.2V オプシ ョ ン)
属性設定 :AC_CAP_DIS_(0/1) = TRUE
RCV_TERM_GND_(0/1) = FALSE
RCV_TERM_VTTRX_(0/1) = FALSE
X-Ref Target - Figure 4-5
図 4-5 : RX 終端の使用モデル 3
UG386_c4_05_092509
~100 nF
nom.50Ω
nom.50Ω
FPGABoard
MGTAVTTRX
MGTAVTTRX
~100 nF
nom. 1.23 pF
nom. 1.23 pF
nom.30 KΩ
nom.30 KΩ
3/4 MGTAVTTRX
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第 4 章 : レシーバ
表 4-7 に、 推奨される使用モデル 4 の RX 終端コンフ ィギュレーシ ョ ンを示し、 図 4-6 に、 その図
を示します。
表 4-7 : RX 終端の使用モデル 4
使用モード外部 AC
カップリング
終端
電圧
内部 AC カップリング
内部
バイアス
最大
スイング
mVDPP
推奨されるプロ ト コルおよび使用法
4 オフ MGTAVTTRX ON 900mV 1200 プロ ト コル : カスタム GTP-GTP、チップ間
インターフェイス
属性設定 :AC_CAP_DIS_(0/1) = FALSE
RCV_TERM_GND_(0/1) = FALSE
RCV_TERM_VTTRX_(0/1) = TRUE
注 :これは、ボード上の DC カップ リ ングが可能
となる、 TX 終端電圧が 1.2V の場合に推奨
されます。 TX 終端電圧が 1.2V ではない場
合は、DC 電流に信号の歪みが生じます。TX終端電圧が 1.2V ではない SerDes とは、 イ
ンターオペラビ リ テ ィ に問題があるため、
バッ クプレーンには推奨されません。
X-Ref Target - Figure 4-6
図 4-6 : RX 終端の使用モデル 4
UG386_c4_06_092509
nom.50Ω
nom.50Ω
FPGABoard
MGTAVTTRX
MGTAVTTRX
nom. 1.23 pF
nom. 1.23 pF
nom.30 KΩ
nom.30 KΩ
MGTAVTTRX 3/4 MGTAVTTRX
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RX アナログ フロン ト エンド
表 4-8 に、 推奨される使用モデル 5 の RX 終端コンフ ィギュレーシ ョ ンを示し、 図 4-7 に、 その図
を示します。
使用モード - 抵抗キャリブレーシ ョ ン
オンチップ抵抗キャ リブレーシ ョ ンの詳細は、176 ページの「終端抵抗キャ リブレーシ ョ ン回路」 を
参照して ください。
表 4-8 : RX 終端の使用モデル 5
使用モード外部 AC
カップリング終端電圧
内部 AC カップリング
内部
バイアス
最大
スイング
mVDPP
推奨されるプロ ト コルおよび使用法
5 オフ 3/4 *MGTAVTTRX/
GND
オフ 900mV 1600 プロ ト コル : GPON
属性設定 :AC_CAP_DIS_(0/1) = TRUE
RCV_TERM_GND_(0/1) = TRUE/FALSE
RCV_TERM_VTTRX_(0/1) = FALSE
注 :完全な DC モードです。 DC 同相モードの
2/3 MGTAVTRX (900mV) を得るには、 外
部にレベル シフ ト ネッ ト ワークが必要な場
合があ り ます。
X-Ref Target - Figure 4-7
図 4-7 : RX 終端の使用モデル 5
UG386_c4_07_092509
nom.50Ω
nom.50Ω
FPGABoard
MGTAVTTRX
MGTAVTTRX
nom. 1.23 pF
nom. 1.23 pF
nom.30 KΩ
nom.30 KΩ
ExternalTermination
Network
ExternalTermination
Network
GND
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第 4 章 : レシーバ
RX OOB (帯域外) 信号
機能の説明
GTP ト ランシーバは、SATA (Serial ATA) 仕様で定義されている OOB (Out-of-Band) シーケンスの
デコードおよび PCI Express 仕様で定義されているビーコン信号をサポート します。SATA OOB 信号に対する GTP レシーバのサポート機能には、OOB 信号ステートのデコードに必要なアナログ回
路と SATA COM シーケンスの OOB 信号のバース ト データをデコードするためのステート マシ
ンがあ り ます。
また、 GTP レシーバは、 PIPE (PHY Interface for the PCI Express) 仕様で定義されているインター
フェイス信号を使用して、PCI Express 準拠のビーコン信号もサポート します。ビーコン信号のシー
ケンスは、 FPGA ロジッ クでデコード されます。
ポートおよび属性
表 4-9 に、 RX OOB のポート を示します。
表 4-10 に、 RX OOB の属性を示します。
表 4-9 : RX OOB のポート
ポート 方向 クロック ド メ イン 説明
RXELECIDLE0
RXELECIDLE1出力 非同期 RXN および RXP 間の差動電圧が、 小しきい値
(OOBDETECT_THRESHOLD) 未満に降下したこ とを示します。 こ
のしきい値よ り下の信号が OOB 信号です。
1 : OOB 信号が検出された。 差動電圧が 小しきい値未満となる
0 : OOB 信号は検出されていない差動電圧は 小しきい値以上で
ある
このポートは、 PCI Express および SATA 規格専用です。
RXSTATUS0[2:0]
RXSTATUS1[2:0]出力 RXUSRCLK2 RXSTATUS[2:0] は PCIe® 規格専用であ り、 PIPE 仕様に基づいて動
作します。
RXVALID0
RXVALID1出力 RXUSRCLK2 PIPE 仕様に基づいて、 シンボルがロッ ク し、 RXDATA および
RXCHARISK[3:0] 上のデータが有効になる と、この信号が High に駆
動されます。
表 4-10 : RX OOB の属性
属性 種類 説明
OOB_CLK_DIVIDER_0
OOB_CLK_DIVIDER_1整数 スケルチ ク ロ ッ クのレート を設定します。 このクロ ッ クは 25MHz
~ 37.5MHz の範囲内で動作する必要があ り、 SATA OOB 検出器を
適切に動作させるには、可能な限り 25MHz に近いレートにしてくだ
さい。
スケルチ ク ロ ッ ク レート = CLKIN/OOB_CLK_DIVIDER
有効な分周値は 1、 2、 4、 6、 8、 10、 12、 14 です。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 117UG386 (v2.0) 2009 年 11 月 11 日
RX OOB (帯域外) 信号
OOBDETECT_THRESHOLD_0
OOBDETECT_THRESHOLD_13 ビッ ト バイナリ RXN および RXP 間の 小差動電圧を設定します。 差動電圧がこの
レベル未満に降下する と、入力信号は OOB 信号とな り ます。 この 3ビッ トにエンコード された属性は、OOB しきい値電圧の公称値(1)を次のよ うに指定します。
値 OOB しきい値電圧の公称値 [mV]000 – 101 サポート されていない
110 (デフォルト ) 105111 115
RX_STATUS_FMT_0
RX_STATUS_FMT_1文字列 使用するステータス エンコードを定義します。
PCIE : PCI Express エンコード
SATA : SATA エンコード
SATA_BURST_VAL_0
SATA_BURST_VAL_13 ビッ ト バイナリ COM の一致を宣言するために必要なバース ト数。デフォルト値は 4
で、 COMINIT、 COMRESET、 および COMWAIT に対して SATAで指定されたバース ト数です。
SATA_IDLE_VAL_0
SATA_IDLE_VAL_13 ビッ ト バイナリ COM の一致を宣言するために必要なアイ ドル数。 各アイ ドル信号
は、COMINIT/COMRESET または COMWAIT のいずれかと同じ長
さの OOB 信号です。SATA 検出器が一方のタイプのアイ ドル (たと
えば、 COMRESET/COMINIT) のカウン ト を開始した場合、 そのカ
ウン トはも う一方のタイプのアイ ドルを受信する と リセッ ト されま
す。 デフォルト値は 3 で、 SATA 仕様に準拠します。
SATA_MAX_BURST_0
SATA_MAX_BURST_1整数 スケルチ ク ロ ッ ク サイクルにおいて、SATA 検出器がバース ト を拒
否する際のしきい値を設定します。 有効な設定値は 1 ~ 61 (デフォ
ルトは 7) で、 SATA_MIN_BURST よ り大きい値となる必要があ り
ます。
SATA_MAX_INIT_0
SATA_MAX_INIT_1整数 スケルチ ク ロ ッ ク サイ クルにおいて、 SATA 検出器で許容可能な
COMINIT/COMRESET アイ ドルの 大時間を設定します。 有効な
設定値は 1 ~ 61 (デフォルトは 22) で、SATA_MIN_INIT よ り大き
い値となる必要があ り ます。
SATA_MAX_WAKE_0
SATA_MAX_WAKE_1整数 スケルチ ク ロ ッ ク サイクルにおいて、 SATA 検出器で許容可能な
COMWAKE アイ ドルの 大時間を設定します。 有効な設定値は 1 ~ 61 (デフォルトは 7) で、SATA_MIN_WAKE よ り大きい値とな
る必要があ り ます。
SATA_MIN_BURST_0
SATA_MIN_BURST_1整数 スケルチ ク ロ ッ ク サイクルにおいて、SATA 検出器がバース ト を拒
否する際のしきい値を設定します。 有効な設定値は 1 ~ 61 (デフォ
ルトは 4) で、SATA_MAX_BURST よ り小さい値になる必要があ り
ます。
表 4-10 : RX OOB の属性 (続き)属性 種類 説明
118 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
RX イコライザ
機能の説明
RX には、 チャネルにおける高周波数の損失を補正するために、 連続時間対応の受信イコライゼー
シ ョ ン回路があ り ます。 この連続時間対応の受信イコライゼーシ ョ ン回路は、 高周波数による信号
の歪みを補正してデザインの物理的チャネルの特定要件を満たすよ うに調整できます。
この回路は、 低周波数および高周波数で入力信号を増幅するこ とができる 2 段階の増幅器です。 複
数チャネルに対応するために、 4 つの周波数応答があ り ます。
SATA_MIN_INIT_0
SATA_MIN_INIT_1整数 SATA の場合、 OOB 信号は COMINIT、 COMRESET、 および
COMWAKE でアイ ドルと して使用されます。 SATA の COMINIT/COMRESET 信号で許容される 小のアイ ドル長は 304ns です。
アイ ドルが 175ns よ り短い場合、 COMINIT/COMRESET では使用
できません。 スケルチ ク ロ ッ ク サイ クルにおいて、 SATA 検出器で
許容可能な COMINIT/COMRESET アイ ドルの 小時間の設定に使
用します。
有効な設定値は 1 ~ 61 (デフォルトは 12) で、SATA_MAX_INIT より小さい値になる必要があ り ます。 スケルチ ク ロ ッ クは OOB_CLK_DIVIDER に基づいて設定されます。
SATA_MIN_WAKE_0
SATA_MIN_WAKE_1 整数 SATA の場合、 OOB 信号は COMINIT、 COMRESET、 および
COMWAKE でアイ ドルと して使用されます。SATA の COMWAKE信号で許容される 小のアイ ドル長は 101ns です。アイ ドルが 55nsよ り短い場合、 COMWAKE では使用できません。 スケルチ ク ロ ッ
ク サイクルに関して、 SATA 検出器で許容可能な COMWAKE アイ
ドルの 小時間の設定に使用します。
有効な設定値は 1 ~ 61 (デフォルトは 4) で、 SATA_MAX_WAKEよ り小さい値になる必要があ り ます。 スケルチ ク ロ ッ クは OOB_CLK_DIVIDER に基づいて設定されます。
メモ : 1. OOV の公称値です。 詳細は、 『Spartan-6 FPGA データ シート 』 の 「OOB Specifications」 を参照してください。
表 4-10 : RX OOB の属性 (続き)属性 種類 説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 119UG386 (v2.0) 2009 年 11 月 11 日
RX イコライザ
ポートおよび属性
表 4-11 に、 RX イコライゼーシ ョ ンのポート を示します。
表 4-12 に、 RX イコライゼーシ ョ ンの属性を示します。
X-Ref Target - Figure 4-8
図 4-8 : 実際のゲイン
-20
-10
0.0
10
1M 10M 100M
8.4 dB,RXEQMIX = 11
5.4 dB,RXEQMIX = 10
2.4 dB,RXEQMIX = 01
-0.3 dB,RXEQMIX = 00
1G
M1
10G 100G
Frequency (Hz)
Gai
n (d
B)
UG386_c4_08_051509
表 4-11 : RX イコライゼーシ ョ ンのポート
ポート 方向クロック ド メイン
説明
RXEQMIX0[1:0]
RXEQMIX1[1:0]入力 非同期 レシーバ イコライゼーシ ョ ンを制御します。 デフォ
ルト値は 2’b00 であ り、 ユーザー指定可能です。
RXEQMIX[1:0] ゲイン (dB)(1)
00 -0.3
01 2.6
10 5.4
11 8.4
メモ : 1. 公称値です。 正確な値は、 『Spartan-6 FPGA データ シート 』 を参照してください。
表 4-12 : RX イコライゼーシ ョ ンの属性
属性 種類 説明
RXEQ_CFG_0[7:0]
RXEQ_CFG_1[7:0]8 ビッ ト バイナリ
RXEQ_CFG_0RXEQ_CFG_1
説明
[7:3] リ ミ ッ タ /EQAMP のゲインおよび電力制御です。
[2:0] リ ミ ッ タ /EQAMP のゲインおよび電力制御です。
120 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
使用モード ― 連続時間対応の RX リニア イコライザ
高速周波数で高ゲインを得るモードは、 高損失の (通常は長い) チャネル用です。 RX イコライザの
基本的な使用方法は、 次のとおりです。
1. 動作データ レート を決定します。
2. 1/2 データ レートでのチャネル損失 (dB) を決定します。 これは、測定された差動挿入損失、つ
ま り S パラ メータ データです (Sdd21)
3. ゲイン値を示す図から適切な RXEQMIX の設定を選択します。
これらの結果に基づいて、 RXEQMIX の適切な設定を選択できます。
システムの分断や TX ク ロ ッ クのジッ タなど、 リ ニア イコライザでは補正できない問題が生じるた
め、 常にハード ウェアでこれらの設定を検証する必要があ り ます。
例
データ レート = 3.125Gb/s (つま り、 基本周波数は 1.5625GHz)
1.5625GHz でのチャネル損失は、 6dB
RXEQMIX[1:0] = 10
この設定は、 1.5625GHz で 6dB のゲイン補正が可能であるため、 必要なゲインを提供できます。
RX CDR
機能の説明
各 GTP ト ランシーバにある RX CDR (ク ロ ッ ク データ リ カバリ ) 回路では、 入力されたデータか
ら リ カバリ ク ロ ッ ク とデータが抽出されます。図 4-9 に、CDR ブロ ッ クのアーキテクチャを示し、
明確にするためにクロ ッ ク パスも示しています。
GTP ト ランシーバでは、 位相ローテータを搭載した CDR アーキテクチャを採用しています。 入力
されたデータは、 初にレシーバのイコライゼーシ ョ ン ステージを通過します。 イコライズされた
データは、エッジ サンプラおよびデータ サンプラで取り込まれます。データ サンプラで取り込まれ
たデータは、 ダウンス ト リームの ト ランシーバ ブロ ッ クへ転送されます。
X-Ref Target - Figure 4-9
図 4-9 : CDR の詳細図
UG386_c4_09_051409
EdgeSampler
DemuxCDR FSM
DataSampler
RXP/NRXEQ
LocalREFCLK
PI (E)
PI (D)
RXPLL
RXDATA
RXRECCLK
Demux
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 121UG386 (v2.0) 2009 年 11 月 11 日
RX CDR
CDR ステート マシンは、エッジ サンプラ とデータ サンプラの両方のデータを使用して入力データ
ス ト リームの位相を判断し、位相補間 (PI) を制御します。エッジ サンプラの位相はデータ ス ト リー
ムが変更する部分に位置し、 データ サンプラの位相はデータ アイの中央に位置します。
RX PLL が位相補間 (PI) に基本クロ ッ クを提供します。そして、位相補間が高精度で等間隔のサン
プリ ング位相を生成するこ とによって、CDR ステート マシンの細かい位相制御が可能になり ます。
CDR ステート マシンは、ローカル PLL リ ファレンス ク ロ ッ クから、一定の周波数オフセッ ト値で
(通常 ±1000PPM 以下) 入力データ ス ト リームを ト ラ ッキングできます。
ポートおよび属性
表 4-13 に、 RX CDR のポート を示します。
表 4-14 に、 RX CDR の属性を示します。
X-Ref Target - Figure 4-10
図 4-10 : CDR サンプラの位置
UG386_c4_10_051409
E0 E1 E2
D0 D1
表 4-13 : RX CDR のポート
ポート 方向クロック ド メイン
説明
RXCDRRESET[1:0] 入力 非同期 High になる と、 CDR ロジッ クおよびこのチャ
ネルに対する PCS の RX 部を リセッ ト します。
この信号は、 RX PLL 周波数が変更するたびに
アサート される必要があ り ます。
表 4-14 : RX CDR の属性
属性 種類 説明
CDR_PH_ADJ_TIME_0
CDR_PH_ADJ_TIME_15 ビッ ト バイナリ
予約されています。GTP Transceiver Wizard で推奨される値のみを使用して ください。
この属性は、電気的アイ ドル状態のと き、CDR位相リセッ トがディアサート されてから、 PCIExpress 動作のオプシ ョナル リセッ ト シーケ
ンスが完了するまでの待機時間を示します。
122 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
RX クロック分周制御
機能の説明
RX ク ロ ッ ク分周制御ブロ ッ クは、2 つのコンポーネン ト (シ リ アル ク ロ ッ ク分周制御およびパラレ
ル ク ロ ッ ク分周制御) で構成されています。図 4-11 に、GTP0 ト ランシーバのクロ ッ ク分周器を示
します。 GTP1 ト ランシーバの構造は、 GTP0 ト ランシーバと同様です。
PLL_RXDIVSEL_OUT_0
PLL_RXDIVSEL_OUT_1整数 受信部の標準ライン レート を定義する分周値
です。 1、 2、 または 4 に設定できます。
RX Line Rate = RX PLLClock * 2/PLL_RXDIVSEL_OUT
PMA_CDR_SCAN_0
PMA_CDR_SCAN_127 ビッ ト
の 16 進数
予約されています。GTP Transceiver Wizard で推奨される値のみを使用して ください。
PMA_RX_CFG_0
PMA_RX_CFG_125 ビッ ト
の 16 進数
予約されています。GTP Transceiver Wizard で推奨される値のみを使用して ください。
RX_EN_IDLE_HOLD_CDR_0
RX_EN_IDLE_HOLD_CDR_1ブール関数 PCI Express アプリ ケーシ ョ ン以外の場合は、
FALSE に設定します。
PCI Express 動作の場合、 TRUE に設定する
と、 電気的アイ ドル状態のオプシ ョナル リ
セッ ト シーケンスの際に CDR が内部ステー
ト を保持できます。
RX_EN_IDLE_RESET_FR_0
RX_EN_IDLE_RESET_FR_1ブール関数 PCI Express アプリ ケーシ ョ ン以外の場合は、
FALSE に設定します。
PCI Express 動作の場合、 TRUE に設定する
と、 電気的アイ ドル状態のオプシ ョナル リ
セッ ト シーケンスの際に CDR 周波数の自動
リセッ ト機能が有効になり ます。
RX_EN_IDLE_RESET_PH_0
RX_EN_IDLE_RESET_PH_1ブール関数 PCI Express アプリ ケーシ ョ ン以外の場合は、
FALSE に設定します。
PCI Express 動作の場合、 TRUE に設定する
と、 電気的アイ ドル状態のオプシ ョナル リ
セッ ト シーケンスの際に CDR 位相の自動リ
セッ ト機能が有効になり ます。
表 4-14 : RX CDR の属性 (続き)
属性 種類 説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 123UG386 (v2.0) 2009 年 11 月 11 日
RX クロック分周制御
シリアル クロック分周器
レシーバの各 PMA モジュールには、低いライン レート をサポートするために PLL からのクロ ッ ク
を分周する分周器 (D) があ り ます。 この分周器は、 PLL_RXDIVSEL_OUT 属性で設定され、 DRPポート を使用して動的に変更できます。 表 4-15 に、 シ リ アル分周器の制御を示します。
X-Ref Target - Figure 4-11
図 4-11 : RX シリアルおよびパラレル クロック分周器の詳細図
UG386_c4_11_110309
RX PMA RX PCS
GTPCLKOUT0[1]
RXDATA
PISO
REFCLK Distribution
O
REFCLK Sel
Notes: 1. PLL1 resides in the GTP1 portion of the same GTPA1_DUAL block. It can be used in place of PLL0 for low-power operation.
GTP0 Transceiver
RXP/N PhaseInterp
RXDATA forDownstream PCS Blocks
Parallel Clock forDownstream PCS Blocks
/4 or/5
/D1,2,4
RXRECCLK0
REFCLKPLL Can be output to FPGA logicvia GTPCLKOUT0[0]
PLL0PLL1(1)
IBUFDS
MGTREFCLK
表 4-15 : RX PLL 出力分周器の設定
ライン レート範囲
(GHz) 分周器 (D) の値 属性設定
2.457 ~ 3.125 1 PLL_RXDIVSEL_OUT = 1
1.2288 ~ 1.62 2 PLL_RXDIVSEL_OUT = 2
0.614 ~ 0.810 4 PLL_RXDIVSEL_OUT = 4
メモ : 1. 正確なライン レート範囲は、 『Spartan-6 FPGA データ シート 』 を参照してください。
124 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
パラレル クロック分周器
FPGA ロジッ クにはリ カバリ ク ロ ッ クが提供されます。 リ カバリ ク ロ ッ クは、ク ロ ッ ク補正機能が
ないプロ ト コルにおいて、データに同期したク ロ ッ クをダウンス ト リームの FPGA ロジッ クへ提供
する場合に使用されます。レシーバのパラレル ク ロ ッ ク分周ブロ ッ クが、GTPCLKOUT[1] ポート
を介して FPGA ロジッ クへ 1 バイ ト幅のリ カバリ ク ロ ッ クを出力します。 周波数は、
INTDATAWIDTH の値に基づいて、 8 または 10 で分周されたライン レート とな り ます。
ポートおよび属性
表 4-16 に、 RX ク ロ ッ ク分周制御のポート を示します。
表 4-17 に、 RX CDR の属性を示します。
表 4-16 : RX クロック分周制御のポート
ポート 方向クロック ド メイン
説明
GTPCLKOUT0[1:0]
GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジッ クへクロ ッ クを供給する場合は、
GTPCLKOUT(0/1) ポート を使用するこ とを推奨します。
GTPCLKOUT(0/1) のビッ ト 0 によって、 ユーザーが TXOUTCLK(0/1) または REFCLKPLL(0/1) のいずれかの出力を有効にできます。
CLK_OUT_GTP_SEL_(0/1) が出力クロ ッ クを選択します。
GTPCLKOUT(0/1) のビッ ト 1 は、 RXRECCLK(0/1) を出力します。
INTDATAWIDTH0
INTDATAWIDTH1入力 非同期 このポートは、同じ GTP レーンの TX および RX データパス用の内部デー
タパス幅およびパラレル ク ロ ッ ク分周器の値を指定します。
0 : 内部データパスは 8 ビッ ト幅、 パラレル ク ロ ッ ク分周値は 4
1 : 内部データパスは 10 ビッ ト幅、 パラレル ク ロ ッ ク分周値は 5
INTDATAWIDTH は、 PLL フ ィードバッ ク分周器 N1 も制御するため、
GTPA1_DUAL タイル内の 2 つのレーンが同じ PLL を共有している場合
は、 両方のレーンの INTDATAWIDTH が同じ値に設定される必要があ り
ます。
RXRECCLK0
RXRECCLK1出力 N/A 予約されています。代わりに、GTPCLKOUT(0/1)[1] を使用してください。
表 4-17 : RX CDR の属性
属性 種類 説明
PLL_RXDIVSEL_OUT 整数 RX シ リ アル ク ロ ッ ク分周器の設定を制御して、低いライ
ン レート をサポート します (123 ページの表 4-15 参照)。
有効な設定は次のとおりです。
1 : D の分周値は 1
2 : D の分周値は 2
4 : D の分周値は 4
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 125UG386 (v2.0) 2009 年 11 月 11 日
RX マージン解析
RX マージン解析
機能の説明
ラ イン レートが増加し、 チャネル減衰が悪化するにしたがって、 RX イコライザを多用してこれら
を補正する必要があ り ます。 このと き、遠端のリ ンク状態はアイ ダイアグラムでは判断できないた
め、システム デバッグには課題が生じます。高ライン レートの場合、PCB 上のレシーバでのアイ パターンは、 RX イコライザが有効の場合であっても完全に閉じた状態になってしまいます。
RX CDR ブロ ッ クには、イコライザ後にレシーバでのアイ マージンを測定するための診断メカニズ
ムが含まれています。
水平方向のアイ マージン スキャン
通常動作の場合、データ サンプラの位相には、エッジ サンプラから一定のオフセッ ト値 (0.5UI) があるため、 データ サンプラはデータ アイの中央に位置します。
水平方向のアイ マージン スキャン モードの場合、データ サンプラ とエッジ サンプラ間のオフセッ
ト値は、PMA_CDR_SCAN_0 または PMA_CDR_SCAN_1 属性で調整します (図 4-12 参照)。CDRのステート マシンが正常動作する限りは、 スキャンされたマージンが、 レシーバのイコライザ機能
と CDR 機能を両方使用する実際のレシーバ マージンとな り ます。
X-Ref Target - Figure 4-12
図 4-12 : 水平方向のアイ マージン スキャンの詳細
UG386_c4_12_051409
EdgeSampler
DemuxCDR FSM
DataSampler
RXP/NRXEQ
LocalREFCLK
PI (E)
PI (D)
RXPLL
RXDATA
RXRECCLK
Demux
PMA_CDR_SCAN[6:0]
126 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
図 4-13 に示すよ うに、 データ サンプリ ングの位相がエッジへ近づくにしたがって、 受信したユー
ザー データのビッ ト エラー率が増加します。
この測定モードは、データ サンプリ ング位置に対するオフセッ ト を物理的に示しただけであ り、実
際の測定値やビッ ト エラー 率を表しているわけではあ り ません。 これらのファンクシ ョ ンは、
FPGA ユーザー ロジッ クまたはユーザー ソフ ト ウェアのいずれかにインプリ メン ト される必要が
あ り ます。 また、 スキャン モードは、 ライン レートが も高い設定 (PLL_RXDIVSEL_OUT = 1)の場合のみ有効です。 このモードは、 サンプリ ング位置が適切でないために受信データにエラーが
生じた際に、 診断目的と してのみ使用するこ とを推奨します。
ポートおよび属性
表 4-18 に、 RX マージン解析のポート を示します。
X-Ref Target - Figure 4-13
図 4-13 : データ サンプリングの位置とビッ ト エラー率の関係
UG386_c4_12_051409
Internal Eye Opening
BER
E0 D0 E1
PMA_CDR_SCAN[6:0]
1e-6
1e-8
1e-10
1e-12
表 4-18 : RX マージン解析のポート
ポート 方向クロック ド メイン
説明
RXDATA[31:0] 出力 RXUSRCLK2 リ ンクのビッ ト エラー率をモニタするため、 ユー
ザーが RXDATA に出力されるデータ エラーを検
出する必要があ り ます。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 127UG386 (v2.0) 2009 年 11 月 11 日
RX 極性制御
表 4-19 に、 RX マージン解析の属性を示します。
RX 極性制御
機能の説明
GTP RX では、RX の極性制御機能を使用して入力データを反転できます。この機能は、誤って RXPおよび RXN 信号が逆に接続される可能性のあるデザインに効果的です。 入力データの極性を反転
させるには、 RXPOLARITY ポート を High に駆動して ください。
ポートおよび属性
表 4-20 に、 RX 極性制御のポート を示します。
RX 極性制御の属性はあ り ません。
RX 極性制御の使用
RXP/RXN の極性を反転させる必要がある場合は、 RXPOLARITY を High に接続してください。
表 4-19 : RX マージン解析の属性
属性 種類 説明
PMA_CDR_SCAN_0[7:0]
PMA_CDR_SCAN_1[7:0]8 ビッ トの
16 進数
CDR サンプリ ング ポイン ト を制御します。 属性値
を 8’h00 ~ 8’h7F (10 進数の場合は 0 ~ 127) で指定して、 ユニッ ト内の左端から右端までの間にお
けるサンプリ ング ポイン ト を調整します。ビッ ト 7は常に 0 に設定されます。
表 4-20 : RX 極性制御のポート
ポート 方向クロック
ド メイン説明
RXPOLARITY0
RXPOLARITY1入力 RXUSRCLK2 入力データの極性の反転には、RX の極性ポートが使
用されます。
0 : 反転しない。 RXP は正、 RXN は負
1 : 反転する。 RXP は負、 RXN は正
128 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
RX パターン チェ ッカ
機能の説明
GTP レシーバには、PRBS チェッカが内蔵されています。このチェッカは、業界標準の 4 つの PRBSパターンのうち 1 つをチェッ クするよ うに設定できます。 チェッカは自己同期タイプであ り、 カン
マ アライ メン ト またはデコード実行よ り前の段階で入力データに対して実行します。この機能を利
用して、 チャネルのシグナル インテグ リティを検証できます。
ポートおよび属性
表 4-21 に、 パターン チェッカのポート を示します。
X-Ref Target - Figure 4-14
図 4-14 : RX パターン ジェネレータのブロック図
RXDATA
RXENPRBSTST
Error
UG386_c4_14_051409
PolarityInversion
SIPO
PRBS-7 Pattern Checker
PRBS-15 Pattern Checker
PRBS-23 Pattern Checker
PRBS-31 Pattern Checker
Error Counter(16 bits) RX_PRBS_ERR_CNT
RXPRBSERR
表 4-21 : パターン チェ ッカのポート
ポート 方向クロック ド メイン
説明
PRBSCNTRESET0
PRBSCNTRESET1入力 RXUSRCLK2 PRBS エラー カウンタを リセッ ト します。
RXENPRBSTST0[2:0]
RXENPRBSTST1[2:0]入力 RXUSRCLK2 レシーバの PRBS チェッカのテス ト パターンを制御します。有効な
値は次のとおりです。
000 : 標準動作モード (PRBS チェッ クはオフ)001 : PRBS-7
010 : PRBS-15
011 : PRBS-23
100 : PRBS-31
PRBS 以外のパターンに対してチェッ クは実行されません。 PRBSチェッカは、現サイクルからのデータを使用して、次のサイクルの予
想データを生成するため、 シングル エラーが PRBS のバース ト エラーとなって生じます。
RXPRBSERR0
RXPRBSERR1出力 RXUSRCLK2 PRBS エラーが発生したこ とを示すステータス出力です。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 129UG386 (v2.0) 2009 年 11 月 11 日
RX バイ トおよびワード アライメン ト
表 4-22 に、 パターン チェッカの属性を示します。
使用モデル
内蔵されている PRBS チェッカを使用するには、レシーバに送信された PRBS パターンと一致する
よ うに RXENPRBSTST を設定します。RXENPRBSTST の有効な設定は、 表 4-21 を参照してくださ
い。PRBS チェッカは、有効の場合に入力データ内にある特定の PRBS パターンを検索します。入力
データが ト ランス ミ ッ タまたは反転 RXP/RXN で反転される場合は、受信データも RXPOLARITYを使用して反転する必要があ り ます。この設定をしなければ、PRBS チェッカがロ ッ ク しません。パ
ターンが検出される と、 入力パターンと予想パターンの比較によって PRBS エラーを検出できま
す。予想パターンは、前のサイクルで入力されたデータに基づいて生成されます。チェッカはエラー
ワード数 (各ワードに 20 ビッ ト ) をカウン ト し、入力されるパラレル データにエラーが 1 つ検索さ
れるごとにワード エラー カウンタが 1 つインク リ メン ト します。つま り、入力されるパラレル デー
タに 2 ビッ ト以上のエラーがある場合は、 ワード エラー カウンタの値と実際のビッ ト エラー数は
一致しません。 エラー カウンタは、 0xFFFF に到達する とカウン ト を停止します。
エラーが生じる と、RXPRBSERR がアサート されます。そして次の入力データにエラーが含まれて
いなければRXPRBSERR はク リ アされます。PRBSCNTRESET がアサート される とエラー カウン
タがク リ アされます。また、GTPRESET、RXCDRRESET、および RXRESET もカウン ト を リセッ
ト します。
使用モデルの詳細は、 93 ページの 「TX パターン ジェネレータ」 を参照してください。
RX バイ トおよびワード アライメン ト
機能の説明
シ リ アル データをパラレル データ と して使用できるよ うにするには、 データをシンボル バウンダ
リに揃える必要があ り ます。 このアライ メン ト を実行するため、 ト ランス ミ ッ タは通常カンマと呼
ばれる識別可能なシーケンスを送信します。 レシーバは、 入力データ内でカンマを検索します。 レ
シーバでカンマを検出して、カンマをバイ ト バウンダ リに移動する と、受信したパラレル ワードが
送信されたパラレル ワード と一致します。
表 4-22 : パターン チェ ッカの属性
属性 種類 説明
RX_PRBS_ERR_CNT_0
RX_PRBS_ERR_CNT_116 ビッ ト バイナリ PRBS エラー カウンタこのカウンタは、PRBSCNTRESET のア
サートで リセッ ト されます。 入力されるパラレル データにエ
ラーがある と、このカウンタが 1 つインク リ メン ト します ( 大
0xFFFF までカウン ト可能)。 この属性は、DRP ポートでのみ使
用可能です。GTP ト ランシーバ 0 の場合は DRP アドレス 82h、GTP ト ランシーバ 1 の場合は DRP アドレス C2h で、このカウ
ンタを読み出すこ とが可能です。
RXPRBSERR_LOOPBACK_0
RXPRBSERR_LOOPBACK_11 ビッ ト バイナリ 1 の場合、 RXPRBSERR ビッ トが同じ GTP ト ランシーバの
TXPRBSFORCEERR へ内部ループ バッ クします。 これによっ
て、 データのクロ ッ ク ド メ イン交差を懸念せずに、 同期および
非同期ジッタ耐性テス トが可能になり ます。
0 の場合、 TXPRBSFORCEERR が TX PRBS に対応します。
130 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
図 4-15 に、10 ビッ ト カンマのアライ メン ト を示します。TX のパラレル データは左側にあ り ます。
カンマを含むシ リ アル データは、 中央でハイライ ト しています。 RX が受信するアラインされてい
ないビッ ト データは右側にあ り ます。
図 4-16 では、TXのパラレル データが左側にあ り、識別可能なパラレル データを受信している RXが右側にあ り ます。
GTP ト ランシーバには、 特定のカンマを多様なバイ ト バウンダ リに揃えるよ うにプログラムした
り、属性設定 (図 4-16 参照) を使用して手動でデータを揃えるアライ メン ト ブロ ッ クが含まれてい
ます。 このブロ ッ クが不要な場合は、 バイパスしてレイテンシを削減できます。
カンマ アライメン トの有効化
カンマ アライ メン ト ブロ ッ クを有効にするには、RXCOMMADETUSE ポート を High に駆動しま
す。RXCOMMADETUSE を Low に駆動する と、ブロ ッ クをバイパスしてレイテンシを 小限に抑
えるこ とができます。
X-Ref Target - Figure 4-15
図 4-15 : カンマ アライメン トの詳細図 (10 ビッ ト カンマのアライメン ト )
100101100001001001101011100110011100101111100 1011011001010100100010101010101100110
All Subsequent DataAligned to Correct
Byte Boundary
Alignment BlockFinds Comma
Transmitted First
UG386_c4_15_051409
Stream of Serial Data
X-Ref Target - Figure 4-16
図 4-16 : カンマ アライメン トのパラレル データ図
TX Parallel Data RX Parallel Data
Data0
Comma
Data1
Data2
Non-alignedData
Comma
Data1
Data2
Time
UG386_c4_16_051409
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 131UG386 (v2.0) 2009 年 11 月 11 日
RX バイ トおよびワード アライメン ト
カンマ パターンの設定
ブロ ッ クが入力データ ス ト リーム内で検索するカンマ パターンを設定するには、
MCOMMA_10B_VALUE、 PCOMMA_10B_VALUE、および COMMA_10B_ENABLE 属性を使
用します。 図 4-17 に、 COMMA と COMMA_ENABLE の組み合わせによって、 20 ビッ トの内部
カンマのワイルドカード カンマが構成される図を示します。
カンマ アライメン トの有効化
カンマ アライ メン トが有効なと きにカンマが検出される と、 も近接したバウンダ リに揃えられま
す。 MCOMMA パターンに揃えるには、 RXENMCOMMAALIGN を High に駆動し、 PCOMMAパターンに揃えるには、RXENPCOMMAALIGN を High に駆動します両方のイネーブル ポートが
駆動され、 いずれかのパターンに揃えます。
アライメン ト ステータス信号
MCOMMA または PCOMMA アライ メン トが有効の間、ブロ ッ クはカンマ パターン一致機能によ
り、 も近いバウンダ リに再び揃えられます。 アラ イ メ ン ト が適切に完了する と、 ブロ ッ クでは
RXBYTEISALIGNED が High に保持されます。 この時点で、 RXENMCOMMAALIGN および
RXENPCOMMAALIGN を Low に駆動してアライ メン ト をオフにする と、回路アライ メン トの状態
を維持できます。RXBYTEISALIGNED を High にするには、PCOMMA に対する PCOMMA_ALIGNを TRUE に設定する必要があ り、 同様に、 MCOMMA に対する MCOMMA_ALIGN を TRUE に設
定する必要があ り ます。カンマは、RXBYTEISALIGNED が High の間に到達できます。カンマがバ
ウンダ リに揃えられて到達する場合、変更はあ り ません。カンマがずれた位置に到達する と、ブロ ッ
クが RXBYTEISALIGNE をディアサート し、 再びカンマが揃う までディアサート された状態が保
持されます。 到達したカンマに対してアライ メン トが有効のままのと き、 ブロ ッ クは自動的に新し
いカンマを も近接するバウンダ リに揃えて、RXUSRCLK2 の 1 サイ クル間 RXBYTEREALIGNを High に駆動します。
アライメン ト バウンダリ
アライ メン トで有効なバウンダ リは、ALIGN_COMMA_WORD で定義されます。有効なバウンダ
リの間隔は RXDATAWIDTH で指定され、有効なバウンダ リ位置の数は RXDAT インターフェイス
のバイ ト数によって決定されます (RX_DATA_WIDTH の設定は、 166 ページの 「FPGA RX イン
ターフェイス」 を参照)。 図 4-15 に、 選択可能なバウンダ リ を示します。
X-Ref Target - Figure 4-17
図 4-17 : カンマ パターンのマスク
0101111100
xxx1111100
0001111111
MCOMMA_10B_VALUEor
PCOMMA_10B_VALUE Pattern requiredfor comma detection
(x = don’t care)
COMMA_10B_ENABLE UG386_c4_17_051409
132 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
ポートおよび属性
表 4-23 に、 RX カンマ アライ メン トおよびカンマ検出のポート を示します。
X-Ref Target - Figure 4-18
図 4-18 : カンマ アライメン ト バウンダリ
RXDATAWIDTH
0 (1-byte)
0 (1-byte)
1 (2-byte)
1 (2-byte)
ALIGN_COMMA_WORD
1 (Any Boundary)
2 (Even Boundary Only)
1 (Any Boundary)
UG386_c4_18_051509
2 (Even Boundaries Only)
Possible RX Alignments(Grey = Comma Can Appear on Byte)
RXDATA Byte 0
Invalid Configuration
RXDATA Byte 1 RXDATA Byte 0
RXDATA Byte 1 RXDATA Byte 0
2 (4-byte) 1 (Any Boundariy) RXDATA Byte 1
RXDATA Byte 0
RXDATA Byte 0RXDATA Byte 0RXDATA Byte 3 RXDATA Byte 2
RXDATA Byte 1 RXDATA Byte 0RXDATA Byte 0RXDATA Byte 3 RXDATA Byte 22 (4-byte) 2 (Even Boundaries Only)
表 4-23 : RX カンマ アライメン トおよびカンマ検出のポート
ポート 方向クロック ド メイン
説明
RXBYTEISALIGNED0
RXBYTEISALIGNED1出力 RXUSRCLK2 この信号は、カンマ検出回路およびリ アライ メン ト回路から出力
される信号であ り、 カンマ検出に従って、 パラレル データ ス ト
リームがバイ ト バウンダ リに適切に揃えられている と きに Highになり ます。
0 : パラレル データ ス ト リームがバイ ト バウンダ リに揃えら
れていない
1 : パラレル データ ス ト リームがバイ ト バウンダ リに揃えら
れている
揃えられたデータが FPGA RX インターフェイスで有効になる
には、 RXBYTEISALIGNED がアサート されてから数サイ クル
後となり ます。 PCOMMA_ALIGN = TRUE のと き、
RXBYTEISALIGNED は正のカンマ アライ メン トに応答し、
MCOMMA_ALIGN = TRUE のと きは負のカンマ アライ メン ト
に応答します。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 133UG386 (v2.0) 2009 年 11 月 11 日
RX バイ トおよびワード アライメン ト
RXBYTEREALIGN0
RXBYTEREALIGN1出力 RXUSRCLK2 この信号は、カンマ検出回路およびリ アライ メン ト回路からの出
力される信号であ り、 カンマ検出によって、 シ リ アル データ スト リーム内のバイ ト アライ メン トが変更されたかを示します。
0 : バイ ト アライ メン ト変更なし
1 : バイ ト アライ メン ト変更あ り
アライ メン トが起こる とデータが失われる場合があ り、これによ
り、 データ エラー (および、 8B/10B デコーダの使用時はディ ス
パリティ エラー ) が発生する可能性があ り ます。
RXCOMMADET0
RXCOMMADET1出力 RXUSRCLK2 カンマ アライ メン ト ブロッ クでカンマが検出される と、 アサー
ト されます。 この信号は、FPGA RX インターフェイスでカンマ
が使用可能となる数サイクル前にアサート されます。
0 : カンマは検出されていない
1 : カンマが検出された
RXCOMMADETUSE0
RXCOMMADETUSE1入力 RXUSRCLK2 RXCOMMADETUSE は、 カンマ検出回路およびアライ メン ト
回路の使用を制御します。
0 : 回路をバイパスする
1 : カンマ検出回路およびアライ メン ト回路を使用する
カンマおよびアライ メン ト回路をバイパスする場合、RX データ
パスのレイテンシが削減されます。
RXENMCOMMAALIGN0
RXENMCOMMAALIGN1入力 RXUSRCLK2 負のカンマが検出された場合に、バイ ト バウンダ リ を揃えます。
0 : 無効
1 : 有効
RXENPCOMMAALIGN0
RXENPCOMMAALIGN1入力 RXUSRCLK2 正のカンマが検出された場合に、バイ ト バウンダ リ を揃えます。
0 : 無効
1 : 有効
RXSLIDE0
RXSLIDE1入力 RXUSRCLK2 RXSLIDE は、カンマ アライ メン トのバンプ制御をインプリ メン
ト します。
1 : RXSLIDE がアサート される と、バイ ト アライ メン トが 1 ビッ トずつ調整され、 FPGA ロジッ クによるバイ ト アライ メ
ン トの決定および制御が可能になる。 1 回の RXSLIDE アサートでは 1 ビッ トのみが調整されます。 RXSLIDE がア
サート されている間は、 通常のカンマ アライ メン ト よ り RXSLIDE が優先される
0 : RXSLIDE を再度アサート して別の調整を行うには、
RXSLIDE を RXUSRCLK2 の 2 サイクル間ディアサートす
る必要がある
表 4-23 : RX カンマ アライメン トおよびカンマ検出のポート (続き)
ポート 方向クロック ド メイン
説明
134 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
表 4-24 に、 RX カンマ アライ メン トの属性を示します。
表 4-24 : RX カンマ アライメン トの属性
属性 種類 説明
ALIGN_COMMA_WORD_0
ALIGN_COMMA_WORD_1整数 この属性は、 マルチバイ トのデータパスで検出されたカンマのアライ メン ト
を制御します。
1 : 2 バイ ト データパス内のいずれかのバイ トにカンマを揃える。 2 バイ
トの RX インターフェイスを選択した場合、 カンマは、 FPGA で RXDATA の偶数バイ ト [9:0] または奇数バイ ト [19:10] のいずれかに揃え
るこ とができる
2 : 2 バイ ト データパス内のいずれかのバイ トにカンマを揃える。 揃えら
れたカンマは、 確実にバイ ト RXDATA [9:0] に揃る。
ALIGN_COMMA_WORD = 2 で、 エラスティ ッ ク バッファを併用する
場合は、 CLK_COR_ADJ_LEN と CLK_COR_MIN_LAT を同じにする
こ と
カンマを偶数および奇数位置に送信するプロ ト コルでは、
ALIGN_COMMA_WORD を 1 に設定して ください。RXDATAWIDTH が Lowに駆動される場合は、ALIGN_COMMA_WORD を 1 に設定する必要があ り
ます。
COMMA_10B_ENABLE_0
COMMA_10B_ENABLE_110 ビッ ト バイナリ
入力データに一致する必要がある MCOMMA/PCOMMA のビッ トに対して
設定します。
この属性は 10 ビッ トのマスク ビッ トで、デフォルト値は 1111111111 です。
0 にリセッ ト されたマスク ビッ トによって、 MCOMMA または PCOMMAの対応するビッ トが 「don’t care」 ビッ ト と して処理されます。
MCOMMA_10B_VALUE_0
MCOMMA_10B_VALUE_110 ビッ ト バイナリ
RXCOMMADET を High にし、 パラレル データを揃える場合の負のカンマ
を定義します。受信順は右から左です(MCOMMA_10B_VALUE[0] が先に受
信される)。 デフォルト値は、 1010000011 (K28.5) です。 この定義は、
8B/10B エンコードまたはデコードに影響しません。
MCOMMA_DETECT_0
MCOMMA_DETECT_1ブール関数 負のカンマで RXCOMMADET の High 駆動を制御します。
FALSE : 負のカンマが検出される場合に、RXCOMMADET を High 駆動
しない
TRUE : 負のカンマが検出される場合に、 RXCOMMADET を High 駆動
する。 この設定は、 カンマ アライ メン トには影響しない
PCOMMA_10B_VALUE_0
PCOMMA_10B_VALUE_110 ビッ ト バイナリ
RXCOMMADET を High にし、 パラレル データを揃えるため、 正のカンマ
を定義します。受信順は右から左です(PCOMMA_10B_VALUE[0] が先に受
信される)。デフォルト値は、0101111100 (K28.5) です。この定義は、8B/10Bエンコードまたはデコードに影響しません。
PCOMMA_DETECT_0
PCOMMA_DETECT_1ブール関数 正のカンマで RXCOMMADET の High 駆動を制御します。
FALSE : 正のカンマが検出される場合に、RXCOMMADET を High 駆動
しない
TRUE : 正のカンマが検出される場合に、 RXCOMMADET を High 駆動
する。 この設定は、 カンマ アライ メン トには影響しない。
RX_SLIDE_MODE_0
RX_SLIDE_MODE_1文字列 PMA または PCS の選択を制御します。 有効な値は、 PCS (デフォルト ) と
PMA です。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 135UG386 (v2.0) 2009 年 11 月 11 日
RX の LOS (Loss of Sync) ステート マシン
RX の LOS (Loss of Sync) ステート マシン
機能の説明
一部の 8B/10B プロ ト コルでは、 標準的な LOS ステート マシンを利用してチャネルにおけるエ
ラーの発生を検出します。 それぞれの GTP レシーバには、 必要なと きにアクティブにできる LOSステート マシンが含まれます。 ステート マシンを使用しない場合は、 LOS ステート マシンのポー
ト を入力データの状態をモニタするためのポート と して使用できます。
図 4-19 に、XAUI など一部の 8B/10B プロ ト コルで、入力データ ス ト リームにおけるエラーの検出
に使用される標準的な LOS ステート マシンを示します。
GTP ト ランシーバの LOS ステート マシンをアクティブにするには、RX_LOSS_OF_SYNC_FSMを TRUE に設定します。 ステート マシンが有効のと きは、 RXLOSSOFSYNC ポートに現在のス
テートが示されます。
LOS ステート マシンが非アクティブ (RX_LOSS_OF_SYNC_FSM = FALSE) の場合、
RXLOSSOFSYNC ポートには受信データの情報が示されます。 この場合の RXLOSSOFSYNCポートについては、 表 4-25 の RXLOSSOFSYNC の項目で説明しています。
LOS ステート マシンの動作は、 RX_LOS_INVALID_INCR および RX_LOS_THRESHOLD 属性
を使用して調整できます。 RX_LOS_THRESHOLD は、強制的に SYNC_ACQUIRED ステート を
LOSS_OF_SYNC ステートにするのに必要なキャラ クタ数を調整するこ とによ り、 LOS ステート
マシンが不正なキャラ クタに対してどの程度敏感に対応するかを調節します。 この属性の有効な設
定は、 表 4-26 の RX_LOS_THRESHOLD の項目を参照してください。
X-Ref Target - Figure 4-19
図 4-19 : LOS ステート マシン
00
01 10No Comma Received
Count = RX_LOS_THRESHOLD
Count < RX_LOS_THRESHOLD
Channel Alignmentor
Comma Realignment
Invalid Data
Comma ReceivedUG386_c4_19_051509
Valid Data + 4 RXRECCLK Cycles
Valid Data + < 4 RXRECCLK Cycles
SYNC_ACQUIRED
RESYNC LOSS_OF_SYNC
136 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
LOS ステート マシンによって SYNC_ACQUIRED ステートにおけるエラー数が時間の経過と共
に減少し、 終的にはゼロになり ます。 表 4-26 で説明するよ うに、 エラー数が減少する比率は RX_LOS_INVALID_INCR 属性で指定されます。
ポートおよび属性
表 4-25 に、 RX の LOS ステート マシンのポート を示します。
表 4-26 に、 RX の LOS ステート マシンの属性を示します。
表 4-25 : RX の LOS ステート マシンのポート
ポート 方向クロック ド メイン
説明
RXLOSSOFSYNC0[1:0]
RXLOSSOFSYNC1[1:0]出力 RXUSRCLK2 バイ ト ス ト リームの同期に関連した FPGA のステータスです。
RX_LOSS_OF_SYNC_FSM 属性のステート よって決定します。
RX_LOSS_OF_SYNC_FSM = TRUE のと き、次のよ うに、内部 Loss-of-Sync FSM のステート を示します。
[1] = 1 : 無効なキャラ クタ シーケンスまたはリセッ ト シーケンス
によ り、 同期が失われている
[0] = 1 : チャネル ボンディング シーケンスまたはリ アライ メン ト
による同期状態である
RX_LOSS_OF_SYNC_FSM = FALSE のと き、次のよ うに、入力デー
タの情報を示します。
[1] = 1 : 受信データが 8B/10B キャラ ク タではない、またはディ ス
パリティ エラーが発生している
[0] = 1 : データでチャネル ボンディング シーケンスを検出
表 4-26 : RX の LOS ステート マシンの属性
属性 種類 説明
RX_LOS_INVALID_INCR_0
RX_LOS_INVALID_INCR_1整数 LOS を確定するため、無効キャラ クタを 1 つ相殺する と きに要する有効なキャ
ラ クタ数を定義します。有効な設定値は、1、2、4、8、16、32、64、および 128 です。
RX_LOS_THRESHOLD_0
RX_LOS_THRESHOLD_1整数 RX_LOS_INVALID_INCR_(0/1) で分周する場合、FSM を LOS ステートに移
行させるために必要な無効なキャラ クタ数を定義します。 有効な設定値は、 4、8、 16、 32、 64、 128、 256、 および 512 です。
RX_LOSS_OF_SYNC_FSM_0
RX_LOSS_OF_SYNC_FSM_1整数 RX_LOSS_OF_SYNC_FSM は RXLOSSOFSYNC[1:0] 出力の動作を定義し
ます。
FALSE (デフォルト ) : 8B/10B デコードで無効なデータ (Out-of-Table エラーまたはディ スパリティ エラーではない) が検出される と、
RXLOSSOFSYNC[1] が High になる。 チャネル ボンディング シーケンス
が、 RX エラスティ ッ ク バッファに書き込まれる と、
RXLOSSOFSYNC[0] が High になる
TRUE : Loss of Sync FSM が動作中で、 ステートは RXLOSSOFSYNC[1] に反映される
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 137UG386 (v2.0) 2009 年 11 月 11 日
RX 8B/10B デコーダ
RX 8B/10B デコーダ
機能の説明
多くのプロ ト コルでは、レシーバで 8B/10B データのデコードが必要と されています。8B/10B は業
界標準のエンコード方法で、 パフォーマンスを向上させるため、 1 バイ トに対して追加 2 ビッ トの
オーバーヘッ ドが加担されます。
GTP ト ランシーバには 8B/10B デコーダが内蔵されているため、FPGA のリ ソースを使用するこ と
な く、RX データをデコードできます。デコーダには、エラーおよび制御シーケンスの入力を制御す
るシーケンスのステータス信号が含まれます。 デコードが不要な場合は、 ブロ ッ クをディ スエーブ
ルにしてレイテンシを 小にできます。
8B/10B デコーダでのビッ トおよびバイ ト順
8B/10B ではビッ ト a0 を 初に受信する必要があ り ますが、GTP ト ランシーバでは常に も右にあ
るビッ トが 初に受信されます。したがって、8B/10B デコーダは、デコード前に受信データのビッ
ト順を自動的に反転させるよ う設計されています。 2 バイ ト インターフェイスを使用する場合、
GTP ト ランシーバでは右側にあるビッ トが先に受信されるため、受信した 初のバイ ト (バイ ト 0)が RXDATA[7:0] に現れ、2 番目のバイ トは RXDATA[15:8] に現れます。同様に、4 バイ ト インター
フェイスを使用する場合、 受信した 初のバイ トが RXDATA[23:16] に現れ、 4 番目のバイ トは
RXDATA[31:24] に現れます。図 4-20 に、デコーダが 10 ビッ ト データを 8 ビッ ト値に割り当てる
プロセスを示します。
138 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
K キャラクタおよび 8B/10B カンマ
8B/10B テーブル (付録 A 参照) には、 ファンクシ ョ ン制御に頻繁に使用される特殊文字 (K キャラ
ク タ) が含まれます。 RXDATA が Kキャラ ク タの場合、 デコーダは RXCHARISK を High に駆動
します。
DEC_PCOMMA_DETECT が TRUE の場合、 RXDATA が正の 8B/10B カンマのと きは、 常にデ
コーダが RXCHARISCOMMA を High に駆動します。 同様に、 DEC_MCOMMA_DETECT がTRUE の場合、 RXDATA が負の 8B/10B カンマのと きは、 常に RXCHARISCOMMA を High に駆動します。
K28.1、 K28.5、 および K28.7 に対してのみ RXCHARISCOMMA が ト リガするよ うに制限する場
合は、DEC_VALID_COMMA_ONLY を TRUE に設定します。通常、この設定はイーサネッ ト ベー
スのアプリ ケーシ ョ ンに使用されます。 RXCHARISCOMMA は、 MCOMMA_10B_VALUE また
は PCOMMA_10B_VALUE に依存しません。
RX ランニング ディスパリテ ィ
8B/10B デコーダは、ランニング ディ スパリティ システムを使用して送信された 1 と 0 のバランス
を取り ます。 また、 8B/10B デコーダは、 入力データのランニング ディ スパリ ティを ト ラ ッキング
してエラーを検出します。現在のランニング ディ スパリ ティは、RXRUNDISP ポート を確認するこ
とでわかり ます。
X-Ref Target - Figure 4-20
図 4-20 : 8B/10B デコードを行う RX インターフェイス
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0 H0 G0 F0 E0 D0 C0 B0 A0
7 6 5 4 3 2 1 0
RXDATAWIDTH = 1
RXDATA
RXDATAWIDTH = 0
UG386_c4_20_051509
ReceivedLast
ReceivedLast
ReceivedFirst
ReceivedFirst
8B/10B
g0h0j0 f0 i0 e0 d0 c0 b0 a0g0h0j0 f0 i0 e0 d0 c0 b0 a0g1h1j1 f1 i1 e1 d1 c1 b1 a1
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
H1 G1 F1 E1 D1 C1 B1 A1 H0 G0 F0 E0 D0 C0 B0 A0
RXDATAWIDTH = 2
ReceivedLast
ReceivedFirst
8B/10B
g0h0j0 f0 i0 e0 d0 c0 b0 a0g1h1j1 f1 i1 e1 d1 c1 b1 a1
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
H3 G3 F3 E3 D3 C3 B3 A3 H2 G2 F2 E2 D2 C2 B2 A2
RXDATA
g2h2j2 f2 i2 e2 d2 c2 b2 a2g3h3j3 f3 i3 e3 d3 c3 b3 a3
8B/10B
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 139UG386 (v2.0) 2009 年 11 月 11 日
RX 8B/10B デコーダ
ディスパリテ ィ エラーおよび Out of Table エラー
不正なディ スパリティの RXDATA が到達する と、デコーダは RXDISPERR を High に駆動します。
8B/10B デコーダは、 ディ スパリティ エラーだけではなく、 20 ビッ トの Out-of-Table エラー コー
ド も検出します。 RXDATA が無効な 8B/10B キャラ ク タの場合、 デコーダは RXNOTINTABLEポート を High に駆動します。
図 4-21 には、RXDATA にエラー バイ トが現れ、RXNOTINTABLE および RXDISPERR ポートが
エラーを示している波形を示します。
ポートおよび属性
表 4-27 に、 RX デコーダのポート を示します。
X-Ref Target - Figure 4-21
図 4-21 : 8B/10B エラーがある RX データ
RXUSRCLK2
RXDATA
RXDISPERR
RXNOTINTABLE
GoodData
GoodData
BothErrors
Out ofTable
DispError
UG386_c4_21_051509
表 4-27 : RX デコーダのポート
ポート 方向クロック ド メイン
説明
RXCHARISCOMMA0[3:0]
RXCHARISCOMMA1[3:0]出力 RXUSRCLK2
RXDATA が 8B/10B カンマのと きに RXCHARISCOMMA がア
サート されます。 この信号は、 DEC_MCOMMA_DETECT および
DEC_PCOMMA_DETECT に依存し、 RXDEC8B10BUSE が Lowのと きは常に Low とな り ます。
RXCHARISCOMMA[3] は RXDATA[31:24] に対応
RXCHARISCOMMA[2] は RXDATA[23:16] に対応
RXCHARISCOMMA[1] は RXDATA[15:8] に対応
RXCHARISCOMMA[0] は RXDATA[7:0] に対応
RXCHARISK0[3:0]
RXCHARISK1[3:0]出力 RXUSRCLK2
RXDATA が 8B/10B キャラ ク タの場合に、 RXCHARISK がアサー
ト されます。 RXDEC8B10BUSE が Low のと きは、 常に Low とな
り ます。
RXCHARISK[3] は RXDATA[31:24] に対応
RXCHARISK[2] は RXDATA[23:16] に対応
RXCHARISK[1] は RXDATA[15:8] に対応
RXCHARISK[0] は RXDATA[7:0] に対応
140 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
RXDATAWIDTH0[1:0]
RXDATAWIDTH1[1:0]入力 RXUSRCLK2
RXDATA ポート幅を選択します。
0 : RXDATA は、 8 ビッ ト または 10 ビッ ト幅
1 : RXDATA は、 16 ビッ ト または 20 ビッ ト幅
2 : RXDATA は、 32 ビッ ト または 40 ビッ ト幅
3 : 予約
RXDEC8B10BUSE0
RXDEC8B10BUSE1入力 RXUSRCLK2
8B/10B デコーダを有効にします。
1 : 8B/10B デコーダを使用する
0 : 8B/10B デコーダをバイパスする (レイテンシ削減)
RXDISPERR0[3:0]
RXDISPERR1[3:0]出力 RXUSRCLK2
受信した RXDATA にディ スパリティ エラーがある と RXDISPERRが High になり ます。
RXDISPERR[3] は RXDATA[31:24] に対応
RXDISPERR[2] は RXDATA[23:16] に対応
RXDISPERR[1] は RXDATA[15:8] に対応
RXDISPERR[0] は RXDATA[7:0] に対応
RXNOTINTABLE0[3:0]
RXNOTINTABLE1[3:0]出力 RXUSRCLK2
RXDATA に不正な 8B/10B コードが含まれている場合に RXNOTINTABLE が対応します。
RXNOTINTABLE[3] は RXDATA[31:24] に対応
RXNOTINTABLE[2] は RXDATA[23:16] に対応
RXNOTINTABLE[1] は RXDATA[15:8] に対応
RXNOTINTABLE[0] は RXDATA[7:0] に対応
RXRUNDISP0[3:0]
RXRUNDISP1[3:0]出力 RXUSRCLK2
RXDATA の受信時に、 8B/10B エンコーダのランニング ディ スパリ
ティを示します。
RXRUNDISP[3] は RXDATA[31:24] に対応
RXRUNDISP[2] は RXDATA[23:16] に対応
RXRUNDISP[1] は RXDATA[15:8] に対応
RXRUNDISP[0] は RXDATA[7:0] に対応
表 4-27 : RX デコーダのポート (続き)
ポート 方向クロック ド メイン
説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 141UG386 (v2.0) 2009 年 11 月 11 日
RX エラスティ ック バッファのバイパス
表 4-28 に、 RX デコーダの属性を示します。
RX エラステ ィ ッ ク バッファのバイパス
機能の説明
標準動作には推奨されていない Spartan-6 FPGA GTP ト ランシーバのアドバンス機能は、 RX エラ
スティ ッ ク バッファをバイパスできるこ とです。RX エラスティ ッ ク バッファをバイパスする場合
は、RX 位相アライ メン ト というプロセスを実行して、PMA パラレル ド メ イン (XCLK) と PCS パラレル ク ロ ッ ク ド メ イン (RXUSRCLK) の位相を一致させる必要があ り ます。RX 位相アライ メン
ト プロセスのほかに、 GTP ト ランシーバから DCM/PLL への専用フ ィードバッ ク パス (GTPCLKFBWEST および GTPCLKFBEAST) を使用して、熱や電圧の変化によって影響を受けた
RXUSRCLK を調整します。 150 ページの図 4-27 に、XCLK ド メ インおよび RXUSRCLK ド メ イ
ンを示します。150 ページの表 4-31 には、バッファを使用する場合と使用しない場合の比較を示し
ます。
RXUSRCLK および RXUSRCLK2 のソース と して RXRECCLK を使用する場合は、レイテンシを
削減するために RX エラスティ ッ ク バッファをバイパスできます。RX エラスティ ッ ク バッファを
バイパスする と、RX データパスを通過する際のレイテンシが削減されて安定しますが、ク ロ ッ ク コレクシ ョ ンおよびチャネル ボンディングが使用できません。
図 4-22 に、RX エラスティ ッ ク バッファをバイパス可能にする、位相アライ メン ト回路を示します。
位相アライ メン ト実行前は、 CDR 回路のリ カバリ ク ロ ッ クから生成されたパラレル ク ロ ッ ク (XCLK) と FPGA ロジッ クからの PCS パラレル ク ロ ッ ク (RXUSRCLK) 間の位相関係の保証はあ
り ません。 位相アライ メン トによ り、 CDR からの RXRECCLK が調整されるため、 XCLK と
RXUSRCLK 間の位相差が 低限に抑えられます。
表 4-28 : RX デコーダの属性
属性 種類 説明
DEC_MCOMMA_DETECT_0
DEC_MCOMMA_DETECT_1ブール関数
負の 8B/10B カンマの検出を有効にします。
TRUE : RXDATA が負の 8B/10B カンマの場合に RXCHARISCOMMA がアサート される
FALSE : RXCHARISCOMMA は、負の 8B/10B カンマに応答しない
DEC_PCOMMA_DETECT_0
DEC_PCOMMA_DETECT_1ブール関数
正の 8B/10B カンマの検出を有効にします。
TRUE : RXDATA が正の 8B/10B カンマの場合に RXCHARISCOMMA がアサート される
FALSE : RXCHARISCOMMA は、正の 8B/10B カンマに応答しない
DEC_VALID_COMMA_ONLY_0
DEC_VALID_COMMA_ONLY_1ブール関数
RXCHARISCOMMA が応答するカンマを制限します。
TRUE : RXCHARISCOMMA は、 K28.1、 K28.5、 および K28.7 に対してのみアサート されます (付録 A 「8B/10B 有効な文字」 の 8B/10B K キャラ ク タの表を参照)。
FALSE : RXCHARISCOMMA は、 DEC_MCOMMA_DETECT および DEC_PCOMMA_DETECT の設定によ り、 正または負の 8B/10B カンマに応答します。
142 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
ポートおよび属性
表 4-29 に、 RX エラスティ ッ ク バッファをバイパスする場合のポート を示します。
X-Ref Target - Figure 4-22
図 4-22 : 位相アライメン ト を使用する場合
UG386_c4_22_100109
After phase alignment:- SIPO parallel clock phase matches RXUSRCLK phase- No phase difference between XCLK and RXUSRCLK
RX Elastic Buffer Bypassed
PMA Parallel Clock(XCLK)
RX Serial ClockPCS Parallel
Clock(RXUSRCLK)
RX InterfaceParallel Clock(RXUSRCLK2)
RX-PMA RX-PCS
From Shared PMA PLL
RXEQ
RXOOB
SIPO
10B/8BDecoder
FPGARX
Interface
RXPolarity
Loss of Sync
RX Status Control
PRBSCheck
RXCDR
SharedPMAPLL
Divider
CommaDetect
andAlign RX
ElasticBuffer
表 4-29 : X エラステ ィ ック バッファをバイパスする場合のポート
ポート 方向クロック ド メイン
説明
GTPCLKFBEAST[1:0] 出力 N/A PLL または DCM の専用フ ィードバッ ク ク ロ ッ クであ り、
RX エラスティ ッ ク バッファをバイパスする場合に、 電圧や
温度の変化に応じて USRCLK を調整するために使用されま
す。 このフ ィードバッ ク パスは、 TXUSRCLK(0/1)および RXUSRCLK(0/1) を使用して個別に選択できます。
GTPCLKFBSEL0EAST[1:0]
GTPCLKFBSEL1EAST[1:0]入力 非同期 GTPCLKFBSEL0EAST は、 GTPCLKFBEAST[0] の専用
フ ィードバッ ク ク ロ ッ ク セレクタです。
GTPCLKFBSEL1EAST は、 GTPCLKFBEAST[1] の専用
フ ィードバッ ク ク ロ ッ ク セレクタです。
00 : TXUSRCLK0
01 : RXUSRCLK0
10 : TXUSRCLK1
11 : RXUSRCLK1
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 143UG386 (v2.0) 2009 年 11 月 11 日
RX エラスティ ック バッファのバイパス
GTPCLKFBSEL0WEST[1:0]
GTPCLKFBSEL1WEST[1:0]入力 非同期 GTPCLKFBSEL0WEST は、 GTPCLKFBWEST[0] の専用
フ ィードバッ ク ク ロ ッ ク セレクタです。
GTPCLKFBSEL1WEST は、 GTPCLKFBWEST[1] の専用
フ ィードバッ ク ク ロ ッ ク セレクタです。
00 : TXUSRCLK0
01 : RXUSRCLK0
10 : TXUSRCLK1
11 : RXUSRCLK1
GTPCLKFBWEST[1:0] 出力 N/A PLL または DCM の専用フ ィードバッ ク ク ロ ッ クであ り、
RX エラスティ ッ ク バッファをバイパスする場合に、 電圧や
温度の変化に応じて USRCLK を調整するために使用されま
す。 このフ ィードバッ ク パスは、 TXUSRCLK(0/1) および RXUSRCLK(0/1) を使用して個別に選択できます。
GTPCLKOUT0[1:0]
GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジッ クへクロ ッ クを供
給する場合は、 GTPCLKOUT ポート を使用するこ とを推奨
します。
GTPCLKOUT[1] は、 RX エラスティ ッ ク バッファをバイパ
スする場合に使用してください。
GTPCLKOUT[0] は、 CLK_OUT_GTP_SEL に基づいて TXOUTCLK または REFCLKPLL のいずれかを出力し ま
す。GTPCLKOUT[1] は、RXRECCLK を出力します (RX エラステ ィ ッ ク バッフ ァをバイパスする場合に使用する必要
がある)。
PLLLKDET0
PLLLKDET1出力 非同期 このポートが High の場合は、VCO レートが任意レートの許
容範囲内である こ と を示します。 GTP ト ランシーバの動作
は、 この条件が満たされるまで保証されません。
PLLLKDETEN0
PLLLKDETEN1入力 非同期 このポートが High の場合は、 PLL のロ ッ ク検出機能が有効
になり ます。
RXENPMAPHASEALIGN0
RXENPMAPHASEALIGN1入力 非同期 このポートが High にアサート される と、RX 位相アライ メン
ト回路が有効になり ます。これによって、RXPMASETPHASEがアサート される と きに XCLK と RXUSRCLK の位相が揃
います。
RXPMASETPHASE0
RXPMASETPHASE1入力 非同期 このポートが High にアサート される と、 GTP ト ランシーバ
が XCLK と RXUSRCLK の位相を揃えるため、 この場合は
RX バッファをバイパスできます。
表 4-29 : X エラステ ィ ック バッファをバイパスする場合のポート (続き)
ポート 方向クロック ド メイン
説明
144 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
表 4-30 に、 RX エラスティ ッ ク バッファをバイパスする場合の属性を示します。
説明
RX エラステ ィ ック バッファをバイパスして RX 位相アライメン ト回路を使用
RX_BUFFER_USE を FALSE に設定する場合は、 RX 位相アライ メン ト回路を使用する必要があ
り ます。RX 位相アライ メン ト回路を使用して、XCLK と RXUSRCL の位相を揃える場合は、次の
手順に従う こ とを推奨します。
1. RX_XCLK_SEL を RXUSR に設定します。
2. すべてのクロック信号およびロック信号が安定するまで待機してから、RXENPMAPHASEALIGNを High にアサート します。 安定した RXRECCLK で CDR をロックする必要があります。
3. RXENPMAPHASEALIGN がアサート された後、 RXUSRCLK2 クロッ クの 32 サイクル間待機
し、 その後 RXPMASETPHASE を High にアサート します。
4. RXUSERCLK2 クロッ クの 32 サイクル間待機し、 RXPMASETPHASE をディアサート します。
5. RX 位相アライ メン ト プロセスを反復実行する必要がある場合を除き、RXENPMAPHASEALIGNはアサート された状態で保持します。 RXENPMAPHASEALIGN をディアサートすると、RX 位相
アライ メン ト機能が無効になります。
6. RX 位相アライ メン ト プロセスが完了すると、 XCLK と RXUSRCLK の位相が揃います。
RXRECCLK0
RXRECCLK1出力 N/A これらのポートは、RX のクロ ッ ク データ リ カバリ回路から
派生し た リ カバ リ ク ロ ッ ク であ り、 PMA と RX エ ラ ス
ティ ッ ク バッファ間の RX ロジッ クで使用されるクロ ッ ク
です。 これらのポートは、 FPGA ロジッ ク専用と して予約さ
れています。
RXUSRCLK0
RXUSRCLK1入力 N/A このポートは、内部 RX PCS パラレル データパスへクロ ッ ク
提供する際に使用されます。 このク ロ ッ クは常に供給される
必要があ り ます。
表 4-29 : X エラステ ィ ック バッファをバイパスする場合のポート (続き)
ポート 方向クロック ド メイン
説明
表 4-30 : RX エラステ ィ ック バッファをバイパスする場合の属性
属性 種類 説明
RX_BUFFER_USE_0
RX_BUFFER_USE_1ブール
関数
RX エラスティ ッ ク バッファの使用またはバイパスを決定します。
TRUE : RX エラスティ ッ ク バッファを使用する (標準モード )
FALSE : TX バッファをバイパスする (アドバンス機能)
RX_XCLK_SEL_0
RX_XCLK_SEL_1文字列 RX バッファの後にある XCLK ド メ インを駆動するクロ ッ クを選択しま
す。 RX エラ ステ ィ ッ ク バッ フ ァ をバイパスする場合は、 この属性を
RXUSR に設定する必要があ り ます。
RXREC : RX_BUFFER_USE = TRUE のと きに使用する
RXUSR : RX_BUFFER_USE = FALSE のと きに使用する
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 145UG386 (v2.0) 2009 年 11 月 11 日
RX エラスティ ック バッファのバイパス
ステップ 2 の実行には、注意を払う必要があ り ます。通常、CDR のロ ッ クは、入力データの質をモ
ニタ リ ングするこ とで検出できます。 CDR のロ ッ ク検出方法は、 次のよ うなものがあ り ます。
• カンマ キャラ ク タなど、入力データス ト リーム内で既知のデータを検索します。一般に、連続
した既知のデータ パターンがエラーなしで複数受信される と、 CDR がロ ッ ク したこ とを示し
ます。
• LOS ステート マシンを使用します (図 4-23 参照)。LOS ステート マシンが SYNC_ACQUIREDステートに遷移し、その状態を維持している場合には、入力データが 8B/10B エンコード され、
CDR がロ ッ ク されているこ とを示します。
RX エラスティ ッ ク バッファをバイパスする場合は、PCS を通過する際の位相差によって、PMA からのデータ信号に歪みが生じる可能性があ り ます。 このため、CDR がロ ッ ク していないため、また
は CDR はロッ ク しているが位相アライ メン ト回路がまだ有効になっていないために、 受信データ
が適切であるかを判断するこ とが難し くな り ます。この問題の解決方法と して、RX 位相アライ メン
ト を複数回実行して実行ごとに出力データを評価して ください。RX CDR のロ ッ ク している間に位
相が揃えられた場合は、 適切なデータが受信されたこ とにな り ます。
図 4-23 に、 RX 位相アライ メン トの実効に必要な手順を示します。 CDR のロ ッ ク時には、 任意の
サイクル数のクロ ッ クを使用できますが、 そのサイクル数が多いと、 ステート全体のサイクル数が
減少します。
146 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
X-Ref Target - Figure 4-23
図 4-23 : RX 位相アライメン トの手順
Wait for CDR to Lock
FinalRXPMASETPHASEAssertion for Phase
Alignment with KnownCDR Lock (32 Cycles)
AssertRXPMASETPHASE
32 RXUSRCLK2Cycles to
Phase Align
Wait for PLL Lockand DCM/PLL Lock.RXN/RXP Should Be
Driven
Fail
UG386_c4_33_100609
Pass
Phase AlignmentDone
RESET
Evaluate CDR Lock byChecking Data or Using
LOS State Machine
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 147UG386 (v2.0) 2009 年 11 月 11 日
RX エラスティ ック バッファのバイパス
次に示すいずれかの状態が発生したと きは、 RX 位相アライ メン ト プロセスを再実行する必要があ
り ます。
• GTPRESET0 または GTPRESET1 のアサート
• PLLPOWERDOWN のディアサート
• ク ロ ッ ク ソースの変更
• GTP RX ト ランシーバのライン レート変更
図 4-24 に、 GTPRESET 後の RX 位相アライ メン ト プロセスを示します。 GTPRESET が完了後、
RESETDONE および PLLLKDET が High になり、すべてのクロ ッ クが安定するまで待機してから
RX 位相アライ メン トのプロセスが開始されます。DCM または PLL を使用して RXUSRCLK を駆
動する場合は、DCM または PLL のロッ ク信号がアサート されるまで、RX 位相アライ メン ト プロ
セスの開始は待機する必要があ り ます。
図 4-25 に、 RX バッファをバイパスする場合、 GTPA1_DUAL タイルの GTP0 および GTP1 ト ラ
ンシーバが同じ リ ファレンス ク ロ ッ クを共有する場合の GTPA1_DUAL のクロ ッ ク配線例を示し
ます。この例では、専用フ ィードバッ ク パス GTPCLKFBWEST[0] が選択され、電圧や温度の変化
に応じて RXUSRCLK0 を調整します。 この GTPA1_DUAL タイルの GTP0 と GTP1 は、 同じ リ
ファレンス ク ロ ッ クを共有しているため、 必要なフ ィードバッ ク パスは 1 つとなり ます。 PLL または DCM のいずれかを使用する場合は、フ ィードバッ ク パスを使用して RXUSRCLK を調整しま
す。詳細は、 89 ページの 「フ ィードバッ ク パスを使用した電圧および温度の変化への対応」 を参照
して ください。
X-Ref Target - Figure 4-24
図 4-24 : リセッ ト後の RX 位相アライメン ト
UG386_c4_34_100609
CDR Lock(1)
RXENPMAPHASEALIGN
RXPMASETPHASE
1. CDR Lock is not an actual port. It is used as a reference point to show that the CDR has a lock.
32 RXUSRCLK2 Cycles
32 RXUSRCLK2 Cycles
148 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
図 4-26 に、 RX エラスティ ッ ク バッファをバイパスする場合、 GTPA1_DUAL タイルの GTP0 および GTP1 ト ランシーバが異なる リ ファレンス ク ロ ッ クを使用している場合の GTPA1_DUAL のクロ ッ ク配線例を示します。この例では、専用フ ィードバッ ク パス GTPCLKFBWEST[0] が選択さ
れて、電圧や温度の変化に応じて GTP0 の RXUSRCLK0 を調整します。同様に、専用フ ィードバッ
ク パス GTPCLKFBEAST[0] が選択されて、電圧や温度の変化に応じて GTP1 の RXUSRCLK1 を調整します。PLL または DCM のいずれかを使用する場合は、これらのフ ィードバッ ク パスを使用
して RXUSRCLK を調整します。 詳細は、 89 ページの 「フ ィードバッ ク パスを使用した電圧およ
び温度の変化への対応」 を参照して ください。
X-Ref Target - Figure 4-25
図 4-25 : GTPA1_DUAL のクロック配線 (GTP0 と GTP1 が同じ リファレンス クロックを共有 ― RX エラスティ ック バッファをバイパスする場合)
UG386_c4_35_100609
IBUFDSREF_CLK0_P
REF_CLK0_N
CLK0_IN
CLK0_0
CLK00
GTPCLKOUT0[1]
RXRECCLK0
GTPCLKFBWEST[1]
TXUSRCLK1
RXUSRCLK1
TXUSRCLK0
RXUSRCLK0
TXUSRCLK20
RXUSRCLK20
TXUSRCLK21
RXUSRCLK21
GTPCLKFBSEL1WEST = 01
CLKFB0_IN
PLL/DCMfor Tile0
GTP0/GTP1RX PMA
GTPA1_DUAL
BUFIO2
BUFG
BUFIO2FB
CLK0_1
BUFG
MUX
FPGA FabricUser Logic
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 149UG386 (v2.0) 2009 年 11 月 11 日
RX エラスティ ック バッファのバイパス
X-Ref Target - Figure 4-26
図 4-26 : GTPA1_DUAL のクロック配線 (GTP0 と GTP1 が異なるリファレンス クロックを使用 - RX バッファをバイパスする場合)
UG386_c4_36_100609
REF_CLK1_P
REF_CLK1_N
CLK1_IN
CLK1_0
CLK01CLK00
GTPCLKOUT1[1]
RXRECCLK0
GTPCLKFBEAST[1]
TXUSRCLK1
RXUSRCLK1
TXUSRCLK21
RXUSRCLK21
GT
PC
LKF
BS
EL1E
AS
T =
11
CLKFB1_IN
PLL/DCMfor GTP1
GTP1 RX PMA
GTPCLKOUT0[1]
RXRECCLK0
CLK1_1
MUX
REF_CLK0_P
REF_CLK0_N
CLKFB0_IN
CLK0_0
GTPCLKFBWEST[1]
TXUSRCLK0
RXUSRCLK0
TXUSRCLK20
RXUSRCLK20
GT
PC
LKF
BS
EL1W
ES
T =
01
CLK0_IN
PLL/DCMfor GTP0
GTP0 RX PMA
GTPA1_DUAL
CLK0_1
MUX
FPGA FabricUser Logic
FPGA FabricUser Logic
150 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
RX エラステ ィ ッ ク バッファ
機能の説明
GTP RX データパスには、 PCS で使用される 2 つの内部パラレル ク ロ ッ ク ド メ イン (XCLK ド メ
インおよび RXUSRCLK ド メ イン) があ り ます。 データを受信するためには、 PMA パラレル レー
ト と RXUSRCLK レート を極力一致させて、2 つのド メ イン間でのすべての位相差をなくすよ うに
して ください。図 4-27 に、2 つのパラレル ク ロ ッ ク ド メ イン (XCLK および RXUSRCLK) を示し
ます。
GTP ト ランシーバには RX エラスティ ッ ク バッファが内蔵されているため、PMACLK ド メ インと
RXUSRCLK ド メ インの間の位相差をなくすこ とができます。 また、 ト ランシーバからのリ カバリ
ク ロ ッ クを使用して RXUSRCLK を駆動し、その位相を XCLK と一致するよ う調整するこ とで、2つのド メ インの位相を一致させるこ と も可能です (141 ページの「RX エラスティ ッ ク バッファのバ
イパス」 参照)。すべての RX データパスは、 これらのいずれかの方法を使用して位相を一致させる
必要があ り ます。 表 4-31 に、 各方法における メ リ ッ トおよびデメ リ ッ ト を示します。
X-Ref Target - Figure 4-27
図 4-27 : RX クロック ド メイン
UG386_c4_23_100109
PMA Parallel Clock(XCLK)
RX Serial ClockPCS Parallel
Clock(RXUSRCLK)
FPGAParallel Clock(RXUSRCLK2)
RX-PMA RX-PCS
RXEQ
RXOOB
SIPO
10B/8BDecoder
FPGARX
Interface
Polarity
Loss of Sync
RX Status Control
PRBSChecker
RXCDR
SharedPMAPLL
Divider
CommaDetect
andAlign RX
ElasticBuffer
From TX ParallelData (Near-EndPMA Loopback)
To TX ParallelData (Far-End
PMA Loopback)
RX PIPE Control
To TX ParallelData (Far-End)PCS Loopback)
表 4-31 : バッファ リングと位相アライメン トの比較
RX エラスティ ック バッファ RX 位相アライメン ト
ク ロ ッキング オプシ ョ ン リ カバリ ク ロ ッ クまたはローカル ク ロ ッ ク
(ク ロ ッ ク コレクシ ョ ンあ り ) を使用可能
リ カバリ ク ロ ッ ク (RXRECCLK) の使用が必須
初期化 すぐに実行 全ク ロ ッ クが安定するまで待機して
から実行
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 151UG386 (v2.0) 2009 年 11 月 11 日
RX エラスティ ック バッファ
ポートおよび属性
表 4-32 に、 RX エラスティ ッ ク バッファを使用する場合のポート を示します。
表 4-33 に、 RX エラスティ ッ ク バッファを使用する場合の属性を示します。
レイテンシ 使用する機能 (ク ロ ッ ク コレクシ ョ ンおよびチャ
ネル ボンディング) に依存
RX エラスティ ッ ク バッファを使用
する場合よ り レイテンシは低い
クロ ッ ク コレクシ ョ ン/チャネル
ボンディング
クロ ッ ク コレクシ ョ ン/チャネル ボンディングに
は必須
表 4-31 : バッファ リングと位相アライメン トの比較 (続き)
RX エラスティ ック バッファ RX 位相アライメン ト
表 4-32 : RX エラステ ィ ック バッファを使用する場合のポート
ポート 方向クロック ド メイン
説明
RXBUFRESET0
RXBUFRESET1入力 非同期 RX エラスティ ッ ク バッファ ロジッ クを リセッ ト して RX バッファを
再初期化します。
RXBUFSTATUS0[2:0]
RXBUFSTATUS1[2:0]出力 RXUSRCLK2 次のよ うに、 RX エラスティ ッ ク バッファのステータスが示されます。
000 : 通常条件
001 : バッファのバイ ト数が CLK_COR_MIN_LAT 未満
010 : バッファのバイ ト数が CLK_COR_MAX_LAT よ り多い
101 : RX エラスティ ッ ク バッファ のアンダーフロー (1)
110 : RX エラスティ ッ ク バッファ のオーバーフロー (1)
メモ : 1. RX エラスティ ッ ク バッファのオーバーフローまたはアンダーフローが発生する と、 RX エラスティ ッ ク バッファの内容が無効となるた
め、 RXBUFRESET をアサート /ディアサート して RX エラスティ ッ ク バッファを再初期化する必要があ り ます。
表 4-33 : RX エラステ ィ ック バッファを使用する場合の属性
属性 種類 説明
RX_BUFFER_USE_0
RX_BUFFER_USE_1ブール
関数
RX エラスティ ッ ク バッファの使用またはバイパスを指定します。
TRUE : RX エラスティ ッ ク バッファを使用する (標準モード )
FALSE : RX エラスティ ッ ク バッファを常時バイパスする
RX_EN_IDLE_RESET_BUF_0
RX_EN_IDLE_RESET_BUF_1ブール
関数
RX エラスティ ッ ク バッファの自動リセッ ト機能を有効/無効にします。
TRUE : RXN/RXP 入力に有効な信号が現れない場合、RX エラスティ ッ ク バッファの自動リセッ トが実行される
FALSE : RXN/RXP 入力に有効な信号が現れない場合、 RX エラスティ ッ
ク バッファの自動リセッ トは実行されない
RX_IDLE_HI_CNT_0
RX_IDLE_HI_CNT_14 ビッ ト バイナリ
RXP/RXN ラインに有効なデータが現れなくな り、RX_EN_IDLE_RESET_BUFが ト リガされて リセッ トがアサート された後のカウン ト値を指定します。GTPTransceiver Wizard のデフォルト設定を使用します。
152 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
RX エラステ ィ ッ ク バッファを使用して、 チャネル ボンディングまたはクロック コレクシ ョ ンをサポート
RX エラスティ ッ ク バッファは、 ク ロ ッ ク コレクシ ョ ン ( 「RX ク ロ ッ ク コレクシ ョ ン」 参照) やチャネル ボンディング (159 ページの 「RX チャネル ボンディング」参照) にも使用されますクロ ッ
ク コレクシ ョ ンは、 PMACLK と RXUSRCLK の周波数が一致していない場合に使用します。
表 4-34 に、 一般的なクロ ッ クのコンフ ィギュレーシ ョ ンおよびクロ ッ ク コレクシ ョ ンの必要性を
示します。
チャネル ボンディングまたはクロ ッ ク コレクシ ョ ン用に RX エラスティ ッ ク バッファを使用する
場合は、 次の手順に従ってください。
• RX_BUFFER_USE を TRUE に設定します。
• RXBUFSTATUS がオーバーフローまたはアンダーフローを示した場合は、 随時バッファを リ
セッ ト します。
• バッファのリセッ トには、 GTPRESET、 RXRESET、 または RXBUFRESET を使用できます
(54 ページの 「リセッ ト 」 参照)。
RX クロック コレクシ ョ ン
機能の説明
RX のエラスティ ッ ク バッファには、ク ロ ッ ク コレクシ ョ ンによ り XCLK および RXUSRCLK ドメ イン間の周波数差を許容できる という優れた機能があ り ます。 ク ロ ッ ク コレクシ ョ ンは、データ
ス ト リーム内の特殊アイ ドル キャラ ク タを複製または削除して、RX エラスティ ッ ク バッファが過
度に FULL または EMPTY にならないよ うにします。
図 4-28 に、 ク ロ ッ ク コレクシ ョ ンの概要図を示します。
RX_IDLE_LO_CNT_0
RX_IDLE_LO_CNT_14 ビッ ト バイナリ
RXP/RXN ラインに有効なデータが再び現われた後、RX_EN_IDLE_RESET_BUFが ト リ ガされて リセッ トがディアサート された後のカウン ト値を指定します。
GTP Transceiver Wizard のデフォルト設定を使用します。
RX_XCLK_SEL_0
RX_XCLK_SEL_1文字列 XCLK ド メ インを駆動するクロ ッ クを選択します。
RXREC : (デフォルト ) CDR からのリ カバリ ク ロ ッ クで駆動します。
RXUSR : RXUSRCLK ポートが RX パラレル ク ロ ッ ク ド メ インを駆動し
ます。 RX バッファをバイパスする場合は、 このモードを使用します。
表 4-33 : RX エラステ ィ ック バッファを使用する場合の属性 (続き)属性 種類 説明
表 4-34 : 一般的なクロックのコンフ ィギュレーシ ョ ン
クロック コレクシ ョ ンの
必要性
同期システム (両方と も、REFCLK 用に同じ物理オシレータを使用) なし
別々のリ ファレンス ク ロ ッ ク、 RX はリ カバリ ク ロ ッ クを使用 なし
別々のリ ファレンス ク ロ ッ ク、 RX はローカル ク ロ ッ クを使用 あ り
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 153UG386 (v2.0) 2009 年 11 月 11 日
RX クロック コレクシ ョ ン
XCLK と RXUSRCLK の周波数が異なる場合には、 クロ ッ ク コレクシ ョ ンを必ず使用してくださ
い。 周波数差は、 TX および RX に対して同じ周波数ソースを使用するか、 リ カバリ ク ロ ッ クを使
用して RXUSRCLK を駆動するこ とで解消できます。 ク ロ ッ ク コレクシ ョ ンを使用しない場合の
手順については、 150 ページの 「RX エラスティ ッ ク バッファ」 で詳し く説明します。
ポートおよび属性
表 4-35 に、 RX ク ロ ッ ク コレクシ ョ ンのポート を示します。
X-Ref Target - Figure 4-28
図 4-28 : クロック コレクシ ョ ン
WriteXCLK
“Nominal” Condition: Buffer Half Full
Buffer Less Than Half Full (Emptying)
Buffer More Than Half Full (Filling Up)
ReadRXUSRCLK
WriteRead
Repeatable Sequence
Write
UG386_c4_24_051509
Repeatable Sequence
Read
表 4-35 : RX クロック コレクシ ョ ンのポート
ポート 方向クロック ド メイン
説明
RXBUFRESET0
RXBUFRESET1入力 非同期 RX エラスティ ッ ク バッファ ロジッ クを リセッ ト して RX バッファを
再初期化します。
RXBUFSTATUS0[2:0]
RXBUFSTATUS1[2:0]出力 RXUSRCLK2 次のよ うに、 RX エラスティ ッ ク バッファのステータスが示されます。
000 : 通常条件
001 : バッファのバイ ト数が CLK_COR_MIN_LAT 未満
010 : バッファのバイ ト数が CLK_COR_MAX_LAT よ り多い
101 : RX エラスティ ッ ク バッファ のアンダーフロー (1)
110 : RX エラスティ ッ ク バッファ のオーバーフロー (1)
154 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
表 4-36 に、 RX ク ロ ッ ク コレクシ ョ ンの属性を示します。
RXCLKCORCNT0[2:0]
RXCLKCORCNT1[2:0]出力 RXUSRCLK2 RX エラスティ ッ ク バッファでのクロ ッ ク コレクシ ョ ンのステータス
を示します。
000 : ク ロ ッ ク コレクシ ョ ンなし
001 : 1 シーケンスをスキップ
010 : 2 シーケンスをスキップ
011 : 3 シーケンスをスキップ
100 : 4 シーケンスをスキップ
101 : 予約
110 : 2 シーケンスを追加
111 : 1 シーケンスを追加
メモ : 1. RX エラスティ ッ ク バッファのオーバーフローまたはアンダーフローが発生する と、 RX エラスティ ッ ク バッファの内容が無効となるた
め、 RXBUFRESET をアサート /ディアサート して RX エラスティ ッ ク バッファを再初期化する必要があ り ます。
表 4-35 : RX クロック コレクシ ョ ンのポート
ポート 方向クロック ド メイン
説明
表 4-36 : RX クロック コレクシ ョ ンの属性
属性 種類 説明
CLK_COR_ADJ_LEN_0
CLK_COR_ADJ_LEN_1整数 クロ ッ ク コレクシ ョ ンでの調整サイズ (反復またはスキップするバイ ト
数) を定義します。指定したクロ ッ ク コレクシ ョ ン シーケンスのバイ ト数
よ り多くのバイ ト を置き換えられるよ うにするため、スキップまたは反復
されるバイ トは、 常にクロ ッ ク コレクシ ョ ン シーケンスの 初から開始
します。 有効な長さは、 1、 2 および 4 バイ トです。
CLK_COR_DET_LEN_0
CLK_COR_DET_LEN_1整数 クロ ッ ク コレクシ ョ ン時に一致させるシーケンスの長さを定義します。
有効な長さは、 1、 2 および 4 バイ トです。
CLK_COR_INSERT_IDLE_FLAG_0
CLK_COR_INSERT_IDLE_FLAG_1ブール
関数
RXRUNDISP 入力ステータスがランニング ディ スパリ ティ または Inserted-Idle (ク ロ ッ ク コレクシ ョ ン シーケンス) フラグを示すかを制御
します。
FALSE : RXDATA がデコード されたデータの場合、 RXRUNDISP はランニン グ ディ スパリ ティを示す
TRUE : RXDATA がデコード されたデータの場合、 RXRUNDISP は、
挿入された (反 復) ク ロ ッ ク コレクシ ョ ン (アイ ドル) シーケンスの
初のバイ トに対 して High 駆動する
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RX クロック コレクシ ョ ン
CLK_COR_KEEP_IDLE_0
CLK_COR_KEEP_IDLE_1ブール
関数
RX エラスティ ッ ク バッファが、 バイ ト ス ト リームに 低 1 つのクロ ッ
ク コレクシ ョ ン シーケンスを保持するべきかを指定します。
FALSE : ト ランシーバは、 ク ロ ッ ク コレクシ ョ ン中に RX エラス
ティ ッ ク バッファを リセッ トする際、 すべてのクロ ッ ク コレクシ ョ
ン シーケンスを削除できる
TRUE : ト ランシーバは、 後の RXDATA ス ト リームで、 ク ロ ッ ク コレクシ ョ ン シーケンスの連続ス ト リームのうちの 低 1 つのクロ ッ
ク コレクシ ョ ン シーケンスを保持する
CLK_COR_MAX_LAT_0
CLK_COR_MAX_LAT_1整数 RX エラスティ ッ ク バッファの 大レイテンシを指定します。RX エラス
ティ ッ ク バッファが CLK_COR_MAX_LAT を越える場合、 オーバーフ
ローを回避するために、ク ロ ッ ク コレクシ ョ ン回路は、入力されるクロ ッ
ク コレクシ ョ ン シーケンスを反復します。
有効な設定値は 3 ~ 48 です。
CLK_COR_MIN_LAT_0
CLK_COR_MIN_LAT_1整数 RX エラスティ ッ ク バッファの 小レイテンシを指定します。RX エラス
ティ ッ ク バッファが CLK_COR_MIN_LAT 未満になる と、 アンダーフ
ローを回避するために、ク ロ ッ ク コレクシ ョ ン回路は、入力されるクロ ッ
ク コレクシ ョ ン シーケンスを反復します。
RX エラスティ ッ ク バッファがリセッ ト されたと き、ポインタはバッファ
内に未読 (および未初期化) の CLK_COR_MIN_LAT データ バイ トがあ
るよ うに設定されます。
有効な設定値は 3 ~ 48 です。
CLK_COR_PRECEDENCE_0
CLK_COR_PRECEDENCE_1ブール関
数
クロ ッ ク コレクシ ョ ンとチャネル ボンディングが同時にト リガされた場
合に、 どちらを優先するかを指定します。
TRUE : チャネル ボンディングよ り ク ロ ッ ク コレクシ ョ ンを優先
FALSE : ク ロ ッ ク コレクシ ョ ンよ りチャネル ボンディングを優先
CLK_COR_REPEAT_WAIT_0
CLK_COR_REPEAT_WAIT_1整数 次のクロ ッ ク コレクシ ョ ンが行われるまでの RXUSRCLK の 少サイク
ル数を指定します。0 の場合は、クロ ッ ク コレクシ ョ ンの頻度に制限はあ
り ません。
有効な設定値は 0 ~ 31 です。
表 4-36 : RX クロック コレクシ ョ ンの属性 (続き)
属性 種類 説明
156 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
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第 4 章 : レシーバ
CLK_COR_SEQ_1_1_0
CLK_COR_SEQ_1_1_110 ビッ ト バイナリ
CLK_COR_SEQ_1 属性は、 クロ ッ ク コレクシ ョ ン シーケンス 1 を定義
するために CLK_COR_SEQ_1_ENABLE と共に使用されます。
シーケンスは 4 つのサブシーケンスで構成され、各サブシーケンスの長さ
は 10 ビッ トです。サブシーケンスの設定規則は、RX_DATA_WIDTH および RX_DECODE_SEQ_MATCH で決定されます。 ク ロ ッ ク コレク
シ ョ ン シーケンスの設定方法は、 158 ページの 「ク ロ ッ ク コレクシ ョ ン
シーケンスの設定」 を参照してください。
すべてのサブシーケンスを使用する必要はあ り ません。
CLK_COR_DET_LEN は、 一致に要するシーケンス数を決定します。
CLK_COR_DET_LEN = 1 のと きは CLK_COR_SEQ_1_1 のみを使用し
ます。
CLK_COR_SEQ_1_ENABLE を使用する と、シーケンスの一部を 「don'tcare」 にできます。 CLK_COR_SEQ_1_ENABLE[k] が 0 の場合、
CLK_COR_SEQ_1_k は 「don't care」 のサブシーケンス とな り、 常に一
致します。
CLK_COR_SEQ_1_2_0
CLK_COR_SEQ_1_2_1
CLK_COR_SEQ_1_3_0
CLK_COR_SEQ_1_3_1
CLK_COR_SEQ_1_4_0
CLK_COR_SEQ_1_4_1
CLK_COR_SEQ_1_ENABLE_0
CLK_COR_SEQ_1_ENABLE_14 ビッ ト バイナリ
CLK_COR_SEQ_2_1_0
CLK_COR_SEQ_2_1_110 ビッ ト バイナリ
CLK_COR_SEQ_2 属性は、 2 番目のクロ ッ ク コレクシ ョ ン シーケンス
を定義するために、 CLK_COR_SEQ_2_ENABLE と共に使用されます。
CLK_COR_SEQ_2_ USE が TRUE の場合 (つま り、シーケンス 1 または
2 が到達する と、 ク ロ ッ ク コレクシ ョ ンが実行される場合) は、 この 2 番目のシーケンスがクロ ッ ク コレクシ ョ ン用の代替シーケンス と して使用
されます。
シーケンスは 4 つのサブシーケンスで構成され、各サブシーケンスの長さ
は 10 ビッ トです。サブシーケンスの設定規則は、RX_DATA_WIDTH および RX_DECODE_SEQ_MATCH で決定されます。 ク ロ ッ ク コレク
シ ョ ン シーケンスの設定方法は、 158 ページの 「ク ロ ッ ク コレクシ ョ ン
シーケンスの設定」 を参照してください。
すべてのサブシーケンスを使用する必要はあ り ません。
CLK_COR_DET_LEN は、 一致に要するシーケンス数を決定します。
CLK_COR_DET_LEN = 1 のと きは CLK_COR_SEQ_2_1 のみ使用します。
CLK_COR_SEQ_2_ENABLE を使用する と、シーケンスの一部を 「don'tcare」 にできます。 CLK_COR_SEQ_2_ENABLE[k] が 0 の場合、
CLK_COR_SEQ_2_k は 「don't care」 バイ トのサブシーケンス とな り、常
に一致します。
CLK_COR_SEQ_2_2_0
CLK_COR_SEQ_2_2_1
CLK_COR_SEQ_2_3_0
CLK_COR_SEQ_2_3_1
CLK_COR_SEQ_2_4_0
CLK_COR_SEQ_2_4_1
CLK_COR_SEQ_2_ENABLE_0
CLK_COR_SEQ_2_ENABLE_14 ビッ ト バイナリ
CLK_COR_SEQ_2_USE_0
CLK_COR_SEQ_2_USE_1ブール
関数
クロ ッ ク コレクシ ョ ン シーケンス 2 の使用を判断します。TRUE の場合
は、 2 番目のクロ ッ ク コレクシ ョ ン シーケンスも クロ ッ ク コレクシ ョ ン
を ト リガします。
表 4-36 : RX クロック コレクシ ョ ンの属性 (続き)
属性 種類 説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 157UG386 (v2.0) 2009 年 11 月 11 日
RX クロック コレクシ ョ ン
RX クロック コレクシ ョ ンの使用
このセクシ ョ ンでは、 レシーバ ク ロ ッ ク コレクシ ョ ンを使用する際の手順を説明します。
クロック コレクシ ョ ンの有効化
各 GTP ト ランシーバには、クロ ッ ク コレクシ ョ ン回路が 1 つ内蔵されています。この回路では、RXエラスティ ッ ク バッファのポインタを制御するこ とによ り、 ク ロ ッ ク コレクシ ョ ンを実行します。
ク ロ ッ ク コレクシ ョ ン回路を使用する場合は、 RX_BUFFER_USE を TRUE に設定して RX エラ
スティ ッ ク バッファを有効にし、CLK_CORRECT_USE を TRUE に設定してクロ ッ ク コレクシ ョ
ン回路を有効にします。
RX エラスティ ッ ク バッファのレイテンシが大きすぎる、または小さすぎる場合にクロ ッ ク コレク
シ ョ ンが ト リガされ、ク ロ ッ ク コレクシ ョ ン回路は一致シーケンスを検出します。ク ロ ッ ク コレク
シ ョ ン回路を使用する場合は、クロ ッ ク コレクシ ョ ン回路に対して次の設定を行う必要があり ます。
• RX エラスティ ッ ク バッファの制限
• ク ロ ッ ク コレクシ ョ ン シーケンス
RX エラステ ィ ック バッファの制限設定
RX エラスティ ッ ク バッファの制限は、 CLK_COR_MIN_LAT ( 小レイテンシ) および CLK_COR_MAX_LAT ( 大レイテンシ) を使用して設定されます。 RX エラスティ ッ ク バッファ
内のバイ ト数が CLK_COR_MIN_LAT 未満になる と、 バッファのアンダーフローを回避するため
に、 ク ロ ッ ク コレクシ ョ ン回路は一致する 初のクロ ッ ク コレクシ ョ ン シーケンスの CLK_COR_ADJ_ LEN バイ ト を追加で書き込みます。同様に、RX エラスティ ッ クバッファのバイ
ト数が CLK_COR_MAX_LAT を越える と、ク ロ ッ ク コレクシ ョ ン回路は、一致する 初のクロ ッ
ク コレクシ ョ ン シーケンスから CLK_COR_ADJ_LEN バイ ト を削除して、シーケンスの 初のバ
イ トから開始します。
CLK_CORRECT_USE_0
CLK_CORRECT_USE_1ブール
関数
クロ ッ ク コレクシ ョ ンを有効にします。
FALSE : ク ロ ッ ク コレクシ ョ ンは無効
TRUE : ク ロ ッ ク コレクシ ョ ンは有効
RX_DECODE_SEQ_MATCH_0
RX_DECODE_SEQ_MATCH_1ブール
関数
シーケンスが 8B/10B デコーダの入力または出力のいずれに一致してい
るかを決定します。 ク ロ ッ ク コレクシ ョ ン回路およびチャネル ボンディ
ング回路で使用されます。
TRUE : 8B/10B デコーダの出力に対して一致する。K キャラ ク タおよ
びディ スパリティ情報が使用され、 8B/10B 出力のビッ ト順が使用さ
れる
FALSE : エンコード されていないデータに対して一致する。 デコード
されていないパラレル インターフェイス対応のビッ ト順となる
表 4-36 : RX クロック コレクシ ョ ンの属性 (続き)
属性 種類 説明
158 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
クロック コレクシ ョ ン シーケンスの設定
ク ロ ッ ク コレクシ ョ ン シーケンスは、CLK_COR_SEQ_1_* および CLK_COR_ADJ_LEN を使用
してプログラムされます。 各 CLK_COR_SEQ_1_* 属性は、 クロ ッ ク コレクシ ョ ン シーケンス内
の特定サブシーケンスに対応します。CLK_COR_ADJ_LEN では、サブシーケンスの数を設定しま
す。20 ビッ トの内部データパス幅が使用される場合、クロ ッ ク コレクシ ョ ン回路は各サブシーケン
スの 10 ビッ トすべてを一致させます。一方、16 ビッ トの内部データパス幅が使用される場合は、各
サブシーケンスの右から 8 ビッ トのみが使用されます。
CLK_COR_SEQ_2_USE を TRUE に設定するこ とで、2 番目の代替クロ ッ ク コレクシ ョ ン シーケ
ンスをアクティブにできます。1 番目と 2 番目のシーケンスでは、同じ長さ設定を使用しますが、一
致させるサブシーケンスには異なる値を使用します。 2 番目のシーケンスのサブシーケンスを定義
するには、 CLK_COR_SEQ_2_* 属性を設定します。
8B/10B デコードを使用する場合は、 (RXDEC8B10BUSE=High)、 RX_DECODE_SEQ_MATCHを TRUE に設定して、デコード されていないデータではなく、8B/10B デコーダ出力を検索します。
これによって、 回路は正または負のディ スパリティを含む 8 ビッ ト値を検索し、 通常キャラ クタ と
K キャラ ク タを識別するこ とが可能になり ます。詳細は、79 ページの 「TX の 8B/10B エンコーダ」
および 137 ページの 「RX 8B/10B デコーダ」 を参照してください。
図 4-29 に、 RX_DECODE_SEQ_MATCH が TRUE に設定されている場合のクロ ッ ク コレクシ ョ
ン シーケンスのバイ ト を示します。
RX_DECODE_SEQ_MATCH が FALSE の場合は、シーケンスがデコード されていない入力データ
に正確に一致する必要があ り ます。
一部のプロ ト コルでは、 don't care サブシーケンスを含むクロ ッ ク コレクシ ョ ン シーケンスが使用
されます。 CLK_COR_SEQ_1_ENABLE および CLK_COR_SEQ_2_ENABLE を使用して、 これ
らのシーケンスを認識するよ うにクロ ッ ク コレクシ ョ ン回路をプログラムできます。シーケンスの
イネーブル ビッ トが Low の場合は、いかなる値に対してもバイ トが一致している と見なされます。
図 4-30 に、クロ ッ ク コレクシ ョ ン シーケンスに対するクロ ッ ク コレクシ ョ ン シーケンスのイネー
ブル ビッ ト を示します。
X-Ref Target - Figure 4-29
図 4-29 : RX_DECODE_SEQ_MATCH = TRUE の場合の
クロック コレクシ ョ ン サブシーケンス設定
8-Bit Clock Correction Sequence
1 = Sequence is a K Character0 = Sequence is a Regular Character
1 = Sequence Uses Inverted Disparity0 = Sequence Uses Regular Disparity
7:0
UG386_c4_25_051509
89CLK_COR_SEQ_x_y
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RX チャネル ボンディング
クロック コレクシ ョ ンのオプシ ョ ン
ク ロ ッ ク コレクシ ョ ンの周波数制御には、CLK_COR_REPEAT_WAIT を使用します。この値は、ク
ロ ッ ク コレクシ ョ ン イベン ト間に必要な RXUSRCLK サイクルの 小数に設定する必要があ り ま
す。 ク ロ ッ ク コレクシ ョ ンを常に実行可能な状態にする場合は、 この属性を 0 に設定します。
一部のプロ ト コルはクロ ッ ク コレクシ ョ ンを常時実行可能ですが、この場合はクロ ッ ク コレクシ ョ
ン回路からシーケンスを削除する際に、ス ト リームに少なく と も 1 シーケンス残す必要があ り ます。
このよ うな要件を持つプロ ト コルの場合、CLK_COR_KEEP_IDLE を TRUE に設定してください。
クロック コレクシ ョ ンのモニタ リング
ク ロ ッ ク コレクシ ョ ン回路は、 RXCLKCORCNT および RXBUFSTATUS ポート を使用してモニ
タできます。表 4-35 の RXCLKCORCNT の項目に、クロ ッ ク コレクシ ョ ン回路のステータスを示
す RXCLKCORCNT の値を示します。表 4-35 の RXBUFSTATUS の項目に、 RX エラスティ ッ ク
バッファのステータスを示す RXBUFSTATUS の値を示します。
RXCLKCORCNT および RXBUFSTATUS のほかにも、8B/10B デコーダ インターフェイスからの
RXRUNDISP (137 ページの 「RX 8B/10B デコーダ」 参照) を使用して、 反復されて RX エラス
ティ ッ ク バッファに追加されたクロ ッ ク コレクシ ョ ン シーケンスの 初のバイ トが RXDATA に含まれるタイ ミ ングを示します。RXRUNDISP ポート を使用して、現在の RX ランニング ディ スパ
リティの代わりに Inserted-Idle を示すよ うにするには、 CLK_COR_INSERT_IDLE_FLAG を TRUE に設定します。
RX チャネル ボンディング
機能の説明
RX エラスティ ッ ク バッファは、チャネル ボンディングにも使用できます。チャネル ボンディング
では、RX エラスティ ッ ク バッファを可変レイテンシ ブロ ッ ク と して使用するこ とによ り、同じ行
にある GTP ト ランシーバ レーン間のスキューを相殺できます。ト ランス ミ ッ タは、すべてのレーン
に同時に 1 つのパターンを送信します。チャネル ボンディング回路では、 このパターンを使用して
FPGA インターフェイスでスキューがない状態でデータが送信されるよ う、 各レーンのレイテンシ
を設定します。
図 4-31 に、 チャネル ボンディングの概要図を示します。
X-Ref Target - Figure 4-30
図 4-30 : クロック コレクシ ョ ン シーケンスのマッピング
UG386_c4_26_051509
34 12
CLK_COR_SEQ_x_4 CLK_COR_SEQ_x_3 CLK_COR_SEQ_x_2
CLK_COR_SEQ_x_ENABLE
CLK_COR_SEQ_x_1
160 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
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第 4 章 : レシーバ
ポートおよび属性
表 4-37 に、 RX チャネル ボンディングのポート を示します。
X-Ref Target - Figure 4-31
図 4-31 : チャネル ボンディングの概要図
Deskewed DataRX Data is Two Clock Cycles
Behind GTP0 Data
64 Element Elastic Buffer(Set to Two Cycles of Latency by
Channel Bonding Controller)
UG386_c4_27_052609
GTP1 (Slave)
Deskewed DataRX Data is Two Clock Cycles
Ahead of GTP1 Data
64 Element Elastic Buffer(Set to Four Cycles of Latency by
Channel Bonding Controller)
GTP0 (Master)
表 4-37 : RX チャネル ボンディングのポート
ポート 方向クロック ド メイン
説明
RXCHANBONDSEQ0
RXCHANBONDSEQ1出力 RXUSRCLK2 RXDATA にチャネルにボンディング シーケンスの開始ビッ トが
含まれる と High になり ます。
RXCHANISALIGNED0
RXCHANISALIGNED1出力 RXUSRCLK2 この信号は RX エラスティ ッ ク バッファからの信号であ り、 デー
タ ス ト リーム内で確認されたチャネル ボンディング シーケンス
に従って、 チャネルがマスタ ト ランシーバに適切にアラインされ
ている場合に High になり ます。アラインされていないチャネル ボンディング シーケンスが検出された場合は、この信号が Low に駆
動され、 チャネル アライ メン トが失われているこ とを示します。
RXCHANREALIGN0
RXCHANREALIGN1出力 RXUSRCLK2 この信号は、 RX エラスティ ッ ク バッファからの信号であ り、 レ
シーバで ト ランシーバとマス タ間のアラ イ メ ン ト が変更される
と、 少なく と も 1 サイクル間 High を保持します。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 161UG386 (v2.0) 2009 年 11 月 11 日
RX チャネル ボンディング
RXCHBONDI[2:0] 入力 RXUSRCLK チップ上の片側半分の西側と東側を接続する専用のハード ウェア
コネクシ ョ ンです。 チャネル ボンディングは、 大 4 レーンまで
可能です。 この信号は、スレーブでのみ使用され、マスタ と して設
定されている別の ト ランシーバの RXCHBONDO ポートから駆動
されます。シ ミ ュレーシ ョ ン動作を正常に行うため、ユーザー デザ
イ ン で こ の ポ ー ト を 接 続 す る 必 要 が あ り ま す。 単 一
GTPA1_DUAL タイル内の 2 つのレーン間でチャネル ボンディン
グが使用される場合は、 このポート をフローティ ング状態にでき
ます。
RXCHBONDO[2:0] 出力 RXUSRCLK チップ上の片側半分の西側と東側を接続すつ専用のハード ウェア
コネクシ ョ ンです。 チャネル ボンディングは、 大 4 レーンまで
可能です。マスタおよびスレーブで使用される信号であ り、2 つの
GTPA1_DUAL プリ ミ ティブ間において、 チャネル ボンディング
の制御と ク ロ ッ ク コレ クシ ョ ンの制御を渡すために使用されま
す。 マ ス タ と し て 設 定 さ れ て い る 別 の ト ラ ン シ ー バ の
RXCHBONDO ポートから駆動されます。 シ ミ ュレーシ ョ ン動作
を正常に行うため、 ユーザー デザインでこのポート を接続する必
要があ り ます。単一 GTPA1_DUAL タイル内の 2 つのレーン間で
チャネル ボンディングが使用される場合は、 このポート をフロー
ティング状態にできます。
RXCHBONDMASTER0
RXCHBONDMASTER1入力 RXUSRCLK2 ト ランシーバがチャネル ボンディングのマスタであるこ とを示し
ます。このポートは、同じレーンの RXCHBONDSLAVE と同時に
High 駆動できません。 また、 これらのポートは、 PCS 内部で使用
される RX チャネル ボンディング レベルを自動的かつ動的に設定
します。 また、 GTPA1_DUAL タイル内にあるデュアル (DUAL)間の RXCHBONDO と RXCHBONDI は、自動的に接続されます。
ただし、シ ミ ュレーシ ョ ン動作を行う場合は、この GTPA1_DUALタイルを手動で接続する必要があ り ます。
RXCHBONDSLAVE0
RXCHBONDSLAVE1入力 RXUSRCLK2 ト ランシーバがチャネル ボンディングのスレーブであるこ とを示
します。このポートは、同じレーンの RXCHBONDMASTER と同
時に High 駆動はできません。また、 これらのポートは、PCS 内部
で使用される RX チャネル ボンディング レベルを自動的かつ動的
に設定し ます。 また、 GTPA1_DUAL タ イル内にあるデュアル
(DUIAL) 間の RXCHBONDO と RXCHBONDI は、自動的に接続
されます。 ただし、 シ ミ ュ レーシ ョ ン動作を行 う 場合は、 この
GTPA1_DUAL タイルを手動で接続する必要があ り ます。
表 4-37 : RX チャネル ボンディングのポート (続き)
ポート 方向クロック ド メイン
説明
162 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
表 4-38 に、 RX チャネル ボンディングの属性を示します。
RXDATAWIDTH0
RXDATAWIDTH1入力 RXUSRCLK2 レシーバの外部データ幅を設定します。
8/10 : 1 バイ ト インターフェイス
16/20 : 2 バイ ト インターフェイス
32/40 : 4 バイ ト インターフェイス
8B10B が使用される場合、 この属性値は 10 の倍数値とな り ます。
RXENCHANSYNC0
RXENCHANSYNC1入力 RXUSRCLK2 チャネル ボンディングを有効にします (FPGA ロジッ クからマス
タ と スレーブの両方へ)。
表 4-37 : RX チャネル ボンディングのポート (続き)
ポート 方向クロック ド メイン
説明
表 4-38 : RX チャネル ボンディングの属性
属性 種類 説明
CB2_INH_CC_PERIOD_0
CB2_INH_CC_PERIOD_1整数 この入力は、PCIe デザインで使用されます。チャネル ボンディングまた
はクロ ッ ク コレクシ ョ ン実行時における、制御キャラ クタの削除/保持を
決定します。 ウ ィザードのデフォルト設定を使用してください。
CHAN_BOND_1_MAX_SKEW_0
CHAN_BOND_1_MAX_SKEW_1整数 この属性は、スレーブにチャネル ボンディングの実行を命令する前に、マ
スタが待機する USRCLK サイ クル数を制御し、また、チャネル ボンディ
ングで許容可能な 大スキューを決定します。これらの属性値は、チャネ
ル ボンディング シーケンス間の 小距離の 1/2 未満 (バイ ト または 10ビッ ト コード ) に設定してください。
CHAN_BOND_2_MAX_SKEW_0
CHAN_BOND_2_MAX_SKEW_1整数
CHAN_BOND_KEEP_ALIGN_0
CHAN_BOND_KEEP_ALIGN_1ブール
関数
PCI Express デザインでチャネル ボンディング中に ALIGN キャラ ク タ
を保持します。 この属性は予約されており、常に FALSE に設定されてい
る必要があ り ます。
CHAN_BOND_SEQ_1_1_0
CHAN_BOND_SEQ_1_1_110 ビッ ト バイナリ
CHAN_BOND_SEQ_1 属性は、 CHAN_BOND_SEQ_1_ENABLE と併
用してチャネル ボンディング シーケンス 1 を定義します。
各サブシーケンスの長さは 10 ビッ トです。 サブシーケンスの設定規則
は、 RX_DATA_WIDTH および RX_DECODE_SEQ_MATCH で決定さ
れます。 チャネル ボンディング サブシーケンスの設定方法は、 165 ペー
ジの 「チャネル ボンディング シーケンスの設定」 を参照してください。
すべてのサブシーケンスを使用する必要はあ り ません。
CHAN_BOND_SEQ_LEN は、一致させる際のシーケンス数を決定します。
CHAN_BOND_SEQ_LEN = 1 の場合、CHAN_BOND_SEQ_1_1 のみ使
用します。
CHAN_BOND_SEQ_1_ENABLE を使用する と、 シーケンスの一部を 「don't care」 にできます。CHAN_BOND_SEQ_1_ENABLE[k] が 0 の場
合、CHAN_BOND_SEQ_1_k は 「don't care」 のサブシーケンス とな り、
常に一致します。
CHAN_BOND_SEQ_1_2_0
CHAN_BOND_SEQ_1_2_1CHAN_BOND_SEQ_1_3_0
CHAN_BOND_SEQ_1_3_1CHAN_BOND_SEQ_1_4_0
CHAN_BOND_SEQ_1_4_1CHAN_BOND_SEQ_1_ENABLE_0
CHAN_BOND_SEQ_1_ENABLE_14 ビッ ト バイナリ
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 163UG386 (v2.0) 2009 年 11 月 11 日
RX チャネル ボンディング
CHAN_BOND_SEQ_2_1_0
CHAN_BOND_SEQ_2_1_110 ビッ ト バイナリ
CHAN_BOND_SEQ_2 属性は、 CHAN_BOND_SEQ_2_ENABLE と併
用して 2 番目のチャネル ボンディングを定義します。
CHAN_BOND_SEQ_2_USE が TRUE の場合は、2 番目のシーケンスがチャ
ネル ボンディングを ト リガする代替シーケンス と して使用されます。
各サブシーケンスの長さは 10 ビッ ト です。 サブシーケンスの設定規則
は、 RXDATAWIDTH および RX_DECODE_SEQ_MATCH で決定され
ます。 チャネル ボンディング サブシーケンスの設定方法は、 165 ページ
の 「チャネル ボンディング シーケンスの設定」 を参照してください。
すべてのサブシーケンスを使用する必要はあ り ません。
CHAN_BOND_SEQ_LEN は、 一致させる際に使用するシーケンス数を
決定します。CHAN_BOND_SEQ_LEN = 1 の場合、CHAN_BOND_SEQ_2_1のみ使用します。
CHAN_BOND_SEQ_2_ENABLE を使用する と、 シーケンスの一部を 「don't care」 にできます。CHAN_BOND_SEQ_2_ENABLE[k] が 0 の場
合、CHAN_BOND_SEQ_2_k は 「don't care」 のサブシーケンス とな り、
常に一致します。
CHAN_BOND_SEQ_2_2_0
CHAN_BOND_SEQ_2_2_1CHAN_BOND_SEQ_2_3_0
CHAN_BOND_SEQ_2_3_1CHAN_BOND_SEQ_2_4_0
CHAN_BOND_SEQ_2_4_1CHAN_BOND_SEQ_2_ENABLE_0
CHAN_BOND_SEQ_2_ENABLE_14 ビッ ト バイナリ
CHAN_BOND_SEQ_2_USE_0
CHAN_BOND_SEQ_2_USE_1ブール
関数
チャネル ボンディング シーケンス 2 を使用するかを指定します。
TRUE : シーケンス 1 または 2 で ト リガ可能
FALSE : シーケンス 1 でのみト リガ可能
CHAN_BOND_SEQ_LEN_0
CHAN_BOND_SEQ_LEN_1整数 チャネル ボンディングを検出するために ト ランシーバが一致させるチャ
ネル ボンディング シーケンスの長さをバイ トで定義します。有効な長さ
は、 1、 2 および 4 バイ トです。
PCI_EXPRESS_MODE_0
PCI_EXPRESS_MODE_1ブール
関数
PCI Express デザインの場合、この属性のデフォルト設定は TRUE です。
そのほかのプロ ト コルの場合は、 FALSE に設定します。TRUE に設定す
る と、 PCI Express 用の特別動作 (チャネルのパワーダウン要求と して
TXELECIDLE = 1、 TXCHARDISPMODE = 1、 TXCHARDISPVAL =0 を認識) が可能になり。
TXCHARDISPMODE = 1 および TXCHARDISPVAL = 0 は、 PIPE 仕様のインターフェイス信号 TXCompliance = 1 をエンコード します。
TXCHARDISPMODE および TXCHARDISPVAL の設定は、 PIPE 用に
エンコード し、FTS レーン デスキュー用の特殊サポート を有効化します。
チャネル ボンディングでこの属性を TRUE に設定する と、前のチャネル
ボンディング情報を再利用した、 短いシーケンスでのチャネル ボンディ
ングが可能になり ます。
RX_EN_MODE_RESET_BUF_0
RX_EN_MODE_RESET_BUF_1ブール
関数
RXCHBONDMASTER(0/1) または RXCHBONDSLAVE(0/1) ポートが
変更する と きに、 RX エラスティ ッ ク バッファを自動リセッ トする機能
を有効にします。
表 4-38 : RX チャネル ボンディングの属性 (続き)属性 種類 説明
164 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
RX チャネル ボンディングの使用
このセクシ ョ ンでは、 レシーバ チャネル ボンディングを使用する際の手順を説明します。
チャネル ボンディングの有効化
各 GTP ト ランシーバには、RX エラスティ ッ ク バッファのポインタを制御して、チャネル ボンディ
ングを実行できる回路が含まれます。 チャネル ボンディングを使用する場合、 RX_BUFFER_USE属性を TRUE に設定し、 RX エラスティ ッ ク バッファを有効にする必要があ り ます。
各 GTP ト ランシーバには 1 つのチャネル ボンディング回路が内蔵されています。GTP ランシーバ
のチャネル ボンディング回路を使用する場合は、 次の手順に従ってください。
1. 各 GTP ト ランシーバに対して、 チャネル ボンディング モードを設定します。
2. マスタ ト ランシーバの RXCHBONDMASTER を High に設定します。
3. スレーブ ト ランシーバの RXCHBONDSLAVE を High に設定します。
4. チップ上の同じ側にある東と西の間でチャネル ボンディ ングが必要な場合は、 マスタ となる
デュアルの RXCHBONDO ポート と スレーブとなるデュアルの RXCHBONDI ポート を接続
して ください。 単一デュアル内にある 2 つのレーン間でチャネル ボンディングが必要な場合
は、 ユーザー デザインで RXCHBONDO および RXCHBONDI をフローティング状態にでき
ます。マスタからスレーブのデュアルへ直接チャネル ボンディング ポート を接続します。これ
は、 シ ミ ュレーシ ョ ンを正常に行うために必要です。
5. チャネル ボンディング シーケンスおよび検出パラ メータを設定します。
チャネル ボンディング モード
各 GTP ト ランシーバのチャネル ボンディング モードは、チャネル ボンディングを有効化し、 ト ラ
ンシーバをマスタまたはスレーブに指定します。 チャネル ボンディングされた GTP ト ランシーバ
グループには、マスタが 1 つあ り、2 レーンまたは 4 レーンのスレーブが 1 つまたは 3 つあ り ます。
GTP ト ランシーバ グループのチャネル ボンディングを有効にする場合は、 1 つのト ランシーバを
マスタ と して設定します。 グループ内の残りの GTP ト ランシーバはスレーブとなり ます。 シ ミ ュ
レーシ ョ ンを正常に行うため、 RXCHBONDI/RXCHBONDO ポート間を接続する必要があ り ます。
有効なチャネル ボンディングのコンフ ィギュレーシ ョ ンは次のとおりです。
• 2 レーン コンフ ィギュレーシ ョ ン • M S X X
• S M X X
• X X M S
• X X S M
• 4 レーン コンフ ィギュレーシ ョ ン
• M S S S
• S M S S
• S S M S
• S S S M
メモ : X はシングル レーンを示します。 つま り、 XX は MS または SM の 2 倍レーン ペアを意味
しています。
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 165UG386 (v2.0) 2009 年 11 月 11 日
RX チャネル ボンディング
チャネル ボンディング シーケンスの設定
チャネル ボンディング シーケンスは、 ク ロ ッ ク コレクシ ョ ン シーケンスと同じ方法でプログラム
されます。 CHAN_BOND_SEQ_LEN は、 1 ~ 4 のサブシーケンスで、 シーケンスの長さを設定し
ます。 CHAN_BOND_SEQ_1_* は、 シーケンスの値を設定します。 CHAN_BOND_SEQ_2_USEが TRUE の場合、 CHAN_BOND_SEQ_2_* は 2 番目のシーケンスの値を設定します。
各サブシーケンスのアクティブ ビッ ト数は、RXDATAWIDTH および RX_DECODE_SEQ_MATCHによって異なり ます (152 ページの 「RX ク ロ ッ ク コレクシ ョ ン」 参照)。図 4-32 に、サブシーケン
ス ビッ トのマッピングを示します。
ク ロ ッ ク コレクシ ョ ン シーケンス と同様、 チャネル ボンディング シーケンスには don't care サブ
シーケンスを含むこ とができます。 CHAN_BOND_SEQ_1_ENABLE および CHAN_BOND_SEQ_2_ENABLE がこれらのバイ ト を設定します。図 4-33 に、チャネル ボンディ
ング サブシーケンスのマッピングを示します。
最大スキューの設定
チャネル ボンディング シーケンスがマスタで受信されても、 すぐにチャネル ボンディングが実行
されるわけではあ り ません。 スレーブにレイテンシがある場合は、 さ らにいくつかのバイ ト を受信
する必要があ り ます。 この待機時間が、実質的には RX エラスティ ッ ク バッファが許容可能な 大
スキューとな り ます。 スキューが待機時間よ り大きい場合、マスタがチャネル ボンディングを ト リ
ガするまでに、 スレーブがシーケンスを受信していない可能性があ り ます (図 4-34 参照)。
図 4-34 に、2 つの FIFO (マスタ とスレーブに各 1 つずつ) 示します。スレーブがマスタの後ろにあ
る場合、マスタはチャネル ボンディングを ト リガするまで数サイ クル待機する必要があ り、待機し
ないで ト リガする と、スレーブではバッファにチャネル ボンディング シーケンスをまだ受信できて
いない状態になり ます。
X-Ref Target - Figure 4-32
図 4-32 : チャネル ボンディング シーケンスの設定
X-Ref Target - Figure 4-33
図 4-33 : チャネル ボンディング シーケンスのマッピング
8-Bit Channel Bonding Sequence
1 = Sequence is a K Character0 = Sequence is Regular Character
1 = Sequence Uses Inverted Disparity0 = Sequence Uses Regular Disparity
7:0
UG386_c4_28_051509
89CHAN BOND_SEQ_x_y
UG386_c4_29_051509
34 12
CHAN_BOND_SEQ_x_4 CHAN_BOND_SEQ_x_3 CHAN_BOND_SEQ_x_2
CHAN_BOND_SEQ_x_ENABLE
CHAN_BOND_SEQ_x_1
166 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
CHAN_BOND_1_MAX_SKEW および CHAN_BOND_2_MAX_SKEW は、各チャネル ボンディ
ング シーケンス 1 および 2 で許容可能な 大スキューの設定に使用されます。 大スキュー範囲
は、 1 ~ 14 です。 チャネル ボンディングのスキューは、 データス ト リーム内のチャネル ボンディ
ング シーケンス間で許容される 小距離未満に設定する必要があ り ます。 この 小距離の値は、使
用しているプロ ト コルによって異なり ます。
チャネル ボンディングとクロック コレクシ ョ ンの優先順位
ク ロ ッ ク コレクシ ョ ン (152 ページの「RX ク ロ ッ ク コレクシ ョ ン」参照) およびチャネル ボンディ
ングは、 共に RX エラスティ ッ ク バッファのポインタで動作します。 通常、 2 つの回路は競合する
こ とな く機能しますが、 これらが同時に発生する と競合が発生します。 このよ うな場合は、 一方の
回路を優先させる必要があ り ます。 ク ロ ッ ク コレクシ ョ ンを優先させる場合、
CLK_COR_PRECEDENCE を TRUE に設定し、チャネル ボンディングを優先させる場合は、これ
を FALSE に設定します。
FPGA RX インターフェイス
機能の説明
FPGA は、 FPGA の RX インターフェイスを介して GTP レシーバから RX データを受信します。
データは、RXUSRCLK2 の立ち上がりエッジで RXDATA ポートから読み出されます。RXDATA は、
1、2 または 4 バイ ト幅に設定できます。実際のポート幅は、GTP ト ランシーバの INTDATAWIDTH属性や 8B/10B デコーダの使用有無に依存します。 有効なポート幅は、 8、 10、 16、 20、 32 および
40 ビッ トです。
X-Ref Target - Figure 4-34
図 4-34 : チャネル ボンディングの例 (マスタで CHAN_BOND_*_MAX_SKEW = 2 の場合)
The Master waits MAX SKEW cycles beforetriggering bonding, giving the slave time toreceive the sequence as well. The messageto perform channel bonding is sent usingthe CHBONDO port.
MasterReceives CBSequence
MasterElasticBuffer
SlaveElasticBuffer
MasterElasticBuffer
SlaveElasticBuffer
MasterElasticBuffer
SlaveElasticBuffer
UG386_c4_30_051509
Slave’s New ElasticBuffer Read Pointer
D1D2D3D4D5D6D7SEQ1
D1D2D3D4D5D6D7 D0
D4D5D6D7SEQ1D8D9D10
D4D5D6D7SEQ1D8D9 D3
D5D6D7SEQ1D8D9D10D11
D5D6D7SEQ1D8D9D10 D4
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 167UG386 (v2.0) 2009 年 11 月 11 日
FPGA RX インターフェイス
インターフェイスでのパラレル ク ロ ッ ク (RXUSRCLK2) レートは、RX ライン レート、RXDATAポート幅、 および 8B/10B デコーダの使用有無によって決定されます。 また、 レシーバの内部 PCSロジッ クに RXUSRCLK が供給される必要があ り ます。こ こでは、パラレル ク ロ ッ クがどのよ うに
駆動されるかを示し、 それらが正し く動作するための制約について説明します。
ポートおよび属性
表 4-39 に、 FPGA RX インターフェイスのポート を示します。
表 4-39 : FPGA RX インターフェイスのポート
ポート 方向クロック
ド メイン説明
GTPCLKOUT0[1:0]
GTPCLKOUT1[1:0]出力 N/A GTPA1_DUAL タイルから FPGA ロジッ クへクロ ッ クを供給する場合
は、 GTPCLKOUT(0/1) ポート を使用するこ とを推奨します。
GTPCLKOUT(0/1) のビッ ト 0 によって、ユーザーが TXOUTCLK(0/1)または REFCLKPLL(0/1) のいずれかの出力が有効になり ます。
CLK_OUT_GTP_SEL_(0/1) が出力されるクロ ッ クを選択します。
GTPCLKOUT(0/1) のビッ ト 1 は、 RXRECCLK(0/1) を出力します。
INTDATAWIDTH0
INTDATAWIDTH1入力 非同期 INTDATAWIDTH は、 データ幅 (8 ビッ ト または 10 ビッ ト ) を決定し
ます。
0 : 8 ビッ ト バイナリ
1 : 10 ビッ ト バイナリ
両方の GTP ト ランシーバが同じ PLL を共有する場合は、
INTDATAWIDTH0 と INTDATAWIDTH1 を同じにして ください。
REFCLKOUT0
REFCLKOUT1出力 N/A 予約されています。 代替と して、 CLK_OUT_GTP_SEL_(0/1) 属性を
REFCLKPLL(0/1) に設定して、GTPCLKOUT(0/1)[0] を使用して くだ
さい。
RXDATA0[31:0]
RXDATA1[31:0]出力 RXUSRCLK2 FPGA の受信インターフェイスの受信データ バスです。RXDATA(0/1)
の幅は、 RXDATAWIDTH(0/1) 設定で決定されます。
RXDATAWIDTH0
RXDATAWIDTH1入力 RXUSRCLK2 このポートは、FPGA と接続する RXDATA(0/1) 受信データの幅を選択
します。
0 : 1 バイ ト インターフェイス → RXDATA(0/1)[7:0]
1 : 2 バイ ト インターフェイス → RXDATA(0/1)[15:0]
2 : 4 バイ ト インターフェイス → RXDATA(0/1)[31:0]
ク ロ ッ ク ド メ インは、 このインターフェイス用に選択したクロ ッ ク [RXRECCLK(0/1)、 RXUSRCLK(0/1)、 RXUSRCLK2(0/1)] に依存し
ます。
168 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
FPGA RX インターフェイスの属性はあ り ません。
説明
FPGA RX インターフェイスによって、GTP ト ランシーバからパラレルで受信データを 読み出すこ
とができます。 このインターフェイスを使用するには、 次の設定が必要です。
• RXDATA ポート幅を設定します。
• RXUSRCLK2 および RXUSRCLK を適切なレートで動作しているクロ ッ クに接続します。
インターフェイス幅の設定
表 4-40 に、 RX データパス幅のコンフ ィギュレーシ ョ ンを示します。 8B/10B エンコーダについて
は、 137 ページの 「RX 8B/10B デコーダ」 で詳し く説明します。
RXRECCLK0
RXRECCLK1出力 N/A このポートは、CDR ユニッ トからのリ カバリ ク ロ ッ ク用です。PMA と
RX エラスティ ッ ク バッファ間の RX ロジッ クにクロ ッ クを提供しま
す。このクロ ッ クは、RXUSRCLK を入力データ と同期して駆動するた
めに使用できます。
RXPOWERDOWN[1:0] を電力が も低い P2 ステート を示す 11に指
定する と、 この ト ランシーバの RXRECCLK は不定とな り ます。 GTPト ランシーバの RXRECCLK は、 固定値 1 または 0 のいずれかになり
ます。
RXRESET0
RXRESET1入力 非同期 このポートは、 PCS RX システム リセッ トです。 RX エラスティ ッ ク
バッファ、 8B/10B デコーダ、 カンマ検出、 およびその他の RX レジス
タを リセッ ト します。 RXRESET は、 GTPRESET のチャネルごとのサ
ブセッ トです。
RXUSRCLK20
RXUSRCLK21入力 N/A このポート を使用して、FPGA ロジッ ク と RX インターフェイスを同期
化します。このクロ ッ クは、立ち上がりエッジで RXUSRCLK と位相が
揃う必要があ り ます。 ク ロ ッ ク レートは、 FRXUSRCLK および RXDATAWIDTH に依存します。
RXDATAWIDTH = 0 の場合は FRXUSRCLK2 = FRXUSRCLK
RXDATAWIDTH = 1 の場合は FRXUSRCLK2 = FRXUSRCLK/2
RXDATAWIDTH = 2 の場合は FRXUSRCLK2 = FRXUSRCLK/4
RXUSRCLK0
RXUSRCLK1入力 N/A このポートは、 RX PCS の内部データパスへクロ ッ クを供給します。
このクロ ッ クは常に供給される必要があ り ます。 ク ロ ッ ク レートは INTDATAWIDTH(0/1) に依存します。
INTDATAWIDTH(0/1) が Low の場合は FRXUSRCLK = Line Rate/8
INTDATAWIDTH(0/1) が High の場合は FRXUSRCLK = Line Rate/10
表 4-39 : FPGA RX インターフェイスのポート (続き)
ポート 方向クロック
ド メイン説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 169UG386 (v2.0) 2009 年 11 月 11 日
FPGA RX インターフェイス
図 4-35 に、内部データパスが 8 ビッ ト幅 (INTDATAWIDTH = Low) で 8B/10B エンコーダ無効の
場合での、 RXDATA がシ リアル受信されるよ うすをを示します。
図 4-36 に、内部データパス幅が 10 ビッ ト (INTDATAWIDTH = High) で 8B/10B デコーディングが
無効の場合に、 RXDATA がシ リ アル受信されるよ うすを示します。 RXDATA が 10 ビッ ト または
20 ビッ ト幅の場合には、8B/10B デコーダ インターフェイスの RXDISPERR および RXCHARISKポート を使用して、 追加ビッ ト を受信します。
表 4-40 : RX データパス幅のコンフ ィギュレーシ ョ ン
INTDATAWIDTH(0/1)(1) RXDATAWIDTH(2) RXDEC8B10BUSE FPGA RX インター
フェイス幅 (ビッ ト )
0 0 N/A 8
0 1 N/A 16
0 2 N/A 32
1 0 0 10
1 1 0 20
1 2 0 40
1 0 1 8
1 1 1 16
1 2 1 32
メモ : 1. 内部データパス幅は、 INTDATAWIDTH(0/1) が Low のと き 8 ビッ トで、 INTDATAWIDTH(0/1) が High
のと き 10 ビッ トです。
2. RXDATA インターフェイスは、 RXDATAWIDTH = 0 のと き 1 バイ ト幅、 RXDATAWIDTH = 1 のと き 2 バイ ト幅、 RXDATAWIDTH = 2 のと き 4 バイ ト幅です。
X-Ref Target - Figure 4-35
図 4-35 : 8B/10B がパイパスされる場合の RX インターフェイス (内部データパスは 8 ビッ ト )
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
RXDATAWIDTH = 1
INTDATAWIDTH(0/1) = 0 and RXDEC8B10BUSE = 0
RXDATA
RXDATA
RXDATAWIDTH = 0
UG386_c4_31_051509
ReceivedLast
ReceivedLast
ReceivedFirst
ReceivedFirst
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
RXDATAWIDTH = 2
ReceivedFirst
31 30 29 28 27 26 25 24 23 22 21 20 19 18 17 16
ReceivedLast
170 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
8B/10B デコードを使用する場合、データ インターフェイスは 8 ビッ トの倍数ですが (図 4-35 参照)、データは RXDATA ポートに現れる前にデコード されます。 8B/10B エンコーダを使用する場合の
ビッ ト順序については、 137 ページの 「RX 8B/10B デコーダ」 を参照してください。
RXUSRCLK および RXUSRCLK2 の接続
FPGA RX インターフェイスには、 2 つのパラレル ク ロ ッ ク (RXUSRCLK および RXUSRCLK2)があ り ます。 RXUSRCLK は、 GTP ト ランシーバの PCS ロジッ ク用の内部クロ ッ クです。
RXUSRCLK で必要なレートは、 GTPA1_DUAL タイルの内部データパス幅 (INTDATAWIDTH)および GTP レシーバの RX ライン レートに依存します (RX ライン レートの詳細は、122 ページの
「RX ク ロ ッ ク分周制御」 を参照)。 式 4-1 に、 RXUSRCLK のレート を求める計算式を示します。
式 4-1
RXUSRCLK2 は、 GTP ト ランシーバの RX 側に入る信号すべてを同期化するための主要クロ ッ ク
です。 GTP レシーバの RX 側に入力されるほとんどの信号は、 RXUSRCLK2 の立ち上がりエッジ
で取り込まれます。 RXUSRCLK2 と RXUSRCLK の関係は、 RXDATAWIDTH に基づいた固定
レートにな り ます。式 4-2 ~ 式 4-4 に、RXDATAWIDTH = 0、1、2 の場合における RXUSRCLKと RXUSRCLK2 の関係式を示します。
RXDATAWIDTH = 0:FRXUSRCLK2 = FRXUSRCLK 式 4-2
RXDATAWIDTH = 1:FRXUSRCLK2 = FRXUSRCLK/2 式 4-3
RXDATAWIDTH = 2:FRXUSRCLK2 = FRXUSRCLK/4 式 4-4
X-Ref Target - Figure 4-36
図 4-36 : 8B/10B がパイパスされる場合の RX インターフェイス (内部データパスは 10 ビッ ト )
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 7 6 5 4 3 2 1 0
RXDATAWIDTH = 1
RXDATAWIDTH = 2
RXDATA
RXDATA
RXDATAWIDTH = 0
RXCHARISK[0]
RXDISPERR[0]
UG386_c4_32_051509
ReceivedLast
ReceivedLast
ReceivedFirst
ReceivedLast
ReceivedFirst
ReceivedFirst
RXCHARISK[0]
RXDISPERR[0]
RXCHARISK[1]
RXDISPERR[1]
RXCHARISK[0]
RXDISPERR[0]
RXCHARISK[1]
RXDISPERR[1]
RXCHARISK[2]
RXDISPERR[2]
RXCHARISK[3]
RXDISPERR[3]
INTDATAWIDTH(0/1) = 1 and RXDEC8B10BUSE = 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 023 22 21 161718192031 30 29 2425262728
RXUSRCLK Rate Line RateInternal Datapath Width----------------------------------------------------------=
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 171UG386 (v2.0) 2009 年 11 月 11 日
FPGA RX インターフェイス
RXUSRCLK、 RXUSRCLK2、 および CLKIN の関係には、 従うべき規則があ り ます。
• まず、RXUSRCLK および RXUSRCLK2 は、 クロ ッ ク スキューを可能な限り 小限に抑えた
状態で、立ち上がりエッジで位相が揃う必要があ り ます。低スキュー ク ロ ッ ク リ ソース (BUFG)を使用して、RXUSRCLK および RXUSRCLK2 を駆動します。2 つの周波数が同一の場合は、
同じクロ ッ ク リ ソースを使用して両クロ ッ クを駆動します。 2 つのクロ ッ ク周波数が異なる場
合は、 RXUSRCLK を分周して RXUSRCLK2 の周波数を生成します。 設計者は、 これら 2 つのクロ ッ クの立ち上がりエッジが揃う よ うに調整して ください。
• 同じオシレータが ト ランス ミ ッ タおよびレシーバの リ ファレンス ク ロ ッ クを駆動するよ うに
チャネルが構成されている場合は、 GTPCLKOUT[0] を使用して TXUSRCLK および TXUSRCLK2 を駆動する方法と同じよ うにして、 GTPCLKOUT[0] を使用して RXUSRCLKおよび RXUSRCLK2 を駆動できます。 (ユーザーが CLK_OUT_GTP_SEL 属性を使用して、
TXOUTCLK または REFCLKPLL を選択します)。ク ロ ッ ク コレクシ ョ ンが無効の場合は、RX位相アライ メン ト機能を使用してシ リ アル ク ロ ッ ク とパラレル ク ロ ッ クを揃える必要があ り
ます。位相アライ メン ト回路を有効にする際の手順は、141 ページの「RX エラスティ ッ ク バッ
ファのバイパス」 を参照して ください。
• 異なるオシレータを使用して、 ト ランス ミ ッ タおよびレシーバのリ ファレンス ク ロ ッ クを駆動
し、 またクロ ッ ク コレクシ ョ ン機能が無効の場合は、 RXUSRCLK および RXUSRCLK2 がGTPCLKOUT[1] (RXREFCLK) で駆動されるよ うにし、 位相アライ メン ト回路を使用する必
要があ り ます。
• ク ロ ッ ク コレクシ ョ ンを使用している と きは、 RXRECCLK、 REFCLKOUT、 および TXOUTCLK が RXUSRCLK および RXUSRCLK2 のソース と して使用可能です。
172 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 4 章 : レシーバ
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 173UG386 (v2.0) 2009 年 11 月 11 日
第 5 章
ボード デザインのガイド ライン
概要
本章では、Spartan-6 FPGA GTP ト ランシーバを使用するデザインをプリ ン ト基板 (PCB) にインプ
リ メン トする方法を示します。GTP ト ランシーバはアナログ回路であるため、PCB にインプ リ メン
トする際には特別な配慮が必要です。デザインの 適動作を実現するためには、デバイス ピンの機
能を理解するこ とのほかに、デバイス インターフェイス、伝送ラインのインピーダンス と配線、電
源デザインのフ ィルタ リ ングと分配、コンポーネン ト選択、PCB レイアウ ト と スタ ッ クアップ デザ
インなどの問題に取り組む必要があ り ます。
ピンの説明およびデザインのガイド ライン
GTPA1_DUAL ピンの説明
表 5-1 に、 GTPA1_DUAL タイルのピンを示します。
表 5-1 : GTPA1_DUAL タイルのピン
ピン 方向 説明
MGTAVCC 入力 (パッ ド ) MGTAVCC は、 GTPA1_DUAL タイルの内部アナログ回路およびデジタ
ル回路用のアナログ電源です。 公称電圧 = 1.2VDC です。
MGTAVCCPLL0 入力 (パッ ド ) MGTAVCCPLL0 は、 GTPA1_DUAL タイルの PLL0 に電源供給します。
また、GTPA1_DUAL タイルのレーン 0 における ト ランス ミ ッ タおよびレ
シーバでのクロ ッ ク配線回路にも電源を供給します。したがって、PLL0 が使用されない場合でも、 レーン 0 の ト ランス ミ ッ タ /レシーバが使用され
る場合は、 MGTAVCCPLL0 に電源を投入する必要があ り ます。 公称電圧
= 1.2VDC です。
MGTAVCCPLL1 入力 (パッ ド ) MGTAVCCPLL1 は、 GTPA1_DUAL タイルの PLL1 に電源供給します。
また、GTPA1_DUAL タイルのレーン 1 における ト ランス ミ ッ タおよびレ
シーバでのクロ ッ ク配線回路にも電源を供給します。したがって、PLL1 が使用されない場合でも、 レーン 1 の ト ランス ミ ッ タ /レシーバが使用され
る場合は、 MGTAVCCPLL1 に電源を投入する必要があ り ます。 公称電圧
= 1.2VDC です。
174 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 5 章 : ボード デザインのガイドライン
GTP ト ランシーバへの電源供給接続
GTP ト ランシーバの物理的構造
Spartan®-6 FPGA GTP ト ランシーバは、バンク、デュアル、およびレーンという構成要素から成っ
ています。GTP のレーンにはレシーバと ト ランス ミ ッ タ 1 つずつ含まれ、デュアルには 2 つのレー
ンが含まれ、 バンクには 2 つのデュアルが含まれます。
GTP レーン
GTP レーンは、 ト ランス ミ ッ タ、 レシーバ、 および PLL をそれぞれ 1 つずつ含む構成になってい
ます。各 GTP レーンには、差動レシーバ入力ピン ペア、差動リ ファレンス ク ロ ッ ク入力ピン ペア、
および差動ト ランス ミ ッ タ出力ピン ペアがそれぞれ一対ずつあ り ます。 さ らに、 GTP レーンには
PLL 用の電源供給ピン (MGTAVCCPLL) があ り ます。
MGTAVTTRCAL 入力 (パッ ド ) 終端抵抗キャ リブレーシ ョ ン回路のバイアス電源電流です。 このピンは、
MGTAVTTTX 電源ピンと 50Ω の外部精密抵抗があるピンへ接続する必
要があ り ます。 抵抗のも う一方のピンは、 MGTRREF ピンへ接続します。
MGTAVTTRCAL ピンから抵抗ピンまでの ト レースは、抵抗ピンのも う一
方のピンから MGTRREF ピンまでの ト レースと、 長さおよび構造が同じ
である必要があ り ます。
MGTAVTTRX 入力 (パッ ド ) MGTAVTTRX は、GTPA1_DUAL タイルにおけるレシーバの終端回路用
アナログ電源です。 公称電圧 = 1.2VDC
MGTAVTTTX 入力 (パッ ド ) MGTAVTTTX は、 GTPA1_DUAL タイルにおける ト ランス ミ ッ タの終端
回路用アナログ電源です。 公称電圧 = 1.2VDC
MGTREFCLK0P
MGTREFCLK0N入力 (パッ ド ) GTPA1_DUAL タイルのリ ファレンス ク ロ ッ ク用差動クロ ッ ク入力ピン
ペアです。
MGTREFCLK1P
MGTREFCLK1N入力 (パッ ド ) GTPA1_DUAL タイルのリ ファレンス ク ロ ッ ク用差動クロ ッ ク入力ピン
ペアです。
MGTRREF 入力 (パッ ド ) 終端抵抗キャ リ ブレーシ ョ ン回路のキャ リ ブレーシ ョ ン抵抗入力ピンで
す。 50Ω の外部精密抵抗があるピンは、 短ト レースでこのピンへ接続し
てください。抵抗ピンから MGTRRE ピンまでの ト レースは、抵抗ピンの
も う一方のピンから MGTAVTTRCAL ピンまでの ト レースと、 長さおよ
び構造が同じである必要があ り ます。
MGTRXP0/MGTRXN0
MGTRXP1/MGTRXN1入力 (パッ ド ) RXP と RXN は、GTPA1_DUAL タイル内にある各レシーバの作動入力ペ
アです。 レシーバが使用されていない場合は、 これらの入力ピンをグラン
ドに接続してください。
MGTTXP0/MGTTXN0
MGTTXP1/MGTTXN1出力 (パッ ド ) TXP と TXN は、GTPA1_DUAL タイルにある各ト ランス ミ ッ タの作動出
力ペアです。 ト ランス ミ ッ タが使用されていない場合は、 これらの入力ピ
ンをフローティングにしてください。
表 5-1 : GTPA1_DUAL タイルのピン (続き)
ピン 方向 説明
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 175UG386 (v2.0) 2009 年 11 月 11 日
ピンの説明およびデザインのガイド ライン
GTP デュアル
GTP のデュアルは、 2 つのレーンで構成されています。 デュアル内の 2 つのレーンの電源供給は、
MGTAVCCPLL 電源供給入力ピンを除いて、すべて共有します。共有する電源ピンは、MGTAVCC、
MGTAVTTTX、および MGTAVTTRX です。MGTAVCCPLL0 および MGTAVCCPLL1 は、PLL0と PLL1 へそれぞれ電源を供給するピンとな り ます。
GTP バンク
GTP バンクは、 2 つのデュアルおよび 1 つの終端抵抗キャ リブレーシ ョ ン回路で構成されていま
す。また、GTP DUAL がリ ファレンス ク ロ ッ ク ソースやチャネル ボンディング用のタイ ミ ング情
報を共有できるよ うにする回路もあ り ます。
終端抵抗キャ リブレーシ ョ ン回路は、GTP バンク内の 2 つのデュアルにあるすべてのレシーバと ト
ランス ミ ッ タの終端回路へキャ リブレーシ ョ ン情報を提供します。終端キャ リブレーシ ョ ン回路は、
GTP バンク内の GTPA1_DUAL タイル 0 の MGTAVTTTX から電源供給されます。 図 5-1 に、 異
なるパッケージにおける GTPA1_DUAL の位置および番号付けを示します。
X-Ref Target - Figure 5-1
図 5-1 : Spartan-6 FPGA の GTP パッケージの詳細
UG386_c5_11_100709
GTPA1_DUAL_123
GTPA1_DUAL_101
GTPA1_DUAL_267
GTPA1_DUAL_245
Spartan-6 FPGAFG676, FG900
GTP Bank1
GTP Bank2
GTPA1_DUAL_123
GTPA1_DUAL_101
Spartan-6 FPGAAll except XC6SLX25T -
CSG324, FG484
GTP Bank1
GTPA1_DUAL_101
Spartan-6 FPGAXC6SLX25T - CSG324, FG484
GTPA1_DUAL tiles are available in 1, 2, or 4 to a package
- GTPA1_DUAL_101: Lanes 0 & 1- GTPA1_DUAL_102: Lanes 2 & 3- GTPA1_DUAL_103: Lanes 4 & 5- GTPA1_DUAL_104: Lanes 6 & 7
176 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 5 章 : ボード デザインのガイドライン
電源接続
図 5-2 に、 GTP バンクの電源接続を示します。
図 5-2 のデカップリ ング キャパシタの値は、例と して示しています。 これらのキャパシタの実際の
値は、 表 5-2 を参照して ください。
終端抵抗キャリブレーシ ョ ン回路
RCAL (抵抗キャ リブレーシ ョ ン) 回路で計算されたキャ リブレーシ ョ ン値は、 同じ GTP バンク内
のすべての GTPA1_DUAL プリ ミ ティブで共有されます (図 5-3 参照)。 MGTAVTTRCAL ピンお
よび MGTRREF ピンを使用して、バイアス回路電源と外部キャ リブレーシ ョ ン抵抗を RCAL 回路
へ接続します。RCAL 回路は、 FPGA コンフ ィギュレーシ ョ ン時にのみ抵抗キャ リブレーシ ョ ンを
実行します。すべてのアナログ電圧は、 『Spartan-6 FPGA データ シート 』 で指定する範囲内で供給
される必要があ り ます。
X-Ref Target - Figure 5-2
図 5-2 : Spartan-6 FPGA GTP ト ランシーバの電源接続
MGTAVCC
MGTAVCCPLL0
MGTAVCCPLL1
MGTAVTTRX
MGTAVTTTX
MGTAVTTRCAL
MGTRREF
50Ω
MGTAVCC
UG386_c5_01_100709
MGTAVCCPLL0
MGTAVCCPLL1
MGTAVTTRX
MGTAVTTTX
GTP Bank
GTPA1_DUAL Tile 0
GTPA1_DUAL Tile 1
GTP Bank RCAL
1.2V (1,2)
Notes:1. Nominal values. Refer to the Spartan-6 FPGA Data Sheet for values and operating conditions.
2. Devices with only one GTPA1_DUAL tile will not have the second GTPA1_DUAL tile in the bank.
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 177UG386 (v2.0) 2009 年 11 月 11 日
ピンの説明およびデザインのガイド ライン
RCAL 回路は、 各 GTP バンクに関連しています。 RCAL 回路は、 FPGA のコンフ ィギュレーシ ョ
ン中に終端抵抗キャ リブレーシ ョ ンを実行し、バンク内のすべての GTPA1_DUAL タイルへキャ リ
ブレート した値を提供します。
X-Ref Target - Figure 5-3
図 5-3 : 終端抵抗キャリブレーシ ョ ン回路
MGTAVTTRCAL
MGTRREF
Internal to FPGA
“Master RCAL” GTPA1_DUAL Tile for Resistor Calibration
Internal ResistorNetwork
rCtrl[4:0]
Binary Resistor Calibration (BRcal)
UG386_c5_02_100709
Com
para
tor
The trace length from the resistor pins to the FPGA pins MGTRREF and MGTVTTRCAL must be equal in length and geometry
RREF External 50Ω
Precision Resistor
MGTAVTTTX1.2V
RX/TXTermination
in eachGTPA1_DUAL Tile
X-Ref Target - Figure 5-4
図 5-4 : RREF 抵抗用の PCB レイアウト
MGTAVTTRCAL MGTRREF
50Ω
Connectionto MGTAVTTTX
Voltage
The trace lengths from the resistor pins to theFPGA pins MGTRREF and MGTVTTRCALmust be equal in length
UG386_c5_03_051509
178 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 5 章 : ボード デザインのガイドライン
GTP ト ランシーバを使用する場合と未使用の場合の電源接続管理
GTP バンクをすべて使用する場合の接続
電源接続
図 5-2 に示すよ うに電源ピンを接続します。 各電源ピンの電圧は、 図に示すとおりです。 単一電源
ソースを使用して、 GTP バンクのすべての電源ピンへ接続します。
GTP バンクのすべての電源ピンへ電圧供給するためには、PCB の電源プレーンが効果的であ り、使
用を推奨します。
RCAL 回路の接続
終端抵抗キャ リブレーシ ョ ン回路は、図 5-2 に示すよ うに MGTAVCCRCAL および MGTRREF ピンへ接続して ください。詳細は、176 ページの 「終端抵抗キャ リブレーシ ョ ン回路」 を参照してくだ
さい。
同じ GTP バンク内の GTP デュアルを使用する場合としない場合の電源接続
電源接続
GTP バンク内にあるいずれか 1 つの GTP DUAL のみ使用する場合は、未使用 GTP DUAL へ電源
供給をオフにできます。 この場合、未使用 GTP DUAL の電源ピンはグランドへ接続してください。
GTP デュアルの一方の GTP DUAL のみを使用し、も う一方のデュアルには電源を供給しない場合
は、 使用するデュアルを GTPA1_DUAL タイル 0 と し、 未使用デュアルを GTPA1_DUAL タイル
1 と して ください。これは、終端抵抗キャ リブレーシ ョ ン回路の電源が、 GTPA1_DUAL タイル 0 のMGTAVTTTX 電源ピンから供給されているためです。
RCAL 回路の接続
終端抵抗キャ リブレーシ ョ ン回路は、図 5-2 に示すよ うに MGTAVCCRCAL および MGTRREF ピンへ接続して ください。詳細は、176 ページの 「終端抵抗キャ リブレーシ ョ ン回路」 を参照してくだ
さい。
リファレンス クロック
概要
このセクシ ョ ンでは、 リ ファレンス ク ロ ッ ク ソースやオシレータの選択について説明します。
オシレータは、 次の項目で評価されます。
• 周波数範囲
• 出力電圧幅
• ジッタ (予測可能、 ランダム、 Peak-to-Peak)
• 立ち上がりおよび立ち下がり時間
• 電源電圧および電流
• ノ イズ仕様
• デューティ サイクルおよびデューティ サイ クル耐性
• 周波数の安定性
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 179UG386 (v2.0) 2009 年 11 月 11 日
リファレンス クロック
これらの項目は、GTP ト ランシーバを含むデザインで使用するオシレータを選択する際の基準とな
り ます。 図 5-5 に、 『Spartan-6 FPGA データ シート 』 の GTP ト ランシーバ セクシ ョ ンで使用され
ている、 シングルエンド ク ロ ッ ク入力の Peak-to-Peak 電圧振幅を示します。
図 5-6 に、「MGTREFCLKP-MGTREFCLKN」 の差動クロ ッ ク入力の Peak-to-Peak 電圧振幅を示
します。
図 5-7 に、 リ ファレンス ク ロ ッ クの立ち上がり時間および立ち下がり時間の規則を示します。
X-Ref Target - Figure 5-5
図 5-5 : シングル エンド クロック入力の Peak-to-Peak 電圧振幅
0
+V MGTREFCLKP
MGTREFCLKNVISE
UG386_c5_04_051509
X-Ref Target - Figure 5-6
図 5-6 : 差動クロック入力の Peak-to-Peak 電圧振幅
0
+V
–V
MGTREFCLKP – MGTREFCLKN
VIDIFF
UG386_c5_05_051409
X-Ref Target - Figure 5-7
図 5-7 : 立ち上がりおよび立ち下がり時間
UG386_c5_06_051509
80%
20%TFCLK
TRCLK
180 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 5 章 : ボード デザインのガイドライン
図 5-8 に、 IBUFDS 内部の詳細を示します。 専用の差動リ ファレンス ク ロ ッ ク入力ペア (MGTREFCLKP/MGTREFCLKN) は、 100W の差動インピーダンスで内部終端されています。
この差動リ ファレンス ク ロ ッ ク入力ペアの同相モード電圧は、 2/3 MGTAVCC または 0.8V (公称値)とな り ます。 詳細は、 『Spartan-6 FPGA データ シート 』 を参照してください。
GTP のリファレンス クロックに関するチェ ック項目
GTP ト ランシーバを含むデザインで使用するオシレータを選択する際には、次の条件を満たしてい
るかを判断する必要があ り ます。
• オシレータの出力ピンと GTPA1_DUAL 専用クロ ッ ク入力ピン間に AC カップリ ングを提供
している。
• リ ファレンス ク ロ ッ クの差動電圧振幅が 『Spartan-6 FPGA データ シート 』 に示す範囲内であ
る (公称範囲 200mV ~ 2000mV、 公称値 1200mV )。
• リ ファレンス ク ロ ッ クの特性評価が 『Spartan-6 FPGA データ シート 』 に定義されている基準
を満たす、 またはそれ以上である。
• GTP ト ランシーバが物理レイヤ サポート を提供する場合の標準的な リ ファレンス ク ロ ッ クの
特性を満たしている、 またはそれ以上である。
• 電源、ボード配置、およびノ イズ仕様に関するオシレータ ベンダーの規定要件を満たしている。
• オシレータ と GTPA1_DUAL のクロ ッ ク入力ピン間には、専用の Point-to-Point 接続を使用する。
• 差動送信ライン上のインピーダンスの不連続を 小限に抑える (インピーダンスの不連続は
ジッタを発生する)。
• リ ファレンス ク ロ ッ クのソース となる GTPA1_DUAL タイルをインスタンシエートする。
X-Ref Target - Figure 5-8
図 5-8 : MGTREFCLK 入力の詳細
UG386_c5_07_051509
to GTP Dedicated
Clock Routing
REFCLK
MGTREFCLKP
MGTREFCLKN
Notes:1. Nominal values. Refer to the Spartan-6 FPGA Data Sheet for exact specifications.
MGTAVCC23
50Ω(1)
50Ω(1)
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 181UG386 (v2.0) 2009 年 11 月 11 日
リファレンス クロック
インターフェイス
LVDS図 5-9 に、 LVDS オシレータ と GTP リ ファレンス ク ロ ッ ク入力の接続を示します。
LVPECL図 5-10 に、 LVPECL オシレータ と GTP リ ファレンス ク ロ ッ ク入力の接続を示します。
AC カップリング
オシレータ リ ファレンス ク ロ ッ ク出力と GTPA1_DUAL リ ファレンス ク ロ ッ ク入力の AC カップ
リ ングは、 次のよ うな役割を果たします。
• オシレータ と GTPA1_DUAL 専用クロ ッ ク入力ピン間の DC 電流をブロッ クする (これによ
り、 両方の消費電力が削減可能)。
• 同相電圧の独立。
• AC カップリ ング キャパシタがオンチップ終端を持つハイ パス フ ィルタ とな り、 リ ファレン
ス ク ロ ッ クのワンダを低減させる。
ノ イズおよび消費電力を 小限にするため、ソースとなっているオシレータ と GTPA1_DUAL 専用
のリ ファレンス ク ロ ッ ク入力ピンの間に外部 AC カップリ ング キャパシタが必要です。
X-Ref Target - Figure 5-9
図 5-9 : LVDS オシレータと GTP ト ランシーバのリファレンス クロック入力の接続
LVDS Oscillator
0.01 μF
UG386_c5_08_051409
0.01 μFGTP Reference Clock
Input Buffer
Internal to Spartan-6 FPGA
X-Ref Target - Figure 5-10
図 5-10 : LVPECL オシレータと GTP ト ランシーバのリファレンス クロック入力の接続
LVPECL Oscillator
Notes:1. Nominal values. Refer to the oscillator vendor data sheet for the actual bias resistor requirement.
Internal to Spartan-6 FPGA
GTP Reference Clock Input Buffer
0.01 μF
0.01 μF
240Ω(1)
240Ω(1)
UG386_c5_09_051409
182 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 5 章 : ボード デザインのガイドライン
クロック分配
オシレータからの 2 つ以上の差動クロック入力ペアへクロックを提供
Spartan-6 デバイス内において反対側に配置されている GTPA1_DUAL プリ ミ ティブ間で、 1 つの
クロ ッ クが共有される必要がある場合、2 対以上の差動クロ ッ ク入力ペアが必要になり ます。複数出
力のオシレータを使用するか、または単一出力のオシレータ と複数出力のクロ ッ ク バッファの組み
合わせを使用する必要があ り ます。
GTPA1_DUAL プリ ミ ティブの専用クロ ッ ク入力ピン ペアとオシレータ出力またはバッファ出力
との接続は、ポイン ト間接続してください。分岐送信ライン、T スタブ、ブランチ、あるいはデイジー
チェーン接続は使用できません。
未使用のリファレンス クロック入力
未使用の差動入力ピンのクロ ッ ク ペア (MGTREFCLKP および MGTREFCLKN) は、 共にグラン
ドに接続するか、 フローティング状態にするこ とを推奨します。
電源供給およびフ ィルタ リング
概要
Spartan-6 FPGA の GTPA1_DUAL タイルには、1.2VDC (公称電圧レベル) の単一電源が必要です。
GTP のアナログ電源供給でのノ イズは、 GTP ト ランシーバのパフォーマンスに悪影響を与える可
能性があ り ます。つま り、GTP ト ランス ミ ッ タの出力でジッタが増加し、GTP レシーバのジッタ耐
性が低下します。 電源ノ イズの原因には、 次のよ うなものがあ り ます。
• 電圧レギュレータのノ イズ
• 電力分配ネッ ト ワーク
• ほかの回路からのカップリ ング
GTP アナログ電源供給をインプリ メン トする際には、これらのノ イズの原因を考慮する必要があ り
ます。FPGA の入力ピンで測定される Peak-to-Peak ノ イズの合計値は、10mVpp を超過してはいけ
ません。
電圧レギュレータ
通常、GTP のアナログ電源供給には、電圧制御の 終段階を提供するローカル電圧レギュレータが
あ り ます。 これらのレギュレータは、 できる限り GTP の電源ピンの近くに配置するこ とが理想で
す。アナログ電圧レギュレータ と GTP 電源ピンの距離が短いほど、制御後のノ イズ結合を低減でき
ます。 また、 動的な負荷による過渡電流が原因で生じる ノ イズ生成も抑えられます。
リニア レギュレータおよびスイッチング レギュレータ
使用する電圧レギュレータによって、 電源回路の複雑性、 コス ト、 およびパフォーマンスが大き く
異な り ます。 電圧レギュレータは、 システム全体の熱要件や効率要件を満たしながら、 ノ イズを
小限に抑えて GTP ト ランシーバへ適切な電源を供給する必要があ り ます。 GTP アナログ電圧レー
ルで使用されるレギュレータは、主に 2 種類 ( リ ニア レギュレータおよびスイ ッチング レギュレー
タ) あ り ます。これらはそれぞれにメ リ ッ トおよびデメ リ ッ トがあるため、 適なレギュレータを選
択する際には、 次の要件を基準にして ください。
• 物理的なサイズ
• サーマル バジェッ ト
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 183UG386 (v2.0) 2009 年 11 月 11 日
電源供給およびフ ィルタ リング
• 電力効率
• コス ト
リニア レギュレータ
一般的にリニア レギュレータは GTP アナログ電源レール用の電圧制御と しては もシンプルなレ
ギュレータです。 このレギュレータは、 制御された出力電圧に大きなノ イズを発生させないこ とが
特徴です。一部のリニア レギュレータには、電圧入力で生じたノ イズを出力で除去する機能があ り
ます。また、 このレギュレータは、 小限の外部コンポーネン トで PCB 上に電源回路を構築できる
こ と も特徴です。
リ ニア レギュレータの欠点は、 小ド ロ ップアウ ト電圧および制限された効率性です。 リ ニア レギュレータでは、 出力電圧よ り高い入力電圧が必要です。 この 小ド ロ ップアウ ト電圧は、 負荷電
流によって異なり ます。低ド ロ ップアウ トの リニア レギュレータであっても、 レギュレータの入力
電圧と出力電圧の差は 小限にする必要があ り ます。このため、システム電源供給デザインでは、リ
ニア レギュレータの 小ド ロ ップアウ ト電圧要件を考慮する必要があ り ます。
リ ニア レギュレータの効率は、 リ ニア レギュレータの入力電圧と出力電圧の差に依存します。たと
えば、レギュレータの入力電圧が 2.5VDC で、出力電圧が 1.2VDC の場合、電圧差は 1.3VDC とな
り ます。 レギュレータへ入力する電流とレギュレータから出力される電流が同じである と仮定した
場合、 このレギュレータの 大効率は 48% とな り ます。つま り、負荷に対して電力が供給され、そ
のたびにレギュレータが余分な電力を消費します。 レギュレータが電力を消費する と熱が生成され
るため、システムではこれらの熱を処理する必要があ り ます。 このよ うに リニア レギュレータで生
成された熱の放熱処理が、システム コス ト を増加させる可能性があ り ます。 コンポーネン ト数や複
雑性を考えた場合、リ ニア レギュレータはスイ ッチング レギュレータよ り優位性があるよ うに思い
ますが、消費電力や放熱器を含む全体的なシステム コス ト を考えた場合、高電流アプリ ケーシ ョ ン
ではリニア レギュレータの方が高コス トになる場合もあ り ます。
スイッチング レギュレータ
スイ ッチング レギュレータは、 GTP アナログ電源供給に対して優れた電圧制御を提供できる高効
率レギュレータです。 リ ニア レギュレータ とは異なり、スイ ッチング レギュレータによる電圧制御
は、 入力電圧と出力電圧の電圧降下に依存しません。 したがって、 高い効率を維持しながら、 大容
量の電流を供給できます。 スイ ッチング レギュレータが 95% 以上の効率性を維持できるこ とはめ
ずらし くあ り ません。このレギュレータの効率は、入力電圧と出力電圧の差にあま り影響されず、負
荷電流の影響を受けます。それでも、 リ ニアレギュレータの場合よ り も、この影響は少ないです。ス
イ ッチング レギュレータは高効率であるため、 大量の電力を回路へ供給する必要がない上に、 レ
ギュレータで生成される熱を放出するための大きな装置も必要あ り ません。
スイ ッチング レギュレータの欠点は、回路の複雑性とレギュレータのスイ ッチ機能によってノ イズ
が生成されるこ とです。通常、 スイ ッチング レギュレータの回路は、 リ ニアレギュレータの回路よ
り複雑です。この難点を解消するため、多くのスイ ッチング レギュレータ コンポーネン ト開発ベン
ダーが開発に努めています。通常、 スイ ッチング レギュレータ回路には、スイ ッチング ト ランジス
タ エレ メン ト、 インダクタ、およびキャパシタが必要です。求められる効率要件や負荷要件によっ
ては、外部にスイ ッチング ト ランジスタやインダクタが必要になる場合があ り ます。 コンポーネン
ト数のほかにも、これらのスイ ッチング レギュレータを効率良く動作させるためには、PCB 上の配
置配線を慎重に行う必要があ り ます。
スイ ッチング レギュレータは非常に大きなノ イズを生成するため、Spartan-6 FPGA の GTP アナロ
グ電源入力ピンへ電圧を供給する前にフ ィルタ機能を追加する必要があ り ます。 182 ページの 「概
要」 で説明したとおり、 ノ イズ振幅は 10mVpp 未満に抑える必要があ り ます。 したがって、 このノ
イズ要件を満たすよ うに電源フ ィルタを設計し、スイ ッチング レギュレータで生成される ノ イズを
抑えてください。
184 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 5 章 : ボード デザインのガイドライン
電力分配ネッ トワーク
電源供給デカップリング キャパシタ
Spartan-6 FPGA GTP ト ランシーバのアナログ電源の場合、デカップリ ング キャパシタによって電
源プレーンとグランド間のインピーダンスを低減します。 低限のグランドへのインピーダンスで、
電源プレーンはノ イズを低減するこ とができます。 この場合は、 同じパッケージ内のト ランシーバ
間を分離するよ うに、 GTP ト ランシーバと外部回路を分離する と、 そのメ リ ッ ト を享受できます。
GTP ト ランシーバのアナログ電源でデカップリ ング キャパシタを使用する主な目的は、 電源ソー
スやそのほかの PCB 上の回路から生じる ノ イズ振幅を低減するこ とです。
表 5-2 に、 電源 (MGTAVCC および MGTAVTTTX、 MGTAVTTRX および MGTAVCCPLL) の推
奨されるフ ィルタ リ ング方法を示します。
PCB (プリン ト回路基板) の設計
Spartan-6 FPGA GTP ト ランシーバの 高パフォーマンスを実現するには、PCB の設計を慎重に行う
必要があ り ます。PCB を設計する際の注意すべき項目は、ボード スタ ッ クアップ、 コンポーネン ト
配置、および信号配線です。プ リ ン ト基板 (PCB) デザインには、次のコンポーネン トが含まれます。
• 1.2VDC MGT アナログ電源用の電力分配ネッ ト ワーク
• レシーバおよびト ランス ミ ッ タのデータ ライン
• ソース となるオシレータ と GTP リ ファレンス ク ロ ッ ク入力間の接続
• 終端キャ リブレーシ ョ ン抵抗
次のセクシ ョ ンでは、 これらのコンポーネン ト を PCB へインプリ メン トする際の問題について説
明します。
表 5-2 : Spartan-6 FPGA GTPA1_DUAL タイルの推奨される最低限のデカップリング
キャパシタンス (µF) 種類 サイズ
電源デカップリング キャパシタ
の数
製造者 P/N 1 個の
GTPA1_DUAL
2 個の GTPA1_DUAL(1 つのバンク)
0.22 セラ ミ ッ ク 402 6 8 AVX 社 04026D224KAT2A
Kemet 社 C0402C224K9PAC
村田製作所 GRM155R06J224KE01D
4.7 セラ ミ ッ ク 0603 1 2 AVX 社 06036D475KAT2A
Kemet 社 C0603C475K9PAC
村田製作所 GRM188R60J475KE19D
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 185UG386 (v2.0) 2009 年 11 月 11 日
電源供給およびフ ィルタ リング
ボード スタ ックアップ
Spartan-6 FPGA GTP ト ランシーバの場合、ボード スタ ッ ク ップ レイヤは、電源レイヤと信号レイ
ヤに分類されます。 電源レイヤのグループは、 電源ソース (MGTACC、 MGTAVCCPLL、MGTAVTTTX、 および MGTAVTTRX) を Spartan-6 FPGA の電源ピンへ接続します。 信号レイヤ
グループには、 レシーバ/ ト ランス ミ ッ タ データの回路ボード ト レースやリ ファレンス ク ロ ッ クが
提供されます。 スタ ッ クアップ内にある 2つのレイヤ グループはそれぞれ相対的で重要な役割を果
たすため、個別の機能と して考えられます。図 5-11 に、PCB 全体に統合されているこれらのグルー
プを示します。
このスタ ッ クアップの 上位には GTP 信号レイヤ グループがあ り ます。 この信号レイヤ グループ
には、 2 つの信号レイヤと 2 つのプレーン レイヤが含まれています。プレーン レイヤは、信号レイ
ヤの伝送ラインにリ ターン電流パスを提供します。各信号レイヤは、 グランド プレーンによって隣
接するレイヤからシールド (保護) されています。このため、隣接レイヤの配線を気にするこ とな く、
各信号レイヤの ト レースを配線できます。これによって、各信号レイヤの配線チャネルが増加し、レ
イアウ ト設計者に 適な信号のブレイクアウ ト オプシ ョ ンをよ り多く与えるこ とができます。
GTP 電源レイヤ グループは、自律レイヤ グループと して処理されるため、 ボード スタ ッ クアップ
全体に配置できます。このレイヤ グループは、中央に GTP 電源プレーンのレイヤがあ り、それを 2つのグランド レイヤで挟む構成となっています。グランド プレーンは、電源プレーンを上/下レイヤ
の信号配線から保護する役割を果たします。 グランド プレーンは低インピーダンスであるこ とか
ら、 電源プレーンは上または下に配線されている信号のリ ターン電流パスと して使用されます。 ま
た、 グランド プレーンは、 Spartan-6 FPGA の MGT 領域にあるグランド ピンを接続する手段も提
供します。
X-Ref Target - Figure 5-11
図 5-11 : GTP 電源レイヤおよび信号レイヤのスタ ックアップ
UG386_c5_12_100609
MGTSignalLayers
Layer 1 (Top – Signal Microstrip Routing)
Layer 2 (GND Plane)
Layer 3 (Signal Stripline Routing)
Layer 4 (GND Plane)
Layer N (GND Plane)
Layer N+1 (MGT Power Plane)
Layer N+2 (GND Plane)
MGTPowerLayers
OtherLayers in
BoardStackup
OtherLayers in
BoardStackup
186 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 5 章 : ボード デザインのガイドライン
MGT 電源接続
GTP の電源ピンと電力分散ネッ ト ワーク間の接続は、ト ランシーバ全体のパフォーマンスに非常に
大きな影響を与えます。PDN と FPGA 間のインターフェイスは、低インピーダンスで低ノ イズにす
る必要があ り ます。 FPGA の MGT 電源供給で許容される 大ノ イズは、 10mVpp です (10KHz ~80MHz)。 MGT の電源は、 電源アイランド (Power Island) から供給できます。
図 5-12 に、Spartan-6 FPGA パッケージにおける MGT 領域と電源アイランドの位置関係を示しま
す。 電源アイランドが FPGA の SelectIO™ インターフェイス領域に飛び出さないよ うに配線して
ください。
図 5-13 では、 Spartan-6 FPGA MGT 領域に対する電源アイランドの位置づけを示し、 FPGA BGAピン フ ィールドの SelectIO インターフェイス領域への侵入をどのよ うに回避するかを示していま
す。 また、図 5-13 では、 184 ページの 「電源供給デカップリ ング キャパシタ」 で説明したフ ィルタ
キャパシタが電源プレーン上で適切なノ イズ フ ィルタ リ ングを提供する方法を示しています。
X-Ref Target - Figure 5-12
図 5-12 : GTP の電源アイランド
X-Ref Target - Figure 5-13
図 5-13 : MGT 電源アイランド と Spartan-6 FPGA
UG386_c5_13_100609
MGT B
GA Reg
ion
1.2V
Ana
log P
ower
Islan
d
GND Plane
GND Plane
UG386_c5_14_100609
Spartan-6FPGA
MGTRegion
MGT 1.2V Island
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 187UG386 (v2.0) 2009 年 11 月 11 日
SelectIO の使用ガイド ライン
クロス トーク
ク ロス トークは、MGT のパフォーマンス低下の主な原因とな り ます。ク ロス トーク とは、Aggressor信号による信号ト レースとのカップリ ングや MGT 電源供給とのカップリ ングによって生じる ノ イ
ズ現象のこ とです。MGT 電源供給とのカップリ ングは も頻繁に生じる現象で、大きなダメージが
生じます。電源供給でノ イズが生じる と、信号ト レースのノ イズ カップリ ングのよ うに単一レーン
への影響ではなく、 ト ランシーバ回路全体へ影響を及ぼします。 また、電源供給でノ イズ カップ リ
ングが生じた場合、 ノ イズは ト ランシーバの通常信号と統合されているため、 原因を解明するこ と
が困難とな り ます。 結果と して、 ト ランス ミ ッ タ出力にノ イズが生じ、 レシーバのジッタ耐性が減
少するこ とで、 ト ランシーバのパフォーマンスが低下します。 ク ロス トークによるパフォーマンス
低下を回避するには、 次の対策が必要があ り ます。
• 電源プレーンがボード上のほかの回路へ与える影響をモニタして ください。これらの回路には、
メモ リ インターフェイス用のデータ ラインやプロセッサ バスなどが含まれます。
• 負荷ポイン ト周辺にある MGT 電源に対して適切なフ ィルタ リ ングを適用してください。 ノ イ
ズの原因となる信号の大き さや周波数に基づいてフ ィルタ リ ング要件を判断して ください。
MGT 電源供給で許容される 大ノ イズは、 10mVpp です (10KHz ~ 80MHz)。
• MGT 電力分散ネッ ト ワークに近接している信号ト レースのリ ターン電流パスに注意が必要で
す。 広帯域や同一レイヤまたは隣接レイヤ上で生じる ト レースのエッジ カップリ ング以外に
も、 異なる リ ファレンス プレーンを使用するレイヤ間で Aggressor 信号が伝播される場合に
は、Aggressor 信号によるカップ リ ングが生じます。リ ターン電流パスをもたないビア部分に信
号が伝播される と、 ボード上でインピーダンスが低いパスにリ ターン電流が流れます。 このと
き対象となるのは、 MGT の信号ビアまたは電源ビアです。
SelectIO の使用ガイドライン
SelectIO 信号の使用ガイ ド ラ インは次のとおりです。
• GTP ト ランシーバ信号の配線と SelectIO 信号の配線を隣接レイヤで行わないでください。
これらの信号が隣接レイヤで配線されている と、大規模なノ イズ カップリ ングが生じる可能性
があ り ます。
• SelectIO 信号と GTP ト ランシーバ信号のリ ターン電流パスを分離します ( ト レースおよびビ
アを含む)。
• GTP ト ランシーバの電源アイランド も、 SelectIO がノ イズを発生する原因となり ます。
SelectIO 信号を、 GTP の電源アイランド上で配線してはいけません。
推奨される信号ランチ (Signal Launch) Spartan-6 FPGA GTP ト ランシーバの信号ランチについては、 ザイ リ ンクス販売代理店へお問い合
わせください。
188 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
第 5 章 : ボード デザインのガイドライン
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 189UG386 (v2.0) 2009 年 11 月 11 日
付録 A
8B/10B 有効な文字
8B/10B エンコードには、データ文字と K 符号のセッ トが含まれます。シ リ アル ラ インの DC バラ
ンスを維持したまま、8 ビッ トの値を 10 ビッ トのコードに変換します。K 符号は、CHARISK で指
定された特別なデータ文字で、特殊な情報を付与するために使用します。表 A-1 に有効なデータ文
字を示し、 197 ページの表 A-2 に有効な K 符号を示します。
表 A-1 : 有効なデータ文字
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
D0.0 000 00000 100111 0100 011000 1011
D1.0 000 00001 011101 0100 100010 1011
D2.0 000 00010 101101 0100 010010 1011
D3.0 000 00011 110001 1011 110001 0100
D4.0 000 00100 110101 0100 001010 1011
D5.0 000 00101 101001 1011 101001 0100
D6.0 000 00110 011001 1011 011001 0100
D7.0 000 00111 111000 1011 000111 0100
D8.0 000 01000 111001 0100 000110 1011
D9.0 000 01001 100101 1011 100101 0100
D10.0 000 01010 010101 1011 010101 0100
D11.0 000 01011 110100 1011 110100 0100
D12.0 000 01100 001101 1011 001101 0100
D13.0 000 01101 101100 1011 101100 0100
D14.0 000 01110 011100 1011 011100 0100
D15.0 000 01111 010111 0100 101000 1011
D16.0 000 10000 011011 0100 100100 1011
D17.0 000 10001 100011 1011 100011 0100
D18.0 000 10010 010011 1011 010011 0100
D19.0 000 10011 110010 1011 110010 0100
190 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 A : 8B/10B 有効な文字
D20.0 000 10100 001011 1011 001011 0100
D21.0 000 10101 101010 1011 101010 0100
D22.0 000 10110 011010 1011 011010 0100
D23.0 000 10111 111010 0100 000101 1011
D24.0 000 11000 110011 0100 001100 1011
D25.0 000 11001 100110 1011 100110 0100
D26.0 000 11010 010110 1011 010110 0100
D27.0 000 11011 110110 0100 001001 1011
D28.0 000 11100 001110 1011 001110 0100
D29.0 000 11101 101110 0100 010001 1011
D30.0 000 11110 011110 0100 100001 1011
D31.0 000 11111 101011 0100 010100 1011
D0.1 001 00000 100111 1001 011000 1001
D1.1 001 00001 011101 1001 100010 1001
D2.1 001 00010 101101 1001 010010 1001
D3.1 001 00011 110001 1001 110001 1001
D4.1 001 00100 110101 1001 001010 1001
D5.1 001 00101 101001 1001 101001 1001
D6.1 001 00110 011001 1001 011001 1001
D7.1 001 00111 111000 1001 000111 1001
D8.1 001 01000 111001 1001 000110 1001
D9.1 001 01001 100101 1001 100101 1001
D10.1 001 01010 010101 1001 010101 1001
D11.1 001 01011 110100 1001 110100 1001
D12.1 001 01100 001101 1001 001101 1001
D13.1 001 01101 101100 1001 101100 1001
D14.1 001 01110 011100 1001 011100 1001
D15.1 001 01111 010111 1001 101000 1001
D16.1 001 10000 011011 1001 100100 1001
D17.1 001 10001 100011 1001 100011 1001
D18.1 001 10010 010011 1001 010011 1001
表 A-1 : 有効なデータ文字 (続き)
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 191UG386 (v2.0) 2009 年 11 月 11 日
D19.1 001 10011 110010 1001 110010 1001
D20.1 001 10100 001011 1001 001011 1001
D21.1 001 10101 101010 1001 101010 1001
D22.1 001 10110 011010 1001 011010 1001
D23.1 001 10111 111010 1001 000101 1001
D24.1 001 11000 110011 1001 001100 1001
D25.1 001 11001 100110 1001 100110 1001
D26.1 001 11010 010110 1001 010110 1001
D27.1 001 11011 110110 1001 001001 1001
D28.1 001 11100 001110 1001 001110 1001
D29.1 001 11101 101110 1001 010001 1001
D30.1 001 11110 011110 1001 100001 1001
D31.1 001 11111 101011 1001 010100 1001
D0.2 010 00000 100111 0101 011000 0101
D1.2 010 00001 011101 0101 100010 0101
D2.2 010 00010 101101 0101 010010 0101
D3.2 010 00011 110001 0101 110001 0101
D4.2 010 00100 110101 0101 001010 0101
D5.2 010 00101 101001 0101 101001 0101
D6.2 010 00110 011001 0101 011001 0101
D7.2 010 00111 111000 0101 000111 0101
D8.2 010 01000 111001 0101 000110 0101
D9.2 010 01001 100101 0101 100101 0101
D10.2 010 01010 010101 0101 010101 0101
D11.2 010 01011 110100 0101 110100 0101
D12.2 010 01100 001101 0101 001101 0101
D13.2 010 01101 101100 0101 101100 0101
D14.2 010 01110 011100 0101 011100 0101
D15.2 010 01111 010111 0101 101000 0101
D16.2 010 10000 011011 0101 100100 0101
D17.2 010 10001 100011 0101 100011 0101
表 A-1 : 有効なデータ文字 (続き)
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
192 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 A : 8B/10B 有効な文字
D18.2 010 10010 010011 0101 010011 0101
D19.2 010 10011 110010 0101 110010 0101
D20.2 010 10100 001011 0101 001011 0101
D21.2 010 10101 101010 0101 101010 0101
D22.2 010 10110 011010 0101 011010 0101
D23.2 010 10111 111010 0101 000101 0101
D24.2 010 11000 110011 0101 001100 0101
D25.2 010 11001 100110 0101 100110 0101
D26.2 010 11010 010110 0101 010110 0101
D27.2 010 11011 110110 0101 001001 0101
D28.2 010 11100 001110 0101 001110 0101
D29.2 010 11101 101110 0101 010001 0101
D30.2 010 11110 011110 0101 100001 0101
D31.2 010 11111 101011 0101 010100 0101
D0.3 011 00000 100111 0011 011000 1100
D1.3 011 00001 011101 0011 100010 1100
D2.3 011 00010 101101 0011 010010 1100
D3.3 011 00011 110001 1100 110001 0011
D4.3 011 00100 110101 0011 001010 1100
D5.3 011 00101 101001 1100 101001 0011
D6.3 011 00110 011001 1100 011001 0011
D7.3 011 00111 111000 1100 000111 0011
D8.3 011 01000 111001 0011 000110 1100
D9.3 011 01001 100101 1100 100101 0011
D10.3 011 01010 010101 1100 010101 0011
D11.3 011 01011 110100 1100 110100 0011
D12.3 011 01100 001101 1100 001101 0011
D13.3 011 01101 101100 1100 101100 0011
D14.3 011 01110 011100 1100 011100 0011
D15.3 011 01111 010111 0011 101000 1100
D16.3 011 10000 011011 0011 100100 1100
表 A-1 : 有効なデータ文字 (続き)
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 193UG386 (v2.0) 2009 年 11 月 11 日
D17.3 011 10001 100011 1100 100011 0011
D18.3 011 10010 010011 1100 010011 0011
D19.3 011 10011 110010 1100 110010 0011
D20.3 011 10100 001011 1100 001011 0011
D21.3 011 10101 101010 1100 101010 0011
D22.3 011 10110 011010 1100 011010 0011
D23.3 011 10111 111010 0011 000101 1100
D24.3 011 11000 110011 0011 001100 1100
D25.3 011 11001 100110 1100 100110 0011
D26.3 011 11010 010110 1100 010110 0011
D27.3 011 11011 110110 0011 001001 1100
D28.3 011 11100 001110 1100 001110 0011
D29.3 011 11101 101110 0011 010001 1100
D30.3 011 11110 011110 0011 100001 1100
D31.3 011 11111 101011 0011 010100 1100
D0.4 100 00000 100111 0010 011000 1101
D1.4 100 00001 011101 0010 100010 1101
D2.4 100 00010 101101 0010 010010 1101
D3.4 100 00011 110001 1101 110001 0010
D4.4 100 00100 110101 0010 001010 1101
D5.4 100 00101 101001 1101 101001 0010
D6.4 100 00110 011001 1101 011001 0010
D7.4 100 00111 111000 1101 000111 0010
D8.4 100 01000 111001 0010 000110 1101
D9.4 100 01001 100101 1101 100101 0010
D10.4 100 01010 010101 1101 010101 0010
D11.4 100 01011 110100 1101 110100 0010
D12.4 100 01100 001101 1101 001101 0010
D13.4 100 01101 101100 1101 101100 0010
D14.4 100 01110 011100 1101 011100 0010
D15.4 100 01111 010111 0010 101000 1101
表 A-1 : 有効なデータ文字 (続き)
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
194 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 A : 8B/10B 有効な文字
D16.4 100 10000 011011 0010 100100 1101
D17.4 100 10001 100011 1101 100011 0010
D18.4 100 10010 010011 1101 010011 0010
D19.4 100 10011 110010 1101 110010 0010
D20.4 100 10100 001011 1101 001011 0010
D21.4 100 10101 101010 1101 101010 0010
D22.4 100 10110 011010 1101 011010 0010
D23.4 100 10111 111010 0010 000101 1101
D24.4 100 11000 110011 0010 001100 1101
D25.4 100 11001 100110 1101 100110 0010
D26.4 100 11010 010110 1101 010110 0010
D27.4 100 11011 110110 0010 001001 1101
D28.4 100 11100 001110 1101 001110 0010
D29.4 100 11101 101110 0010 010001 1101
D30.4 100 11110 011110 0010 100001 1101
D31.4 100 11111 101011 0010 010100 1101
D0.5 101 00000 100111 1010 011000 1010
D1.5 101 00001 011101 1010 100010 1010
D2.5 101 00010 101101 1010 010010 1010
D3.5 101 00011 110001 1010 110001 1010
D4.5 101 00100 110101 1010 001010 1010
D5.5 101 00101 101001 1010 101001 1010
D6.5 101 00110 011001 1010 011001 1010
D7.5 101 00111 111000 1010 000111 1010
D8.5 101 01000 111001 1010 000110 1010
D9.5 101 01001 100101 1010 100101 1010
D10.5 101 01010 010101 1010 010101 1010
D11.5 101 01011 110100 1010 110100 1010
D12.5 101 01100 001101 1010 001101 1010
D13.5 101 01101 101100 1010 101100 1010
D14.5 101 01110 011100 1010 011100 1010
表 A-1 : 有効なデータ文字 (続き)
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 195UG386 (v2.0) 2009 年 11 月 11 日
D15.5 101 01111 010111 1010 101000 1010
D16.5 101 10000 011011 1010 100100 1010
D17.5 101 10001 100011 1010 100011 1010
D18.5 101 10010 010011 1010 010011 1010
D19.5 101 10011 110010 1010 110010 1010
D20.5 101 10100 001011 1010 001011 1010
D21.5 101 10101 101010 1010 101010 1010
D22.5 101 10110 011010 1010 011010 1010
D23.5 101 10111 111010 1010 000101 1010
D24.5 101 11000 110011 1010 001100 1010
D25.5 101 11001 100110 1010 100110 1010
D26.5 101 11010 010110 1010 010110 1010
D27.5 101 11011 110110 1010 001001 1010
D28.5 101 11100 001110 1010 001110 1010
D29.5 101 11101 101110 1010 010001 1010
D30.5 101 11110 011110 1010 100001 1010
D31.5 101 11111 101011 1010 010100 1010
D0.6 110 00000 100111 0110 011000 0110
D1.6 110 00001 011101 0110 100010 0110
D2.6 110 00010 101101 0110 010010 0110
D3.6 110 00011 110001 0110 110001 0110
D4.6 110 00100 110101 0110 001010 0110
D5.6 110 00101 101001 0110 101001 0110
D6.6 110 00110 011001 0110 011001 0110
D7.6 110 00111 111000 0110 000111 0110
D8.6 110 01000 111001 0110 000110 0110
D9.6 110 01001 100101 0110 100101 0110
D10.6 110 01010 010101 0110 010101 0110
D11.6 110 01011 110100 0110 110100 0110
D12.6 110 01100 001101 0110 001101 0110
D13.6 110 01101 101100 0110 101100 0110
表 A-1 : 有効なデータ文字 (続き)
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
196 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 A : 8B/10B 有効な文字
D14.6 110 01110 011100 0110 011100 0110
D15.6 110 01111 010111 0110 101000 0110
D16.6 110 10000 011011 0110 100100 0110
D17.6 110 10001 100011 0110 100011 0110
D18.6 110 10010 010011 0110 010011 0110
D19.6 110 10011 110010 0110 110010 0110
D20.6 110 10100 001011 0110 001011 0110
D21.6 110 10101 101010 0110 101010 0110
D22.6 110 10110 011010 0110 011010 0110
D23.6 110 10111 111010 0110 000101 0110
D24.6 110 11000 110011 0110 001100 0110
D25.6 110 11001 100110 0110 100110 0110
D26.6 110 11010 010110 0110 010110 0110
D27.6 110 11011 110110 0110 001001 0110
D28.6 110 11100 001110 0110 001110 0110
D29.6 110 11101 101110 0110 010001 0110
D30.6 110 11110 011110 0110 100001 0110
D31.6 110 11111 101011 0110 010100 0110
D0.7 111 00000 100111 0001 011000 1110
D1.7 111 00001 011101 0001 100010 1110
D2.7 111 00010 101101 0001 010010 1110
D3.7 111 00011 110001 1110 110001 0001
D4.7 111 00100 110101 0001 001010 1110
D5.7 111 00101 101001 1110 101001 0001
D6.7 111 00110 011001 1110 011001 0001
D7.7 111 00111 111000 1110 000111 0001
D8.7 111 01000 111001 0001 000110 1110
D9.7 111 01001 100101 1110 100101 0001
D10.7 111 01010 010101 1110 010101 0001
D11.7 111 01011 110100 1110 110100 1000
D12.7 111 01100 001101 1110 001101 0001
表 A-1 : 有効なデータ文字 (続き)
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 197UG386 (v2.0) 2009 年 11 月 11 日
D13.7 111 01101 101100 1110 101100 1000
D14.7 111 01110 011100 1110 011100 1000
D15.7 111 01111 010111 0001 101000 1110
D16.7 111 10000 011011 0001 100100 1110
D17.7 111 10001 100011 0111 100011 0001
D18.7 111 10010 010011 0111 010011 0001
D19.7 111 10011 110010 1110 110010 0001
D20.7 111 10100 001011 0111 001011 0001
D21.7 111 10101 101010 1110 101010 0001
D22.7 111 10110 011010 1110 011010 0001
D23.7 111 10111 111010 0001 000101 1110
D24.7 111 11000 110011 0001 001100 1110
D25.7 111 11001 100110 1110 100110 0001
D26.7 111 11010 010110 1110 010110 0001
D27.7 111 11011 110110 0001 001001 1110
D28.7 111 11100 001110 1110 001110 0001
D29.7 111 11101 101110 0001 010001 1110
D30.7 111 11110 011110 0001 100001 1110
D31.7 111 11111 101011 0001 010100 1110
表 A-2 : 有効な制御 K 符号
特殊コード名ビッ ト
HGF EDCBA現在の RD -abcdei fghj
現在の RD +abcdei fghj
K28.0 000 11100 001111 0100 110000 1011
K28.1 001 11100 001111 1001 110000 0110
K28.2 010 11100 001111 0101 110000 1010
K28.3 011 11100 001111 0011 110000 1100
K28.4 100 11100 001111 0010 110000 1101
K28.5 101 11100 001111 1010 110000 0101
K28.6 110 11100 001111 0110 110000 1001
K28.7(1) 111 11100 001111 1000 110000 0111
表 A-1 : 有効なデータ文字 (続き)
データ バイ ト名
ビッ ト HGF EDCBA
現在の RD -abcdei fghj
現在の RD + abcdei fghj
198 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 A : 8B/10B 有効な文字
K23.7 111 10111 111010 1000 000101 0111
K27.7 111 11011 110110 1000 001001 0111
K29.7 111 11101 101110 1000 010001 0111
K30.7 111 11110 011110 1000 100001 0111
メモ : 1. テス トおよび特性評価にのみ使用します。
表 A-2 : 有効な制御 K 符号 (続き)
特殊コード名ビッ ト
HGF EDCBA現在の RD -abcdei fghj
現在の RD +abcdei fghj
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 199UG386 (v2.0) 2009 年 11 月 11 日
付録 B
GTP ト ランシーバの DRP アドレス マップ
表 B-1 は、 PCS0 または PCS1にデコード される DRP アドレス空間を示しています。
表 B-2 にアドレス順に並び替えた DRP マップを示します。 属性はすべてバイナリ値と して DRPテーブルに格納されます。
メモ : 予約済みのビッ トに変更を加えないでください。明示的に示されていない属性は、 Spartan-6FPGA GTX ト ランシーバ ウ ィザードによって自動的に設定されます。これらの属性は、別の値を明
示的に要求する場合を除き、 デフォルトのままにしておきます。
表 B-1 : PCS0/PCS1 にデコード される DRP アドレス
DADDR[7] DADDR[6] DADDR[5:0] アドレス指定可能な DRP 領域
0 0 XXXXXX Attribute space for PCS0
0 1 XXXXXX Attribute space for PCS1
表 B-2 : DRP アドレス マップ
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
0h 15:0 R/W Reserved 15:0
1h 15:0 R/W Reserved 15:0
2h 15:0 R/W Reserved 15:0
3h 15:0 R/W Reserved 15:0
4h 15:0 R/W Reserved 15:0
200 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 B : GTP ト ランシーバの DRP アドレス マップ
5h 15 R/W Reserved
14 R/W RX_EN_IDLE_RESET_BUF_(0,1) FALSE 0
TRUE 1
13 R/W RX_EN_IDLE_RESET_PH_(0,1) FALSE 0
TRUE 1
12 R/W RX_EN_IDLE_RESET_FR_(0,1) FALSE 0
TRUE 1
11 R/W RX_EN_IDLE_HOLD_CDR_(0,1) FALSE 0
TRUE 1
10:6 R/W CDR_PH_ADJ_TIME_(0,1) 4:0 0-31 1(1)
5:3 R/W OOB_CLK_DIVIDER_(0,1) 2:0 4 010
1 000
2 001
6 011
8 100
10 101
12 110
14 111
2:0 R/W CLK25_DIVIDER_(0,1) 2:0 4 011
1 000
2 001
3 010
5 100
6 101
10 110
12 111
6h 15:0 R/W PLL_COM_CFG_(0,1) 15:0
7h 15:12 R/W RX_IDLE_LO_CNT_(0,1) 3:0 0-15 1(1)
11:8 R/W RX_IDLE_HI_CNT_(0,1) 3:0 0-15 1(1)
7:0 R/W PLL_COM_CFG_(0,1) 23:16
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 201UG386 (v2.0) 2009 年 11 月 11 日
8h 15:2 R/W Reserved 13:0
1 R/W TX_XCLK_SEL_(0,1) TXUSR 1
TXOUT 0
0 R/W RX_XCLK_SEL_(0,1) RXREC 0
RXUSR 1
9h 15:13 R/W Reserved
12 R/W GTP_CFG_PWRUP_(0,1) FALSE 0
TRUE 1
11:0 R/W TRANS_TIME_FROM_P2_(0,1) 11:0
Ah 15:8 R/W Reserved 7:0
7:0 R/W TRANS_TIME_NON_P2_(0,1) 7:0
Bh 15:10 R/W Reserved 5:0
9:0 R/W RANS_TIME_TO_P2_(0,1) 9:0
Ch 15 R/W PCOMMA_DETECT_(0,1) FALSE 0
TRUE 1
14 R/W DEC_PCOMMA_DETECT_(0,1) FALSE 0
TRUE 1
13 R/W MCOMMA_DETECT_(0,1) FALSE 0
TRUE 1
12 R/W DEC_MCOMMA_DETECT_(0,1) FALSE 0
TRUE 1
11 R/W DEC_VALID_COMMA_ONLY_(0,1) FALSE 0
TRUE 1
10 R/W ALIGN_COMMA_WORD_(0,1) 0 0
1 1
9:0 R/W COMMA_10B_ENABLE_(0,1) 9:0 0-1023 1(1)
Dh 15:11 R/W Reserved 4:0
10 R/W RX_SLIDE_MODE_(0,1) PCS 0
PMA 1
9:0 R/W MCOMMA_10B_VALUE_(0,1) 9:0 0-1023 1(1)
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
202 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 B : GTP ト ランシーバの DRP アドレス マップ
Eh 15:10 R/W Reserved 5:0
9:0 R/W PCOMMA_10B_VALUE_(0,1) 9:0 0-1023 1(1)
Fh 15:12 R/W CHAN_BOND_SEQ_1_ENABLE_(0,1) 4:1 0-15 1(1)
11:10 R/W Reserved 1:0
9:0 R/W CHAN_BOND_SEQ_1_1_(0,1) 9:0 0-1023 1(1)
10h 15:14 R/W Reserved 1:0
13:10 R/W CHAN_BOND_1_MAX_SKEW_(0,1) 3:0 1-14 1(1)
9:0 R/W CHAN_BOND_SEQ_1_2_(0,1) 9:0 0-1023 1(1)
11h 15:14 R/W Reserved 1:0
13:10 R/W CB2_INH_CC_PERIOD_(0,1) 3:0 0-15 1(1)
9:0 R/W CHAN_BOND_SEQ_1_3_(0,1) 9:0 0-1023 1(1)
12h 15:11 R/W Reserved 4:0
10 R/W RX_EN_MODE_RESET_BUF_(0,1) FALSE 0
TRUE 1
9:0 R/W CHAN_BOND_SEQ_1_4_(0,1) 9:0 0-1023 1(1)
13h 15:12 R/W CHAN_BOND_SEQ_2_ENABLE_(0,1) 4:1 0-15 1(1)
11:10 R/W Reserved 1:0
9:0 R/W CHAN_BOND_SEQ_2_1_(0,1) 9:0 0-1023 1(1)
14h 15:14 R/W Reserved 1:0
13:10 R/W CHAN_BOND_2_MAX_SKEW_(0,1) 3:0 1-14 1(1)
9:0 R/W CHAN_BOND_SEQ_2_2_(0,1) 9:0 0-1023 1(1)
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 203UG386 (v2.0) 2009 年 11 月 11 日
15h 15 R/W Reserved
14 R/W PCI_EXPRESS_MODE_(0,1) FALSE 0
TRUE 1
13:12 R/W CHAN_BOND_SEQ_LEN_(0,1) 1:0 1 00
2 01
3 10
4 11
11 R/W CHAN_BOND_SEQ_2_USE_(0,1) FALSE 0
TRUE 1
10 R/W CHAN_BOND_KEEP_ALIGN_(0,1) FALSE 0
TRUE 1
9:0 R/W CHAN_BOND_SEQ_2_3_(0,1) 9:0 0-1023 1(1)
16h 15:10 R/W Reserved 5:0
9:0 R/W CHAN_BOND_SEQ_2_4_(0,1) 9:0 0-1023 1(1)
17h 15:12 R/W CLK_COR_SEQ_1_ENABLE_(0,1) 4:1 0-15 1(1)
11:10 R/W CLK_COR_ADJ_LEN_(0,1) 1:0 1 00
2 01
3 10
4 11
9:0 R/W CLK_COR_SEQ_1_1_(0,1) 9:0 0-1023 1(1)
18h 15:10 R/W CLK_COR_MAX_LAT_(0,1) 5:0 3-48 1(1)
9:0 R/W CLK_COR_SEQ_1_2_(0,1) 9:0 0-1023 1(1)
19h 15:10 R/W CLK_COR_MIN_LAT_(0,1) 5:0 3-48 1(1)
9:0 R/W CLK_COR_SEQ_1_3_(0,1) 9:0 0-1023 1(1)
1Ah 15 R/W Reserved
14:10 R/W CLK_COR_REPEAT_WAIT_(0,1) 4:0 0-31 1(1)
9:0 R/W CLK_COR_SEQ_1_4_(0,1) 9:0 0-1023 1(1)
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
204 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 B : GTP ト ランシーバの DRP アドレス マップ
1Bh 15:12 R/W CLK_COR_SEQ_2_ENABLE_(0,1) 4:1 0-15 1(1)
11:10 R/W CLK_COR_DET_LEN_(0,1) 1:0 1 00
2 01
3 10
4 11
9:0 R/W CLK_COR_SEQ_2_1_(0,1) 9:0 0-1023 1(1)
1Ch 15 R/W RX_DECODE_SEQ_MATCH_(0,1) FALSE 0
TRUE 1
14 R/W CLK_CORRECT_USE_(0,1) FALSE 0
TRUE 1
13 R/W CLK_COR_SEQ_2_USE_(0,1) FALSE 0
TRUE 1
12 R/W CLK_COR_PRECEDENCE_(0,1) FALSE 0
TRUE 1
11 R/W CLK_COR_KEEP_IDLE_(0,1) FALSE 0
TRUE 1
10 R/W CLK_COR_INSERT_IDLE_FLAG_(0,1) FALSE 0
TRUE 1
9:0 R/W CLK_COR_SEQ_2_2_(0,1) 9:0 0-1023 1(1)
1Dh 15:10 R/W Reserved 15:10
9:0 R/W CLK_COR_SEQ_2_3_(0,1) 9:0 0-1023 1(1)
1Eh 15:10 R/W Reserved 15:10
9:0 R/W CLK_COR_SEQ_2_4_(0,1) 9:0 0-1023 1(1)
1Fh 15:14 R/W Reserved 1:0
13:8 R/W SATA_MIN_BURST_(0,1) 5:0 1-61 1(1)
7:6 R/W Reserved 1:0
5:0 R/W SATA_MAX_BURST_(0,1) 5:0 1-61 1(1)
20h 15:14 R/W Reserved 1:0
13:8 R/W SATA_MIN_INIT_(0,1) 5:0 1-61 1(1)
7:6 R/W Reserved 1:0
5:0 R/W SATA_MAX_INIT_(0,1) 5:0 1-61 1(1)
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 205UG386 (v2.0) 2009 年 11 月 11 日
21h 15:14 R/W Reserved 1:0
13:8 R/W SATA_MIN_WAKE_(0,1) 5:0 1-61 1(1)
7:6 R/W Reserved 1:0
5:0 R/W SATA_MAX_WAKE_(0,1) 5:0 1-61 1(1)
22h 15:12 R/W Reserved
11 R/W RX_STATUS_FMT_(0,1) PCIE 0
SATA 1
10 R/W PLL_SATA_(0,1) FALSE 0
TRUE 1
9:7 R/W SATA_IDLE_VAL_(0,1) 2:0 0-7 1(1)
6:4 R/W SATA_BURST_VAL_(0,1) 2:0 0-7 1(1)
3:0 R/W COM_BURST_VAL_(0,1) 3:0 0-15 1(1)
23h 15:1 R/W Reserved 15:1
0 R/W RXPRBSERR_LOOPBACK_(0,1)
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
206 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 B : GTP ト ランシーバの DRP アドレス マップ
24h 15:13 R/W Reserved 2:0
12 R/W USR_CODE_ERR_CLR_(0,1)
11:9 R/W RX_LOS_INVALID_INCR_(0,1) 2:0 1 000
2 001
4 010
8 011
16 100
32 101
64 110
128 111
8:6 R/W RX_LOS_THRESHOLD_(0,1) 2:0 4 000
8 001
16 010
32 011
64 100
128 101
256 110
512 111
5 R/W RX_LOSS_OF_SYNC_FSM_(0,1) FALSE 0
TRUE 1
4:2 R/W TXRX_INVERT_(0,1) 2:0 0-7 1(1)
1 R/W TX_BUFFER_USE_(0,1) FALSE 0
TRUE 1
0 R/W RX_BUFFER_USE_(0,1) FALSE 0
TRUE 1
25h 15:0 R/W PMA_CDR_SCAN_(0,1) 15:0
26h 15:14 R/W Reserved 1:0
13:11 R/W TX_IDLE_DELAY_(0,1) 2:0 0-7 1(1)
10:0 R/W PMA_CDR_SCAN_(0,1) 26:16
27h 15:14 R/W Reserved 1:0
13:0 R/W TX_DETECT_RX_CFG_(0,1) 13:0
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 207UG386 (v2.0) 2009 年 11 月 11 日
28h 15:0 R/W Reserved 15:0
29h 15:0 R/W Reserved 15:0
2Ah 15:0 R/W Reserved 15:0
2Bh 15:0 R/W Reserved 15:0
2Ch 15:0 R/W TST_ATTR_(0,1) 15:0
2Dh 15:0 R/W TST_ATTR_(0,1) 31:16
2Eh 15:0 R/W Reserved 15:0
2Fh 15:0 R/W Reserved 15:0
30h 15:0 R/W Reserved 15:0
31h 15:2 R/W Reserved 13:0
1 R/W CLKRCV_TRST_(0,1) FALSE 0
TRUE 1
0 R/W CLKINDC_B_(0,1) FALSE 0
TRUE 1
32h 15:3 R/W Reserved 12:0
2 R/W CLK_OUT_GTP_SEL_(0,1) FALSE 0
TRUE 1
1:0 R/W Reserved 1:0
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
208 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 B : GTP ト ランシーバの DRP アドレス マップ
33h 15:14 R/W Reserved 1:0
13:11 R/W PLLLKDET_CFG_(0,1) 2:0 0-7 1(1)
10:6 R/W PLL_DIVSEL_FB_(0,1) 4:0 5 00011
1 10000
2 00000
3 00001
4 00010
8 00110
10 00111
5:0 R/W PLL_DIVSEL_REF_(0,1) 5:0 2 000000
1 010000
3 000001
4 000010
5 000011
6 000101
8 000110
10 000111
12 001101
16 001110
20 001111
34h 15:14 R/W Reserved 1:0
13 R/W PLL_SOURCE_(0,1) PLL0 0
PLL1 1
12 R/W Reserved
11:10 R/W PLL_TXDIVSEL_OUT_(0,1) 1:0 1 00
2 01
4 10
9:8 R/W PLL_RXDIVSEL_OUT_(0,1) 1:0 1 00
2 01
4 10
7:0 R/W PLL_CP_CFG_(0,1) 7:0
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド japan.xilinx.com 209UG386 (v2.0) 2009 年 11 月 11 日
35h 15:6 R/W Reserved 9:0
5 R/W TERMINATION_OVRD_(0,1) FALSE 0
TRUE 1
4:0 R/W TERMINATION_CTRL_(0,1) 4:0 0-31 1(1)
36h 15:0 R/W PMA_RX_CFG_(0,1) 15:0
37h 15:9 R/W PMA_RXSYNC_CFG_(0,1) 6:0
8:0 R/W PMA_RX_CFG_(0,1) 24:16
38h 15:10 R/W Reserved 5:0
9 R/W RCV_TERM_VTTRX_(0,1) FALSE 0
TRUE 1
8 R/W RCV_TERM_GND_(0,1) FALSE 0
TRUE 1
7:6 R/W CM_TRIM_(0,1) 1:0 0-3 1(1)
5 R/W AC_CAP_DIS_(0,1) FALSE 0
TRUE 1
4:3 R/W TX_TDCC_CFG_(0,1) 1:0 0-3 1(1)
2:0 R/W OOBDETECT_THRESHOLD_(0,1) 2:0 0-7 1(1)
39h 15:0 R/W PMA_TX_CFG_(0,1) 15:0
3Ah 15:8 R/W RXEQ_CFG_(0,1) 7:0 0-255 1(1)
7:4 R/W Reserved 3:0
3:0 R/W PMA_TX_CFG_(0,1) 19:16
3Bh 15:0 R/W Reserved 15:0
3Ch 15:0 R/W Reserved 15:0
3Dh 15:0 R/W PMA_COM_CFG_WEST 15:0
3Eh 15:0 R/W PMA_COM_CFG_EAST 15:0
3Fh 15:0 R/W PMA_COM_CFG_WEST 31:16
40h 15:0 R/W PMA_COM_CFG_EAST 31:16
41h 15:4 R/W Reserved 11:0
3:0 R/W PMA_COM_CFG_WEST 35:32
42h 15:4 R/W Reserved 11:0
3:0 R/W PMA_COM_CFG_EAST 35:32
表 B-2 : DRP アドレス マップ (続き)
DADDR[5:0] DRP ビッ ト R/W 属性名 属性ビッ ト属性の
エンコード
DRP バイナリ エンコード
210 japan.xilinx.com Spartan-6 FPGA GTP ト ランシーバ ユーザー ガイド
UG386 (v2.0) 2009 年 11 月 11 日
付録 B : GTP ト ランシーバの DRP アドレス マップ