SMPTE 2022-5/6 Video over IP Receiver v5.0 LogiCORE IP ......SMPTE 2022-5/6 Video over IP Receiver v5.0 LogiCORE IP 製品ガイド Vivado Design Suite PG033 2015 年 9 月 30 日

SMPTE 2022-5/6 Video over IP Receiver v5.0

LogiCORE IP 製品ガイド

Vivado Design Suite

PG033 2015 年 9 月 30 日

本資料は表記のバージョンの英語版を翻訳したもので、内容に相違が生じる場合には原文を優先します。資料によっては英語版の更新に対応していないものがあります。日本語版は参考用としてご使用の上、最新情報につきましては、必ず最新英語版をご参照ください。

Discontinued IP

LogiCORE IP SMPTE 2022‐5/6 RX v5.0 japan.xilinx.com 2

PG033 2015 年 9 月 30 日

目次

IP の概要

第 1章 : 概要機能概要 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

アプリケーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

ライセンスおよび注文情報 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7

第 2章 : 製品仕様規格 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

大周波数 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

リソース使用状況 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9

ポートの説明 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11

レジスタ空間 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 18

第 3章 : コアを使用するデザインクロッキング . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

リセット . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34

メモリ要件とレジスタ設定 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

第 4章 : デザインフローの手順コアのカスタマイズおよび生成 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41

コアへの制約 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43

シミュレーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

合成およびインプリメンテーション . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 44

第 5章 : テストベンチデモンストレーション用テストベンチ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

付録 A : 検証、互換性、相互運用性

付録 B : 移行およびアップグレードVivado Design Suite への移行 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

Vivado Design Suite でのアップグレード . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49

付録 C : デバッグザイリンクスウェブサイト . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54

Vivado Design Suite のデバッグ機能 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55

インターフェイスのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

コアのデバッグ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

Discontinued IP

http://japan.xilinx.com

http://japan.xilinx.com/about/feedback.html?docType=Product_Guide&docId=PG033&Title=SMPTE%202022-5%2F6%20Video%20over%20IP%20Receiver%20v5.0%20LogiCORE%20IP%20%26%2335069%3B%26%2321697%3B%26%2312460%3B%26%2312452%3B%26%2312489%3B%20%28PG033%29&releaseVersion=5.0&docPage=2


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付録 D : その他のリソースおよび法的通知ザイリンクスリソース . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

参考資料 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

改訂履歴 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59

お読みください : 重要な法的通知 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

Discontinued IP




PG033 2015 年 9 月 30 日 Production 製品仕様

はじめに

ザイリンクス LogiCORE™ IP SMPTE 2022-5/6 Video over IPReceiver コアは、SMPTE ビデオコネクティビティ規格間、および非圧縮の SMPTE ビデオコネクティビティ規格 (SD/HD/3G-SDI) と 10Gb/s の IP ネットワークの間でブリッジ変換が必要なブロードキャストアプリケーション向けのモジュールです。このモジュールは、ネットワーク伝送エラーによって失われた IP パケットを回復できるため、非圧縮の広帯域業務用ビデオの画質が維持されます。このコアを使用すると、オーディオ/ビデオデータの配信および転送に必要なコストを全体的に削減する IP (Internet Protocol) ベースのシステムを開発できます。

機能• SMPTE 2022-6 に従って大 8 チャネルの SD/HD/3G-SDI

ストリームを処理。 SD-SDI、 HD-SDI、 3G-SDI レベル A、3G-SDI レベル B シングルストリームおよび 3G-SDI レベル B デュアルストリームをサポート

• SMPTE 2022-5 に準拠したストリーム単位の前方誤り訂正 (FEC) を回復

• レベル A およびレベル B の FEC をサポート

• ブロックアライメント /非ブロックアライメントの FEC をサポート

• VLAN (Virtual Local Area Network) TCI (Tag Control Information) フィルタリングをサポート

IP の概要

この LogiCORE IP について

コアの概要

サポートされる

デバイスファミリ (1)Kintex® UltraScale™、 Zynq®-7000、

Virtex®-7、 Kintex-7

サポートされる

ユーザーインターフェイス

AXI4-Lite、 AXI4-Stream、 AXI4

リソース表 2-1、表 2-2、表 2-3 を参照

コアに含まれるもの

デザインファイル暗号化された HDL

サンプルデザイン

『前方誤り訂正を利用して

IP ネットワークで高ビットレートの

SMPTE 2022-5/6 メディアトランスポート

を実現』 (XAPP1199) [参照 1]

テストベンチ Verilog および VHDL

制約ファイル XDC

シミュレーションモデル

暗号化された RTL、 VHDL ビヘイビアー、

VHDL または Verilog ソース HDL

サポートされるソフトウェアドライバー

N/A

テスト済みデザインフロー (2)

デザイン入力 Vivado® Design Suite

シミュレーション

サポートされるシミュレータについては、

『Vivado Design Suite ユーザーガイド :リリースノートガイド、インストール

およびライセンス』を参照

合成 Vivado 合成

サポート

ザイリンクスサポートウェブページで提供

注記 :1. サポートされているデバイスの一覧は、 Vivado IP カタログを参

照してください。

2. サポートされているツールのバージョンは、『Vivado Design Suiteユーザーガイド : リリースノート、インストールおよびライセ

ンス』を参照してください。

Discontinued IP

http://japan.xilinx.com/support/documentation/application_notes/xapp590-high-bit-rate-media-ip-fec.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+release+notes



http://japan.xilinx.com/support








PG033 2015 年 9 月 30 日 Production 製品仕様

IP の概要

機能 (続き )

• 次の条件の任意の組み合わせでチャネルフィルタリングを設定可能

° IP ソースアドレス

° IP デスティネーションアドレス

° UDP (User Datagram Protocol) ソースポート

° UDP デスティネーションポート

° RTP (Real-time Transport Protocol) SSRC (Synchronization Source) 識別子

° VLAN TCI 値

• SMPTE2022-7 に準拠したシームレスな切り替え

• RTP タイムスタンプチェックのバイパス

• 統計インジケーター

° 受信パケット数

° リオーダーパケット数、重複パケット数

° 回復パケット数

° 有効パケット数、回復不能パケット数

° 範囲外パケット数

° パケット間隔

° バッファーオーバーフローフラグ

° シームレス保護フラグ

° リンク差分

• コンパイル時に FEC エンジンまたはセカンダリリンクを含めるか削除するかを選択可能

• AXI4-Stream データインターフェイス

• AXI4-Lite 制御インターフェイス

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第 1章

概要放送業界と通信業界の融合が進み、 IP ネットワークを利用してビデオストリームを伝送することが放送局や通信事業者の双方にとってより魅力的な選択肢となる中、 10Gb/s イーサネットを使用して複数の非圧縮 SDI (Serial DigitalInterface) ストリームを送信できることが重要な要件となってきました。10GbE を利用したビデオ機器を接続する際のオープン性と相互運用性の確保、高いサービス品質 (QoS) の保証、そしてパケット損失の小化または FEC による回復のために業界が主に注目しているのが、一連の SMPTE 2022 規格です。図 1-1 に示すように、高ビットレートの SMPTE 2022-5/6 は放送局とローカルスタジオ間など、映像素材伝送ネットワークを主なターゲットとしています。

このコアには前方誤り訂正 (FEC) 機能があります。 FEC は、 IP ネットワーク上で伝送される高品質ビデオストリームを保護します。 FEC では、系統的に生成された冗長データをトランスミッターがビデオに追加します。ここの効果的な冗長性により、レシーバーはビデオの一部で発生したパケットエラーを一定数まで検出および訂正でき、追加のビデオデータをトランスミッターに要求する必要がなくなります。

これらのエラーはビデオパケットの損失という形で発生し、その原因は熱雑音、ストレージシステムの不良、周囲環境から混入するノイズなどさまざまです。 FEC を使用すると、レシーバーはこれらのエラーを修正できるため、逆方向のチャネルを使用してデータの再送を要求する必要がありません。リアルタイムシステムでは、再送を要求するのはレイテンシが大きくなりすぎるため現実的でありません。ザイリンクス FPGA は、高度に統合されたリアルタイムビデオインターフェイスを実行することで、放送業界と通信業界の融合をサポートします。これにより、放送局はコンテンツの受信、編集、作成にかかるコストと時間を削減できます。 10Gb/s イーサネット (10GbE) 経由でビデオデータを確実に配信できるようになると、放送局は現場中継をサポートする高価なモバイルインフラを使用する必要がなくなり、また既存の固定スタジオからのリモートプロダクションも可能になるため、設備投資と運営費の両方を大幅に削減できます。

X-Ref Target - Figure 1-1

図 1‐1 :放送局とローカルスタジオ間の高ビットレート SMPTE 2022‐5/6

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第 1 章 :概要

機能概要このコアは、イーサネットパケットを生の SD/HD/3G-SDI ビデオストリームにマップして、ネットワーク伝送エラーによって失われた IP パケットを回復できるため、非圧縮の広帯域業務用ビデオの高画質が維持されます。

このコアは VLAN をサポートしており、 VLAN タグ付きのイーサネットパケットを受信してもシームレスに動作できます。コアのコンフィギュレーションとインスタンシエーションは Vivado® デザインツールで行います。コアの機能は、 AXI4-Lite インターフェイスを介して動的に制御可能です。

アプリケーション• 非圧縮の広帯域業務用ビデオストリームを IP ネットワーク上で転送

• 映像素材伝送、一次配信、およびデジタルシネマなどのリアルタイムオーディオ/ビデオアプリケーションをサポート

ライセンスおよび注文情報

ライセンスチェッカー

IP にライセンスキーが必要な場合、そのキーの認証が必要です。 Vivado デザインツールでは、設計フローにライセンスが必要な IP の使用を確認する、ライセンスチェックポイントが複数あります。ライセンスチェックが正常に終了すると、 IP の生成が継続されます。正常に終了しなければ、 IP の生成はエラーとなり停止します。ライセンスチェックポイントが適用されるのは、次のツールです。

Vivado 合成、 Vivado インプリメンテーション、 write_bitstream (Tcl コンソールコマンド )

重要 : チェックポイントでは、 IP のライセンスレベルは無視されます。有効なライセンスの有無のみを検証します。IP ライセンスレベルは確認しません。

ハードウェア評価ライセンスを使用している場合、コアはタイムアウト後にビデオの送信を停止します。

ライセンスの種類

このザイリンクス LogiCORE™ IP モジュールは、ザイリンクスコアライセンス契約の条件に基づいて提供されます。このモジュールは、 Vivado Design Suite に付属します。

重要 : シミュレーションおよびハードウェアでコアのすべての機能を利用するには、コアのライセンスをご購入いただく必要があります。価格および提供状況については、ザイリンクス販売代理店にお問い合わせください。

詳細は、 SMPTE 2022-5/6 Video Over IP 製品のウェブページをご覧ください。

その他のザイリンクス LogiCORE IP に関する情報は、ザイリンクス IP コアページから入手できます。その他のザイリンクス LogiCORE IP モジュールおよびツールの価格や提供状況については、ザイリンクス販売代理店にお問い合わせください。

Discontinued IP


http://japan.xilinx.com/ipcenter/doc/xilinx_click_core_site_license.pdf

http://japan.xilinx.com/company/contact/index.htm

http://japan.xilinx.com/products/intellectual-property/ef-di-smpte2022-56.htm

http://japan.xilinx.com/products/intellectual-property.html

http://japan.xilinx.com/company/contact/index.htm



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第 2章

製品仕様

規格このコアは、AXI4、AXI4-Stream、および AXI4-Lite インターコネクト規格に準拠しています。詳細は、『Vivado DesignSuite : AXI リファレンスガイド』 (UG761) [参照 4] の「ビデオ IP : AXI 機能の導入」を参照してください。このコアの機能は、 SMPTE 2022-5/6 規格に準拠しています。

最大周波数達成可能な大クロック周波数は一概には決まりません。達成可能な大クロック周波数とリソース数は、ツールオプション、 FPGA デバイスの追加ロジック、ザイリンクスツールのバージョンなど、さまざまな要素によって異なります。デバイスファミリ別の情報は、リソース使用状況の表を参照してください。

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第 2 章 :製品仕様

リソース使用状況表 2-1、表 2-2、表 2-3 に、このコアに必要なリソースの見積もりをデバイス別に示します。これらは、Vivado® DesignSuite を用いて得られた数値です。 UltraScale™ については、 7 シリーズと同等の結果が予想されます。

表 2‐1 : Zynq‐7000 デバイス (xc7z045、スピードグレード ‐1) のリソース使用数

SDICHANNEL

FECINCLUDE FF LUT スライス LUT FF ペア

36k

ブロックRAM

18k

ブロックRAM DSP48E1

1 0 7,698 6,549 2,745 8,456 14 2 0

2 0 10,585 8,676 3,624 11,351 21 3 0

3 0 13,434 10,104 4,836 14,329 28 4 0

4 0 16,305 10,717 5,502 16,571 35 5 0

5 0 19,145 12,132 6,194 19,046 42 6 0

6 0 22,016 13,429 7,564 21,972 49 7 0

7 0 24,876 14,480 8,786 25,012 56 8 0

8 0 27,743 15,253 9,827 28,044 63 9 0

1 1 12,900 9,238 3,959 12,649 50 7 0

2 1 16,398 11,503 5,239 16,011 57 9 0

3 1 20,042 13,654 6,607 19,601 78 12 0

4 1 23,656 14,913 7,770 22,798 85 15 0

5 1 27,284 16,973 8,821 26,194 120 21 0

6 1 30,893 19,140 10,677 30,144 127 21 0

7 1 34,491 20,447 10,434 32,144 134 24 0

8 1 38,105 21,569 12,152 36,419 141 27 0

表 2‐2 : Virtex‐7 FPGA (xc7vx690t、スピードグレード ‐1) のリソース使用数

SDICHANNEL


36k

ブロックRAM

18k


1 0 7,698 6,546 2,531 8,380 14 2 0

2 0 10,585 8,665 3,643 11,341 21 3 0

3 0 13,434 10,103 4,756 14,258 28 4 0

4 0 16,305 10,702 5,637 16,702 35 5 0

5 0 19,145 12,140 6,501 19,299 42 6 0

6 0 22,016 13,418 7,516 21,975 49 7 0

7 0 24,876 14,492 9,012 25,161 56 8 0

8 0 27,743 15,233 8,710 26,901 63 9 0

1 1 12,900 9,248 4,109 12,826 50 7 0

2 1 16,398 11,506 5,364 16,000 57 9 0

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3 1 20,042 13,649 6,973 19,947 78 12 0

4 1 23,656 14,892 8,093 23,159 85 15 0

5 1 27,284 16,976 10,833 27,784 120 21 0

6 1 30,893 19,142 11,032 30,589 127 21 0

7 1 34,491 20,451 13,137 34,748 134 24 0

8 1 38,105 21,571 13,310 37,788 141 27 0

表 2‐3 : Kintex‐7 FPGA (xc7k325t、スピードグレード ‐1) のリソース使用数

SDICHANNEL


36k

ブロックRAM

18k


1 0 7,698 6,542 2,780 8,551 14 2 0

2 0 10,585 8,675 3,725 11,479 21 3 0

3 0 13,434 10,103 4,767 14,278 28 4 0

4 0 16,305 10,714 5,415 16,390 35 5 0

5 0 19,145 12,133 6,556 19,221 42 6 0

6 0 22,016 13,420 6,951 21,446 49 7 0

7 0 24,876 14,476 7,967 24,300 56 8 0

8 0 27,743 15,249 9,890 28,081 63 9 0

1 1 12,900 9,241 3,959 12,643 50 7 0

2 1 16,380 11,476 5,440 16,129 57 9 0

3 1 20,042 13,639 6,830 19,740 78 12 0

4 1 23,656 14,905 8,023 23,092 85 15 0

5 1 27,284 16,967 8,338 25,812 120 21 0

6 1 30,893 19,134 11,145 30,509 127 21 0

7 1 34,491 20,446 11,446 33,424 134 24 0

8 1 38,105 21,577 12,322 36,598 141 27 0

表 2‐2 : Virtex‐7 FPGA (xc7vx690t、スピードグレード ‐1) のリソース使用数 (続き)

SDICHANNEL


36k

ブロックRAM

18k


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ポートの説明このコアは、業界標準の制御/データインターフェイスを使用してほかのシステムコンポーネントと接続します。後続のセクションでは、このコアで利用できるさまざまなインターフェイスについて説明します。図 2-2 に、コアの I/O図を示します。 SDI_TX インターフェイスピンの数は、 Vivado 統合設計環境 (IDE) で設定したチャネル数によって決まります。

共通インターフェイス

表 2-4 に、専用 SDI、 AXI4-Stream、 AXI-4、または AXI4-Lite 制御インターフェイスで共有される信号、またはこれらインターフェイスに属さない信号を示します。

X-Ref Target - Figure 2-1X-Ref Target - Figure 2-2

図 2‐2 : SMPTE 2022‐5/6 Video over IP Receiver コアインターフェイス

表 2‐4 :共通のインターフェイス信号

信号名方向幅説明

ce_27m 入力 1 これは 27MHz 周期での Valid パルス信号であり、sys_clk を使用して、立ち上がりエッジでコアによってサンプリングされます。

sys_rst 入力 1 システムドメインのリセット

sys_clk 入力 1 システムクロック

interrupt 出力 1 予約

soft_reset 出力 1 制御レジスタビットから生成されるコアリセット

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AXI4 メモリマップのマスターインターフェイス

コアは、 AXI4 インターフェイスを使用して AXI4 インターコネクトと接続します。 AXI4 インターコネクトから AXIDDR (Double Data Rate) コントローラーを介して外部メモリへアクセスします。詳細は、『AXI インターコネクトLogiCORE IP 製品ガイド』 (PG059) [参照 5] を参照してください。

表 2‐5 : AXI4 メモリインターフェイス信号


m0_axi_awid 出力 1 書き込みアドレスチャネルのトランザクション ID

m0_axi_awaddr 出力 32 書き込みアドレスチャネルのアドレス

m0_axi_awlen 出力 8 書き込みアドレスチャネルのバースト長コード

m0_axi_awsize 出力 3 書き込みアドレスチャネルの転送サイズコード

m0_axi_awburst 出力 2 書き込みアドレスチャネルのバーストタイプ

m0_axi_awlock 出力 2 書き込みアドレスチャネルの不可分なアクセスタイプ

m0_axi_awcache 出力 4 書き込みアドレスチャネルのキャッシュ特性

m0_axi_awprot 出力 3 書き込みアドレスチャネルの保護ビット

m0_axi_awqos 出力 4 書き込みアドレスチャネルのサービス品質 (QoS)

m0_axi_awvalid 出力 1 書き込みアドレスチャネルの Valid 信号

m0_axi_awready 入力 1 書き込みアドレスチャネルの Ready 信号

m0_axi_wdata 出力 256 書き込みデータチャネルのデータ

m0_axi_wstrb 出力 32 書き込みデータチャネルのデータバイトストローブ

m0_axi_wlast 出力 1 書き込みデータチャネルの終データビート

m0_axi_wvalid 出力 1 書き込みデータチャネルの Valid 信号

m0_axi_wready 入力 1 書き込みデータチャネルの Ready 信号

m0_axi_bid 入力 1 書き込み応答チャネルのトランザクション ID

m0_axi_bresp 入力 2 書き込み応答チャネルの応答コード

m0_axi_bvalid 入力 1 書き込み応答チャネルの Valid 信号

m0_axi_bready 出力 1 書き込み応答チャネルの Ready 信号

m0_axi_arid 出力 1 読み出しアドレスチャネルのトランザクション ID

m0_axi_araddr 出力 32 読み出しアドレスチャネルのアドレス

m0_axi_arlen 出力 8 読み出しアドレスチャネルのバースト長コード

m0_axi_arsize 出力 3 読み出しアドレスチャネルの転送サイズコード

m0_axi_arburst 出力 2 読み出しアドレスチャネルのバーストタイプ

m0_axi_arlock 出力 2 読み出しアドレスチャネルの不可分なアクセスタイプ

m0_axi_arcache 出力 4 読み出しアドレスチャネルのキャッシュ特性

Discontinued IP




PG033 2015 年 9 月 30 日


m0_axi_arprot 出力 3 読み出しアドレスチャネルの保護ビット

m0_axi_arqos 出力 4 AXI4 読み出しアドレスチャネルのサービス品質 (QoS)

m0_axi_arvalid 出力 1 読み出しアドレスチャネルの Valid 信号

m0_axi_arready 入力 1 読み出しアドレスチャネルの Ready 信号

m0_axi_rid 入力 1 読み出しデータチャネルのトランザクション ID

m0_axi_rdata 入力 256 読み出しデータチャネルのデータ

m0_axi_rresp 入力 2 読み出しデータチャネルの応答コード

m0_axi_rlast 入力 1 読み出しデータチャネルの終データビート

m0_axi_rvalid 入力 1 読み出しデータチャネルの Valid 信号

m0_axi_rready 出力 1 読み出しデータチャネルの Ready 信号

m1_axi_awid 出力 1 書き込みアドレスチャネルのトランザクション ID

m1_axi_awaddr 出力 32 書き込みアドレスチャネルのアドレス

m1_axi_awlen 出力 8 書き込みアドレスチャネルのバースト長コード

m1_axi_awsize 出力 3 書き込みアドレスチャネルの転送サイズコード

m1_axi_awburst 出力 2 書き込みアドレスチャネルのバーストタイプ

m1_axi_awlock 出力 2 書き込みアドレスチャネルの不可分なアクセスタイプ

m1_axi_awcache 出力 4 書き込みアドレスチャネルのキャッシュ特性

m1_axi_awprot 出力 3 書き込みアドレスチャネルの保護ビット

m1_axi_awqos 出力 4 書き込みアドレスチャネルのサービス品質 (QoS)

m1_axi_awvalid 出力 1 書き込みアドレスチャネルの Valid 信号

m1_axi_awready 入力 1 書き込みアドレスチャネルの Ready 信号

m1_axi_wdata 出力 256 書き込みデータチャネルのデータ

m1_axi_wstrb 出力 32 書き込みデータチャネルのデータバイトストローブ

m1_axi_wlast 出力 1 書き込みデータチャネルの終データビート

m1_axi_wvalid 出力 1 書き込みデータチャネルの Valid 信号

m1_axi_wready 入力 1 書き込みデータチャネルの Ready 信号

m1_axi_bid 入力 1 書き込み応答チャネルのトランザクション ID

m1_axi_bresp 入力 2 書き込み応答チャネルの応答コード

m1_axi_bvalid 入力 1 書き込み応答チャネルの Valid 信号

表 2‐5 : AXI4 メモリインターフェイス信号 (続き)


Discontinued IP




PG033 2015 年 9 月 30 日


AXI4‐Stream スレーブインターフェイス

詳細は、『10 ギガビットイーサネット MAC LogiCORE IP 製品ガイド』 (PG072) [参照 6] を参照してください。

m1_axis_bready 出力 1 書き込み応答チャネルの Ready 信号

m1_axi_arid 出力 1 読み出しアドレスチャネルのトランザクション ID

m1_axi_araddr 出力 32 読み出しアドレスチャネルのアドレス

m1_axi_arlen 出力 8 読み出しアドレスチャネルのバースト長コード

m1_axi_arsize 出力 3 読み出しアドレスチャネルの転送サイズコード

m1_axi_arburst 出力 2 読み出しアドレスチャネルのバーストタイプ

m1_axi_arlock 出力 2 読み出しアドレスチャネルの不可分なアクセスタイプ

m1_axi_arcache 出力 4 読み出しアドレスチャネルのキャッシュ特性

m1_axi_arprot 出力 3 読み出しアドレスチャネルの保護ビット

m1_axi_arqos 出力 4 AXI4 読み出しアドレスチャネルのサービス品質 (QoS)

m1_axi_arvalid 出力 1 読み出しアドレスチャネルの Valid 信号

m1_axi_arready 入力 1 読み出しアドレスチャネルの Ready 信号

m1_axi_rid 入力 1 読み出しデータチャネルのトランザクション ID

m1_axi_rdata 入力 256 読み出しデータチャネルのデータ

m1_axi_rresp 入力 2 読み出しデータチャネルの応答コード

m1_axi_rlast 入力 1 読み出しデータチャネルの終データビート

m1_axi_rvalid 入力 1 読み出しデータチャネルの Valid 信号

m1_axi_rready 出力 1 読み出しデータチャネルの Ready 信号

表 2‐6 : AXI4‐Stream インターフェイス信号


pri/sec_eth_rst 入力 1 コアからのアクティブ High リセット信号

pri/sec_eth_clk 入力 1 XGMAC からのリカバリクロック信号

pri/sec_s_axis_tdata[63:0] 入力 64 XGMAC からの AXI4-Stream データ信号

pri/sec_s_axis_tkeep[7:0] 入力 8 XGMAC からの AXI4-Stream データ制御信号

pri/sec_s_axis_tvalid 入力 1 XGMAC からの AXI4-Stream データ Valid 信号

表 2‐5 : AXI4 メモリインターフェイス信号 (続き)


Discontinued IP




PG033 2015 年 9 月 30 日


ビデオインターフェイス

詳細は、『SMPTE SD/HD/3G-SDI 製品ガイド』 (PG071) [参照 7] を参照してください。

1. [0-7] は、 SDI ストリームのサポート対象が大 8 チャネルであることを表すインデックスです。

pri/sec_s_axis_tlast 入力 1 パケット終了を示す XGMAC からの AXI4-Stream 信号

pri/sec_s_axis_tuser 入力 1

XGMAC からの AXI4-Stream ユーザーサイドバンドインターフェイス

• 1 は正常なパケットを受信したことを示します。

• 0 は不良パケットを受信したことを示します。

表 2‐7 : ビデオインターフェイス信号

信号名(1) 方向幅説明

tx[0-7]_rst 入力 1 リセット

tx[0-7]_clk 入力 1クロック入力。 HD-SDI モードでの周波数は 74.25MHz または 74.25/1.001MHz、 3G-SDI モードでの周波数は 148.5MHz または 148.5/1.001MHz、 SD-SDI モードでの周波数は 148.5MHz にします。

tx[0-7]_ce 出力 3 SMPTE SD/HD/3G-SDI の tx[0-7]_ce に接続

tx[0-7]_din_rdy 出力 1 SMPTE SD/HD/3G-SDI の tx[0-7]_din_rdy に接続

tx[0-7]_ds1a 出力 10 SMPTE SD/HD/3G-SDI の tx[0-7]_ds1a に接続

tx[0-7]_ds1b 出力 10 SMPTE SD/HD/3G-SDI の tx[0-7]_ds1b に接続

tx[0-7]_ds2a 出力 10 SMPTE SD/HD/3G-SDI の tx[0-7]_ds2a に接続

tx[0-7]_ds2b 出力 10 SMPTE SD/HD/3G-SDI の tx[0-7]_ds2b に接続

tx[0-7]_level_b_3g 出力 1 SMPTE SD/HD/3G-SDI の tx[0-7]_level_b_3g に接続

tx[0-7]_mode 出力 1 SMPTE SD/HD/3G-SDI の tx[0-7]_mode に接続

tx[0-7]_m 出力 1

HD-SDI モードと 3G-SDI モードでは、受信したビットレートを示します。この出力が Low の場合、HD-SDI モードで 1.485Gb/s 、 3G-SDIモードで 2.97Gb/s のビットレートであることを示します。High の場合、HD-SDI モードで 1.485/1.001Gb/s、3G-SDI モードで 2.97/1.001Gb/sのビットレートであることを示します。

gtready[0-7] 出力 1

これらのポートは GT から信号を受け取り、 High の場合は SDI クロックが安定していることを示します。この信号は SDI クロックと同期します。gtready[0-7] は、そのチャネルの rx[0-7]_playout_ready 信号がアサートされる前にアサートされる必要があります。

表 2‐6 : AXI4‐Stream インターフェイス信号 (続き)


Discontinued IP




PG033 2015 年 9 月 30 日


イーサネットパケット受信インターフェイス

詳細は、 SMPTE 2022-5/6 リファレンスデザインを参照してください。

1. [0-7] は、サポートされる大 8 チャネルの SDI ストリームを表すインデックスです。

AXI4‐Lite 制御インターフェイス

AXI4-Lite インターフェイスを使用すると、コアのパラメーターを動的に制御できます。組み込み ARM® プロセッサまたは MicroBlaze™ などのソフトシステムプロセッサを使用してコアを構成できます。

AXI4-Lite インターフェイスを介してコアを制御するには、 SMPTE 2022-5/6 Video over IP Receiver コアのレジスタ空間に対して読み出し /書き込みトランザクションを実行します。

AXI4-Lite スレーブインターフェイスを使用することで、このコアをプロセッサシステムへ簡単に統合できるようになります。または、 AXI4-Lite インターフェイスを介して AXI4-Lite マスターへ接続して、その他のビデオ/AXI4-Lite準拠の IP と共に統合することもできます。詳細は、『AXI インターコネクト LogiCORE IP 製品ガイド』 (PG059) [参照 5] を参照してください。

表 2‐8 : イーサネットパケット受信インターフェイス信号

信号名(1) 方向幅説明

rx[0-7]_pri/sec_rtp_pkt_recv 出力 1 プライマリ /セカンダリリンクから RTP パケットを受信したことを示すパルス (pri/sec_eth_clk に同期)

rx[0-7]_pri/sec_rtp_seq_num 出力 16 プライマリ /セカンダリリンクから受信した RTP パケットのシーケンス番号 (pri/sec_eth_clk に同期)

rx[0-7]_rtp_pkt_buffered 出力 16 バッファーに格納された RTP パケット数 (pri_eth_clk に同期)

rx[0-7]_rtp_pkt_transmit 出力 1 SDI 出力用に RTP パケットを消費したことを示すパルス (pri_eth_clk に同期)

rx[0-7]_pkt_lock 出力 1 チャネルが特定のペイロードにロックしたことを示す信号 (pri_eth_clk に同期)

rx[0-7]_pri/sec_vid_ts 出力 32 プライマリ /セカンダリリンクから受信した RTP パケットのビデオタイムスタンプ (pri/sec_eth_clk に同期)

rx[0-7]_pri/sec_rtp_ts 出力 32 プライマリ /セカンダリリンクから受信した RTP パケットの RTP タイムスタンプ (pri/sec_eth_clk に同期)

rx[0-7]_playout_ready 出力 1 チャネルが TS データをプレイアウト可能になったことを示す信号 (pri_eth_clk に同期)

Discontinued IP




PG033 2015 年 9 月 30 日


表 2‐9 : AXI4‐Lite インターフェイス信号


s_axi_aclk 入力 1 AXI4-Lite のクロック信号

s_axi_aresetn 入力 1 AXI4-Lite のアクティブ Low リセット信号

s_axi_awaddr 入力 9 AXI4-Lite 書き込みアドレスバス

s_axi_awvalid 入力 1 AXI4-Lite 書き込みアドレスチャネルの書き込みアドレス Valid 信号

s_axi_wdata 入力 32 AXI4-Lite 書き込みデータバス

s_axi_wstrb 入力 4 AXI4-Lite 書き込みデータチャネルのデータバイトストローブ

s_axi_wvalid 入力 1 AXI4-Lite 書き込みデータチャネルの書き込みデータ Valid 信号

s_axi_bready 入力 1 AXI4-Lite 書き込み応答チャネルの Ready 信号。ターゲットが応答を受け入れる準備が整っていることを示す。

s_axi_araddr 入力 9 AXI4-Lite 読み出しアドレスバス

s_axi_arvalid 入力 1 AXI4-Lite 読み出しアドレスチャネルの読み出しアドレス Valid 信号

s_axi_rready 入力 1 AXI4-Lite 読み出しデータチャネルの読み出しデータ Ready 信号。ターゲットが読み出しアドレスを受け入れる準備が整ったことを示す。

s_axi_arready 出力 1 AXI4-Lite 読み出しアドレスチャネルの読み出しアドレス Ready 信号。ターゲットが読み出しアドレスを受け入れる準備が整ったことを示す。

s_axi_rdata 出力 32 AXI4-Lite 読み出しデータバス

s_axi_rresp 出力 2 AXI4-Lite 読み出し応答チャネルの応答信号。読み出し転送の結果を示す。

s_axi_rvalid 出力 1 AXI4-Lite 読み出しデータチャネルの読み出しデータ Valid 信号

s_axi_wready 出力 1 AXI4-Lite 書き込みデータチャネルの書き込みデータ Ready 信号。ターゲットが書き込みデータを受け入れる準備が整ったことを示す。

s_axi_bresp 出力 2 AXI4-Lite 書き込み応答チャネル。書き込み転送の結果を示す。

s_axi_bvalid 出力 1 AXI4-Lite 書き込み応答チャネルの応答 Valid 信号。応答が有効であることを示す。

s_axi_awready 出力 1 AXI4-Lite 書き込みアドレスチャネルの書き込みアドレス Ready 信号。

Discontinued IP




PG033 2015 年 9 月 30 日


レジスタ空間SMPTE 2022-5/6 Video over IP Receiver コアのレジスタ空間は、一般レジスタとチャネル固有レジスタで構成されます。レジスタ使用法の詳細は、 SMPTE 2022-5/6 リファレンスデザインを参照してください。

表 2‐10 : AXI4‐Lite レジスタマップ

アドレス (16 進数)

レジスタ名アクセスタイプデフォルト値

(16 進数)

説明

ビット範囲

値

一般レジスタ

0x0000 control R/W 0x00000000 制御

31:2 予約

1 チャネルレジスタ更新0 - ホストプロセッサがレジスタを更新中 1 - プロセスの更新が完了

0 予約

0x0004 reset R/W 0x00000000 リセット

31:1 予約

0 1 - コンフィギュレーションレジスタをリセットし、 soft_reset 信号を High にする

0x000C channel_access R/W 0x00000000 チャネルアクセス

31 0 - プライマリ1 - セカンダリ

30:8 予約

7:0 チャネル空間レジスタへアクセスするためのチャネル番号

0x0020 sys_cfg R ジェネリックの設定による

システムコンフィギュレーション

31 シームレススイッチングのサポート

30 FEC 回復のサポート

29:8 予約

7:0 サポートされるチャネル数

0x0024 version R 0x04000000 バージョン

31:24 メジャーバージョン

23:16 マイナーバージョン

15:12 バージョンリビジョン

11:8 パッチ ID

7:0 リビジョン番号

Discontinued IP




PG033 2015 年 9 月 30 日


0x0028 network_path_differential R/W 0x00000000 ネットワークパス差分

31:0 シームレスモードでの 2 つのストリーム間の大許容遅延。単位は 27MHzクロックのサイクル数

0x0030 fec_processing_delay R/W 0x00000000 FEC 処理遅延

31:0 順番が入れ替わって遅れて到着した FEC パケットを受信してから回復処理を実行するまでの遅延時間。値は 27MHz クロックのサイクル数で指定します。

0x0034 fec_buf_base_addr R/W 0x00000000 FEC バッファーベースアドレス

31:0 DDR 内のバッファー先頭のベースアドレス

0x0038 fec_buf_pool_size R/W 0x00000000 FEC バッファープールサイズ

31:0 FEC バッファー用に確保するメモリ空間のバイト数

0x003C pri_recv_pkt_cnt R 0x00000000 プライマリ受信パケット数

31:0 プライマリストリームで受信したパケット数

0x0040 sec_recv_pkt_cnt R 0x00000000 セカンダリ受信パケット数

31:0 セカンダリストリームで受信したパケット数

0x0044 pri_err_pkt_cnt R 0x00000000 プライマリエラーパケット数

31:0 プライマリストリームで受信したエラーパケット数

0x0048 sec_err_pkt_cnt R 0x00000000 セカンダリエラーパケット数

31:0 セカンダリストリームで受信したエラーパケット数

0x004C pri_discard_pkt_cnt R 0x00000000 プライマリ破棄パケット数

31:0 プライマリストリームで受信してフィルター条件を満たさなかったパケット数

0x0050 sec_discard_pkt_cnt R 0x00000000 セカンダリ破棄パケット数

31:0 セカンダリストリームで受信してフィルター条件を満たさなかったパケット数

表 2‐10 : AXI4‐Lite レジスタマップ (続き)



(16 進数)

説明

ビット範囲

値

Discontinued IP




PG033 2015 年 9 月 30 日


0x0054 gen_stat_reset R/W 0x00000000 一般統計リセット

31:6 予約

5 sec_discarded_pkts_cnt をリセット

4 pri_discarded_pkts_cnt をリセット

3 sec_err_pkts_cnt をリセット

2 pri_err_pkts_cnt をリセット

1 sec_recv_pkts_cnt をリセット

0 pri_recv_pkts_cnt をリセット

チャネル

0x0084 ip_hdr_param R 0x00000000 IP ヘッダーパラメーター

31:16 予約

15:8 TOS (Type of Service)

7:0 TTL (Time to Live)

0x0088 match_vlan R/W 0x00000000 VLAN によるフィルター条件

31 VLAN フィルタリング0 - VLAN タグのないストリームがフィルターを通過1 - ビット 15:0 にタグ制御情報 (TCI) を持つ VLAN タグ付きストリームがフィルターを通過

30:16 予約

15:0 16 ビット VLAN TCI

0x008C match_dest_ip_addr R/W 0x00000000 デスティネーション IP アドレスによるフィルター条件

31:0 32 ビット IP ホスト下位アドレス

0x009C match_src_ip_addr R/W 0x00000000 ソース IP アドレスによるフィルター条件

31 :0 32 ビットソース IP アドレス

0x00AC match_src_port R/W 0x00000000 UDP ソースポートによるフィルター条件

31:16 予約

15:0 16 ビット UDP ソースポートアドレス




(16 進数)

説明

ビット範囲

値

Discontinued IP




PG033 2015 年 9 月 30 日


0x00B0 match_dest_port R/W 0x00000000 UDP デスティネーションポートによるフィルター条件

31:16 予約

15:0 フィルタリングに使用する 16 ビットの UDP デスティネーションポートアドレス

0x00B4 match_sel R/W 0x00000000 フィルター条件の選択

31:6 予約

5 SSRC によるフィルターを適用する

4 UDP デスティネーションポートによるフィルターを適用する

3 UDP ソースポートによるフィルターを適用する

2 デスティネーション IP アドレスによるフィルターを適用する

1 ソース IP アドレスによるフィルターを適用する

0 VLAN によるフィルターを適用する

0x00B8 link_reordered_pkt_cnt R 0x00000000 リンクリオーダーパケット数

31:0 リオーダーパケットの数

0x00BC link_stat_reset R/W 0x00000000 リンク統計リセット

31:3 予約

2 link_valid_fec_pkt_cnt をリセット

1 link_valid_media_pkt_cnt をリセット

0 link_reordered_pkt_cnt をリセット

0x00C0 link_valid_media_pkt_cnt R 0x00000000 リンク有効メディアパケット数

31:0 1 チャネルのリンクで受信した有効メディアパケットの数

0x00C4 link_valid_fec_pkt_cnt R 0x00000000 リンク有効 FEC パケット数

31:0 1 チャネルのリンクで受信した有効 FEC パケットの数




(16 進数)

説明

ビット範囲

値

Discontinued IP




PG033 2015 年 9 月 30 日


チャネル (共有)

0x0100 chan_en R/W 0x00000000 チャネルイネーブル

31:2 予約

1 RTP タイムスタンプバイパス1 - タイムスタンプなしでRTP ストリームを処理0 - タイムスタンプありでRTP ストリームを処理

0 チャネルイネーブル0 - チャネルを無効にする1 - チャネルを有効にする

0x0104 chan_timeout R/W 0x00000000 チャネルタイムアウト

31:0 入力にパケット動作がない場合、チャネルをアンロックするウォッチドッグタイマー。単位は 156.25MHzクロックのサイクル数

0x010C chan_stat_reset R/W 0x00000000 チャネル統計リセット

31:7 予約

6 chan_valid_fec_pkt_cnt をリセット

5 oor_pkt_cnt をリセット

4 unrec_pkt_cnt をリセット

3 media_buffer_ov をリセット

2 dup_pkt_cnt をリセット

1 corr_pkt_cnt をリセット

0 chan_valid_media_pkt_cnt をリセット

0x0110 match_ssrc R/W 0x00000000 SSRC によるフィルター条件

31:0 プライマリリンクとセカンダリリンクをチャネルに一致させるために使用する 32 ビット SSRC 値を設定




(16 進数)

説明

ビット範囲

値

Discontinued IP




PG033 2015 年 9 月 30 日


0x0114 sdi_pkt_status R 0x00000000 SDI パケットのステータス

1 1 - SDI フレームが同期していない。 SDI フレームのパケット数がビデオフォーマットと一致していない

0 パケットサイズロックインジケーター0 - ロックしていない1 - ロックしている

0x0118 vid_src_fmt R 0x00000000 ビデオソースフォーマット

31:28 MAP (SMPTE 2022-6 規格を参照)

27:20 FRAME (SMPTE 2022-6 規格を参照)

19:12 FRATE (SMPTE 2022-6 規格を参照)

11:8 SAMPLE (SMPTE 2022-6 規格を参照)

7:0 予約

0x011C playout_delay R/W 0x00000000 プレイアウト遅延

31:0 受信ストリームのパケットサイズがロックされ、SDI フレームの終わりが初めて検出されてから SDI プレイアウトまでの待ち時間。単位は 27MHz クロックのサイクル数

0x0124 fec_param R 0x00000000 FEC パラメーター

31:22 予約

21 FEC 保護レベル1 - レベル B、0 - レベル A

20 1 - FEC パラメーターがロックしている

19:10 受信ヘッダーからの 10 ビット D 値

9:0 受信ヘッダーからの 10 ビット L 値




(16 進数)

説明

ビット範囲

値

Discontinued IP




PG033 2015 年 9 月 30 日


0x0128 seamless_protect R 0x00000000 シームレス保護

31 シームレス保護のステータス0 - 保護なし1 - 保護あり

30:0 受信したプライマリストリームパケットとセカンダリストリームパケットの RTP タイムスタンプの差

0x012C media_buf_base_addr R/W 0x00000000 メディアバッファーベースアドレス

31:0 DDR 内のバッファー先頭のベースアドレス

0x0130 media_pkt_buf_size R/W 0x00000000 メディアパケットバッファーサイズ

31:16 予約

15:0 現在のチャネルの DDR に格納する RTP パケットの数

0x0134 chan_valid_media_pkt_cnt R 0x00000000 チャネル有効メディアパケット数

31:0 チャネルで受信した有効メディアパケットの数

0x0138 rec_ pkt_cnt R 0x00000000 回復パケット数

31:0 FEC で回復したパケットの数

0x013C dup_ pkt_cnt R 0x00000000 重複パケット数

31:0 チャネル内の重複パケットの数

0x0140 curr_pkt_buffered R 0x00000000 FEC 処理遅延

31:16 予約

15:0 DDR のバッファーに格納された RTP パケットの数

0x0144 pkt_interval R 0x00000000 パケット間隔

31:0 マージストリーム内のシーケンス番号が連続する 2 つのパケット間のタイムスタンプの差

0x0148 chan_valid_fec_pkt_cnt R 0x00000000 チャネル有効 FEC パケット数

31:0 チャネルで受信した有効 FEC パケットの数




(16 進数)

説明

ビット範囲

値

Discontinued IP




PG033 2015 年 9 月 30 日


CONTROL (0x000) レジスタ

CONTROL レジスタのビット 1 は、チャネル空間内のすべてのユーザーレジスタを同時に更新するために使用するホストプロセッサ用の書き込み完了セマフォです。レジスタは同じものが 2 つあり、そのうち 1 つ (プロセッサレジスタ ) にはプロセッサインターフェイスから直接アクセスできます。もう 1 つ (アクティブセット ) はコアが使用します。プロセッサレジスタへ書き込んだ値は、レジスタ更新ビットがセットされている場合のみアクティブセットへコピーされます。レジスタ更新ビットを 0 にしてから複数のレジスタに書き込みを実行し、その後でレジスタ更新ビットを 1 にするとすべてのチャネル空間レジスタが同時に更新されます。

RESET (0x004) レジスタ

ビット 0 はソフトウェアリセットです。このビットを High にすると、コンフィギュレーションレジスタはリセット状態に維持されます。同時に、コアインターフェイスでは soft_reset 信号が High に保持されます。

CHANNEL_ACCESS (0x00C) レジスタ

アクセス先のチャネルを設定します。すべてのプライマリリンクおよびセカンダリリンクチャネルは、チャネル空間で同じレジスタアドレスを共有します。セカンダリリンクのチャネルにアクセスするには、ビット 31 を 1 にセットします。セカンダリリンクで利用可能なレジスタは 0x084 ～ 0x0C0 のみです。ビット 7-0 は標準の 2 進数表記でチャネル番号を指定します。

SYS_CFG (0x020) レジスタ

コアのシステムコンフィギュレーションです。

ビット 31 が High の場合、シームレススイッチングがサポートされることを示します。

ビット 30 が High の場合、 FEC エンジンが含まれることを示します。

ビット 7-0 は、利用可能なチャネル数を示します。

0x0154 media_buffer_ov R 0x00000000 メディアバッファーオーバーフロー

31:1 予約

0 1 - メディアバッファーがオーバーフローしたことを示す

0x0158 unrec_ pkt_cnt R 0x00000000 回復不能パケット数

31:0 回復不能パケットの数

0x0160 oor_ pkt_cnt R 0x00000000 範囲外パケット数

31:0 範囲外パケットの数




(16 進数)

説明

ビット範囲

値

Discontinued IP




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VERSION (0x024) レジスタ

このレジスタのビットフィールドを使用して、ソフトウェアはシステムに統合されたハードウェアペリフェラルの正確なバージョンを特定します。コアドライバーはこの読み出し専用の値を利用して、ソフトウェアが正しいバージョンのハードウェアに適合しているかを確認できます。

NETWORK_PATH_DIFFERENTIAL (0x028) レジスタ

シームレススイッチングモードで動作するコアのプライマリリンクとセカンダリリンクの間の大遅延を設定します。値は 27MHz クロックのサイクル数で指定します。

FEC_PROCESSING_DELAY (0x030) レジスタ

順番が入れ替わって到着した FEC パケットを受信してから回復処理を実行するまでの遅延時間を設定します。値は27MHz クロックのサイクル数で指定します。

FEC_BUF_BASE_ADDR (0x034) レジスタ

回復用の FEC パケットを格納するために DDR に割り当てたメモリのベースアドレスを設定します。

FEC_BUF_POOL_SIZE (0x038) レジスタ

FEC パケットを格納するために DDR に割り当てるメモリバッファーサイズを設定します。値の単位はバイトです。

PRI_RECV_PKT_CNT (0x03C) レジスタ

プライマリ受信パケットカウンターは、フィルター条件に一致したパケットがプライマリリンクのチャネルに到達するとインクリメントします。レジスタ 0x054 のビット 0 を High にするとリセットされます。

SEC_RECV_PKT_CNT (0x040) レジスタ

セカンダリ受信パケットカウンターは、フィルター条件に一致したパケットがセカンダリリンクのチャネルに到達するとインクリメントします。レジスタ 0x054 のビット 1 を High にするとリセットされます。

PRI_ERR_PKT_CNT (0x044) レジスタ

プライマリエラーパケットカウンターは、プライマリリンクでパケットが MAC コアからの不正フレームと識別されるとインクリメントします。レジスタ 0x054 のビット 2 を High にするとリセットされます。

SEC_ERR_PKT_CNT (0x048) レジスタ

セカンダリエラーパケットカウンターは、セカンダリリンクでパケットが MAC コアからの不正フレームと識別されるとインクリメントします。レジスタ 0x054 のビット 3 を High にするとリセットされます。

PRI_DISCARD_PKT_CNT (0x04C) レジスタ

プライマリ破棄パケットカウンターは、プライマリリンクのいずれかのチャネルでパケットが拒否されるとインクリメントします。レジスタ 0x054 のビット 4 を High にするとリセットされます。

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SEC_DISCARD_PKT_CNT (0x050) レジスタ

セカンダリ破棄パケットカウンターは、セカンダリリンクのいずれかのチャネルでパケットが拒否されるとインクリメントします。レジスタ 0x054 のビット 5 を High にするとリセットされます。

GEN_STAT_RESET (0x054) レジスタ

ビット 5 を High にするとセカンダリ破棄パケットカウンター (レジスタ 0x050) がリセットされます。

ビット 4 を High にするとプライマリ破棄パケットカウンター (レジスタ 0x04C) がリセットされます。

ビット 3 を High にするとセカンダリエラーパケットカウンター (レジスタ 0x048) がリセットされます。

ビット 2 を High にするとプライマリエラーパケットカウンター (レジスタ 0x044) がリセットされます。

ビット 1 を High にするとセカンダリ受信パケットカウンター (レジスタ 0x040) がリセットされます。

ビット 0 を High にするとプライマリ受信パケットカウンター (レジスタ 0x03C) がリセットされます。

IP_HDR_PARAM (0x084) レジスタ

IP ヘッダーのフィールドに関する読み出し専用のステータスです。

ビット 15-8 : Type of Service (TOS)

ビット 7-0 : Time to Live (TTL)

MATCH_VLAN (0x088) レジスタ

このパラメーターは、現在のチャネルに対するパケットフィルタリングに使用します。ビット 15-0 に、フィルター条件となる VLAN タグの値を設定します。ビット 31 を High にすると、 VLAN タグでフィルタリングできます。

ビット 31 が High の場合、フィルター条件に設定した VLAN TCI を持つパケットがチャネルに到達します。

ビット 31 が Low の場合、 VLAN TCI を持たないパケットがフィルターを通過してチャネルへ到達します。

表 2‐11 : MATCH_VLAN (0x88) と MATCH_SEL (0xB4) の使用法

MATCH_SEL (0xB4)

のビット 0 (VLAN との一致)

MATCH_VLAN (0x88)

のビット 31(VLAN フィルタリング)

VLAN タグ付き受信パケット VLAN タグなし受信パケット

00

該当なし1

1

0 不一致一致

1 VLAN タグ ID = MATCH_VLAN のビット [15:0] なら一致

不一致

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MATCH_DEST_IP_ADDR (0x08C) レジスタ

このパラメーターは、現在のチャネルに対するパケットフィルタリングに使用します。ビット 31-0 に、フィルター条件となるデスティネーション IP アドレスの値を設定します。

MATCH_SRC_IP_ADDR (0x09C) レジスタ

このパラメーターは、現在のチャネルに対するパケットフィルタリングに使用します。ビット 31-0 に、フィルター条件となるソース IP アドレスの値を設定します。

MATCH_SRC_PORT (0x0AC) レジスタ

このパラメーターは、現在のチャネルに対するパケットフィルタリングに使用します。ビット 15-0 に、フィルター条件となる UDP ソースポートの値を設定します。

MATCH_DEST_PORT (0x0B0) レジスタ

このパラメーターは、現在のチャネルに対するパケットフィルタリングに使用します。ビット 15-0 に、フィルター条件となる UDP デスティネーションポートの値を設定します。

MATCH_SEL (0x0B4) レジスタ

このレジスタは受信パケットに適用するフィルター条件を設定します。この条件を満たしたものがチャネルへ送信されます。

• ビット 5 を High にすると、パケットの RTP ヘッダーの SSRC フィールドにレジスタ 0x110 の設定値をフィルター条件として適用します。

• ビット 4 を High にすると、パケットの UDP ヘッダーのデスティネーションポートフィールドにレジスタ 0x0B0の設定値をフィルター条件として適用します。

• ビット 3 を High にすると、パケットの UDP ヘッダーのソースポートフィールドにレジスタ 0x0AC の設定値をフィルター条件として適用します。

• ビット 2 を High にすると、パケットの IP ヘッダーのデスティネーションアドレスフィールドにレジスタ 0x08Cの設定値をフィルター条件として適用します。

• ビット 1 を High にすると、パケットの IP ヘッダーのソースアドレスフィールドにレジスタ 0x09C の設定値をフィルター条件として適用します。

• ビット 0 を High にすると、イーサネットフレームの IEEE 802.1Q タグにレジスタ 0x088 の設定値をフィルター条件として適用します。

フィルターを適用した各リンクメディアパケットは、いずれか 1 つのチャネルにしか到達できません。

LINK_REORDERED_PKT_CNT (0x0B8) レジスタ

このカウンターは、プライマリまたはセカンダリリンクのチャネル内で順番が変更 ( リオーダー ) された受信メディアパケットの数を追跡します。直前のパケットよりもシーケンス番号の小さいパケットを受信すると、順番が変更されたと見なされます。レジスタ 0x0BC のビット 0 を High にするとカウンターがリセットされます。

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LINK_STAT_RESET (0x0BC) レジスタ

• ビット 2 を High にするとリンク有効 FEC パケットカウンター (レジスタ 0x0C4) がリセットされます。

• ビット 1 を High にするとリンク有効メディアパケットカウンター (レジスタ 0x0C0) がリセットされます。

• ビット 0 を High にするとリンクリオーダーパケットカウンター (レジスタ 0x0B8) がリセットされます。

LINK_VALID_MEDIA_PKT_CNT (0x0C0) レジスタ

このカウンターは、プライマリまたはセカンダリリンクのチャネルに一致する受信メディアパケットの数を追跡します。レジスタ 1x0BC のビット 0 を High にするとカウンターがリセットされます。

LINK_VALID_FEC_PKT_CNT (0x0C4) レジスタ

このカウンターは、プライマリまたはセカンダリリンクのチャネルに一致する受信 FEC パケットの数を追跡します。LINK_STATE_RESET (0x0BC) レジスタのビット 2 を High にすると、このカウンターがリセットされます。

CHAN_EN (0x100) レジスタ

• ビット 0 をセットすると、チャネル動作が有効になります。

• ビット 1 をセットすると、現在のチャネルのメディアパケット RTP タイムスタンプチェックがバイパスされます。範囲外パケットカウンターは動作しません。範囲外パケットは破棄されません。

CHAN_TIMEOUT (0x104) レジスタ

入力にパケット動作がない場合にチャネルをアンロックするウォッチドッグタイマーです。値は 156.25MHz クロックのサイクル数で指定します。

CHAN_STAT_RESET (0x10C) レジスタ

• ビット 6 を High にすると、チャネル有効 FEC パケット数 (レジスタ 0x148) がリセットされます。

• ビット 5 を High にすると範囲外パケットカウンター (レジスタ 0x160) がリセットされます。

• ビット 4 を High にすると回復不能パケットカウンター (レジスタ 0x158) がリセットされます。

• ビット 3 を High にするとメディアバッファーオーバーフロー (レジスタ 0x154) がリセットされます。

• ビット 2 を High にすると重複パケットカウンター (レジスタ 0x13C) がリセットされます。

• ビット 1 を High にすると回復パケットカウンター (レジスタ 0x138) がリセットされます。

• ビット 0 を High にするとチャネル有効メディアパケットカウンター (レジスタ 0x134) がリセットされます。

MATCH_SSRC (0x110) レジスタ

このパラメーターは、現在のチャネルに対するパケットフィルタリングに使用します。ビット 31-0 に、フィルター条件となる RTP SSRC (Synchronization Source) 識別子を設定します。

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SDI_PKT_STATUS (0x114) レジスタ

チャネルが検出したメディアパケットサイズに関する読み出し専用ステータスです。

現在のチャネルで同じビデオソースフォーマットのメディアパケットを 32 個連続で検出すると、ビット 0 が Highになります。レジスタ 0x118 が SDI ビデオのビデオソースフォーマットを示します。その後ビデオソースフォーマットが変更されるとこのビットはリセットされ、検出プロセスが初から再開します。

ビット 1 が High の場合、ロックされたビデオソースフォーマットに基づく 1 フレームあたりの受信パケット数が誤っていることを示します。チャネルをリセットして正常な動作を確保する必要があります。

VID_SRC_FMT (0x118) レジスタ

• ビット 31 ～ 28 は、 SMPTE 2022-6 規格の MAP パラメーターを指します。

• ビット 27 ～ 20 は、 SMPTE 2022-6 規格の FRAME パラメーターを指します。

• ビット 19 ～ 12 は、 SMPTE 2022-6 規格の FRATE パラメーターを指します。

• ビット 11 ～ 8 は、 SMPTE 2022-6 規格の SAMPLE パラメーターを指します。

PLAYOUT_DELAY (0x11C) レジスタ

パケットサイズロックインジケーター (レジスタ 0x120 のビット 0) が High になり、マーカービットパケットが検出されてから、バッファーに格納された SDI データがプレイアウト可能になるまでの待ち時間を設定します。値は27MHz クロックのサイクル数で指定します。

FEC_PARAM (0x124) レジスタ

チャネルが検出した FEC パラメーターに関する読み出し専用ステータスです。

現在のチャネルで初に FEC パケットを検出するとビット 20 が High になります。検出は、レジスタ 0x120 のビット 0 が High になるまで開始しません。

ビット 20 が High の場合、各ビットの意味は次のとおりです。

• ビット 9-0 : FEC マトリクスの L 値

• ビット 19-10 : FEC マトリクスの D 値

• ビット 21 : FEC 保護レベル。 Low ならレベル A ストリーム、 High ならレベル B ストリーム

SEAMLESS_PROTECT (0x128) レジスタ

ビット 30-0 は、同じチャネルのプライマリリンクとセカンダリリンクで受信したパケットの RTP タイムスタンプの差分をサンプリングします。

ビット 31 はチャネルをシームレス保護の対象とするかどうかを示します。プライマリリンクとセカンダリリンクで受信したメディアパケットの RTP タイムスタンプがどちらも NETWORK_PATH_DIFFERRENTIAL とPLAYOUT_DELAY で定義した範囲内にあれば、チャネルは保護されていると見なされます。

MEDIA_BUF_BASE_ADDR (0x12C) レジスタ

このレジスタは、 FEC 回復およびプレイアウトを行うメディアパケットの格納用に DDR に割り当てられたメモリバッファーのベースアドレスを設定します。

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MEDIA_PKT_BUF_SIZE (0x130) レジスタ

このレジスタは、現在のチャネルの DDR に格納できる大メディアパケット数を設定します。 (2^n-1) の形式で 16ビット (ビット 15-0) の値 n を設定します。

CHAN_VALID_MEDIA_PKT_CNT (0x134) レジスタ

このカウンターは、メディアパケットがメモリバッファーに書き込まれるとインクリメントします。このカウンターは各チャネルにあり、レジスタ 0x10C のビット 0 を High にするとリセットされます。

REC_PKT_CNT (0x138) レジスタ

回復パケットカウンターは、 FEC エンジンによってメディアパケットが回復されるとインクリメントします。このカウンターは各チャネルにあり、レジスタ 0x10C のビット 1 を High にするとリセットされます。

DUP_PKT_CNT (0x13C) レジスタ

重複パケットカウンターは、チャネルのプライマリリンクかセカンダリリンクかを問わず、すでにメモリバッファーにあるのと同じシーケンス番号のメディアパケットを受信するとインクリメントします。この場合受信パケットは破棄され、それ以上処理されません。このカウンターは各チャネルにあり、レジスタ 0x10C のビット 2 を Highにするとリセットされます。

CURR_PKT_BUFFERED (0x140) レジスタ

このレジスタは、 DDR に格納されている RTP パケットの数を示します。ザイリンクスでは、コアの側帯波信号として利用できる rx[0-7]_rtp_pkt_buffered (表 2-8) を使用することを推奨します。側帯波信号には、このレジスタよりも即時的で高速な表示更新と同じ機能があります。

PKT_INTERVAL (0x144) レジスタ

メディアパケットストリーム内のシーケンス番号が連続する 2 つのパケット間の RTP タイムスタンプの差です。値の単位は 27MHz クロックのサイクル数です。シーケンス番号が連続する 2 つのパケット間の RTP タイムスタンプの差は、ビデオビットレートの情報 (3G、 HD、 SD のいずれか) を示します。

例 :PKT_INTERVAL = 200 = (200/27000) = ~7.41us これは、レジスタの値に基づいて計算されたパケットあたりのビットレートです。

1 HD パケットが 1376B メディアペイロードであることと、 HD ビットレートが 1.485Gbits/s であることがわかっているため、パケットあたりのビットレートは (1376*8)/1.485 = ~7.41us と計算できます。これは、 PKT_INTERVAL レジスタの値が HD ビットレートを表すことを示しています。

CHAN_VALID_FEC_PKT_CNT (0x148) レジスタ

このカウンターは、 FEC パケットがメモリバッファーに書き込まれるとインクリメントします。このカウンターは各チャネルにあり、 CHAN_STAT_RESET (0x10C) のビット 6 を High にするとリセットされます。

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MEDIA_BUFFER_OV (0x154) レジスタ

送信パケット数よりも受信パケット数の方が多く、メモリバッファーがいっぱいになると、このレジスタのビット 0が High になります。このステータスは各チャネルにあり、レジスタ 0x10C のビット 3 を High にするとリセットされます。

UNREC_PKT_CNT (0x158) レジスタ

回復不能パケットカウンターは、送信パケットがなくなるとインクリメントします。これは、まだパケットを受信していない場合、または FEC エンジンがマトリクスから欠落したパケットを回復できない場合が該当します。このカウンターは各チャネルにあり、レジスタ 0x10C のビット 4 を High にするとリセットされます。

OOR_PKT_CNT (0x160) レジスタ

範囲外パケットカウンターは、受信パケットと送信パケットの RTP タイムスタンプの差が (NETWORK_PATH_DIFFERRENTIAL + PLAYOUT_DELAY) の値より大きくなるとインクリメントします。この場合受信パケットは破棄され、それ以上処理されません。このカウンターは各チャネルにあり、レジスタ 0x10C のビット5 を High にするとリセットされます。

範囲外パケットが大量に発生すると、コアが動作を停止することがあるため注意してください。

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第 3章

コアを使用するデザインこのコアは、 SMPTE ビデオコネクティビティ規格の SD/HD/3G-SDI と 10Gb/s イーサネットの間でブリッジ変換が必要なブロードキャストアプリケーションで使用します。コアは SMPTE 2022-5/6 規格に従ってカプセル化されたイーサネットパケットを受け取り、そのパケットを非圧縮 SD/HD/3G-SDI ストリームで SMPTE SD/HD/3G-SDI コアにマップします。このコアは、 AXI4-Stream インターフェイスを介して 10Gb/s イーサネット MAC からイーサネットパケットを受信します。このコアは AXI4 メモリインターフェイスを使用してコアと外部 DDR メモリの間でデータを転送します。レジスタ制御インターフェイスは AXI4-Lite インターフェイスに準拠しています。詳細は、『前方誤り訂正を利用して IP ネットワークで高ビットレートの SMPTE 2022-5/6 メディアトランスポートを実現』 (XAPP1199) [参照 1] および『IP ネットワークを介した SMPTE 2022-5/6/7 高ビットレートメディアトランスポート、前方誤り訂正機能と KintexUltraScale FPGA でのシームレス保護スイッチング機能を装備』 (XAPP1259) [参照 2] を参照してください。

1. プライマリとセカンダリの ETH_AXIS が存在するのは、シームレススイッチング (SMPTE2022-7) を有効にした場合に限ります。

2. 3G-SDI の場合、 SMPTE2022-7 がサポートされるのは大 120ms です。

注記 : SMPTE 2022-5/6 Video over IP Receiver コアには、オプションで FEC (前方誤り訂正) エンジンを含めることができます。このエンジンを追加すると、レシーバーはネットワーク伝送エラーによって失われた IP パケットを回復できるため、非圧縮ビデオの品質が確保されます。ただしその場合、 FPGA リソースと外部メモリの使用量が増加します。シームレススイッチングは冗長保護リンクを追加してネットワーク伝送エラーによるパケット損失を防ぐもので、このオプションを有効にした場合もデバイスリソース使用量が増加します。 chan_en レジスタ (レジスタオフセット 0x100) のビット 0 を Low にすると、各チャネルの個別リセットが可能です。コアをリセットするには、 resetレジスタ (レジスタオフセット 0x004) のビット 0 を Low にして個々のアクティブなチャネルをすべてリセットする必要があります。


図 3‐1 :ほかのザイリンクス IP コアと組み合わせて構築した SMPTE 2022‐5/6 Video over IP Receiver システム

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第 3 章 : コアを使用するデザイン

クロッキングこのコアには 5 つのクロックドメインがあります。

• SDI ビデオクロックドメイン

• システムクロックドメイン : 200MHz 推奨

• プライマリイーサネットクロックドメイン : 156.25MHz

• セカンダリイーサネットクロックドメイン : 156.25MHz

• AXI4-Lite クロックドメイン : 100MHz 推奨

リセットSMPTE 2022-5/6 Video over IP Receiver コアには主に 4 つ (シームレススイッチングを有効にした場合は 5 つ) のリセットがあります。

• プライマリイーサネットリンクリセット : pri_eth_rst

• セカンダリイーサネットリンクリセット : sec_eth_rst

• システムドメインリセット : sys_rst

• SDI ドメインリセット : tx<port_num>_rst

• AXI4-Lite ドメインリセット : s_axi_aresetn

リセット要件

• これらのリセットは各クロックドメインに同期する必要があります。

• リセット信号は 16 クロックサイクル以上アサートすることを推奨します。

• pri_eth_rst と sec_eth_rst リセット信号を後にする以外、リセット信号のディアサートに定められた順序はありません。

『前方誤り訂正を利用して IP ネットワークで高ビットレートの SMPTE 2022-5/6 メディアトランスポートを実現』(XAPP1199) [参照 1] を参照してください。

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メモリ要件とレジスタ設定

ベースアドレス、パケットバッファー、ネットワークパスの差、プレイアウト遅延の各レジスタの設定

次に示す計算式を使用して、チャネルパケットバッファーサイズと playout_delay を得るためのコンフィギュレーション値を求めます。これらの値はすべてのチャネルを有効にする前に設定する必要があります。

(注記 : 下記の計算はすべてチャネル単位のものです。 )

SMPTE 2022-567 の計算は次の SDI レートに基づいています。

(注記 : SMPTE 2022-567 のペイロードサイズ : 1376 バイト )

network_path_differential は次のように算出されます。

(注記 : 2 つのリンク間の大遅延は、シームレスオプションを有効にした場合に設定されます。 )

バッファーに格納されるパケット数は次のように算出されます。

ネットワークパス差分パケットバッファーの場合

FEC 訂正パケットバッファーの場合

(注記 : FEC 回復プロセスのための時間を確保するため、パケットマージンは 256 に設定されます。 )

表 3‐1 : SDI レート

SDI フォーマット SDI ビットレートの最大値 (Mbps)

SD 270

HD 1485

3G 2970

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FEC 処理遅延パケットバッファーの場合

バッファーに格納されるパケット数の合計は次のように算出されます。

playout_delay (0x011C) は次のように算出されます。

playout_delay は 27MHz クロックのサイクル数で値を指定するため、次のように算出されます。

media_pkt_buf_size は次のように算出されます。

(注記 : メディアパケットバッファーサイズの大値は 65535 (0xFFFF) です。 )

次の計算を使用して media_buf_base_addr、 fec_buf_base_addr、 fec_buf_pool_size の値を求めます。

各パケットに対して割り当てられるサイズのルックアップテーブル (表 3-2) に基づき、各チャネルの DDR に割り当てられるサイズを求めます (RTP)。

各チャネルのメディアバッファーベースアドレスは次のように連続して設定できます。

メディアバッファーの割り当てが終わった位置に FEC バッファーベースアドレスを設定できます。

表 3‐2 :各パケットに対して DDR に割り当てられるサイズのルックアップテーブル

SMPTE 2022‐5/6 のパケットメディア/FEC

1 パケットに割り当てられるサイズ (バイト ) 1472

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後に、各チャネルの FEC バッファープールサイズを設定します。

すべてのチャネルのプールサイズを合計します。

ユースケースのセットアップ例

* トランスミッターからレシーバーまでの 2 つのリンクが異なるパスをたどることによって生じるリンク遅延

ネットワークパス差分レジスタ (0x028) を設定します。

バッファーに格納されるパケット数は次のように算出されます。

FEC 訂正パケットバッファーの場合

チャネル 1、 2、 3 のマトリックスサイズは同じなので、次のようになります。

FEC 処理遅延パケットバッファーの場合、 FEC 処理遅延時間はほとんどない (ほぼ 0) とみなします。

表 3‐3 :

チャネル SDI フォーマットビデオパケットレート FEC L FEC D

1 SD 24527.62 4 4

2 HD 134901.89 4 4

3 3G 269803.78 4 4

SMPTE 2022‐56 TX SMPTE 2022 ‐56 RXNetwork Path

Link Delay between Primary and Secondary = 50msNetwork Jitter = 5ms

Primary

Secondary

Primary

Secondary

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バッファーに格納されるパケット数の合計は次のように算出されます。

playout_delay (0x011C) は次のように算出されます。

media_pkt_buf_size は次のように算出されます。

(注記 : メディアパケットバッファーサイズの大値は 65535 (0xFFFF) です。 )

次の計算を使用して media_buf_base_addr、 fec_buf_base_addr、 fec_buf_pool_size の値を求めます。

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各チャネルのメディアバッファーベースアドレスは次のように連続して設定できます。

* メモリのベースアドレスは 0x00000000 から開始すると仮定します。

メディアバッファーの割り当てが終わった位置に FEC バッファーベースアドレスを設定できます。

後に、各チャネルの FEC バッファープールサイズを設定します。

すべてのチャネルのプールサイズを合計します。

AXI メモリマップの帯域幅の要件

メモリ帯域幅は、チャネル数および SDI フォーマットとは関係なく、RTP および FEC パケットを含む SMPTE 2022-5/6RX へのリンクあたり 10Gbps の大入力に基づいて計算します。

表 3-4 の値は、各ポートのワーストケースでのものです。大帯域幅は、コアでのイネーブル/ディスエーブル機能に従って変化しません。たとえば、FEC を有効にした場合は、表 3-4 のすべてのポートの大帯域幅を適用できます。ただし、 FEC を無効にした場合、 M1_* の大帯域幅は有効ではなくなり、ポート M0_* の大帯域幅も表 3-4 に示す値と同じになります。

表 3‐4 : レシーバー AXI‐MM ポートで必要な帯域幅

ポート最大帯域幅 (Gbps)

M0_AXIMM WR 21.5

M0_AXIMM RD 10.5

M1_AXIMM WR 2.5

M1_AXIMM RD 10.5

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レシーバー出力データの動作

図 3-2 に、レシーバー出力データの動作を示します。


図 3‐2 : レシーバー出力データの動作

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第 4章

デザインフローの手順この章では、コアのカスタマイズと生成、制約、およびシミュレーション/合成/インプリメンテーションの手順について説明します。標準的な Vivado® デザインフローと IP インテグレーターの詳細は、次の Vivado Design Suite ユーザーガイドを参照してください。

• 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994) [参照 13]

• 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8]

• 『Vivado Design Suite ユーザーガイド : 入門』 (UG910) [参照 10]

• 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9]

コアのカスタマイズおよび生成コアは、 Vivado IDE を使用して要件に沿うようコンフィギュレーションしてからインスタンシエートします。このセクションは、生成時に設定可能なパラメーターのクイックリファレンスを提供します。

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第 4 章 :デザインフローの手順

Vivado IDE では左側に IP シンボルが表示され、右側でパラメーターを指定します。詳細は次のとおりです。

• [Component Name] : このコアに対して生成される出力ファイルのベース名です。初の 1 文字は必ず小文字アルファベットとし、 2 文字目以降は a ～ z、 0 ～ 9、アンダースコア (_) を自由に組み合わせることができます。v_smpte2022_56_rx は、コンポーネント名として使用できません。

• [Number of SDI channels] : SDI チャネルの数を選択します。

• [Include Forward Error Correction Engine] : オンにすると、コアで SMPTE 2022-5 FEC (前方誤り訂正) エンジンが生成されます。コアは、ネットワーク伝送エラーによって失われた IP パケットを回復可能になります。

• [Enable Seamless Switching] : オンにすると、シームレス動作をサポートするためにセカンダリ AXIS イーサネットリンクを備えたコアが生成されます。


図 4‐1 : Vivado IDE

Discontinued IP




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ユーザーパラメーター

表 4-1 に、Vivado IDE のフィールドとユーザーパラメーターの対応関係を示します。ユーザーパラメーターは Tcl コンソールで表示できます。

出力の生成

詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8] の出力ファイルの生成に関するセクションを参照してください。

コアへの制約

必須の制約

このコアに必須の制約は、第 3 章「コアを使用するデザイン」の「クロッキング」で説明したクロックドメインに対するクロック周波数の制約です。クロックドメイン間のパスには max_delay 制約を適用します。また、DATAPATHONLYフラグを使用してクロックドメインを交差する (クロック乗せ換え) 信号に対するセットアップチェックおよびホールドチェックを無効にします。これらの制約は、コアに含まれる XDC 制約ファイルで提供されています。

デバイス、パッケージ、スピードグレードの選択

このコアには、デバイス、パッケージ、またはスピードグレードの要件はありません。低電力デバイスで使用するための特性評価は行われていません。

クロック周波数

第 2 章の「大周波数」を参照してください。

クロック管理

第 3 章の「クロッキング」を参照してください。

クロック配置

このコアには、特定のクロック配置要件はありません。

表 4‐1 : GUI パラメーターとユーザーパラメーターの対応

GUI パラメーター /値(1) ユーザーパラメーター /値(1) デフォルト値

[Number of SDI channels] C_CHANNELS 1

[Include Forward Error Correction Engine] C_INCLUDE_FEC FALSE

[Enable Seamless Switching] C_INCLUDE_HITLESS FALSE

1. パラメーター値については、 GUI パラメーター値とユーザーパラメーター値の異なるものを示しています。これらの値は、

パラメーター名の下に字下げして表記しています。Discontinued IP




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バンク設定

このコアには、特定のバンク設定規則はありません。

トランシーバーの配置

このコアには、トランシーバー配置要件はありません。

I/O 規格と配置

このコアには、特定の I/O 規格および配置規則はありません。

シミュレーションVivado シミュレーションコンポーネントについて、またサポートされているサードパーティツールについては、『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900) [参照 9] を参照してください。

合成およびインプリメンテーション合成およびインプリメンテーションの詳細は、『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896) [参照 8] を参照してください。

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第 5章

テストベンチこの章では、 Vivado® Design Suite で提供されているテストベンチについて説明します。

デモンストレーション用テストベンチVivado IP カタログを使用してコアを生成すると、オプションでデモンストレーション用テストベンチが生成されます。このシンプルな SV テストベンチを使用してコアに信号を印加します。デモンストレーション用テストベンチのソースコードは、 Verilog/VHDL 混在ファイルおよび SystemVerilog ファイルから Vivado Design Suite の出力ディレクトリの demo_tb/ ディレクトリに生成されます。テストベンチの上位ファイルの名前は tb_<component_name>.sv です。

デモンストレーション用テストベンチの使用

デモンストレーション用テストベンチは、生成された SMPTE2022-56-RX コアをインスタンシエートします。デモンストレーション用テストベンチでは、ビヘイビアーモデルまたはネットリストのシミュレーションを実行できます。デモンストレーション用テストベンチは、次の手順で実行します。

1. IP カタログを使用してコアを生成し、上位に設定します。

2. [Simulation Settings] ダイアログボックスを開き、 [Simulation top module name] フィールドに表示されたコンポーネント名に接頭辞「tb_」を付けます。次に [OK] をクリックします。

3. [Run Simulation] をクリックしてビヘイビアーシミュレーションを開始します。

このテストベンチはデフォルトで 3G-A モードのデータを生成します。データストリームチェッカーが SMPTE2022-56-RX のレシーバー側からの出力を検出するとシミュレーションが停止します。データの不一致が検出されると、SDIストリームデータチェッカーモジュールによって Vivado® IDE のコンソールに表示されます。

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第 5 章 : テストベンチ

デモンストレーション用テストベンチのアーキテクチャ

図 5-1 に、テストベンチのアーキテクチャ図を示します。


図 5‐1 : テストベンチのアーキテクチャ

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第 5 章 : テストベンチ

SMPTE コア (TX および RX) のテストベンチは、表 5-1 に示す主要ブロックで構成されます。

表 5‐1 : テストベンチを構成するブロックと説明

テストベンチのコンポーネント

説明

SDI ビデオジェネレーター SDI ビデオジェネレーターのコンフィギュレーションモジュールで設定した SDI フォーマット (3G/HD/SD) に基づき、 SMPTE TX コアへのビデオ入力を供給します。

ダミー DDR パケットトランザクション中にコアとネットワークエミュレーターが使用するダミーの外部ストレージとして動作します。

XGMAC ブリッジダミーの 10G イーサネット MAC ブリッジとして動作します。

SDI ストリームデータチェッカー

SMPTE RX コアが受信した生データ出力と SDI ビデオジェネレーターから出力された元のデータを比較します。一致しないデータがあるとエラーがアサートされます。

また、入力および出力ストリームで SOF を検出する機能もあり、 TX コアによるデータ送信および RX コアによるデータ受信が正常に完了すると通知します。

コンフィギュレーションモジュール

TX、 RX、 SDI ジェネレーター、およびネットワークエミュレーターを設定するために使用できます。次のサブブロックで構成されます : API レイヤー、ドライバーレイヤー、 HAL レイヤー、 AXI4 Lite マスター /スレーブデコードロジック

SMPTE TX VoIP Transceiver コアを暗号化し、テストベンチでループバックモードに設定したシミュレーションモデルです。暗号化したモデルは、ユーザーからは見ることができません。

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付録 A

検証、互換性、相互運用性SMPTE 2022-5/6 Video over IP Receiver コアのバリデーションには、ザイリンクスの Kintex®-7 FPGA コネクティビティキットを使用しています。詳細は、『前方誤り訂正を利用して IP ネットワークで高ビットレートの SMPTE 2022-5/6メディアトランスポートを実現』 (XAPP1199) [参照 1] および『IP ネットワークを介した SMPTE 2022-5/6/7 高ビットレートメディアトランスポート、前方誤り訂正機能と Kintex UltraScale FPGA でのシームレス保護スイッチング機能を装備』 (XAPP1259) [参照 2] を参照してください。

また、このコアは Video Services Forum 社 (www.videoservicesforum.org) が主催する業界で著名なさまざまな独立系相互運用性テストに採用されています。

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http://www.videoservicesforum.org



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付録 B

移行およびアップグレードこの付録には、 ISE® から Vivado® Design Suite へデザインを移行する際の情報、および新版 IP コアへのアップグレードに関する情報が記載されています。 Vivado Design Suite でアップグレードする場合のポート変更およびユーザーロジックへの影響といった重要な情報もここに記載されています。

Vivado Design Suite への移行SMPTE 2022 5/6 Receiver コアバージョン v5.0 は、新の SMPTE 2022 5/6 規格の仕様に準拠するよう更新されています。 ISE バージョン (v2.1) からの移行がサポートされており、移行プロセス中に警告メッセージが表示されます。

Vivado Design Suite への移行方法については、『ISE から Vivado Design Suite への移行ガイド』 (UG911) [参照 11] を参照してください。

Vivado Design Suite でのアップグレードSMPTE 2022-5/6 Video Over IP Receiver バージョン 5.0 では次の点が変更されており、以前のバージョンのコア (v2.0、v2.1、 v3.0、 v4.0) とは互換性がない場合があります。

パラメーターの変更点

表 B-1 に、変更点の詳細を示します。

表 B‐1 :パラメーターの変更点

バージョン注記

v2.0/1 および v3.0 v5.0

[Component Name] [Component Name] 変更なし

[Number of SDI channels]

[Number of SDI channels]

変更なし

[Include FEC Engine] [Include FEC Engine] 変更なし

[Enable Seamless Switching]

バージョン v4.0 と同じ。詳細は「コアのカスタマイズおよび生成」を参照してください。

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付録 B :移行およびアップグレード

ポートの変更点

表 B-2 と表 B-3 に、変更点の詳細を示します。

表 B‐2 :ポートの変更点


v2.0/1 および v3.0 v5.0

ce_27m 新規に追加

eth_rst pri_eth_rst 名称を変更

eth_clk pri_eth_clk 名称を変更

sec_eth_rst シームレススイッチングをサポートするため新規に追加

sec_eth_clk シームレススイッチングをサポートするため新規に追加

s_axis_aresetn 削除

s_axis_tdata pri_s_axis_tdata 名称を変更

s_axis_tkeep pri_s_axis_tkeep 名称を変更

s_axis_tvalid pri_s_axis_tvalid 名称を変更

s_axis_tuser pri_s_axis_tuser 名称を変更

s_axis_tlast pri_s_axis_tlast 名称を変更

sec_s_axis_tdata シームレススイッチングをサポートするため新規に追加

sec_s_axis_tkeep シームレススイッチングをサポートするため新規に追加

sec_s_axis_tvalid シームレススイッチングをサポートするため新規に追加

sec_s_axis_tuser シームレススイッチングをサポートするため新規に追加

sec_s_axis_tlast シームレススイッチングをサポートするため新規に追加

m2_axi_* 削除

rx[0-7]_rtp_pkt_recv rx[0-7]_pri_rtp_pkt_recv 名称を変更

rx[0-7]_rtp_seq_num rx[0-7]_pri_rtp_seq_num 名称を変更

rx[0-7]_rtp_vid_ts rx[0-7]_pri_vid_ts 名称を変更

rx[0-7]_rtp_ts rx[0-7]_pri_rtp_ts 名称を変更

gtready[0-7] システム向上のため新規に追加

表 B‐3 :ポートの変更点


v4.0 v5.0

rst27m 削除

clk27m 削除

ce_27m データクロックイネーブルポートとして新規に追加

gtready[0-7] システム向上のため新規に追加

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機能の変更点

重要 : v3.0 およびそれ以前のコアに適用します。

シームレススイッチングのサポートが追加されました。この機能は XGUI オプションで有効にできます。詳細は第 4 章の「コアのカスタマイズおよび生成」を参照してください。

最小限の変更で移行する方法

SMPTE 2022‐5/6 RX v3.0 から v5.0 への移行


SMPTE 2022-5/6 RX v5.0 には SMPTE 2022-7 をサポートする新しい機能が追加されており、レシーバーコアはユーザー設定に基づいてヘッダーが異なる 2 つの同じ /シームレスな AXI-Stream (プライマリおよびセカンダリ ) を受信します。表 B-4 に、新機能に関連するポートの変更点を示します。

コアの設定でシームレススイッチングを有効にした場合にのみ、セカンダリ AXI4-Stream のスレーブインターフェイス信号とイーサネットパケット受信インターフェイス信号が可視化されます。これを無効にすると、プライマリAXI4-Stream のみが可視化され、イーサネットリンクを 1 つのみ使用する SMPTE 2022-5/6 RX v3.0 コアと同様になります。

* 接頭辞 pri_ はプライマリ、 sec_ はセカンダリを表します。

* 接頭辞 N はチャネル番号を表します。

表 B‐4 : SMPTE2022‐7 の機能サポートに伴うポート変更点

SMPTE 2022‐5/6 TX v3.0 のポート SMPTE 2022‐5/6 TX v5.0 のポート

s_axis_aresetn pri_s_axis_aresetn

sec_s_axis_aresetn

s_axis_tdata[63:0] pri_s_axis_tdata[63:0]

sec_s_axis_tdata[63:0]

s_axis_tkeep[7:0] pri_s_axis_tkeep[7:0]

sec_s_axis_tkeep[7:0]

s_axis_tvalid pri_s_axis_tvalid

sec_s_axis_tvalid

s_axis_tlast pri_s_axis_tlast

sec_s_axis_tlast

s_axis_tready pri_s_axis_tready

sec_s_axis_tready

rxN_rtp_pkt_recv rxN_pri_rtp_pkt_recv

rxN_sec_rtp_pkt_recv

rxN_rtp_seq_num rxN_pri_rtp_seq_num

rxN_sec_rtp_seq_num

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移行に伴う変更を小限にするには、シームレススイッチング機能を無効にし、名称が変更されたポート (表 B-2 参照) のマッピングを適切に変更します。 v5.0 で追加されたポートの詳細は、第 2 章の「ポートの説明」を参照してください。

レジスタ設定

表 B-5 に、新しい機能をサポートするために追加された新しいレジスタをまとめます。

これらは移行時に考慮する必要がある重要なレジスタです。

1. プライマリレジスタとセカンダリレジスタは別々に設定します。

これらの新規追加レジスタを設定する際は、第 3 章の「メモリ要件とレジスタ設定」を参照してください。

移行に伴う変更を小限に抑えるには、シームレススイッチングを無効にし、それに応じてプライマリレジスタを設定します。レジスタの設定は、付録 C の「コアのデバッグ」を参照してください。

rxN_rtp_vid_ts rxN_pri_rtp_vid_ts

rxN_sec_rtp_vid_ts

rxN_rtp_rtp_ts rxN_pri_tp_rtp_ts

rxN_sec_rtp_rtp_ts

表 B‐5 : レジスタマップに追加されたレジスタ

アドレスオフセット

一般/チャネル

レジスタ名レジスタの説明

ビット名前

0x028 一般 [31:0] network_path_differential 27MHz クロックのサイクル数を単位とした、2 つのストリーム間での大許容遅延の設定

0x034 一般 [31:0] fec_buf_base_addr FEC パケットを格納する DDR のベースアドレス

0x038 一般 [31:0] fec_buf_pool_size FEC バッファー用に確保するメモリ空間のバイト数

0x11C チャネル [31:0] playout_delay 受信ストリームのパケットサイズがロックされてから SDI プレイアウトまでの時間を設定。単位は 27MHz クロックのサイクル数

0x12C チャネル [31:0] media_buf_base_addr チャネルごとにパケットを格納する DDR の開始ベースアドレス。重複しないよう注意してください。

0x130 チャネル [15:0] media_pkt_buf_size 各チャネルの DDR に格納できるパケットの大数

表 B‐4 : SMPTE2022‐7 の機能サポートに伴うポート変更点 (続き)

SMPTE 2022‐5/6 TX v3.0 のポート SMPTE 2022‐5/6 TX v5.0 のポート

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SMPTE 2022‐5/6 RX v4.0 から v5.0 への移行


SMPTE 2022-5/6 RX v5.0 では、新しいポート gtready[0-7] が SDI チャネルごとに追加されています。これらのポートは GT から信号を受け取り、 High の場合は SDI クロックが安定していることを示します。この信号は SDI クロックと同期します。

clk27m ポートと rst27m ポートは削除され、 ce_27m ポートに置き換えられました。これはデータクロックイネーブルポートであり、入力は 27MHz 周期での Valid パルス信号です。この信号は sys_clk を使用して、立ち上がりエッジでコアによってサンプリングされます。Discontinued IP




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付録 C

デバッグこの付録では、ザイリンクスサポートウェブサイトより入手可能なリソースおよびデバッグツールについて説明します。

ヒント : IP の生成にエラーが発生し停止した場合、ライセンスに問題がある可能性があります。詳細は、第 1 章の「ライセンスチェッカー」を参照してください。

ザイリンクスウェブサイトこのコアを使用した設計およびデバッグでヘルプが必要な場合は、ザイリンクスサポートウェブページから製品の資料、リリースノート、アンサーなどを参照するか、テクニカルサポートでケースを開いてください。

資料

この製品ガイドは、このコアに関する主要資料です。このガイド並びに全製品の設計プロセスをサポートする資料はすべて、ザイリンクスサポートウェブページまたはザイリンクスの Documentation Navigator から入手できます。

Documentation Navigator は、ダウンロードページの [デザインツール] タブからダウンロードできます。このツールの詳細および機能は、インストール後にオンラインヘルプを参照してください。

アンサー

アンサーには、よく発生する問題についてその解決方法、およびザイリンクス製品に関する既知の問題などの情報が記載されています。アンサーは、ユーザーが該当製品の新情報にアクセスできるよう作成および管理されています。

アンサーの検索には、ザイリンクスサポートウェブページにある検索ボックスを使用します。より的確な検索結果を得るには、次のようなキーワードを使用してください。

• 製品名

• ツールで表示されるメッセージ

• 問題の概要

検索結果は、フィルター機能を使用してさらに絞り込むことができます。

SMPTE 2022‐5/6 RX コアに関するマスターアンサー

AR 54534。

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http://japan.xilinx.com/support/download.html


http://japan.xilinx.com/support/answers/54534.htm



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付録 C :デバッグ

テクニカルサポート

ザイリンクスは、製品資料の説明に従って使用されている LogiCORE™ IP 製品に対するテクニカルサポートをザイリンクスサポートウェブページで提供しています。次のいずれかを行った場合、タイミング、機能、製品サポートを保証されません。

• 資料に定義されていないデバイスにソリューションを実装した場合

• 製品資料で許容されている範囲を超えてソリューションをカスタマイズした場合

• 「DO NOT MODIFY」と記されているデザイン部分に変更を加えた場合

ザイリンクスのテクニカルサポートに問い合わせる場合は、ザイリンクスサポートウェブページにアクセスします。

• 問題によっては、ファイルの追加を求められる場合があります。ウェブケースに含める特定ファイルについては、この資料の関連セクションを参照してください。

注記 :すべての問題がウェブケースの利用対象になるわけではありません。ウェブケースツールにログインしてサポートオプションを確認してください。

Vivado Design Suite のデバッグ機能Vivado® Design Suite のデバッグ機能では、 Logic Analyzer (ILA) および Virtual I/O (VIO) コアがデザインに直接挿入されます。デバッグ機能を使用すると、トリガー条件を設定して、アプリケーションおよび統合ブロックのポート信号をハードウェアに取り込むことができます。取り込まれた信号は、その後解析できます。 Vivado IDE のこの機能は、ザイリンクスデバイスで実行されるデザインの論理デバッグおよびバリデーションに使用されます。

Vivado ラボツールのロジック解析は次の LogiCORE IP ロジックデバッグコアに使用されます。

• ILA 2.0 (およびそれ以降のバージョン)

• VIO 2.0 (およびそれ以降のバージョン)

『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908) [参照 12] を参照してください。

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インターフェイスのデバッグ

AXI4‐Lite インターフェイス

デフォルトがすべて 0 でないレジスタから読み出して、インターフェイスが機能していることを確認します。読み出しアドレスが有効になると出力 s_axi_arready がアサートされ、読み出しデータ /応答が有効になると s_axi_rvalidがアサートされます。インターフェイスが応答しない場合は、次を確認します。

• s_axi_aclk および aclk 入力が接続されており、トグルしていることを確認します。

• インターフェイスがリセット状態に保持されておらず、 s_axi_aresetn がアクティブ Low のリセットであることを確認します。

• インターフェイスが有効になっており、 s_axi_aclken がアクティブ High であることを確認します (使用されている場合)。

• メインのコアクロックがトグルしており、イネーブル信号がアサートされていることを確認します。

• シミュレーションが実行されている場合はシミュレーション、または Vivado ラボツールのキャプチャ機能を使用して、波形が AXI4-Lite インターフェイスへのアクセスに適していることを確認します。

AXI4‐Stream インターフェイス

データが送信または受信されていない場合は、次を確認します。

• <interface_name>_tvalid 入力がアサートされた後、送信の <interface_name>_tready が Low のままになる場合、コアはデータを送信できません。

• 受信の <interface_name>_tvalid が Low のままになる場合、コアはデータを受信しません。

• aclk 入力が接続されており、トグルしていることを確認します。

• AXI4-Stream の波形に従っていることを確認します。

• コアの設定を確認します。

• コア固有の確認を行います。

コアのデバッグ

重要なレジスタ設定

1. network_path_differential (0x028) レジスタのビット [31:0] と playout_delay (0x11C) レジスタのビット [31:0] が適切に設定されていることを確認します。第 3 章の「メモリ要件とレジスタ設定」に示す式を参照してください。

2. 第 3 章の「メモリ要件とレジスタ設定」で説明したメディアバッファーサイズの式に基づき、media_pkt_buf_size (0x130) が十分な値に設定されていることを確認します。

3. fec_buf_base_addr (0x034) レジスタと media_buf_base_addr (0x12C) レジスタが適切に設定されており、バッファーのアドレスが重複していないことを確認します。

4. コアで設定され、どのチャネルに属するかを示すイーサネットヘッダー (SSRC、IP ソース、IP デスティネーション、 UDP ソース、 UDP デスティネーション、 VLAN TCI) に一致するよう match_sel (0x0B4) レジスタが設定されていることを確認します。

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PG033 2015 年 9 月 30 日


デバッグ方法

1. pri_recv_pkt_cnt (0x03C) レジスタと sec_recv_pkt_cnt (0x040) レジスタがインクリメントしていれば、コアがパケットを受信していることを示します。

2. pri_discard_pkt_cnt (0x04C) レジスタと sec_discard_pkt_cnt (0x050) レジスタがインクリメントしていれば、パケットが match_sel (0x0B4) レジスタの設定と一致していないため、受信パケットが破棄されていることを示します。

3. sdi_pkt_status (0x114) レジスタのビット [0] パケットロックが High であることを確認します。これは、コアがパケットにロックされていることを示します。

4. link_valid_media_pkt_cnt (0x0C0) レジスタと chan_valid_media_pkt_cnt (0x134) レジスタがインクリメントしていれば、コアが有効なパケットを受信していることを示します。

5. oor_pkt_cnt (0x160) レジスタがインクリメントしていれば、受信したパケットのタイムスタンプが network_path_differential (0x028) レジスタのビット [31:9] と playout_delay (0x11C) レジスタのビット [31:9] で設定した範囲から逸脱しているためパケットが破棄されていることを示します。

6. rx[0-7]_rtp_pkt_buffered (0x140) レジスタの値が media_pkt_buf_size (0x130) レジスタの値を超えて

いないことを確認します。

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付録 D

その他のリソースおよび法的通知

ザイリンクスリソースアンサー、資料、ダウンロード、フォーラムなどのサポートリソースは、ザイリンクスサポートサイトを参照してください。

参考資料次の資料は、この製品ガイドの補足資料として役立ちます。

1. 『前方誤り訂正を利用して IP ネットワークで高ビットレートの SMPTE 2022-5/6 メディアトランスポートを実現』 (XAPP1199 : 英語版、日本語版)

2. 『IP ネットワークを介した SMPTE 2022-5/6/7 高ビットレートメディアトランスポート、前方誤り訂正機能とKintex UltraScale FPGA でのシームレス保護スイッチング機能を装備』 (XAPP1259 : 英語版)

3. 『SMPTE 2022-5/6 Video over IP Transmitter LogiCORE IP 製品ガイド』 (PG032 : 英語版、日本語版)

4. 『AXI リファレンスガイド』 (UG761 : 英語版)

5. 『AXI インターコネクト LogiCORE IP 製品ガイド』 (PG059 : 英語版)

6. 『10 ギガビットイーサネット MAC LogiCORE IP 製品ガイド』 (PG072 : 英語版)

7. 『SMPTE SD/HD/3G-SDI 製品ガイド』 (PG071 : 英語版、日本語版)

8. 『Vivado Design Suite ユーザーガイド : IP を使用した設計』 (UG896 : 英語版、日本語版)

9. 『Vivado Design Suite ユーザーガイド : ロジックシミュレーション』 (UG900 : 英語版、日本語版)

10. 『Vivado Design Suite ユーザーガイド : 入門』 (UG910 : 英語版、日本語版)

11. 『ISE から Vivado Design Suite への移行ガイド』 (UG911 : 英語版、日本語版)

12. 『Vivado Design Suite ユーザーガイド : プログラムおよびデバッグ』 (UG908 : 英語版、日本語版)

13. 『Vivado Design Suite ユーザーガイド : IP インテグレーターを使用した IP サブシステムの設計』 (UG994 : 英語版、日本語版)

Discontinued IP



http://japan.xilinx.com/cgi-bin/docs/rdoc?t=vivado+docs

http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1199-smpte2022-56-over-ip.pdf

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http://japan.xilinx.com/cgi-bin/docs/ndoc?t=application_notes;d=xapp1259-smpte2022-567-over-ip-kintex-ultrascale.pdf

http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=v_smpte2022_56_tx;v=latest;d=pg032_v_smpte2022_56_tx.pdf

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http://japan.xilinx.com/cgi-bin/docs/ipdoc?c=v_smpte_sdi;v=latest;d=j_pg071-v-smpte-sdi.pdf

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http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug910-vivado-getting-started.pdf

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http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug911-vivado-migration.pdf

http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug908-vivado-programming-debugging.pdf

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http://www.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf

http://japan.xilinx.com/cgi-bin/docs/rdoc?v=latest;d=ug994-vivado-ip-subsystems.pdf



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付録 D : その他のリソースおよび法的通知

改訂履歴次の表に、この文書の改訂履歴を示します。

日付バージョン内容

2015 年 9 月 30 日 5.0 • AXI4-Lite レジスタを更新。

2015 年 4 月 1 日 5.0 • Kintex-UltraScale に対応。

• gtready ポートを追加。

2014 年 10 月 1 日 4.0 • デザインアーキテクチャの改良に伴いリビジョン番号を 4.0 に更新。

• デモンストレーション用テストベンチを更新。

• GUI 画面を更新。

• 第 2 章「製品仕様」の表を更新。

• コアのメモリ要件を更新。

• 「移行およびアップグレード」のセクションを更新。

2013 年 10 月 2 日 3.0 • XDC およびコアに対するモジュールレベルの制約を追加。

• デモンストレーション用テストベンチを追加。

• すべての信号表記を小文字に変更。

2013 年 3 月 20 日 3.0 • コアのバージョン番号と一致するようにリビジョン番号を 3.0 に変更。

• コアバージョン 3.0 および Vivado Design Suite に更新。

• Virtex-6 デバイス、 ISE Design Suite、 CORE Generator™、 UCF に関する内容をすべて削除。

• GUI を更新。

• 表 2-8 および表 2-10 を更新。

2012 年 12 月 18 日 2.1 • コアバージョン 2.1 に更新。

• ISE® v14.4 および Vivado® Design Suite 2012.4 に更新。

• デバッグに関する付録を更新。

• 新の SMPTE 2022-5/6 ドラフト仕様変更に合わせてデザインを更新。

• MAC_LOW _ADDR、 MAC_HIGH _ADDR、および IP_HOST_ADDR レジスタを削除。

• 第 4 章と第 6 章のスクリーンキャプチャを変更。

2012 年 10 月 16 日 2.0.1 コアのメモリ要件を更新。

2012 年 7 月 25 日 2.0 コアバージョン 2.0 に更新。 Vivado Design Suite の資料と Virtex-7 デバイスのサポートに関する記述を追加。

2012 年 4 月 24 日 1.0 初版

Discontinued IP




PG033 2015 年 9 月 30 日

付録 D : その他のリソースおよび法的通知

お読みください : 重要な法的通知本通知に基づいて貴殿または貴社 (本通知の被通知者が個人の場合には「貴殿」、法人その他の団体の場合には「貴社」。以下同じ )に開示される情報 (以下「本情報」といいます) は、ザイリンクスの製品を選択および使用することのためにのみ提供されます。適

用される法律が許容する大限の範囲で、 (1) 本情報は「現状有姿」、およびすべて受領者の責任で (with all faults) という状態で提供

され、ザイリンクスは、本通知をもって、明示、黙示、法定を問わず (商品性、非侵害、特定目的適合性の保証を含みますがこれら

に限られません)、すべての保証および条件を負わない (否認する ) ものとします。また、 (2) ザイリンクスは、本情報 (貴殿または貴

社による本情報の使用を含む) に関係し、起因し、関連する、いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、その他のいかなる責任の法理によるかを問わない) ものとし、当該損失または損害には、

直接、間接、特別、付随的、結果的な損失または損害 (第三者が起こした行為の結果被った、データ、利益、業務上の信用の損失、

その他あらゆる種類の損失や損害を含みます) が含まれるものとし、それは、たとえ当該損害や損失が合理的に予見可能であった

り、ザイリンクスがそれらの可能性について助言を受けていた場合であったとしても同様です。ザイリンクスは、本情報に含まれる

いかなる誤りも訂正する義務を負わず、本情報または製品仕様のアップデートを貴殿または貴社に知らせる義務も負いません。事前

の書面による同意のない限り、貴殿または貴社は本情報を再生産、変更、頒布、または公に展示してはなりません。一定の製品は、

ザイリンクスの限定的保証の諸条件に従うこととなるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件

を参照してください。 IP コアは、ザイリンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従うことに

なります。ザイリンクスの製品は、フェイルセーフとして、または、フェイルセーフの動作を要求するアプリケーションに使用する

ために、設計されたり意図されたりしていません。そのような重大なアプリケーションにザイリンクスの製品を使用する場合のリス

クと責任は、貴殿または貴社が単独で負うものです。 http://japan.xilinx.com/legal.htm#tos で見られるザイリンクスの販売条件を参照

してください。

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まれるその他の指定されたブランドは、米国およびその他各国のザイリンクス社の商標です。ARM は、EU およびその他各国の ARM社の登録商標です。すべてのその他の商標は、それぞれの保有者に帰属します。

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け付けておりません。あらかじめご了承ください。

Discontinued IP


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SMPTE 2022-5/6 Video over IP Receiver v5.0 LogiCORE IP ......SMPTE 2022-5/6 Video over IP Receiver v5.0 LogiCORE IP 製品ガイド Vivado Design Suite PG033 2015 年 9 月 30 日