Reti Logiche 1 - uniroma2.it · 25/06/2010 Corso di Reti Logiche 2009/10 3 I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: •LATCH

Reti Logiche 1

Prof. B. ButtarazziA.A. 2009/2010

Elementi di memoria

25/06/2010 Corso di Reti Logiche 2009/10 2

Sommario

Elementi di memoria• LATCH• FLIP-FLOP


I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi:•LATCH •FLIP-FLOP

Elementi di memoria


Ciascuno di questi circuiti è caratterizzato dalle seguenti proprietà:•e' un circuito in grado di memorizzare un bit ovvero una informazione che può assumere 2 soli valori: 0 e 1• è bistabile ovvero può trovarsi in due stati stabili distinti (ha memorizzato uno 0, ha memorizzato un 1) e in assenza di input permanere nello stato in cui si trova;• ha due output che sono sempre uno il complemento dell’altro (etichettati Q e Q)

Elementi di memoria


Il Latch e' il circuito logico più elementare (capace di memorizzare un bit ovvero una informazione che può assumere 2 soli valori: 0 e 1)Esistono vari tipi di Latch, ma quello più semplice e' il Latch SR (Set Reset).

Latch


Il LATCH SR è solitamente rappresentato dal seguente schema:

Latch SR

S

R Q

Q


Come si vede dalla figura tale circuito è costruito con due porte NOR (ma può essere realizzato anche diversamente ad esempio con due porte NAND),è dotato di due linee di ingresso:

S (Set) per l'attivazione del latch; R (Reset) per il ripristino del latch

e di due linee di uscita : Q uscita Q’uscita negata

che sono complementari.

Latch SR

S

R Q

Q


Le caratteristiche funzionali del Latch RS possono essere sintetizzate dalla seguente Tabella di Verità, ove Qt e Q t+1 indicano rispettivamente lo stato del morsetto Q prima e dopo la commutazione di uno degli ingressi.

S R Qt+10 0 Qt0 1 01 0 11 1 non ammesso

Latch SR

S

R Q

Q


Se riceve 01 (cioè R=1 reset) produce in uscita (su Q) il valore 0, se riceve 10 (cioè S=1set ) produce in uscita (su Q) il valore 1, se riceve 00 produce in uscita (su Q) lo stesso valore del passo precedente.Il fatto che quando SR=00 l’uscita non dipende solo dal valore dell’input ma anche da cosa era stato dato in input in precedenza, (se aveva ricevuto 01 (cioè R=1) produrrà in uscita 0, se aveva ricevuto 10 (cioè S=1) produrrà in uscita il valore 1) indica che il circuito è in grado di memorizzare un bit (ovvero ricordare se l’ultimo 1 gli era arrivato da S o da R).


La tabella di verità del Latch SR ci dice che il circuito può ricevere in input per SR solo le configurazioni 00,01,10 (in quanto 11 non è ammessa) e può produrre in uscita (sul morsetto Q) due valori 0 o 1.

Latch SR


Abbiamo quindi dimostrato una proprietà che distingue nettamente i circuiti sequenziali dai circuiti combinatori.In un circuito combinatorio il valore delle uscite é univocamente determinato dai valori attuali delle variabili di ingresso (a meno di un piccolo ritardo dovuto all'inerzia di assestamento dei dispositivi fisici che realizzano le funzioni).In un circuito sequenziale, il valore delle uscite dipende, oltre che dai valori attuali, anche dalla sequenza dei valori precedenti delle variabili di ingresso.

Latch SRS

R Q

Q



Il Latch non prevede la possibilita' di applicare un 1 logico su entrambi gli ingressi S e R, se ciò accadesse il Latch potrebbe, ad esempio, mettersi a oscillare dando un'uscita non prevedibile.


.

Latch SR


Le caratteristiche funzionali del Latch RS possono essere sintetizzate dalla seguente tabella detta Tabella Caratteristica del Latch RS, che è simile alla Tabella di Verità ma mostra il legame tralo stato successivo (Q t+1 ) e gli ingressi (S,R) e lo stato attuale (Q t)Come si vede Q t+1 è funzione di SR e Q t.Gli ingressi S,R sono detti ingressi di eccitazione. Q t+1 è chiamata funzione “stato successivo”.

Tabella Caratteristica

S R Q t Q t+1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 -1 1 1 -

Hold

Reset

Set

non ammesso

Tabella caratteristica


S R Q t Q t+1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 -1 1 1 -

Hold

Reset

Set

non ammesso

Diversa scrittura della Tabella caratteristica (attraverso le variabili di stato)

y S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -

Tabella Caratteristica


Rete Sequenziale

x1x2

xn

z1z2

zm

Y1..Yk

y1..yk

Rete Combinatoria

uscitaingresso

statofuturo

Variabili di statopresente


Dalla tabella caratteristica si deduce che il Latch è descrivibile tramite un ASF (di MOORE) a 2 stati (Q=0, Q=1) di cui di seguito è riportato il Diagramma degli stati

Diagramma degli stati

1

01

10

SR0010

0001

0

Latch SR

SR


Il Latch SR è un automa di Moore perché l’informazione prodotta in output è già codificata nello stato in cui viene a trovarsi l’automa.

Se Q=0 darà in output 0Se Q=1 darà in output 1

Osservazioni Latch Set-Reset

– è sufficiente una variabile di stato y1 2 stati– transizioni per SR = 11 non specificate

1

01

10

y1

SR0010

00010

00 01 11 100

y SR

0 0 - 11 0 - 11

Diagramma degli stati

Tabella di Flusso

1

01

10

SR0010

0001

0

Tabella caratteristicay S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -

Latch SR

Y

25/06/2010 17Corso di Reti Logiche 2009/10


Dalla Tabella Caratteristica possiamo ottenere un’altra tabella, detta Tabella Inversa(tabella delle eccitazioni) utile nella sintesi delle Reti Sequenziali, che indica la configurazione che bisogna dare agli ingressi (S R) per ottenere ogni possibile transizione dallo stato presente y - stato futuro Y.

Tabella inversa

y Y S R0 00 11 11 0

y S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -


Tabella inversa

y Y S R0 00 11 11 0

y S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -

… vediamo come si compila la tabella inversa (tabella delle eccitazioni)deve indicare la configurazione che bisogna dare agli ingressi (S R) per ottenere tutte le possibile transizioni di stato (da stato presente y a stato futuro Y)


Tabella inversa

y Y S R0 0 0 -0 11 11 0

y S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -


y Y S R0 0 0 -0 1 1 01 11 0

y S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -

Tabella inversa


y Y S R0 0 0 -0 1 1 01 1 - 01 0

y S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -

Tabella inversa


y Y S R0 0 0 -0 1 1 01 1 - 01 0 0 1

y S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -

Tabella inversa


y Y S R0 0 0 -0 1 1 01 1 - 01 0 0 1

y S R Y0 0 0 00 0 1 00 1 0 10 1 1 -1 0 0 11 0 1 01 1 0 11 1 1 -

Tabella inversa


Le Reti Combinatorie e le Reti Sequenziali fin ora descritte vengono detti sistemi asincroni in quanto i segnali di ingresso non devono rispettare nessun sincronismo cioè possono cambiare in ogni istante, il tempo è considerata una variabile continua ed di conseguenza le uscite possono cambiare ogni volta che uno o più ingressi cambiano. Nei sistemi sincroni, invece il tempo è considerata una variabile discreta, che subisce incrementi solo ogni t in sintonia con un segnale di clock, pertanto l'istante esatto in cui un qualsiasi segnale in ingresso può essere ascoltato dalla rete é determinato da un segnale di "cadenza" detto clock che regola l’avanzamento del tempo.

Sistemi Sincroni e Asincroni


Il CLOCK è un segnale impulsivo periodico a frequenza costante che dal valore 0 passa al valore 1 (forma d’onda quadra )

Clock

Ciclo del clock

01

Impulsi da 1 a 0 Impulsi da 0 a 1



Per f= 500 Mhz 500 · 106 cicli per secondo

1/(500 · 106) secondi = 2 ns per ciclo

Clock

Ciclo del clock

01

Impulsi da 1 a 0 Impulsi da 0 a 1

…ogni ciclo di clock dura 2 nanosecondi


– Realizzazione Asincronatransizioni di stato dipendono direttamente dalle variazioni delle varabili in ingresso

– Realizzazione Sincronatransizioni di stato sono regolate da segnali esterni di tipo impulsivo (clock)

Diverse realizzazioni del LatchS

R Q

Q

S

R

clock


Le variabili di eccitazione S e R sono in AND con il segnale di clock.

Latch SincronoNei Latch sincroni, oltre agli input S e R, esiste un input detto clock (CK).

S

R

clock


Diagramma Temporale Latch RS Sincrono Essendo il clock un

segnale a onda quadra, quando il suo livello è basso, ossia 0, l'uscita delle due porte AND è 0 indipendentemente dai valori assunti da S e R e quindi il Latch non può cambiare stato.

Quando il clock assume valore 1, il Latch diventa sensibile alle variazioni di S e R e si comporta esattamente come quello asincrono.

t1

S=0

R=0

Qn=0Q=1

R=1

R=0

Qn=1

Q=0

R=0t2

R=1

t2

CK

Latch Sincrono

S

R

clock


Altri tipi di Latch

•Latch JK•Latch D


Il Latch JK rappresenta la soluzione, seppur parziale, al problema della configurazione 11 per il LATCH RS. Per far sì che non capiti mai R=S=1 si portano i valori Q e Qn in AND con gli input del Latch che diventano J e K, mentre si ha R= KQS=J Q

Latch JK

J

K R

S

Q

Q


Latch JKIn questo modo poiché un And ha in input Q e l’altro ha in input Q uno dei due AND ha necessariamente l'output a 0 e poiché gli output dei due AND sono i corrispondenti segnali R ed S non capiterà mai che questi siano entrambi uguali a 1.

R=KQ

S=JQ

J

K R

S

Q

Q


Vediamo il comportamento del Latch JK, ovvero andiamo a costruire la Tabella Caratteristica

J K Q t Q t+1

0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q


Dall’analisi temporale del circuito tenendo conto che

se immaginiamo che il Latch sia nello stato Q t = 0

J K Q t Q t+1

0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q



se immaginiamo che il Latch sia nello stato Q t = 0 vediamo cosa succede quando avremo in ingresso J=1(set) K=0

J K Q t Q t+1

0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 1

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q



se immaginiamo che il Latch sia nello stato Q t = 0 quando avremo in ingresso J=1(set) K=0

si avrà

R=0 (0And0) e

S=1 (1And1) quindi commuta

Q t+1 =1

J K Q t Q t+1

0 0 00 0 10 1 00 1 11 0 0 11 0 11 1 01 1 1

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q



se immaginiamo che il Latch sia già nello stato Q t = 1 quando avremo in ingresso J=1 K=0

si avrà

R=0 (0And1) e

S=0 (0And0) quindi non cambia stato

Q t+1 =1

J K Q t Q t+1

0 0 00 0 10 1 00 1 11 0 0 11 0 1 11 1 01 1 1

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q




si avrà

R=0 (0And1) e

S=0 (0And0) quindi non cambia stato Q t+1 =1

J K Q t Q t+1

0 0 00 0 1 10 1 00 1 11 0 0 11 0 1 11 1 01 1 1

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q



se immaginiamo che il Latch sia nello stato Q t = 0 quando avremo in ingresso J=0 K=0

si avrà

R=0 (0And0) e

S=0 (0And1) quindi non cambia stato Q t+1 =0

J K Q t Q t+1

0 0 0 00 0 1 10 1 00 1 11 0 0 11 0 1 11 1 01 1 1

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q



J K Q t Q t+1

0 0 0 00 0 1 10 1 00 1 1 01 0 0 11 0 1 11 1 01 1 1

se immaginiamo che il Latch sia nello stato Q t = 1 quando avremo in ingresso J=0 K=1 (reset)

si avrà

R=1 (1And1) e


Q t+1 =0

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q



J K Q t Q t+1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1


si avrà

R=0 (1And0) e


Q t+1 =1

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q



J K Q t Q t+1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


si avrà

R=1 (1And1) e


Q t+1 =0

Latch JK

JK R

S

Q

Q

R=KQ

S=J Q


Dalla Tabella Caratteristica che riassume il comportamento del Latch JK, si può notare che il suo comportamento nei 3 casi 00 - 01 -10 è uguale a quello del Latch SR.

Il caso 00 ha il significato di Hold: mantiene Q invariato;

il caso 01 ( J=0 e K=1 ) ha il significato di Reset ( K≡R ): pone Q a 0;

il caso 10 ha il significato di Set ( J≡S ): pone Q ad 1. il caso 11 ha il significato di Toggle: ovvero inverte i valori fra Q e Q';

J K Q t Q t+1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0

Hold

Reset

Set

Toggle

Latch JK


J K Q t+10 0 Q t0 1 01 0 11 1 Q t

Latch JK

J

K R

S

Q

Q

Tabella di Verità


Dalla Tabella Caratteristica possiamo ottenere un’altra tabella, detta Tabella Inversa (tabella delle eccitazioni) utile nella sintesi delle

Reti sequenziali, che indica la configurazione che bisogna dare agli ingressi per ogni possibile transizione statopresente y stato futuro Y.

Tabella inversa

y Y J K0 00 11 11 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 11 11 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 11 11 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 11 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 11 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 1 - 01 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 11 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 11 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 1 - 01 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 1 - 01 0

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 1 - 01 0 - 1

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Tabella inversa

y Y J K0 0 0 -0 1 1 -1 1 - 01 0 - 1

J K y Y0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 11 1 1 0


Latch D

Il Latch D può considerarsi derivato dal Latch - SR , ove R = S’.

Ciò è ottenuto mandando in ingresso un solo segnale (D=S) ed utilizzando secondo lo schema riportato in figura un invertitore per alimentare la seconda porta AND (R=S’).

Esso ha quindi un solo ingresso individuato dalla lettera D.

Il funzionamento del Latch - D lo si ricava da quello del Latch SR considerando possibili solo i due casi :S=0 R=1 e S=1 R=0.

S

R

clock

Q

Q

D


Latch D

S R Q t Q t+1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 -1 1 1 -

Il funzionamento del Latch - D lo si ricava da quello del Latch SR considerando possibili solo i due casi :S=0 e R=1; S=1 e R=0.S=D

D Q t Q t+1

0 0 00 1 01 0 11 1 1


Latch D

S R Q t Q t+1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 -1 1 1 -

Vediamo la tabella inversa

y Y S R0 0 0 10 1 1 01 1 1 01 0 0 1


Latch D

S R Q t Q t+1

0 0 0 00 0 1 10 1 0 00 1 1 01 0 0 11 0 1 11 1 0 -1 1 1 -

y Y D0 0 00 1 11 1 11 0 0

Il Latch di tipo D (Data) ha la caratteristica di avere un solo ingresso D e una uscita (Y) che ripete il segnale di ingresso.


Tabella di verità

Latch D

D Y0 01 1


I tipi di Latch fin qui visti hanno la caratteristica che durante un ciclo di clock permettono teoricamente di effettuare più operazioni di lettura e scrittura e quindi più cambiamenti di stato, in quanto il circuito è come si dice level-triggered (cioè sensibile al livello del segnale di controllo - quando è alto è abilitato quindi, pertanto posso leggere o scrivere, quando è basso è disabilitato-con conseguenti problemi di funzionamento per la rete a causa di possibili fluttuazioni dei segnali).Per ovviare a questo inconveniente vengono realizzate configurazioni diverse (utilizzando 2 latch in cascata) dette FLIP-FLOP chiamate anche edge-triggered cioè sensibili al fronte di salita (o di discesa ) del segnale di controllo, che fanno in modo che in un ciclo di clock il circuito permetta di effettuare solo una operazione.

Tipi di sincronizzazione


Diagramma Temporale Latch RS Sincrono

t1

S=0

R=0

Qn=0Q=1

R=1

R=0

Qn=1

Q=0

R=0t2

t1 R=1

t2

CK

I Latch level-triggered(sensibile al livello del segnale di controllo) durante un ciclo di clock permettono teoricamente di effettuare più operazioni di lettura e scrittura e quindi cambiamenti di stato.

Latch RS Sincrono


t1

S=0

R=0

Qn=0Q=1

R=1

R=0

Qn=1

Q=0

R=0t2

R=1

t2

CK

Diagramma Temporale Flip-Flop Sincrono

I flip-flop sono edge-triggered (ossia sensibili al fronte di salita del segnale di controllo) e quindi durante un ciclo di clock permettono di effettuare solo una operazione (pertanto solo un cambiamento di stato), che corrisponde a quella compresa nella finestra temporale relativa al fronte di salita (o di discesa) del segnale.

Latch RS Sincrono


La soluzione che si adotta per realizzare un Flip-Flop Master-Slave consiste nel collegare due Latch in serie, controllati con un segnale di clock opposto,come è mostrato in figura.

In questo modo il circuito è diviso in due parti il Latch Master che riceve gli ingressi ed il Latch Slave che produce le uscite.

Nel caso della figura il Master è abilitato durante il livello basso del segnale di controllo, mentre lo Slave è abilitato durante il livello alto.Quindi se mandiamo in input al FF un segnale, durante il ciclo passivo di clock (CK =0) il master lo leggerà e potrà cambiare stato ma questa variazioni non potrà essere propagata fino all’uscita in quanto lo slave è disabilitato; solo quando il master sarà disabilitato lo slave abilitato (CK =1) potrà trasferire in uscita il segnale acquisito dal master.

Flip-Flop Master-Slave

In definitiva con la soluzione adottata il FF non è sensibile al livello del clock ma al fronte di salita del segnale..

Q

Q

D

clock

Q

Q

D

clock

D

CK


Flip-Flop D Master-SlaveIn figura è riportato un Flip-Flop D Master-Slave.

Il segnale di clock è usato per controllare l' input dei due Latch D costituenti il flip-flop D Master-Slave;

Affinchè l’ input D modifichi l’output ( Q e Q' ) senza fluttuazioni ci vogliono due fasi, una in cui il segnale di clock sia alto ( =1 ) ed una in cui tale segnale sia basso ( = 0 ).

Ciò è giustificato dal fatto che il Latch a destra nel disegno, ha come input di controllo il segnale di clock stesso, mentre il Latch a sinistra ha come input di controllo il segnale di clock negato.

Quindi nel primo Latch l'input entrerà quando CK=0, mentre nel secondo quando CK=1.Queste due fasi sono appunto la fase di Master e la fase di Slave.

Q

Q

D

clock

Q

Q

D

clock

D

CK


Il flip-flop JK Master-Slave è implementato a partire da 2 Latch JK sincroni (in questo caso i Latch contengono un elemento in più il clock CK).

Flip-Flop JK Master-Slave

R

S

Q

QJ

K R Q

S Q

CK

Q

Q


Anche in questo caso affinchè gli input ( J e K ) modifichino gli output ( Q e Q' ) senza fluttuazioni sono necessarie due fasi, una in cui il segnale di clock sia alto ( =1 ) ed una in cui tale segnale sia basso ( = 0 ).

Infatti la coppia di AND più a sinistra nel disegno ha come input di controllo il segnale di clock stesso, mentre l'altra coppia ha come input di controllo il segnale di clock negato.

Flip-Flop JK Master-Slave


In forma sintetica (ossia prescindendo dalla sua realizzazione interna come combinazione di funzioni logiche elementari) un Flip-Flop di tipo Master/Slave Edge-triggered viene rappresentato come in figura:

Flip-Flop Master-Slave

D Q

QCK

Il triangolino all'interno del rettangolo in corrispondenza dell'ingresso CK simboleggia il comportamento edge-triggered del dispositivo, mentre il pallino di negazione fuori dal rettangolo sull'ingresso CK indica che la commutazione dell'uscita avviene in corrispondenza del fronte di discesa da 1 a 0 del segnale CK (un FF-D sensibile ai fronti di salita da 0 a 1 viene invece rappresentato come sopra, ma senza il pallino di negazione sull'ingresso CK ).


Riepilogo tabelle di flussoSR JK D

y S R Y y J K Y y D Y

0 0 0 0 0 0 0 0 0 0 0

0 0 1 0 0 0 1 0 0 1 1

0 1 0 1 0 1 0 1 1 0 0

0 1 1 - 0 1 1 1 1 1 1

1 0 0 1 1 0 0 1

1 0 1 0 1 0 1 0

1 1 0 1 1 1 0 1

1 1 1 - 1 1 1 0


Riepilogo tabelle inverse

F-F SR F-F JK

y Y S R y Y J K

0 0 0 - 0 0 0 -

0 1 1 0 0 1 1 -

1 1 - 0 1 0 - 0

1 0 0 1 1 1 - 1


Riepilogo 1• ELEMENTI DI MEMORIA:

sono capaci di memorizzare un singolo bit e ognuno ècaratterizzato dalle seguenti proprietà:è bistabile ovveropuò trovarsi in due stati stabili distinti e in assenza di inputpermane nello stato in cui si trova e ha due output che sonosempre uno il complemento dell’altro

• LATCH SR:costruito con due porte NOR ed è dotato di due linee di ingresso S per l'attivazione del latch e R per il ripristino del latch e di due linee di uscita Q e Q’che sono complementari.


• LATCH JK:rappresenta la soluzione, seppur parziale, al problema della configurazione 11 per il LATCH RS (S=JQ e R=KQ)

• LATCH D:può considerarsi derivato dal Latch - SR ove R = S’,ha la caratteristica di avere un solo ingresso D e una uscita che ripete il segnale di ingresso.

• FLIP-FLOP:consiste nel collegare due Latch in serie controllati con un segnale di clock opposto,in questo modo il circuito è diviso in due parti il Latch Master che riceve gli ingressi ed il Latch Slave che produce le uscite.

Riepilogo 2

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Reti Logiche 1 - uniroma2.it · 25/06/2010 Corso di Reti Logiche 2009/10 3 I circuiti elettronici capaci di memorizzare un singolo bit sono essenzialmente di due tipi: •LATCH