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00000-A
アナログプラットフォーム開発部 堀口 真志
Rev. 0.00
ルネサス エレクトロニクス株式会社
システム集積回路工学論第5回 PLL、DLL回路
2010年
群馬大学客員教授 堀口真志
2
1 なぜオンチップPLL、DLLか?
2 PLL回路の概要
3 DLL回路の概要
目次
3
なぜオンチップPLL、DLLか?
PLL (Phase Locked Loop)
- 周波数逓倍
内部クロック周波数と外部クロック周波数の乖離
- 内部回路動作のタイミング調整
内部回路動作の高速化
DLL (Delay Locked Loop)
- データ入出力のタイミング調整
高速化によるタイミングマージン減少
- 内部回路動作のタイミング調整
内部回路動作の高速化
4
マイコンのクロック周波数逓倍
コア回路PLL
×8
264 MHz33 MHz
ECLK
ICLK
ECLK ICLK
なぜオンチップPLL、DLLか?
5
メモリ(DDR-SDRAM)のデータ出力タイミング調整
メモリDLL
ECLK
出力バッファ
DOUT
ICLK
ECLK
ICLKdOUT
DOUT
出力バッファ遅延時間
dOUT
なぜオンチップPLL、DLLか?
6
メモリ(SRAM)の内部回路動作タイミング調整
K. Ishibashi, IEEE J. SSC, p. 1189, Nov. 1995.
アンプ
アドレスバッファ
デコーダ
ワードドライバ
メモリセル
出力バッファ
多相PLL /DLL
ECLK制御回路
ICLK1-n
アドレス
DOUT
出力ラッチ
なぜオンチップPLL、DLLか?
7
PLLの基本構成
PFDCP /LPF
VCO
÷M
ECLKICLK
(fEXT) (fINT)
PFD: Phase Frequency DetectorCP: Charge PumpLPF: Low Pass Filter (Loop Filter)VCO: Voltage-Controlled Oscilator
ECLK
ICLK
VCONT
分周器
Up
Down
周波数逓倍(fINT = M fEXT)ICLKとECLK同期
目的:
8
PFD (Phase Frequency Detector)
A
D Q
R
D Q
RB
位相差 ϕ(A)−ϕ(B)
Up−
Dow
n
(入力)
0
Up
Down
2つのクロックの位相、周波数の差を検出
エッジトリガDフリップフロップ(クロックの立ち上がりで動作)
VDD
VDD
(フィードバック)
9
PFDの動作(1)位相差がある場合
A
D Q
R
D Q
RB
Up
DownUp
Down
B
A
10
PFDの動作(2)周波数差がある場合
A
D Q
R
D Q
RB
Up
DownUp
Down
B
A
位相 = 2π ∫周波数 dt
11
チャージポンプ/ローパスフィルタ
Up
Down
Down
Up
VOUT
VOUT
VDD
IP
IP一種の
位相補償
12
昇圧回路
ϕ
「チャージポンプ」の意味
PLL、DLL
IP
IP
文献検索時要注意
13
VCO (Voltage Controlled Oscillator)
制御電圧 VCONT
VCONT
角周
波数
ω
Ring Oscillator
ω = ω0+KVCOVCONT
ω0
KVCO
(free running frequency)
自走周波数ω0:
14
a入力 出力
発振するための条件
帰還アンプは発振する場合がある
発振する条件(Barkhausenの条件)
(1) 閉ループの一周の位相シフトが360°(正帰還)
a・βでは180°
(2) 閉ループの一周の利得が1(0dB)以上
これらは周波数の関数
β閉ループ
15
ω
Gai
n |a
(s)|
0dB
0º
Pha
se ar
g a(
s)
-90º
-180º
a0
ωP2ωP1
ω
位相余裕
ωP3
位相余裕
利得余裕
–20dB/decade
–40dB/decade利得余裕:
−(開ループ伝達関数の位相が
−180°になる周波数における利得)
位相余裕:
(開ループ伝達関数の利得が0dBにな
る周波数における位相) + 180°
16
発振させるための方針
位相余裕確保の(発振させない)ための方針
1. 段数を最小に(2~(3)段)
2.極ωP1とωP2とを離す
3.ループ利得の適正化(不必要に大きくしない)
発振させるための方針
1. 段数は3段以上
2.極ωP1とωP2とを近づける
3.ループ利得を大きく
17
発振回路(1)
発振可能
ω
Gai
n |a(
s)|
0dB
Pha
se ar
g a(
s)
a0
ωP1=ωP2=ωP3
ω
−60dB/decade
位相余裕
−270°
(a0 > 8)0º
−90º
−180º
18
発振回路(2)
発振可能
Gai
n |a(
s)|
0dB
Phas
e ar
g a(
s)
a0 −80dB/decade
位相余裕
(a0 > 4)
ICONT
IN INOUTOUT
−270°
0º
−90º
−180º
−360°
ω
ω
ωP1=ωP2
=ωP3=ωP4
19
アナログDLLの基本構成
PDCP /LPF
ECLK
VCONT
ICLK
PD: Phase DetectorCP: Charge PumpLPF: Low Pass FilterVCDL: Voltage-Controlled Delay LineRD: Replica Delay
RCLK RD(tRD)
VCDL(tVCDL)
Up
Down
20
tIB
CLK DOUTECLK ICLK
tD = tIB+tOB
−tD tOB
負の遅延回路
IB: Input BufferOB: Output Buffer
OBIB
CLKとDOUTの同期目的:
もし負の遅延回路があったら‥‥
ECLK
ICLKtOB
tCK
DOUT
−tD
CLKtIB
21
tOB
tVCDL
tIB
tRD
Replica Delay
tIB
CLK DOUTECLK ICLK
tVCDL tOB
tRD
RCLKRD
VCDL OBIB
IB OB
ECLK
ICLK
tCK
DOUT
CLK
RCLK
tIB+tVCDL+tOB = tCK , tVCDL+tRD = tCK
∴tRD = tIB+tOB
22
RD
ディジタルDLL(1)シフトレジスタ制御
PD Bidirectional SR
ECLK ICLK
RCLK
SR: Shift RegisterVDL: Variable Delay Line
0 0Up
Down
VDL
01 00 1
23
RD
ディジタルDLL(2)
カウンタ制御
PD Up/Down Counter
ECLK ICLK
RCLK
0 10 1
1 2 4 8
Up
Down
VDL
01
24
0 0 0 1
RD
ディジタルDLL(3)逐次比較制御
PD SAR
ECLK ICLK
RCLK
SAR: Successive Approximation Register
1 2 4 8
G.-K. Dehng, IEEE J.-SSC, p. 1128, Aug. 2000.
- 高速ロック可能- ロック後の位相変化
には追従困難
Comp
Lock
VDL
0 0 1 10 1 0 11 0 0 1
25
ディジタルDLL(4)粗調/微調遅延回路
RD
PD
Decoder
ECLK ICLK
RCLK
Up
Down
VDL
Up/Down Counter
S. Kuge, IEEE J.-SSC, p. 1680, Nov. 2000.
C 2C 4C
[0] [1] [2]
[3:7]
26
アナログDLL vs. ディジタルDLL
アナログ ディジタル
- 連続的制御可能位相誤差小
- 量子化誤差あり位相誤差大
- 周波数レンジ狭い - 周波数レンジ広い
- PVT変動の影響大 - PVT変動の影響比較的小
- ロック時間大 - ロック時間小
27
Mixed-Mode DLL
段数(粗調): ディジタル
遅延/段(微調):アナログH. Yoon, IEEE J.-SSC, p. 1589, Nov. 1999.
RD
PD1 SR
ECLK ICLK
RCLK
VDL
PD2CP /LPF
Up
Down
VCONT
28
Mixed-Mode DLLの動作波形
0
−1
−2
−30 0.2 0.4 0.6 0.8 1.0
RCLK
ECLK
Time (μs)
Δt C
LK
(ns)
H. Yoon, IEEE J.-SSC, p. 1589, Nov. 1999.
ΔtCLK
ジッタ(jitter):周波数/位相のゆらぎ
29
メモリ(DDR-SDRAM)への適用例
DLL
64 Mb(1 Bank)
DOUT DOUT
H. Yahata, Symp. VLSI Circuits, p. 74, June 2000.
30
CLK
CAS
DQS
DOUT
1 V
tCK = 7.0 ns (@ VCC = 2.5 V, T = 25°C)5 ns
メモリ(DDR-SDRAM)への適用例
H. Yahata, Symp. VLSI Circuits, p. 74, June 2000.
0 1 10
31
擬似ロック
正常ロック
擬似ロックの問題
tRD
ECLK
ICLK
tCK
tVCDL
tRD
ECLK
ICLK
tCK
tVCDL
tVCDL = tCK − tRD
tVCDL = 2tCK − tRD
tCK
32
擬似ロック防止方法
PDCP /LPF
ECLK
VCONT
ICLK
RCLKRD
VCDL
Up
Down
÷4÷4
33
擬似ロック防止方法
ECLK
ECLK÷4
ICLK
tCK
ICLK÷4
RCLK
1 2
2 6
1
1 5
3 4 5 6
tRDtVCDL
2 3 4 5
34
ロックモード可変DLL(2サイクルロック)
ECLK
ECLK÷4
ICLK
tCK
ICLK÷4
RCLK
1 2
3 7
1
1 5
tRDtVCDL
3 4 5 6 7 8 9 10
2 3 4 5 6 7 8
擬似ロックの利用
35
ロックモード可変DLL(4サイクルロック)
ECLK
ECLK÷8
ICLK
tCK
ICLK÷8
RCLK
5 13
1 9
tRDtVCDL周波数レンジ拡大可能
擬似ロックの利用
36
周波数レンジの拡大
tCK (ns)15 10 5
2.5 ns: device limit
1サイクルロック
ロックモード可変
2サイクルロック
4サイクルロック
Y. Okuda, Symp. VLSI Circuits, p. 37, June 2001.
2ns3.4 min RDVCDL tt
4ns2.2 min RDVCDL tt
RDVCDL tt minns7.8
37
PLL vs. DLL
PLL DLL
- 位相の蓄積効果あり入力ジッタを落とせる
- 位相の蓄積効果なし入力位相の瞬時変化に追いつく
- 周波数確定しやすい - 周波数逓倍は困難
- ロックするまでにアナログ的な引き込みが必要
- 短ロック可能