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Materialien zu den Lehrveranstaltungen
Rechnerarchitekturen 1Technische Informatik 2
Folien zur Vorlesung
März 2009
Verwendung in der Prüfung NICHT erlaubt!
Bitte benutzen Sie nur aktuelles Material! Die neueste Version finden Sie stets unter: tu-ilmenau.de/ra
TU Ilmenau, Fakultät IA, Fachgebiet Rechnerarchitektur, Prof. Dr. W. Fengler
Druck und Vervielfältigung nur zum persönlichen Gebrauch!
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
Technische Informatik 2
Rechnerarchitekturen 1Prof. Dr. W. Fengler
www.tu-ilmenau.de/ra
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Gliederung
1. Einführung, Grundlagen, Wiederholung
2. Petri-Netze
3. Prozessor und prozessorzugeordneteBaugruppen
4. Speicher
5. Ein- und Ausgabe
6. Ergänzende prozessorzugeordneteBaugruppen – NUR RA1
7. Moderne Architekturentwicklungen– NUR TI2
1_010
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Weitere benötigte Materialien
Technische Informatik – Teil RA - Arbeitsblätter
Materialien zur Lehrveranstaltung
Technische Informatik 2Rechnerarchitekturen 1
Zur Prüfung bitte im Originalzustand mitbringen!
Arbeitsblätter zur Übung
Prof. Fengler Däne / Nützel
TU Ilmenau, FG RA
1_020
Technische Informatik – Teil RA - Aufgaben
Materialien zur Lehrveranstaltung
Verwendung in der PrüfungNICHT erlaubt!
Übungsaufgaben
Prof. Fengler Däne / Karg / Nützel
TU Ilmenau, FG RA
Technische Informatik 2Rechnerarchitekturen 1ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Literatur 1_030
C. Märtin: Einführung in die Rechnerarchitektur - Prozessoren und Systeme.ISBN 3-446-22242-1, Hanser-Verlag 2003
C. Becker, P. Molitor: Technische Informatik. Eine einführende Darstellung.ISBN 978-3-486-58650-3, Oldenbourg Verlag 2008
T. Flik: Mikroprozessortechnik und Rechnerstrukturen.ISBN 3-540-22270-7, Springer-Verlag 2005
A. S. Tanenbaum, J. Goodman: Computerarchitektur.ISBN 3-8273-7148-1, Pearson Studium 2001(neu 2006: ISBN 3-8273-7151-1)
Douglas E. Comer: Essentials of Computer Architecture.ISBN 0-13-149179-2, Prentice-Hall 2005
W. Fengler, I. Philippow: Entwurf Industrieller Mikrocomputer-Systeme.ISBN 3-446-16150-3, Hanser-Verlag 1991
Siehe dazu auch www.tu-ilmenau.de/ra
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundelemente
D
D
DIn-1
DI0 DO0
DOn-1
Takt (Clock)
Register:
n D-Flip-Flops mit gemeinsamem Takt
Treiber:
Logikelement mit y = xaber elektronischem Verstärker
1_040
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 4.2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiel: Ohmsche Last (RL)
RL LastwiderstandMerke: großer Widerstand kleine Last
Uout Ausgang des Logikgatters
RL ist zu klein, da der Ausgang den definierten „1“-Spannungsbereich nicht erreicht
RL ist zu klein
RL ist groß
1_050
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Bsp.: Kapazitive Last (CL)
CL ist zu groß
CL ist kleinout
Uout Ausgang des Logikgatters
CL ist zu groß, da der Ausgang den definierten „1“-Spannungsbereich nicht erreicht
1_060
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prinzip des Tristate-Treibers
DI(Data In)
OE(Output Enable)
DO(Data out)
0 0 offen
1 0 offen
0 1 0
1 1 1
DI DO
OE
1_070
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiel zu Tristate-Treibern
DI0 DI1 OE OE0 DO
bel. 0 1
1
1
1
bel. bel. 0 bel. offen
0 0
bel. 1 0 1
0 bel. 1 0
1 bel. 1 1
1_080
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Tristate-Treiber, n-fach, bidirektional
OE0,i = DIR OEOE1,i = DIR OE
vv
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 4.2
1_090
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Petri-Netze: Beispiel zur Einführung 2_010
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Elemente von Petri-Netzen
3
5
2
Graphische Darstellung Beschreibung Eigenschaft
Platzmit Kapazität
Zustand,passives Element
TransitionEreignis,
aktives Element
Kantemit Vielfachheit
Flussrelation
Marke (token)hier: markierter Platz
Repräsentation des aktuellen Netzzustandes
2_020
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiel für ein Petri-Netz 2_030
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispielnetz in Peneca CHROMOS
und Petrinetz-Applet2_040
Platz
Transition
Vorkante
Nachkante
Platz mitInitialmarken
Vielfach-heit
Platzkapazität von p3
Java-Applet für Pertrinetze
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Formale Definition von Petri-Netzen
Tupelschreibweise für Petri-Netze:
PN = ( P , T , F , V , K , m0 )
2_050
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Schaltregel 2_060
pt
tp
tp
Schaltfähigkeit Schalten
V(p,t) ≤ m(p) mk+1(p) := mk(p) – V(p,t)
V(t,p) + m(p) ≤ K(p) mk+1(p) := mk(p) + V(t,p)
V(p,t) ≤ m(p)V(t,p) - V(p,t) + m(p) ≤ K(p)
mk+1(p) := mk(p) - V(p,t) + V(t,p)
Siehe auch „Übungsaufgaben“, Aufgabe PN-1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Erreichbarkeit und
Erreichbarkeitsgraph
p2
p1
p3
p4t2
t3
t4
t5
333
22
t1
2_070
p1 p2 p3 p4Petri-Netz Erreichbarkeitsgraph
Eine Markierung mi ist von m0 aus erreichbar,wenn es eine Folge von Anwendungen der Schaltregel gibt, die mi aus m0 erzeugt.
Siehe auch „Übungsaufgaben“, Aufgabe PN-2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Lebendigkeit von Petri-Netzen 2_080
Aktivierbarkeit aller Transitionen aus allen Markierungszuständen heraus
Ein Netz ist lebendig,wenn alle seine Transitionen lebendig sind.
Eine Transition ist lebendig,wenn es für jede erreichbare Markierung eine Folge von Anwendungen der Schaltregel gibt, die zum Schalten dieserTransition führt
Beispiel: Das Netz ist schwach lebendig!
Siehe auch „Übungsaufgaben“, Aufgabe PN-2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Konflikte 2_090
Sind zwei oder mehrere Transitionen gleichzeitig schaltfähig, aber das Schalten einer Transition entzieht der oder den anderendie Schaltfähigkeit, so stehen diese Transitionen im Konflikt.
Beispiele:
Vorkonflikt Nachkonflikt
Siehe auch „Übungsaufgaben“, Aufgabe PN-2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Konfliktlösung 2_100
Ein Netz ist konfliktfrei, wenn alle erreichbaren Markierungen konfliktfrei sind.
Konfliktlösungen z.B. durchZusätzliche Vor- oder NachkantenZusätzliche Sonderkanten (siehe Folie 2_110)wx-Belegungen (siehe Folie 2_120)KonfliktwahrscheinlichkeitenPrioritäten
Beispiel: Konfliktlösung durch Prioritäten
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Sonderkanten 2_110
Kantentyp SymbolBeeinflusst
SchaltfähigkeitVerändert
Markierung
Normal X X
Test X -
Inhibitor X -
Setzen/Rücksetzen - X
=n / =0
Siehe auch „Übungsaufgaben“, Aufgabe PN-3
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Interpretierte Petri-Netze
PN = ( P , T , F , K , V , m0 , wx , wy , wt )
Beispiele:
wx: Bewertungsfunktion
wy: Ausgabefunktion
wt: Zeitbewertungsfunktion
2_120
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Interpretiertes Petri-Netz: Beispiel
1
2 2 3
3
1 2 2
2_130
Ax1,x2 y1,y2,y3
Takt Reset
Siehe auch „Übungsaufgaben“, Aufgaben PN-4 bis PN-6
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundarchitekturen 3_010
Ein- und Ausgabe
Programm-speicher
Daten-speicher
Prozessor
Ein- und Ausgabe
Programm-speicher
Daten-speicher
Prozessor
Systembus
Princeton-Architektur(von-Neumann-Architektur)
Harvard-Architektur
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundprinzip Adressierung 3_020
An-1 D(An-1)
An-2 D(An-2)
A2 D(A2)
Ai+1 D(Ai+1)
Ai D(Ai)
A1 D(A1)
A0 D(A0)
Ai D(Ai)
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prinzip von Bussen
Datenbus: Datentransfer bidirektional
Adressbus: Datentransfer unidirektional
Steuerbus: Einzelsignale i.A. unidirektional
3_030
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiel: Datenbus 3_040
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 3.1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prozessor-Grundstruktur 3_050
BR
BA
OA
PSR
OR2OR1
ALEAST
BD
DT
AT
ST
DB
AB
SB
+1
DBI
ABI
SBI
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prinzipieller Befehlsablauf 3_060
Befehl lesen und Befehl dekodierenBA, BR BD, AST
Operand lesenOA, OR2
Befehl ausführenALE, OR1, OR2, PSR
Erzeugen der nächsten BefehlsadresseBA
Bsp.:Befehl mit 2 Operanden:1. Operand Register2. Operand Speicher
Resultat ersetzt 1. Operanden
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 3_070Erweiterung: Mehr als 2
Operandenregister
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Erweiterte Struktur Operandenadresse 3_080
Basis-OA Indexbasis-OA
Indexoffset-OAOffset-OA
+ ++ n- n
Gesamt-OA Gesamt-OA
Basisadressierung Indexadressierung
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.3
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Adressbildung bei Segmentierung
Basis-OA: Änderung bei TP-Wechsel
Offset-OA: Änderung bei Arbeit in TP
Gesamt-OA:= Basis-OA + Offset-OA
Ein Adressraumfür alle Teilprogramme
3_090
TP 1
TP 2
DW DatenwortTP Teilprogramm
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 1.2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Erweiterte Struktur Befehlsadresse 3_100
Basis-BA
Offset-BA
++ 1
Gesamt-BA
Segmentierung
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 OA-Struktur nach LIFO-Prinzip 3_110
1. Schreiben: SP SP – 1 erster Wert 2. Lesen: SP SP + 1
2. Schreiben: SP SP – 1 zweiter Wert 1. Lesen: SP SP + 1
……
Speicherraum
SP (initial)
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.2.5
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Erweiterung: Mehrere ALE 3_120
ALE1
OR1,1 OR2,1
PSR1
ALE2
OR1,2 OR2,2
PSR2
DBI
Spezialisierte ALE (z.B. FK + GK)
Parallelarbeit zur Leistungssteigerung
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Verallgemeinerter Befehlsablauf
Befehl lesen und dekodieren
1. Operand lesen
2. Operand lesen
Resultat schreiben
Befehlaus-führen
Erzeugen der nächstenBefehlsadresse
3_130
Siehe auch „Übungsaufgaben“, Aufgabe AS-27
1. Op
1. Op
Res
2. Op2. Op
Res
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Unternetze zum Befehlsablauf (1) 3_133
BA/OA AT Adressbus
Speicherlese-Anforderung:BA/OA AT Adressbus
Datenbus DT BR/ORi
Speicher fertig ST AST
Befehl / Operand lesen:
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Unternetze zum Befehlsablauf (2) 3_137
Speicherschreib-Anforderung:AST ST Steuerbus
Speicher fertig ST AST
OA AT AdressbusALE DT Datenbus
Resultat schreiben:
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Befehlsgruppen 3_140
Datentransferbefehle
TransportbefehleStackbefehleEin- und Ausgabe
Arithmetik- und Logikbefehle
GrundrechenartenLogische Grund-operationenVergleich / TestKonvertierungen
Bitmanipulations- undSchiebebefehle
SchiebenRotierenBit-Setzen / Rücksetzen
Programmtransferbefehle
Sprüngeunbedingt / bedingtabsolut / relativdirekt / indirekt
UnterprogrammbefehleInterruptbefehle
Sonstige Befehle
FlagbeeinflussungHalt / WaitModus-SteuerungNOP („No Operation“)…
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Logische Grundoperationen
Operation * kann UND, ODER oder EXKLUSIV-ODER sein
Datenformat
n-1 1 0
3_150
Inhalt Bit i
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.2.3
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Schieben
Beispiel: 2 mal schieben nach rechts
n mal schieben nach rechts Division durch 2n
n mal schieben nach links Multiplikation mit 2n
3_160
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.2.4
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Rotieren
Beispiel: 2 mal rotieren nach rechts
Kein Verlust von Bitpositionen, nur Veränderung
3_170
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.2.4
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiele für Programmablauf
Verzweige-Befehl
Zusammenführung (fest)
3_180
Zusammen-führung
(variabel)
CALL (UP – Ruf)
RET (Rückkehr)CALL
Verzweigung (fest)
Verzweigung Unterprogrammruf
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.2.6
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Unterprogramm verschachtelt 3_190
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 2.2.6
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Ablauf mit Interrupt
Hauptprogramm (HP)kein Zusammenhang mit Taste
Interrupt-Programm (IP)Reaktion auf Taste
3_200
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Hardware-Mechanismus für Interrupts 3_203
ProzessorInterrupt-Controller
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Ablauf einer Interrupt-Bearbeitung 3_207
Interrupt-Controller
jPOP PSR & BA
Interrupt-Return
Interrupt-routine i
Adresse j PUSH BA & PSRx+0x+1
x+i
Speicher: Interrupt - Zeigertabelle
Interrupt i
welcher Interrupt?
INT iINT n
Ereignis1
3
45
7
8
Befehl k+1
Befehl k
2
6ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Rettung des PSR
Falls weitere Register im Interrupt-Programm benötigt werden, müssen diese im Interrupt-Programm über Stack gerettet werden.
Hauptprogramm Interrupt-Programm
i
3_210
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Veränderter Befehlsablauf mit Interrupt 3_215
Befehl lesen und dekodieren
1. Operand lesen
2. Operand lesen
Resultat schreiben
Befehlaus-führen
Erzeugen der nächstenBefehlsadresseIACK
Interrupt-Nr. Umformung OA
Speicher lesen:DB TR
Stack-SchreibenBA, PSR
TR nach BA
1. Op
1. Op
Res
2. Op 2. Op
Res
INT
INT
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiel: Drucken im Hintergrund 3_220
Hauptprogramm, Textverarbeitung
Interrupt-Programm
Druckerfrei
Speicherstrukturübergeben
passiv
Erstes Zeichen ausgeben (HP) ein Zeichen ausgeben (IP)
passivACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Zeitverlauf dazu
a aktivp passiv1Z ein Zeichen ausgebenRDY_INT Ready (Drucken)tZ benötigte Zeit für das Drucken eines ZeichenstIP benötigte Zeit für Interrupt-Annahme + Interrupt-Programm
Hauptprogramm
Interrupt-Programm
3_230
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundarchitektur mit Systembus 3_240
Schnitt-stelle
Systembus
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 3.1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Buszyklus „Speicher lesen“ 3_250
Synchrones Busverfahren SpeicherProzessor
interne SpeicheroperationDaten DB(nach tZugriff)
Adresse AB
Adresse AB,warten
DB Register Analog dazu:„Eingabe lesen“ mit IOR
passivpassiv
MRD
Speicher lesen
t ≥ twait
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Zeitdiagramm dazu
Zugriff
wait
3_260
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 3.1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Buszyklus „Speicher schreiben“ 3_270
Synchrones BusverfahrenSpeicherProzessor
interne Speicher-operation
Adresse ABDaten DB
Analog dazu: „Ausgabe schreiben“ mit IOW
Adresse ABDaten DBwarten
passivpassiv
MWTwait
Daten geschrieben(nach tZugriff)
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Buszyklus „Speicher lesen“ 3_280
Asynchrones Busverfahren
Speicher lesen
t ≥ tZugriff
SpeicherProzessor
Adresse AB
Adresse AB,warten
DB Register
passivpassiv
MRD
XACK
Daten DB
interne SpeicheroperationDaten DB
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Buszyklus „Interrupt-Annahme“ 3_290
Interrupt - ControllerProzessor
Base + i (B)DB
TempRegBerechnungAB,
Speicher lesen,DB BA
Rettung auf Stack: PUSH BA,PUSH PSR
DB TempReg
warten
INT
INTA
Befehlsende
t ≥ twait
IRQiACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundelemente der Speichertechnik
0 1
0 schreiben
1 schreiben
4_010
KondensatorFlip-Flop (bistabile Kippstufe)
1 schreiben
0 schreiben 1 schreiben
0 schreiben
C RLeck0: keine Spannung1: Spannung
0: C entladen1: C geladen
verwendet im sRAM verwendet im dRAM(periodisches Auffrischen nötig)
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiel: Zeitverlauf beim dRAM
UC Spannung am Kondensator CUb Betriebsspannung
1 s Wert „1“ schreiben1 r Wert „1“ refresh (auffrischen)
Dynamischer RAM (Random Access Memory)
Logikpegel „1“
Logikpegel „0“
4_020
t
UC
Ub
tRefreshca. 1 ms
1s 1r1r 1r 1r
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Abstrakte Bit-Zelle 4_030
Bit-Zelle
(z.B. Flip-Flop)
D
STBQ
D - Daten-EingangSTB - Strobe (Speichertakt)Q - Daten-Ausgang
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Wort-Zelle (Register) 4_040
DSTB Bit 15
Q
Bit 1
Bit 0 Q
QD
DSTB
STB
STB
…
15 15
1 1
0 0
… …Eingang Ausgang
Beispiel: n = 16
Siehe auch Folie 2_010
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Speicherwort mit Tristate-Treiber 4_050
Beispiel: n = 32
Register32 bit
Treiber32 bit
Q 31…Q 0
DI 31…
DI 0
D 31…
D 0
DO 31…DO 0
STB
OE
Ein- und Ausgang(bidirektional)
Siehe auch Folie 2_040
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 RAM-Speicher für 2i Worte
CE(Chip
Enable
WE(Write
Enable)Funktion
0 0 inaktiv0 1 inaktiv1 0 Lesen1 1 Schreiben
4_060
Speicher-wort
0
Daten – Ein- und Ausgang
Adressei bit
&
O2 i-1
O0
O1
&
&
& & & & & &OE0 STB0 OE1 OE2i-1STB1
WECE
DekoderBinär 1 aus 2i-1
STB2i-1
Speicher-wort
1
Speicher-wort 2i-1
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 4.1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Funktion des 1-aus-2i-Dekoders
i Adresseingänge 2i Speicherworte unterscheidbar
1-aus-2i-Dekoder
Ai-1 Ai-2 … A1 A0 O2i-1 O2i-2 … O1 O00 0 … 0 0 0 0 … 0 10 0 … 0 1 0 0 … 1 00 0 … 1 1 0 0 … 0 0
1 1 … 1 0 0 1 … 0 01 1 … 1 1 1 0 … 0 0
4_070
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Zweidimensionale Speicherstruktur 4_080
SW = Speicherwort
SW SW SW SW
SW SW SW SW
SW SW SW SW
SW SW SW SW
Spaltendekoder (binär 1 aus x)
Zeile
ndek
oder
(bin
är
1
aus
y)
Adresse
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Detaildarstellung
k
lk,l
l
k
4_090
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiel für einen 32-bit-Bus
****************
D7…D0
D15…D8
D23…D16
D31…D24
} **} **} **} **
** innerhalb der Speicher wird mit A29…A2 adressiert* 1 Speicher mit 8 Datenanschlüssen und 28 Adresseingängen
A31 A30v
A31 A30
4_100
vA31 A30v
A31 A30v
A1 A0v A1 A0v A1 A0v A1 A0v
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 3.2 und „Übungsaufgaben“, Aufgabe SP-1
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Speicherbaugruppe mit ROM oder
sRAM für einen 16-bit-Bus4_110
DB AB SB
Treiber(bi-
direktional)
Treiber(uni-
direktional)
Dekoder
ROM/sRAM(„odd“)
ROM/sRAM
(„even“)
A (high)
MWT
MRD
A (low) weitere Wortgruppen
D (low)
D (high)
OET DIR
) entfällt bei ROM
WR
CE1
CE0
CEn-1
Siehe auch „Übungsaufgaben“, Aufgabe SP-2
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 CEi mit Dekoder
MRD MWT An-1 … An-k CEn … CE0
0 0 beliebig 0 0 … 0 0
01
10
0 0 … 0 1 0 0 … 0 1
01
10 0 0 … 1 0 0 0 … 1 0
01
10
1 1 ... 1 0 0 1 ... 0 0
01
10
1 1 … 1 1 1 0 … 0 0
… … … … … … … …… …… …
4_120
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Speicherbaugruppe mit dRAM
nur Wortbetrieb4_130
RZ ATR
ATL
ATH
dRAMn-1
dRAM0
DekoderAST
DT
DB
MRDMWT R/W
MRQ
XACK
RTTakt
DIROED
RAS
CAS WE
OEAH
OEAL
OEAR
AR
AL
AH
AHH
AB
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1
MRQ = (MRD v MWT) ASELR/W = MRQ MRD
WE = RAS R/WDIR = R/W
v
vv
Ablaufsteuerung der dRAM-Baugruppe 4_140
Refresh-Zugriff
Speicher-Zugriff
MRQ MRQ
MRQ
RASCASOEH
RASOEAL
RASOEAR
RASCASOEDXACK
RT
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 System mit Zweitorspeicher 4_150
Datenaustausch zwischen denProzessoren
Zweitorspeicher
Prozessor 2 Speicher E/A
Prozessor 1 Speicher E/A
Systembus 1
Systembus 2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Zweitorspeicher mit sRAM
(schematisch)4_160
Dekoder 1
Dekoder 2
Treiberblock 1
Treiberblock 2
sRAM-BaugruppeAST
Bus 1
Bus 2
Daten&
Adressen
MRD2 MWT2 AH2
MRD1 MWT1 AH1 XACK1
OE1
DIR1
XACK2
OE2
DIR2
CE
WE
R/W1
R/W2
MRQ1
MRQ2
ACHTUNG: Altes Material.
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Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Ablaufsteuerung des Zweitorspeichers 4_170
MRQ1 = (MRD1 v MWT1) ASEL1 MRQ2 = (MRD2 v MWT2) ASEL2R/W1 = MRQ1 MRD1 R/W2 = MRQ2 MRD2
WE = (OE1 R/W1) v (OE2 R/W2)DIR1 = OE1 R/W1 DIR2 = OE2 R/W2
Zugriff 1 Zugriff 2
vv v
v
v
v
vv
CEOE1
XACK1
CEOE2XACK2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Verhalten eines erweiterten
Zweitorspeichers mit „LOCK“-Funktion4_180
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Ein- und Ausgabe
Gegenstand der Rechnerarchitektur
Standard-Schnittstellez.B. USB
Prozessor
Bus
Standard-Schnittstelle
Umgebung -Gerät
5_010
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 3.1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundelemente der parallelen digitalen
Ein- und Ausgabe5_020
Ausgabe:
Eingabe:
Siehe auch „Übungsaufgaben“, Aufgabe EA-3
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Datendarstellung
n Signale, binär
Wert ist die Belegung überalle Di zu einem Zeitpunkt tk
die Ordnung (Di) bestimmt die Wertigkeit des Signals
Datendarstellung
0 k+1
n-1
n-2
1
0
k k+1
n-1 k
n-2 k
1 k
0 k
5_030
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Zeitverlauf bei der Ausgabe 5_040
neue DatenDB
Dout letzte Daten neue Daten
E/A-AdresseAB
STB
IOW
01
01
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Zeitverlauf bei der Eingabe 5_050
neue DatenDB
Din neue Daten
E/A-AdresseAB
OE
IOR
0
0
1
1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Zusammenwirken von
Prozessor und E/A-Einheiten5_060
Prozessor Eingang 1
Eingang 2
Ausgang
t ≥ twait
t ≥ twait
AB = eigene Adr.
AB = eigene Adr.
AB = eigene Adr.
Din DB
Din DB
DB Register,Register Dout
EingabeAusgabe
DB Register
Adresse AB,warten
Adresse AB
Adresse AB,Daten DB,
warten
Adresse AB,Daten DB
passivpassiv
passiv
passiv
IOR
IOW
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prinzip der programmierbaren E/A
Programmierung des E/A-Controllers
legt Funktion der einzelnen Signale fest
Prozessor
Systembus
Speicher
E/A-ControllerProzessor + Speicher
+ parallele digitale E/A
5_070
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 5.1und „Übungsaufgaben“, Aufgabe EA-1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Lösung mit Steuerregistern
Eventuell gemeinsame Anschlüsse
Steuerregister
E/A – Fkt. 1 E/A – Fkt. nParameter Parameter
Freigabe 1
Freigabe n
5_080
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 5.2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Programmierbare Baugruppe
für parallele E/A5_085
Daten-Register
Decoder1 aus 2
IOW
STBDR
DB
AB
Peripherie (Umwelt)
&&&
Modus-Register
(1 bit)
IOR
D0 OETTA
D0
STBMR
Tristate-Treiber (A)
Tristate-Treiber (E)
OETTE
Siehe auch „Übungsaufgaben“, Aufgabe EA-1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundstruktur zur
synchronisierten Parallel-E/A5_090
parallel
Aus
Synchron-Logik
parallel
Ein
Synchron-Logik
Bus 1 Bus 2
Daten
IRQA IRQEDAV
RDY
Siehe auch „Arbeitsblätter zur Übung“, Abschnitt 5.1und „Übungsaufgaben“, Aufgabe EA-1
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Abläufe beim Zweidraht-Handshake 5_100
Ausgang Eingang
Daten
DAV
RDY
IRQA
IRQE
Datenausgeben
Datenverfügbar
Datenermitteln (IRA)
Datenverarbeiten (IRE)
DatenübernehmenBereit
RDY
DAV
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundstruktur zum
Dreidraht-Handshake5_103
Daten
DAVRDYDAC
„Open – Drain - Ausgang“
Ausgang Eingang 1 Eingang n
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Funktion des Dreidraht-Handshake 5_107
Ausgang Eingang 1
Eingang 2
RDY1
DAV
Datenverarbeiten (IRE1)
DatenübernehmenBereit
Datenverarbeiten (IRE2)
DatenübernehmenBereit
Datenausgeben
Datenverfügbar
Datenermitteln (IRA) RDY2
DAC1
DAC2
RDY = RDY1 RDY2DAC = DAC1 DAC2
vv
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Serielle digitale Datendarstellung
Datendarstellung
örtlich zeitlich
5_110
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Datenformat der
asynchronen seriellen Übertragung5_120
D0 D1 D2 D3 D4 D5 D6 D7 Prüf-bit
Stopp-bit
Start-bit
Datenbits
* optional
*ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Wandlung mit Schieberegistern
in,n-1
in,n-2
in,1
in,0 out,0
out,1
out,n-2
out,n-1
TaktP/S
Erweiterung für Schieben:
Dout,i Din,i-1
5_130
Siehe auch Folie 2_010
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundstruktur der asynchronen
seriellen Aus- und Eingabe5_140
parallel
Aus
Synchron-Logik
parallel
Ein
Synchron-Logik
Bus 1 Bus 2
IRQA IRQE
DAVRDY
Start-Stop-
Erkenn.
Schiebe-Register
Schiebe-Register
1
0
Taktgen. Taktgen.
Übertragung
SeriellIn
SeriellOut
n n
Synchronisierung
(n+2)
P/S
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Takt-Toleranzen bei der
asynchronen seriellen Übertragung5_142
Start D0 D1 D2
d12 d52 d
32 d
D0 D1 D2
Abtastung der Datenbits (E)
Synchronisierungdurch Startbit-
Erkennung
Daten A
Takt A
Takt E
d: Differenz der Taktperiodendauern
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Datenblockformat bei der
synchronen seriellen Übertragung5_144
SYNC-ZeichenStart
SYNC-ZeichenStop
DatenblockHeader
*CRC
*optional
z.B.:-Blocklänge n-laufendeNummer-Sender-ID-Ziel-ID
n Datenbytes (Prüfsumme)
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundstruktur der
synchronen seriellen Ausgabe5_145
parallelAus
Bus
SYNC-Zeichen
CRC-Generator
Schiebe-register
Takt-Generator
Takt-Daten-
Modulation Über-tragung
Schiebe-takt
seriellerAusgang
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundstruktur der
synchronen seriellen Eingabe5_147
parallelEin
Bus
SYNC-Erkennung
CRC-Prüfung
Schiebe-register
Steuerung
Schiebe-takt
seriellerEingang
Takt-Daten-
DemodulationÜber-tragung
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prinzip der Takt-Daten-Modulation 5_148
Takt
nach TDM (RZ-Code)
Daten
nach TDM (NRZ-Code)
T T T T T T
TTTT 1
11
1
1
11
1 10 0 0
000
0 00 TT
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundstruktur einer
Zähler-Zeitgeber-Baugruppe
parallelAus
Bus
Rückwärtszähler
Vorteiler interner Takt
Ausgang
parallelEin
Eingang Freigabe
„Zähl-konstante“
„Zähler-stand“
TaktStrobe
Interrupt
Null-durch-
gang
5_150
periphere AnschlüsseSiehe auch „Übungsaufgaben“, Aufgabe EA-2
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Grundstruktur Programmierbarer
Interrupt Controller (PIC)5_155
IRQ
1IR
Q2
IRQ
n
Zusammenarbeit Prozessor – PICsiehe Folie 3_290
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Bsp.: Baugruppe zur analogen E/A 5_160
parallelAus
Bus
Analog In
IRQ
DAV
Start
ADUSample& Hold
Pegel-wandler
Schutz-schaltung
Schutz-schaltung
Pegel-wandler
DAU
Zeit-steuerung
Ende
Analog Out
parallelEin
Synchron-Logik
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 ADU nach dem Sägezahnverfahren 5_170
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 DAU mit Widerstandsnetzwerk 5_180
Uout
- URef
Digital In(k Bit)
2R
4R
8R
2k-1R
2k-2
2k-3
2k-4
20
R
R2k-1 0V Uout < URef<
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prozessor-Baugruppe mit MMU 6_010
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prozessor-Zyklus mit MMU 6_020
... ...
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prozessor-Baugruppe
mit Baustein für DMA6_030
Zyklus-Signale
DMA-Request
AB
DB
SB
DMA-Acknowledge
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Innere Struktur einer
DMA-Funktionseinheit6_035
n:Anzahl Bytes,die in einemZugriff gelesen oder geschriebenwerden.
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Zusammenarbeit Prozessor - DMA 6_040
Prozessor DMA
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Unternetz „Übertragung“ 6_050
Quell-Speicher
Ziel-Speicher
DMA
passiv
passiv
LZ = 0
LZ > 0
t ≥ twait
t ≥ twait
Blockende
bereit
MRD
MWT
QA QA+1ZA ZA+1LZ LZ-1
QA AB,warten
ZA AB,Reg DB
ZA AB,Reg DB,warten
QA AB
DB Reg
int. Speicher-operation,Daten DB
int. Speicher-operation,DB Speicherplatz
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Struktur eines typischen PC (Beispiel) 6_060
Erw
eite
rung
s-In
terfa
ce
Inte
rrup
t-St
euer
ung
Audi
o-In
terfa
ce
DM
A-St
euer
ung
Mas
sens
peic
her-
Inte
rface
Betri
ebsa
rten-
Man
agem
ent
Ech
tzei
t-Uhr
CM
OS
-RA
M
Net
zwer
k-In
terfa
ce
Wei
tere
E/A
US
B-In
terfa
ce
Prozessor-Bus
Zusatz-Bus
„North Bridge“(Speicher/Bus-Controller)
„South Bridge“(Ein/Ausgabe-Controller)
Prozessor
Chipsatz-Link
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prozessor-Leistung 7_010
L: Prozessorleistung [MIPS, Million Instructions Per Second]IPC: Instructions Per Cycle (Anzahl Durchschnittsbefehle pro Taktzyklus)CPI: Cycles Per Instruction (Mittlere Anzahl Taktzyklen pro Befehl)ti: Anzahl Taktzyklen des i-ten Befehlspi: Relative Häufigkeit des i-ten Befehlstcycle: Taktzykluszeit [µs]
Leistung = (Durchschnitts-)Befehle pro Zeit
Berechnung:
IPCL =
tcycle
1IPC =
CPImit und CPI = ∑ ti ∙ pi
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Erhöhung der Prozessorleistung 7_020
Erhöhung der Taktfrequenz
Halbleitertechnologie, einfache Architektur
Erhöhung der Befehlsanzahl pro Takt
Architekturerweiterung bei Erhöhung der Hardwarekomplexität
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 CISC 7_030
CISC: Complex Instruction Set Computer
Rechner mit komplexem Befehlssatz:
Viele, auch sehrkomplexe Befehle
Mikroprogram-mierung:Realisierung der Befehle durch Sequenzen vonMikrobefehlen
SteuerwerkμSequencer
Rechenwerk
DecoderStatus-Register
Befehls-Zähler
Befehls-Register
+1
μProgramm Speicher
μBefehls-Zähler
μStatusDaten-
Register
ALU
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 RISC: Struktur 7_040
RISC: Reduced Instruction Set Computer
1.IF
2.ID
3.OF
4.EX
5.WB
Decoder (ID)
Status-Register
Befehls-Zähler
Befehls-Register
Daten-Register
+1 (OF)(WB)
ALU (EX)
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 RISC: Merkmale 7_050
Rechner mit reduziertem Befehlssatz:
Einfacher Befehlssatz
Einheitlicher Befehlssatz
Jede Befehlsphase 1 Takt
Einheitliche Befehlsformate
Speicherzugriff nur über spezielle Lese- und Schreibbefehle (Load, Store)
Viele Register
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Befehls-Pipeline 7_060
Pipelining: Fließbandverarbeitung
BL / BD / BA: Befehl lesen / dekodieren / ausführenOL / OS: Operand für / von Ausführung lesen / schreiben (Register)Probleme: Unterschiedliche Phasenlänge, bedingte Sprünge,
Datenabhängigkeiten
BL BD OL BA OS
BL BD OL BA OSBL BD OL BA OS
BL BD OL BA OS
Zeit
Zeit
Befehl
Befehl
Takt
TaktBL BD OL BA OS
BefehlszyklusACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Problem: unterschiedliche
Phasenlänge7_070
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Problem: Bedingte Sprünge 7_080
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Problem: Datenabhängigkeit 7_090
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Superskalare Architektur 7_100
OS
OS
OS
Befehllesen
Befehldekodieren
Befehlausführen
Operandschreiben
OS
BL BD
BA / FK
BA / GK
BA / GK
BA / FK
OL
OL
OL
OL
Operandlesen
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Befehlsreihenfolge bei Superskalar 7_110
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Very-Long-Instruction-Word (VLIW) 7_120
Befehlswort (VLIW)
SU
BA
DD
DIV
MU
L
BL BD BA / GKOL
BL BD BA / FKOL
BL BD BA / FKOL
Befehllesen
Befehldekodieren
Befehlausführen
Operandschreiben
BL BD BA / GKOL
OS
OS
OS
OS
Operandlesen
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Befehlsreihenfolge bei VLIW 7_130
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Prozessor mit Out-of-Order-Execution 7_140
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Befehlsreihenfolge bei
Superskalar mit Out-of-Order7_150
Sche
dule
r
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Speicherhierarchie 7_160
Größe Zugriffsge-schwindigkeit
Prozessor
Interne Caches (sRAM)
Hauptspeicher
Massenspeicher
LAN-Server
Internet
Externer Cache (sRAM)
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Cache-Prinzip 7_170
CacheZugriffs-
LogikProzessor Hauptspeicher
Cache
Tag Daten
HS Ai D (HS Ai)HS Aj D (HS Aj)HS Ak D (HS Ak)
... ...
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Harvard-Cache-Architektur 7_180
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 Beispiel-Architektur: Pentium 7_190
Pipeline und RISC
SkalarCISC
Out of OrderCache und HarvardInstruction Decoder
Bus Interface Unit
Instruction Fetch Unit Instruction Cache (L1)
Simple Instruction Decoder
Simple Instruction Decoder
Complex Instruction Decoder
Register Alias Table
Microcode Instruction Sequencer
Next IPUnit
Branch Target Buffer
Memory Reorder Buffer
Data Cache Unit (L1)
Retirement Register File (Intel Arch. Registers)
Floating-Point Unit
(FPU)
Floating-Point Unit
(FPU)
Integer Unit
Integer Unit
Memory Interface
Unit
Reservation Station
Retirement UnitReorder Buffer (Instruction Pool)
Internal Data-Results Busses
L2 CacheSystem Bus (External)
Cache Bus
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 SISD-Struktur 7_200
Rechen-werk
Befehls-speicher
Daten-speicher
Steuer-werk
Dat
enst
rom
Befehlsstrom
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 SIMD-Struktur 7_210
Rechen-werk
Rechen-werk
Rechen-werk
Befehls-speicher
Daten-speicher
Steuer-werk
Dat
enst
rom
Befehlsstrom
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 MIMD-Struktur 7_220
Rechen-werk
Rechen-werk
Rechen-werk
Befehls-speicher
Daten-speicher
Steuer-werk
Steuer-werk
Steuer-werk
Dat
enst
rom
Befehlsstrom
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
Fengler, Karg, Däne, Fleischer 03-2009
TI2 RA1 MIMD-Kopplungsvarianten
Enge Kopplungz.B. Multicore-Prozessor
Lose Kopplungz.B. Rechnernetze
7_230
ACHTUNG: Altes Material.
In der aktuellen Veranstaltung nicht verwendbar!
www.tu-ilmenau.de/raGliederungWeitere benötigte MaterialienLiteraturGrundelementeBeispiel: Ohmsche Last (RL)Bsp.: Kapazitive Last (CL)Prinzip des Tristate-TreibersBeispiel zu Tristate-TreibernTristate-Treiber, n-fach, bidirektionalPetri-Netze: Beispiel zur EinführungElemente von Petri-NetzenBeispiel für ein Petri-NetzBeispielnetz in Peneca CHROMOS �und Petrinetz-AppletFormale Definition von Petri-NetzenSchaltregelErreichbarkeit und ErreichbarkeitsgraphLebendigkeit von Petri-NetzenKonflikteKonfliktlösungSonderkantenInterpretierte Petri-NetzeInterpretiertes Petri-Netz: BeispielGrundarchitekturenGrundprinzip AdressierungPrinzip von BussenBeispiel: DatenbusProzessor-GrundstrukturPrinzipieller BefehlsablaufErweiterung: Mehr als 2 OperandenregisterErweiterte Struktur OperandenadresseAdressbildung bei SegmentierungErweiterte Struktur BefehlsadresseOA-Struktur nach LIFO-PrinzipErweiterung: Mehrere ALEVerallgemeinerter BefehlsablaufUnternetze zum Befehlsablauf (1)Unternetze zum Befehlsablauf (2)BefehlsgruppenLogische GrundoperationenSchiebenRotierenBeispiele für ProgrammablaufUnterprogramm verschachteltAblauf mit InterruptHardware-Mechanismus für InterruptsAblauf einer Interrupt-BearbeitungRettung des PSRVeränderter Befehlsablauf mit InterruptBeispiel: Drucken im Hintergrund Zeitverlauf dazuGrundarchitektur mit SystembusBuszyklus „Speicher lesen“Zeitdiagramm dazuBuszyklus „Speicher schreiben“Buszyklus „Speicher lesen“Buszyklus „Interrupt-Annahme“Grundelemente der SpeichertechnikBeispiel: Zeitverlauf beim dRAMAbstrakte Bit-ZelleWort-Zelle (Register)Speicherwort mit Tristate-TreiberRAM-Speicher für 2i WorteFunktion des 1-aus-2i-DekodersZweidimensionale SpeicherstrukturDetaildarstellungBeispiel für einen 32-bit-BusSpeicherbaugruppe mit ROM oder sRAM für einen 16-bit-BusCEi mit DekoderSpeicherbaugruppe mit dRAM�nur WortbetriebAblaufsteuerung der dRAM-BaugruppeSystem mit ZweitorspeicherZweitorspeicher mit sRAM (schematisch)Ablaufsteuerung des ZweitorspeichersVerhalten eines erweiterten Zweitorspeichers mit „LOCK“-FunktionEin- und AusgabeGrundelemente der parallelen digitalen �Ein- und AusgabeDatendarstellungZeitverlauf bei der AusgabeZeitverlauf bei der EingabeZusammenwirken von �Prozessor und E/A-EinheitenPrinzip der programmierbaren E/ALösung mit SteuerregisternProgrammierbare Baugruppe�für parallele E/AGrundstruktur zur �synchronisierten Parallel-E/AAbläufe beim Zweidraht-HandshakeGrundstruktur zum�Dreidraht-HandshakeFunktion des Dreidraht-HandshakeSerielle digitale DatendarstellungDatenformat der �asynchronen seriellen ÜbertragungWandlung mit SchieberegisternGrundstruktur der asynchronen seriellen Aus- und EingabeTakt-Toleranzen bei der �asynchronen seriellen ÜbertragungDatenblockformat bei der � synchronen seriellen ÜbertragungGrundstruktur der � synchronen seriellen AusgabeGrundstruktur der � synchronen seriellen EingabePrinzip der Takt-Daten-ModulationGrundstruktur einer �Zähler-Zeitgeber-BaugruppeGrundstruktur Programmierbarer �Interrupt Controller (PIC)Bsp.: Baugruppe zur analogen E/AADU nach dem SägezahnverfahrenDAU mit WiderstandsnetzwerkProzessor-Baugruppe mit MMUProzessor-Zyklus mit MMUProzessor-Baugruppe �mit Baustein für DMAInnere Struktur einer �DMA-FunktionseinheitZusammenarbeit Prozessor - DMAUnternetz „Übertragung“Struktur eines typischen PC (Beispiel)Prozessor-LeistungErhöhung der ProzessorleistungCISCRISC: StrukturRISC: MerkmaleBefehls-PipelineProblem: unterschiedliche PhasenlängeProblem: Bedingte SprüngeProblem: DatenabhängigkeitSuperskalare ArchitekturBefehlsreihenfolge bei SuperskalarVery-Long-Instruction-Word (VLIW)Befehlsreihenfolge bei VLIWProzessor mit Out-of-Order-ExecutionBefehlsreihenfolge bei �Superskalar mit Out-of-OrderSpeicherhierarchieCache-PrinzipHarvard-Cache-ArchitekturBeispiel-Architektur: PentiumSISD-StrukturSIMD-StrukturMIMD-StrukturMIMD-Kopplungsvarianten