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― Quartus II はじめてガイド ―

デバイスの未使用ピンの状態とその処理 ver. 9.1 2010 年 6 月

1. はじめに

ユーザ回路で使用していないデバイス上のユーザ I/O ピン（未使用ユーザ I/O ピン）は、Quartus® II でコンパイルする

ことによりピンごとに属性が確定されます。ユーザは、各未使用ユーザ I/O ピンがどのような状態（属性）であるかに応じて、

基板上で適切な取り扱いをする必要があります。また、現段階で未使用のユーザ I/O ピンを、将来性を見込んで他のデバイ

スとの結線をしておくため処置をしたい場合は、各未使用ユーザ I/O ピンに適切な属性にしなければなりません。これら未使

用ユーザ I/O ピンの属性は、Quartus II により制約を与えることで設定が可能です。

この資料では、デバイスの未使用ユーザ I/O ピンの属性を設定する方法をご紹介します。また、クロック専用ピンや JTAG

ピン、PLL 専用ピンを使用しない場合の取り扱い方法についてもご案内しています。ピン・アサインをする際、また基板レイア

ウトを検討する際にご利用ください。

なお、ご使用になるデバイスのピン情報は、以下の WEB ページより目的の資料を選択し、ご覧ください。

『Pin-Out Files for Altera Devices』 http://www.altera.com/literature/lit-dp.jsp

2. 未使用ピンの処理の確認

デバイスの全ピンが Quartus II のコンパイルによりどのように処理されたかを確認するには、コンパイル・レポート内の以下

のセクションを参照してください。Pin Name/Usage 項に記載されている内容から基板上の処理方法を確認します。Pin

Name/Usage 欄の表記内容は、次頁をご参考ください。（コンパイル実行後に生成される .pin ファイルでも確認可能です。）

・ Fitter ディレクトリ ⇒ Pin-Out File の Pin Name/Usage

・ Fitter ディレクトリ ⇒ Resource Section ⇒ All Package Pins の Pin Name/Usage

Quartus II はじめてガイド－デバイスの未使用ピンの状態とその処理

ver.9.1 2010 年 6 月 Page 2 of 11 Altima Corporation

【補足① ： Pin Name/Usage 項の説明】

・ Pin Name/Usage 項に記載されている表記に関する詳細を Compilation Report ⇒ Fitter ディレクトリ ⇒ Resource

Section ⇒ All Package Pins 上で F1 キー (Help メニュー) よりご確認頂けます。

【補足② ： Help の設定方法】

Quartus II ver.9.1 において、Help は WEB ブラウザ上で閲覧します。

1) Tools メニュー ⇒ License Setup ⇒ Internet Connectivity を選択します。

2) Web browser 欄に、使用する WEB ブラウザの実行ファイルの絶対パスを選択します。



3. 未使用ユーザ I/O ピンの処理方法

デバイスの未使用ユーザ I/O ピンの属性は、オプションで設定することができます。設定方法は以下の 2 通りです。

デバイスの未使用ユーザ I/O ピン全ての属性を統一させる “全体設定”

個々の未使用ユーザ I/O ピンに対してそれぞれに適当な属性を設定（リザーブ）する “個別設定”

3-1. 全体設定

① Assignments メニュー ⇒ Device を選択します。

② Device & Pin Options ボタンをクリックします。



③ Device and Pin Options ウィンドウの Unused Pins タブを選択します。

④ プルダウンリストより属性を選択し、OK ボタンをクリックします。

【補足③ ：属性の説明】

・ As input tri-stated ：ピンは入力ピンとして予約されます。

・ As input tri-stated with bus-hold ：入力ピンとして予約 (バス・ホールドオプション付)

・ As input tri-stated with weak pull-up ：入力ピンとして予約 (Weak-Pull-Up レジスタ付)

・ As output driving an unspecified signal ：ピンは出力ピンとして予約され、未定義の値を出力します。

・ As output driving ground ：ピンは出力ピンとして予約され、GND （Low）を出力します。

※ バス・ホールド、Weak Pull-Up レジスタについては、このオプションをサポートしているデバイスのみ設定可能で

す。

※ 実装時に基板上で設定に適した処理を行ってください。

3-2. 個別設定

リザーブ・ピンの個別設定方法については、『アルティマ資料： Quartus II はじめてガイド－ピン・アサインの方法』の “未

使用ユーザ I/O ピンの属性設定方法” のセクションをご覧ください。

（技術情報サイト EDISON ： https://www.altima.jp/members/index.cfm にて公開中です。）



4. 未使用クロック専用ピンの処理方法

クロック専用ピンは入力属性ですので（Stratix® ファミリを除く）、使用しない場合には基板上で適切な処理が必要です。

未使用の場合には、デバイス外部で GND 接続、もしくはプルダウンしてください。詳細は、コンパイル後のレポート・ファイル

でご確認ください。“GND+” で明記されています。レポート・ファイルの確認方法は、本紙 1 ページ “2. 未使用ピンの処理の

確認” をご参考ください。

なお、Stratix ファミリに関しては、クロック専用ピンであっても入力属性専用でないピンがあります。そのピンが未使用であっ

た場合には、コンパイラ・レポートの結果に従ってください。また併せて、ご使用になるデバイスのピン・リストやピン・コネクショ

ン・ガイドラインをメーカのホームページより入手し、ご確認ください。

Pin-Out Files for Altera Devices http://www.altera.com/literature/lit-dp.jsp

Device Pin Connection Guidelines http://www.altera.com/literature/lit-dpcg.jsp

5. 未使用 JTAG ピンの処理方法

JTAG ピンは JTAG 回路の専用ピンです。入力属性のピンが多いため、使用しない場合には基板上で適切な処理が必要で

す。

以下は JTAG 回路未使用時におけるピン処理の推奨です。

JTAG 回路未使用時のピン処理(1) (2)

TCK TMS TDI TDO TRST(3)

GND VCC VCC OPEN GND

1) MAX® 7000S / AE / A / B の JTAG ピンは、ユーザ I/O ピンと兼用になっています。Quartus II で JTAG 機能を使

用しない設定になっている場合のみ、ユーザ I/O ピンとして使用されます。ユーザ I/O ピンとして使用する設定で

未使用だった場合には、未使用ユーザ I/O ピンの処理方法に従ってください。

2) MAX 7000、MAX 7000E は JTAG 機能をサポートしていません。

3) Cyclone® ファミリ、Arria® II GX、MAX ファミリには TRST ピンは存在しません。

6. 未使用 PLL 専用ピンの処理方法

※ PLL 専用ピンの処理方法については、データシート、レポート・ファイルも併せてご確認ください。

アルテラの FPGA デバイス（Stratix ファミリ、Cyclone ファミリ、Arria ファミリ）には標準で PLL が搭載され、PLL 専用

ピンが用意されています。もし PLL を使用しない場合は、それらの専用ピンを適切に取り扱う必要があります。また PLL を

使用しても未使用の PLL 専用ピンがある場合には同様です。未使用の PLL 専用ピンは、基板上での対応のみとなります。

Quartus II の設定はありません。各ファミリによりピン名や対応が異なりますので、ご使用のデバイス・ファミリを必ずご確認くだ

さい。



6-1. Cyclone IV デバイスの処理方法

未使用の PLL 専用ピンは次のように処理する必要があります。 PLL 関連のピンの処理

端子名ピンタイプ機能未使用時の処理ユーザ I/O ピンとしての

使用の可否

VCCA [1..8] 電源（アナログ） 2.5V (デジタルとは別電源) 2.5V 使用不可

GNDA [1..4] グラウンド GND (デジタルとは別グラウンド) GND 使用不可

VCCD_PLL [1..8] 電源（デジタル） 1.0 / 1.2V※1 VCCINT 使用不可

CLK [4..15] 入力クロック入力ピン GND 使用可能（入力のみ）DIFFCLK [2..7] 入力クロック入力ピン GND 使用可能 (入力のみ)

PLL [1..8]_OUTp、 PLL [1..8]_OUTn 入出力クロック出力ピンユーザ I/O※2 使用可能

《※1、※2 の内容は 10 ページに記載》

6-2. Cyclone III デバイスの処理方法



使用の可否

VCCA [1..4] 電源（アナログ） 2.5V (デジタルとは別電源) 2.5V 使用不可

GNDA [1..4] グラウンド GND (デジタルとは別グラウンド) GND 使用不可

VCCD_PLL [1..4] 電源（デジタル） 1.2V VCCINT 使用不可

CLK [0..15] 入力クロック入力ピン GND 使用可能（入力のみ）DIFFCLK [0..7] 入力クロック入力ピン GND 使用可能 (入力のみ)


《※2 の内容は 10 ページに記載》

6-3. Cyclone II デバイスの処理方法


端子名ピンタイプ機能未使用時の処理ユーザ I/O ピンとしての使用の可否

VCCA_PLL [1..4] 電源 1.2V (デジタルとは別電源) VCCINT 使用不可

GNDA_PLL [1..4] グラウンド GND (デジタルとは別グラウンド) GND 使用不可

GNDG_PLL [1..4] / GND_PLL [1..4] グラウンド GND GND 使用不可

CLK [0..15] 入力クロック入力ピン GND 使用可能（入力のみ）





6-4. Cyclone デバイスの処理方法


端子名ピンタイプ機能未使用時の処理ユーザ I/O ピンとしての使用の可否

VCCA_PLL [1..2] 電源 1.5V (デジタルとは別電源) VCCINT 使用不可 GNDA_PLL [1..2] グラウンド GND (デジタルとは別グラウンド) GND 使用不可 GNDG_PLL [1..2] グラウンド GND GND 使用不可 CLK0、CLK1、

CLK2、CLK3 入力クロック入力ピン GND 使用可能（入力のみ）



6-5. Stratix IV デバイスの処理方法

未使用の PLL 専用ピンは次のように処理する必要があります。

PLL 関連のピンの処理 (1)


使用の可否

VCCA_PLL [L, R][1:4]、 VCCA_PLL [T, B][1:2]

電源 2.5V （デジタル用とは別電源） 2.5V 使用不可

VCCD_PLL [L、R] [1:4]、VCCD_PLL [T、B] [1:2]

電源 0.9V （デジタル電源） VCCINT 使用不可

CLK [1、3、8、10] p 入力クロック入力ピン GND 使用可能（入力のみ）

CLK [1、3、8、10] n 入力上記のネガティブピン GND 使用可能（入力のみ）

CLK [0、2、4、5、6、7、9、

11.. 15] p 入出力クロック入力ピンユーザ I/O※2 使用可能

CLK [0、2、4、5、6、7、9、

11.. 15] n 入出力上記のネガティブピンユーザ I/O※2 使用可能

PLL_ [L1、L4、R1、R4] _CLKp

入力 PLL_ [L1、L4、R1、R4]

クロック入力ピン GND 使用可能（入力のみ）

PLL_ [L1、L4、R1、R4] _CLKn

入力上記のネガティブピン GND 使用可能（入力のみ）

PLL_ [L1、L2、L3、L4、R1、

R2、R3、R4 ] _CLKOUT0n 入出力

PLL_ [L1、L2、L3、L4、R1、R2、

R3、R4 ] フィードバック入力ピンユーザ I/O※2 使用可能

PLL_ [L1、L2、L3、L4、R1、

R2、R3、R4 ] _FB_CLKOUT0p

入出力上記のネガティブピン

PLL_ [L1、L2、L3、L4、R1、R2、

R3、R4 ] フィードバック出力ピン

ユーザ I/O※2 使用可能

PLL_ [T1、T2、B1、B2] _FBp/CLKOUT1

入出力

PLL [T1、T2、B1、B2] フィードバック入力ピン PLL [T1、T2、B1、B2]

クロック出力ピン


PLL_ [T1、T2、B1、B2] _FBn / CLKOUT2

入出力上記のネガティブピンユーザ I/O※2 使用可能

PLL_ [T1、T2、B1、B2] _CLKOUT [3、4]

入出力クロック出力ピンユーザ I/O※2 使用可能



PLL 関連のピンの処理 (2)


使用の可否

PLL_ [T1、T2、B1、B2] _CLKOUT0p

入出力クロック出力ピンユーザ I/O※2 使用可能

PLL_ [T1、T2、B1、B2] _CLKOUT0n

入出力上記のネガティブピンユーザ I/O※2 使用可能


6-6. Stratix III デバイスの処理方法


PLL 関連のピンの処理


使用の可否

VCCA_PLL [L[1:4]、R [1:4]、

T [1:2]、B [1:2] ] 電源 2.5V （デジタル用とは別電源） 2.5V 使用不可

VCCD_PLL [L [1:4]、R [1:4]、

T [1:2]、B [1:2] ] 電源 1.1V （デジタル電源） VCCINT 使用不可



CLK [0、2、9、11] p 入出力クロック入力ピンユーザ I/O 使用可能

CLK [0、2、9、11] n 入出力上記のネガティブピンユーザ I/O※2 使用可能

CLK [4..7, 12..15] p 入出力クロック入力ピンユーザ I/O※2 使用可能

CLK [4..7、12..15] n 入出力上記のネガティブピンユーザ I/O※2 使用可能

PLL_ [L1、L4、R1、R4] _CLKp 入力 PLL_ [L1、L4、R1、R4]

クロック入力ピン GND 使用可能（入力のみ）

PLL_ [L1、L4、R1、R4] _CLKn 入力上記のネガティブピン GND 使用可能（入力のみ）

PLL_ [L2、L3、R2、R3]

_CLKOUT0n 入出力

PLL_ [L2、L3、R2、R3]

フィードバック入力ピンユーザ I/O※2 使用可能

PLL_ [L2、L3、R2、R3]

_FB_CLKOUT0p 入出力

上記のネガティブピン

PLL_ [L2、L3、R2、R3]

フィードバック出力ピン


PLL_ [T1、T2、B1、B2]

_FBp / CLKOUT1 入出力

PLL [T1、T2、B1、B2]

フィードバック入力ピン

クロック出力ピン


PLL_ [T1、T2、B1、B2]

_FBn / CLKOUT2 入出力上記のネガティブピンユーザ I/O※2 使用可能

PLL_ [T1、T2、B1、B2]

_FB_CLKOUT [3、4] 入出力

PLL_ [T1、T2、B1、B2]

クロック出力ピンユーザ I/O※2 使用可能

PLL_ [T1、T2、B1vB2]

_FB_CLKOUT [p、n] 入出力

PLL_ [T1、T2、B1、B2]

クロック出力ピンユーザ I/O※2 使用可能




6-7. Stratix II デバイスの処理方法



使用の可否

VCC_PLL5_OUT 電源 PLL5_OUT [1..0]、PLL5_FB / OUT2

用の IO 電源 Bank9 VCCIO 使用不可

VCC_PLL6_OUT 電源 PLL6_OUT [1..0]、PLL6_FB / OUT2

用の IO 電源 Bank10 VCCIO 使用不可

VCC_PLL11_OUT 電源 PLL11_OUT [1..0] 、PLL11_FB /

OUT2 用の IO 電源 Bank11 VCCIO 使用不可

VCC_PLL12_OUT 電源 PLL12_OUT [1..0]、PLL12_FB /

OUT2 用の IO 電源 Bank12 VCCIO 使用不可

VCCA_PLL [1..12] 電源 1.2V （デジタル用とは別電源） VCCINT 使用不可

GNDA_PLL [1..12] グラウンド GND （デジタル用とは別グラウンド） GND 使用不可

VCCD_PLL [1..12] 電源 1.2V （デジタル電源） VCCINT 使用不可

PLL_ENA 入力全ての PLL の Enable 信号

（High レベルは VCCSEL に依存）GND 使用不可

FPLL [7..10] CLKp 入力 Fast PLL 7-10 の専用クロックピン GND 使用可能（入力のみ）

FPLL [7..10] CLKn 入力上記のネガティブピン GND 使用可能（入力のみ）



CLK [0、2、8、10] p 入出力クロック入力ピンユーザ I/O※2 使用可能

CLK[0、2、8、10] n 入出力上記のネガティブピンユーザ I/O※2 使用可能

CLK [4-7、12-15] p 入出力クロック入力ピンユーザ I/O※2 使用可能

CLK [4-7、12-15] n 入出力上記のネガティブピンユーザ I/O※2 使用可能

PLL5_OUT [0..1 ]p 入出力 PLL5 クロック出力ピンユーザ I/O※2 使用可能

PLL5_OUT [0..1] n 入出力上記のネガティブピンユーザ I/O※2 使用可能

PLL6_OUT [0..1] p 入出力 PLL6 クロック出力ピンユーザ I/O※2 使用可能


PLL [5..6] _FBp / OUT2p 入出力 PLL [5..6] フィードバック入力ピン

PLL [5..6] クロック出力ピンユーザ I/O※2 使用可能

PLL [5..6] _FBn / OUT2n 入出力上記のネガティブピンユーザ I/O※2 使用可能

PLL11_OUT [0..1] p 入出力 PLL 11 クロック出力ピンユーザ I/O※2 使用可能


PLL12_OUT [0..1 ]p 入出力 PLL 12 クロック出力ピンユーザ I/O※2 使用可能


PLL [11..12 ]_FBp / OUT2p 入出力 PLL [11..12] フィードバック入力ピン

PLL [11..12] クロック出力ピンユーザ I/O※2 使用可能

PLL [11..12] _FBp / OUT2n 入出力上記のネガティブピンユーザ I/O※2 使用可能




6-8. Stratix デバイスの処理方法




使用の可否 VCC_PLL5_OUTA 電源 PLL5_OUT [1..0] 用の IO 電源 Bank 9 VCCIO 使用不可 VCC_PLL5_OUTB 電源 PLL5_OUT [3..2] 用の IO 電源 Bank 10 VCCIO 使用不可 VCC_PLL6_OUTA 電源 PLL6_OUT [1..0] 用の IO 電源 Bank 11 VCCIO 使用不可 VCC_PLL6_OUTB 電源 PLL6_OUT [3..2] 用の IO 電源 Bank 12 VCCIO 使用不可 VCCA_PLL [1..12] 電源 1.5V (デジタル用とは別電源) VCCINT 使用不可 GNDA_PLL [1..12] グラウンド GND (デジタル用とは別グラウンド) GND 使用不可 VCCG_PLL [1..12] 電源ガードリング用の電源 VCCINT 使用不可 GNDG_PLL [1..12] グラウンドガードリング用のグラウンド GND 使用不可

PLL_ENA 入力全ての PLL の Enable 信号

（High レベルは VCCSEL に依存） GND 使用不可

FPLL [10..7 ]CLKp 入力 Fast PLL 7-10 の専用クロックピン GND 使用可能（入力のみ）

FPLL [10..7] CLKn 入力上記のネガティブピン GND 使用不可 CLK [15..0] p 入力クロック入力ピン GND 使用可能（入力のみ）

CLK [15..0] n 入力クロック入力ピン GND 使用可能（入力のみ）

PLL6_OUT [3..0] p 入出力クロック出力ピンユーザ I/O※2 使用可能 PLL6_OUT [3..0] n 入出力クロック出力ピンユーザ I/O※2 使用可能 PLL5_OUT [3..0] p 入出力クロック出力ピンユーザ I/O※2 使用可能 PLL5_OUT [3..0] n 入出力クロック出力ピンユーザ I/O※2 使用可能

PLL5_FBp 入出力フィードバック入力ピンユーザ I/O※2 使用可能 PLL5_FBn 入出力上記のネガティブピンユーザ I/O※2 使用可能 PLL6_FBp 入出力フィードバック入力ピンユーザ I/O※2 使用可能 PLL6_FBn 入出力上記のネガティブピンユーザ I/O※2 使用可能


6-9. Arria II GX デバイスの処理方法




使用の可否

VCCA_PLL_ [1:6] 電源 2.5V （デジタル用とは別電源） 2.5V 使用不可 VCCD_PLL_ [1:6] 電源 0.9V（デジタル電源） 0.9V 使用不可

CLK [4:15] 入力クロック入力ピン GND 使用可能（入力のみ）

DIFFCLK [0:5 ]p 入力差動クロック入力ピン GND 使用不可 DIFFCLK [0:5] n 入力上記のネガティブピン GND 使用不可

PLL_ [1:4 ]_CLKOUT1p 入出力クロック出力ピンユーザ I/O※2 使用不可 PLL_ [1:4] _CLKOUT1n 入出力上記のネガティブピンユーザ I/O※2 使用不可

PLL _ [1、3] _CLKOUT[2:3]p 入出力クロック出力ピンユーザ I/O※2 使用不可 PLL_ [1、3] _CLKOUT [2:3] n 入出力上記のネガティブピンユーザ I/O※2 使用不可


※1 使用する型番により異なりますので、必ずデータシートをご確認ください。

※2 このピンをユーザ I/O ピンとしても使用しない場合には、Quartus II においてユーザ I/O ピンの未使用時の属性設定を行ってください。な

お設定方法は本資料『3. 未使用ユーザ I/O ピンの処理方法』章をご参照ください。



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