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电子民工 QQ：47086388
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说 明
这是本人的一点学习总结，希望对初学锁相环/合成器的学弟学妹
们有用。锁相环技术是基于反馈理论的，因此学习锁相环/合成器
好先学习《自动控制》。
本人只是应用工程师，不是做理论的，理论知识比较欠缺，所以
有不对的地方请大家指正~~
后希望大家尊重知识，请不要用于商业用途。
2009 年 2 月 上海
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锁相环基础 在通信系统中产生可变的本振信号（LO）的方法有以下几种：倍频/混频、直接数字频
率合成（DDS）和锁相环技术（PLL）。其中倍频/混频方法杂散较大，谐波难以抑制；DDS器件工作频率较低且功耗较大，而 PLL 技术相对来说具有应用方便灵活与频率范围宽等优
点，是现阶段主流的频率合成技术。 目前生产 PLL 芯片的知名厂商有：模拟器件公司（ADI）、美国国家半导体公司（NS）、
德州仪器（TI）等。他们的代表型号分别有 ADF4111（ADI）、LMX2346（NS）、TRF3750（TI）。
1.基本工作原理 锁相环包括四个基本模块：压控振荡器（VCO）、鉴相器（PD）、分频器（Div）和环路
滤波器（LPF），如下图
图 1 锁相环基本框图
压控振荡器（VCO）： 产生射频信号。其输出频率受到控制电压的影响，大多数 VCO 的输
出频率随控制电压升高而升高，即具有正斜率； 分频器（Div）： 对 VCO 的输出频率进行分频，使频率降下来以便于处理； 鉴相器（PD）： 对输入的参考频率（相位）fref和分频后的fbak进行比较，根据频率（相
位）之差产生对应的输出电压； 低通滤波器（LPF）： 对鉴相器输出的电压进行滤波，为 VCO 提供干净的控制电压，同时
为系统提供一定的稳定裕量，该低通滤波器也称为环路滤波器。 PLL是一个频率/相位的自动控制系统：假如fout偏离期望的频率，则fbak会与fref产生一定
的频差，此时鉴相器会根据该频差输出对应的控制电压去迫使fout回到期望的频率；当fref变
化时，鉴相器的两个输入频率会产生一定的频差，接着鉴相器输出电压会随频差的大小而改
变，迫使fout变化到对应的频率，以保证fbak与fref相等。也就是说，我们可以通过改变fref使fout
变化到我们希望的频率，同时fout还能够自动跟踪fref的变化，这个特点使PLL能够用作频率合
成器和调制/解调器。
2.锁相环性能参数 锁相环系统有以下几个较为重要的技术指标： ⑴频率准确度： 实际输出频率fout与标称输出频率fo之差，一般由分频数N与参考源fref
决定； ⑵频率稳定度： 在一定时间间隔内，频率的相对变化程度(f-fo)/fo，单位一般为ppm
（10-6）或ppb（10-9），该指标一般由参考源fref决定； ⑶频率精度： 相邻两个输出频率的 小间隔，对于整数分频，其频率精度等于fref；
对于小数分频，其频率精度可为任意小；
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电子民工 QQ：47086388 ⑷频率范围： 锁相环系统输出频率的范围，该指标由 VCO 频率范围和锁相环芯片
内的分频器共同决定； ⑸换频时间： 锁相环系统输出信号从一个频率切换到另一个频率时，其输出从突变
到重新进入稳定状态所用的时间，该指标由系统阻尼系数和环路带宽
决定； ⑹频谱纯度： 该指标由输出信号的相位噪声和杂散来衡量，带内相位噪声主要由参
考源、鉴相器和电荷泵决定，带外相位噪声主要由 VCO 决定。 我们使用的锁相环芯片的鉴相器输出通常是基于电荷泵结构的，因此下面均以电荷泵锁
相环为例进行讲解。对于基于电荷泵结构的锁相环，其锁定或接近锁定时可近似等效为一个
线性的反馈系统，其系统框图如下：
Z(s)Kd Kv/s
低通滤波器LPF
鉴相器PD
压控振荡器VCO
1/N分频器Div
-
+θi θoθe uc
θb
图 2 电荷泵锁相环的系统框图
其中（1） Kd是鉴相器与电荷泵的鉴相增益，2
cpd
IK
π= ，Icp为电荷泵的充放电电流；
（2） Z(s)是环路滤波器的传输函数； （3） Kv是VCO的压控增益，单位是弧度/伏；因为VCO是一个积分环节，所以它的
传输函数分母中含有一个积分算子s； （4） N是环路的分频比，即θb=θo/N（fbak=fout/N）； 因此锁相环的开环传递函数为：
1( ) ( ) ( )b v dk d
i
K K KG s K Z s Z ss N Ns
vθθ
= = =i i i （1）
闭环传递函数为：
( )( )( )1 ( ) (
d v
k d )v
NK K Z sG ssG s Ns K K Z s
Φ = =+ +
（2）
典型的锁相环开环传递函数伯德图为：
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0
-90
-180
f (Gk)/(°)
L(Gk)/(dB)
0 ω/(rad/s)
ω/(rad/s)
20logK-20dB/dec
ωc
ωg
相位裕度γ
幅值裕度
-40dB/dec
-20dB/dec
图 3 锁相环开环传递函数的伯德图 图中，ωc为环路增益降为 0dB时的频率，即通常所说的环路带宽。幅值裕度和相位裕
度是描述系统稳定程度的两个关键参数，定义如下：
[ ( )k gL G ]ω= −幅值裕度 （3）
180 ( )cγ ϕ ω= +相位裕度= （4）
其中，L(Gk)=20logGk 。 工程中，系统的幅值裕度一般会设计为>6dB，即系统开环增益再变大 2 倍也不会到达
不稳定状态。而相位裕度一般要求为 30°~60°，通常取 45°。若相位裕度加大，系统响应
的过渡过程会变长。
3.环路滤波器的计算 在实际的工程应用中，分频器、鉴相器与电荷泵这三部分都已经被封装于锁相环 IC 里，
工程师所需要做的基本上只是根据系统要求计算出合适的环路滤波器并调试。 下面以 2 阶无源环路滤波器（图 4）为例来讲解各元件值的求解过程，因计算过程较为
繁琐，这里只给出求解方法，并不进行实际的运算。 该滤波器的传输函数为
2 22
2 1 2 1 2
1( )( )
R C sZ sR C C s C C s
+=
+ + （5）
则锁相环系统的开环传递函数为
2 2
2 2 1 21 2
1 2
(1 )( )( ) (1
d vk
K K R C sG s R C C )N C C s sC C
+=
+ ++
（6）
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C1
C2
R2
Z(s)Icp uc
图 4 2 阶无源环路滤波器
令 2 1 21
1 2
R C CTC C
=+
, ，把上式的 s 换成 jω，则有 2 2T R C= 2
22
1 1
(1 ) 1( )(1 ) 2
d vk
K K j T TG jNC j T T
ωω
ω ω+
= −+
i （7）
从上式可看出系统的相位函数为：
2 1[ ( )] arctan arctankG j T Tϕ ω ω ω π= − − （8）
为了保证环路的稳定，通常我们期望在开环增益降为 0dB（ω=ωc）时系统具有 大相
位裕度（取 45°），即该点是相位曲线的拐点，因此可得
[ ( )] 45k cG jγ π ϕ ω= + = （9）
[ ( )] 0|kc
d G jd ω ω
ϕ ωω = = （10）
根据定义，开环增益在ωc处降为 0dB，即
( ) 1k cG ω = （11）
由上面三个式子（9）、（10）和（11）即可算出环路滤波器各个元器件的值。由于环路滤波
器的计算过于复杂，一般不会采用手工计算，通常我们会借助各种仿真软件来求解。
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锁相环实例与仿真 本节使用ADI公司的锁相环芯片ADF4111 作为例子来讲解。该芯片为整数分频芯片，其
数据手册读者可到以下网址下载：http://www.analog.com/zh。下图为ADF4111 的功能框图：
图 5 ADF4111 功能框图
以下是 ADF4111 的一些性能参数，详见数据手册： ⑴ RFINA为射频信号输入口，其信号来自VCO，该端口能接受的输入频率范围是 80
MHz ~1200MHz，3V供电时输入信号的幅度范围-15dBm~0 dBm； ⑵ REFIN为参考信号输入口，其信号来自参考源（如TCXO），该端口能接受的输入频
率范围是 5 MHz ~104 MHz，输入幅度要求至少为-5 dBm； ⑶ 鉴相器能接受的 大的输入频率为 55 MHz，因此需要确保分频后fref和fbak不超过该
值； ⑷ 电荷泵电流Icp可通过写寄存器控制，一共有 8 档，其范围由外部电阻Rset决定； ⑸
下面以一实际案例来讲解如何利用 ADS 计算合适的环路滤波器并估算其锁定时间和相
位噪声。 设一窄带项目采用 PLL 芯片为 ADF4111，各个系统模块的参数如下：
⑴ VCO 输出频率： 900MHz±10MHz； ⑵ VCO 压控增益： 12MHz/V； ⑶ VCO 相位噪声： -30dBc/Hz@10Hz，-80dBc/Hz@1kHz，-120dBc/Hz@100kHz，噪 底为-140 dBc/Hz； ⑷ 参考源频率： 10MHz； ⑸ 参考源相位噪声：-90dBc/Hz@10Hz，-130dBc/Hz@1kHz，-145dBc/Hz@100kHz，
噪底为-150 dBc/Hz； ⑹ 系统频率间隔： 200kHz； 由于 ADF4111 是整数分频芯片，因此鉴相频率应选为系统频率间隔，即 200kHz，则参
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电子民工 QQ：47086388 考分频器的分频比应设置为 50，射频分频器的分频比应设置为 4500±50；芯片的电荷泵电
流我们选取典型值 5mA。 我们的设计目标是：采用无源 3 阶环路滤波器，系统环路带宽为ωc=10kHz（环路带宽
通常设置为鉴相频率fref的 1/20 左右），相位裕度为γ=45°~50°。
1. 计算环路滤波器 启动 ADS，新建工程：ADS_PLL_prj。接着我们在弹出的原理图的菜单栏中选择
DesignGuide→PLL→Select PLL Configuration，这时会弹出选项卡，根据我们的设计依次
选择如下：
频率合成器
图 6
查看环路频率响应
图 7
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ADF4111 的鉴相器基于电荷泵结构
图 8
采用无源 3 阶环路滤波器，此时系统
为 4 阶系统
图 9
选择完毕后，点击 OK 进行确认，系统会根据这些选项自动为我们生成如下的仿真原理图模
板：
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图 10 PLL 环路响应仿真模板 原理图分为 5 个部分，其中：1. 用于仿真系统闭环特性；
2. 变量设置区，用于设置环路各个参数； 3. 用于仿真系统开环特性； 4. 用于仿真环路滤波器频率响应，求得的 Filt_out 被用作计算
的中间值； 5. 仿真所需的仿真器、优化器、优化目标及公式编辑器。
我们先来看第 1 部分：
图 11
鉴相增益、滤波器器件值、VCO 压控增益和分频值等各模块的参数都被设置成变量，统一
放在第 2 部分的变量设置区内进行设置。信号源不需要设置。 第 3 和第 4 部分情况与第 1 部分类似，我们不需要做任何改动。
第 2 部分是环路参数配置区，我们需要根据实际的系统参数和设计目标做一些改动。改
动后如下图所示：
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图 12 变量列表 VAR1 内是环路各模块的参数，Kv 是 VCO 压控增益，需要改为 12MHz；Id
是电荷泵电流，需改为 0.005，即 5mA；N0 是射频分频器的分频数，需改为 4500（这里一
般取实际分频数的中间值）。 变量列表 VAR3 内是设计目标参数，UnityGainFreq 是期望的环路带宽，需设置为
10kHz；Min_Phase_Margin 和 Max_Phase_Margin 是期望的 小与 大相位裕度，我们把
大值改为 50_deg；SpurFreq 和 CL_SpurAtten 是杂散频率和杂散频率处的衰减值，一般
不需要改动，保留原值即可。 变量列表 VAR2 内是环路滤波器器件值。这些器件值将通过 ADS 的自动优化计算出来，
因此我们需要对这些器件变量设置初始值和优化范围。双击 VAR2 的图标，弹出变量设置窗
口，我们更改如下（注意单位的大小写）：
图 13
接下来我们看第 5 部分，如图 14 所示。这里有 3 个交流仿真器、1 个优化器、3 个优化
目标、2 个公式编辑器和 1 个扫描计划。
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图 14
扫描计划(SWEEP PLAN)：这里可以设定扫描的范围，这里我们不需要做任何改动； 交流仿真器(AC)： 用 于 设 定 该 原 理 图 采 用 小 信 号 交 流 仿 真 (AC Small-Signal
Simulation)。其中，AC1 设置为单频点仿真，频率为环路带宽的值，
可以写 10kHz，也可以写 UnityGainFreq；AC3 也设置为单频点仿真，
频率为之前所设定的 SpurFreq，即 1MHz；AC2 设置为使用扫描计
划 SwpPlan1，扫描变量(SweepVar)为 freq；
图 15 AC1 与 AC3 的设置
图 16 AC2 的设置
公式编辑器(MeasEqn)： 我们可以在这里编辑一些运算关系。如图 17 所示，我们指定
OLgain 为系统的开环增益，Phase_OL 为开环输出的相位，
Phase_Margin 为相位裕度。把每条关系式的显示选项
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都选中，让所有关系式都显示
在原理图上，以方便查看。
图 17 公式编辑器 meas1
优化器(OPTM)： 优化器用于设定优化算法的类型。自动生成的原理图模板内，优化算法类
型为 Random（随机类型），其效果不理想，我们把优化算法类型改成
Hybrid（混合类型），停止次数改成 1000，如下图所示：
图 18 优化器设置
优化目标(GOAL)： 我们在这里可以把优化目标设置成我们期望的设计目标。
OptimGoal1 优化参量设置为 OLgain，即开环增益，优化设置如下
图 19 优化目标 OptimGoal1 设置
以上优化设置表示，该优化目标使用 AC1 所指定的频率范围（单频点 UnityGainFreq），即
之前设定的环路带宽 10kHz 处，系统的开环增益应满足 0.999<OLgain<1.001，差不多是 0dB。 OptimGoal2 设置如图 20 所示，表示在指定的环路带宽 10kHz 处，系统的相位裕度应
满足 45°<Phase_Margin<50°。
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图 20 优化目标 OptimGoal2 设置
OptimGoal3 是杂散抑制的优化设置，其配置如下：
图 21 优化目标 OptimGoal3 设置
到这里，我们就完成了原理图各个模块参数的设置。但是实际上通过 ADS 提供的这个
PLL 仿真模板计算出来的元器件值是无法使用的。因为得到的相位裕量虽然在 10kHz 处满
足了我们限定的条件，但是相位裕度并不是在 10kHz 处达到 大，极有可能造成系统的不
稳定。所以我们还需添加限定条件，使相位裕度在 10kHz 处达到 大。 接下来我们先添加一个 AC 仿真器→AC4，其设置如下：
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图 22 仿真器 AC4 设置 然后我们添加两个优化目标，具体配置如下图所示。因为仿真器 AC4 的频率范围是
9kHz~11kHz，仿真频率间隔是 500Hz，所以仿真的频点数是 5 个，那么第 2 个频点就是 10kHz（ ADS 的编号是以 0 代表第一个）。则 Phase_Margin[1] 、 Phase_Margin[2] 和
Phase_Margin[3]就分别代表系统在 9.5kHz、10kHz 和 10.5kHz 处的相位裕度。通过添加这
两个优化目标，我们可以保证系统的相位裕度在 10kHz 处达到 大值。
图 23 额外添加的优化目标
配置好后，接下来我们就可以仿真了。点击 按钮，进行仿真。仿真完成后，系统
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电子民工 QQ：47086388 会自动弹出数据显示窗口，如下所示：
图 24 PLL 环路响应仿真结果与环路滤波器器件值
我们得到的仿真结果是： Clpf1 Clpf2 Rlpf1 Clpf3 Rlpf2
100.0 pF 8.378 nF 4.852 k 233.5 pF 20.02 k
环路带宽 相位裕度 10kHz 47.469°
表 1 PLL 环路响应仿真结果 由自动优化计算得到的元器件值不是实际使用的标称值，我们可以选择 接近仿真值的
标称值作为我们的实际使用值。假如得到的器件值太小、太大或计算无解，可返回原理图重
新设定器件值的范围，然后再次仿真。 以上就是利用 ADS 求解环路滤波器元件值的过程，下面介绍如何用 ADS 来查看环路的
锁定时间。
2. 查看 PLL 锁定时间 首先在上面的工程中新建一个原理图，然后在原理图的菜单栏中选择 DesignGuide→PLL→Select PLL Configuration，在弹出的选项卡内我们依次选择如下：
频率合成器
图 25
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选择完毕点击“OK”键进行确认，随后系统会根据这些选择自动为我们生成一个仿真
原理
图 26
图 27
图 28
图，如下所示：
采用无源 3 阶环路滤波器，此时系统
为 4 阶系统
ADF4111 的鉴相器基于电荷泵结构
查看环路时域瞬态响应
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图 29 PLL 锁定时间仿真模板
原理图主要分为 3 部分。第 1 部分是 PLL 环路参数的设置区，第 2 部分是系统仿真框
图，第 3 部分是仿真器。 我们先来看第 2 部分系统框图，如图 29 所示。这里 PLL 环路被简化成 3 个模块，环路
滤波器、鉴相器+电荷泵（PFD3）以及带分频器的 VCO（VCO2）。 VCO2： 内部带有分频器，分频比受阶梯电压源 SRC4 控制。因为我们只查看单一频点
的锁定时间，所以可以把 SRC4 旁路掉，或者把其阶梯跳跃电压 N_Step 配置
成 0V。 PFD3： 其输入一端来自 VCO2，一端来自信号源 SRC6（时域、直流）。该鉴相器只
需要输入信号的频率信息。信号源 SRC6 的电压值被设置成变量，由变量VAR9内的关系式决定，它的频率是 Fref，即 200kHz。我们也可用一个交流信号源
来替代。 滤波器：其各个元器件值统一在变量 VAR1 中填写。 接下来我们看第 1 部分——参数设置区，如图 30 所示。 VAR1： 这里的变量是环路滤波器器件值，我们把前面仿真得到的数据（表 1）填入。 VAR2： Freq_0 是 VCO 起始频率，即 VCO 调谐端的控制电压为 0V 时的输出频率。
由于我们使用的频率是 900±10MHz，因此我们把该值设成 880MHz（只要比
890MHz 小就可以）。 VAR3： N_Step 是 SRC4 的跳跃电压，配置为 0；Fref 是鉴相频率，我们改为 200kHz；
Vmax 和 Delay_Time 不需要作改动；Step_Time 是包络仿真器 Env1 的仿真步
长，我们设置成 1/(10*Fref)，即鉴相周期的十分之一；Stop_Time 是包络仿真
器 Env1 的仿真结束时间，我们改成 100/Fref，即 100 个鉴相周期，如果该值
设置太短有可能会观察不到锁定时间。 VAR5： 这里的 C_vco 和 R_vco 分别是 VCO2 的输入电容和输入电阻，保留原值即可。
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电子民工 QQ：47086388 VAR6： Kv 是 VCO2 的压控增益，根据前面的定义改为 12MHz；Id 是电荷泵电流，
改为 5mA；N0 是分频比，改成 4500。 终的参数配置如下：
图 30 第 3 部分包络仿真器 Env1 不需要做任何改动。
到这里我们就配置完所有参数，可以进行仿真了。点击 进行仿真，仿真完成后系
统自动弹出数据显示窗口，如下图。
图 31 锁定时间仿真结果
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电子民工 QQ：47086388 加入 Mark 点可以看到，这个设计的锁定时间约为 257.5us。
3. 估算相位噪声 在前面的工程中新建一个原理图，然后在原理图的菜单栏中选择 DesignGuide→PLL→Select PLL Configuration。之后会弹出选项卡，选项卡的选择和前面基本一样，不同的是在
Simulation 标签页选择第 2 项，如下图：
查看环路相位噪声
图 32
选择完毕点击“OK”键进行确认，随后系统会根据这些选择自动为我们生成一个相位
噪声仿真模板，如下所示：
图 33 相位噪声仿真模板
仿真原理图分为 3 个部分，第 1 部分是变量设置区，第 2 部分是 PLL 环路模型，第 3部分是仿真器。
我们首先根据前面的仿真结果，修改变量设置区内的各个参数，修改后如下图：
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图 34 接下来我们需要设置 PLL 环路模型中各个模块的参数。我们先根据本设计所使用的参
考源与 VCO 的实际性能，修改对应模块的参数，如图 35 和图 36：
图 35 图 36
一般情况下我们是无法取得芯片内 RefDiv（参考分频器）、Charge_Pump（电荷泵）、
LoopDiv（主分频器）等模块的具体参数的。不过仿真模板内这些模块的默认值接近业内 PLL芯片相关模块的实际值，我们不做修改也可以较为准确的估算环路的相位噪声。这里我们把
RefDiv 和 LoopDiv 做一些修改，如图 37 和图 38：
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图 37 图 38
这样 PLL 环路模型部分我们就设置完了。需要注意的是，Ref、RefDiv、VCO 和 LoopDiv
等模块还有下层原理图，我们可以点击工具栏上的 进行查看，在仿真结果显示窗口中
我们将会用到各个内层原理图的节点。 第 3 部分的仿真器我们不需要做任何改动，只需确认计算噪声的选项被选中。双击仿真
器 AC1，点击 Noise 标签页，确认 Calculate noise 项以及各个噪声节点被选中，如下图所示。
这样系统会自动为我们计算各个节点的噪声。其中，VCO.VCO_FR 节点在 VCO 模块的下
层原理图中，该节点用于计算 VCO 自由振荡时的相位噪声。
图 39 AC1 的设置
完成这些设置后我们就可以开始仿真了。点击 进行仿真，仿真完毕后系统自动弹
出数据显示窗口，如下图：
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图 40 相位噪声仿真结果
从图中曲线我们可以看到，在环路带宽之内，PLL 输出信号的相位噪声主要由参考源、
鉴相器（电荷泵）和分频器决定；而在环路带宽之外，相位噪声主要由 VCO 决定。也可以
这么说：PLL 环路对参考源、鉴相器（电荷泵）和分频器的相位噪声呈低通特性，而对 VCO本身的相位噪声呈高通特性。由此可见，参考源、鉴相器（电荷泵）和分频器处的低频干扰
很容易耦合到输出信号上，在实际应用中需要注意这一点。 本设计的输出信号相位噪声约为-82dBc/Hz@10kHz。
本仿真的数据显示窗口有 2 页，我们点击工具栏上的 ，切换到第 2 页。我们
可以看到一些数据的计算都被放到这里来了，如下图所示。这些算式右边的变量是各个节点
的噪声，包括各模块的内层原理图的相关节点。 假如想了解算式中一些多维变量代表什么，我们可以使用 what()函数来查看。例如下图
圈 中 的 变 量 VCOout.NC.vnc[::,7] 。 要 查 看 该 变 量 的 属 性 ， 我 们 可 编 辑 公 式
temp=what(VCOout.NC.vnc)，然后在数据表中显示 temp 的值。可以看到，VCOout.NC.vnc是一个 2 维变量，它的第 1 维是频率 freq，第 2 维是索引 index。其中 index 列举于左边的
数据表中。由此我们可知，VCOout.NC.vnc[::,7]表示所有频率处 VCO.SRC1 对 VCOout 节点贡献的噪声电压（.NC 表示 Noise Contribution）。
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图 41 数据显示窗口第 2 页
到这里我们就用 ADS 完成了锁相环的整个前期设计评估。 使用 ADS 仿真可以帮助我们计算环路参数，预先估计 PLL 的锁定时间和相位噪声，为
我们调节环路参数提供正确方向，大大提高了我们的工作效率。
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