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4Stratix V器件中的收发器配置

2013.05.06

SV52005 订阅反馈

Stratix® V器件含有一个专用的收发器物理编码子层(PCS)和物理介质附加子层(PMA)电路。

要实现一个协议，请使用表4-1中所列出的PHY IP。

Stratix V器件支持以下通信协议：

• 10GBASE-R和10GBASE-KR• Interlaken

• PCI Express® (PCIe®)—Gen1、Gen2和Gen3• CPRI和OBSAI—确定性延迟(Deterministic Latency)协议• XAUI

通过使能下面的PHY IP可支持其他的通信协议或者用户定义的协议：

• Native PHY IP使用standard PCS和10G PCS硬件选项，包括在不同的PCS选项之间的可重置性• Custom PHY IP在定制的数据通路中使用standard PCS• Low Latency PHY IP在低延迟数据通路配置中使用standard或者10G PCS

相关链接

• Stratix V器件手册:已知问题列出了对Stratix V器件手册章节所规则的更新。

• Upcoming Stratix V Device Features

• Altera收发器PHY IP Core用户指南

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http://www.altera.com/support/kdb/solutions/rd08242010_83.html

http://www.altera.com/literature/hb/stratix-v/uf_01002.pdf

http://www.altera.com/literature/ug/xcvr_user_guide.pdf

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



协议和收发器PHY IP支持

表4-1:协议和PHY IP功能支持

复位控制器Avalon-MM寄存器接口

PCS类型收发器IP协议标准

嵌入式YesStandard和Gen3PHY IP Core forPCIe (PIPE) (1)

PCIe Gen3 x1,x2, x4, x8

嵌入式YesStandardPHY IP Core forPCIe (PIPE) (1)


嵌入式YesStandardPHY IP Core forPCIe (PIPE) (1)


嵌入式Yes10G10GBASE-R10GBASE-R

外部复位IPNo10GNative PHY

外部复位IPNo10GNative PHY10/40/100GEthernet

嵌入式YesStandard和10G1G/10GbE和10GBASE-KR

1G/10GbEthernet


1G/10GbEthernet with1588

外部复位IPNo10GNative PHY10G Ethernetwith 1588


10GBASE-KRand 1000BASE-X 外部复位IPNoStandard和10GNative PHY

嵌入式或者外部复位IPYesStandardCustom PHYStandard

1000BASE-Xand SGMIIGigabit Ethernet

嵌入式YesStandardSoft-PCSXAUI PHY IPXAUI

嵌入式或者外部复位IPYesStandard和10GLow Latency PHYSPAUI

外部复位IPNoStandard和10GNative PHY

嵌入式或者外部复位IPYesStandard和10GLow Latency PHYDDR XAUI

外部复位IPNoStandard和10GNative PHY

(1) PCI Express的Hard IP可以在MegaCore中例化。

Stratix V器件中的收发器配置Altera公司

反馈

SV52005协议和收发器PHY IP支持4-2 2013.05.06

mailto:[email protected]?subject=Feedback%20on%20Stratix%20V%E5%99%A8%E4%BB%B6%E4%B8%AD%E7%9A%84%E6%94%B6%E5%8F%91%E5%99%A8%E9%85%8D%E7%BD%AE%20(SV52005%202013.05.06)&body=%E9%9D%9E%E5%B8%B8%E6%84%9F%E8%B0%A2%E6%82%A8%E7%9A%84%E5%8F%8D%E9%A6%88%E3%80%82%E8%AF%B7%E5%9C%A8%E8%AF%84%E8%AE%BA%E4%B8%AD%E6%8C%87%E6%98%8E%E7%9B%B8%E5%85%B3%E7%9A%84%E9%A1%B5%E7%A0%81%E5%92%8C%E6%AE%B5%E8%90%BD%EF%BC%8C%E8%B0%A2%E8%B0%A2%E3%80%82



嵌入式Yes10GInterlaken PHYInterlaken (CEI-6G/11G) 外部复位IPNo10GNative PHY (2)

嵌入式或者外部复位IPYes10GLow Latency PHYOTU-4 (100G)via OIF SFI-S 外部复位IPNo10GNative PHY

嵌入式或者外部复位IPYes10GLow Latency PHYOTU-3 (40G)via OIF SFI-5.2/SFI-5.1


嵌入式或者外部复位IPYesStandardLow Latency PHYOTU-2 (10G)via OIF SFI-5.1s 外部复位IPNoStandardNative PHY

嵌入式或者外部复位IPYesStandardLow Latency PHYOTU-1 (2.7G)

外部复位IPNoStandardNative PHY

嵌入式或者外部复位IPYes10GLow Latency PHYSONET/SDHSTS-768/STM-256 (40G) viaOIF SFI-5.2

嵌入式或者外部复位IPYesStandardLow Latency PHY

外部复位IPNoStandard和10GNative PHYSONET/SDHSTS-768/STM-256 (40G) viaOIF SFI-5.2/SFI-5.1

嵌入式或者外部复位IPYes10GLow Latency PHYSONET/SDHSTS-192/STM-64 (10G) viaSFP+/SFF-8431/CEI-11G


嵌入式或者外部复位IPYesStandardLow Latency PHYSONET/SDHSTS-192/STM-64 (10G) viaOIF SFI-5.1s/SxI-5/ SFI-4.2


嵌入式或者外部复位IPYesStandardLow Latency PHYSONET STS-96(5G) via OIFSFI-5.1s


(2)需要一个Soft-PCS bonding IP。

Altera公司Stratix V器件中的收发器配置

反馈

4-3协议和收发器PHY IP支持SV520052013.05.06




嵌入式或者外部复位IPYesStandardLow Latency PHYSONET/SDHSTS-48/STM-16(2.5G) via SFP/TFI-5.1


嵌入式或者外部复位IPYesStandardLow Latency PHYSONET/SDHSTS-12/STM-4(0.622G) viaSFP/TFI-5.1


嵌入式或者外部复位IPYesStandardLow Latency PHYNative PHYIntel QPI

外部复位IPNoPMA-DirectNative PHY

嵌入式或者外部复位IPYes10GLow Latency PHY10G SDI


嵌入式或者外部复位IPYesStandardCustom PHYSD-SDI/HD-SDI/ 3G-SDI 外部复位IPNoStandardNative PHY

嵌入式或者外部复位IPYes10GLow Latency PHY10G GPON/EPON 外部复位IPNo10GNative PHY

嵌入式或者外部复位IPYesStandardCustom PHYGPON/EPON


嵌入式或者外部复位IPYes10GLow Latency PHY16/10G FibreChannel 外部复位IPNo10GNative PHY

嵌入式或者外部复位IPYesStandardLow Latency PHY8G/4G FibreChannel 外部复位IPNoStandardNative PHY

嵌入式或者外部复位IPYes10GLow Latency PHYFDR/FDR-10Infiniband x1,x4, x12 外部复位IPNo10GNative PHY

嵌入式或者外部复位IPYesStandardCustom PHYSDR/DDR/QDRInfiniband x1,x4, x12 外部复位IPNoStandardNative PHY

嵌入式YesStandardDeterministic PHYCPRI 4.2/OBSAIRP3 v4.2 外部复位IPNoStandardNative PHY


反馈

SV52005协议和收发器PHY IP支持4-4 2013.05.06




嵌入式或者外部复位IPYesStandardCustom PHYSRIO 2.2/1.3 (3)


嵌入式或者外部复位IPYesStandardCustom PHYSATA 3.0/2.0/1.0 and SAS 2.0/1.0


嵌入式或者外部复位IPYesStandardCustom PHYHiGig+/2+


嵌入式或者外部复位IPYesStandardCustom PHYJESD204A


嵌入式或者外部复位IPYesStandardCustom PHYASI

嵌入式或者外部复位IPYesStandardCustom PHYSPI 5.1 (40G) /SPI 4.2 (10G) 外部复位IPNoStandardNative PHY

10GBASE-R和10GBASE-KR10GBASE-R被用于光模块LAN应用，例如：光路由器、服务器和切换器；而10GBASE-KR被用于电气背板应用，例如：刀锋服务器使用 Stratix V收发器。

10GBASE-R是IEEE 802.3-2008规范第49条中一个特定的10 Gigabit Ethernet链路的物理层实现。10GBASE-R PHY使用XGMII接口来连接IEEE802.3 MAC和重配置子层(RS)。IEEE 802.3-2008规范要求每个10GBASE-R链路来支持XGMII接口上的10 Gbps数据速率以及64B/66B编码的10.3125 Gbps串行通道速率。

(3) Nx Multi-Alignment偏移校正状态机必须在内核中实现。


反馈

4-510GBASE-R和10GBASE-KRSV520052013.05.06


图4-1: IEEE802.3 MAC和RS的10GBASE-R PHY连接

Application

Presentation

Session

Transport

Network

Data Link

Physical

OSIReferenceModelLayers

Higher Layers

LANCSMA/CDLAYERS

LLC (Logical Link Control) or other MAC Client

MAC Control (Optional)

Media Access Control (MAC)

Reconciliation

XGMII 32-bit data, 4-bit control (DDR @ 156.25 MHz)

10GBASE-R PCS

Serial PMA

MDI

PMD

10.3125 Gbps

10GBASE-RPHY

Medium

10GBASE-LR, -SR, -ER, or -lRM

在MegaWizard™Plug-InManager中，通过例化接口(Interfaces)菜单中Ethernet下的10GBASE-R PHY IP core可以实现10GBASE-R链路。

注意:

IEEE802.3ap-2007规范也要求每个背板链路支持1Gbps和10Gbps速度的多种数据速率。10GBASE-KR和1000BASE-KX分别是IEEE802.3ap-2007规范第70条和第72条所定义的10Gigabit和1Gigabit Ethernet链路的电气背板物理层。10 Gbps背板以太网10GBASE-KR实现使用XGMII接口连接64B/66B PCS编码的重配置子层(RS)，可选的前向纠错(FEC)和自动协商(AN)支持搭档链路的最大公因数(HCD)技术。可选的FEC、LT和AN逻辑在内核逻辑中实现。1Gbps背板以太网1000BASE-KX实现使用GMII接口连接8B/10B PCS编码的重配置子层(RS)，而自动协商支持拍档链路的HCD技术。


反馈

SV5200510GBASE-R和10GBASE-KR4-6 2013.05.06


图4-2: IEEE802.3 MAC和RS的10GBASE-KR PHY连接

Application

Presentation

Session

Transport

Network

Data Link

Physical

OSIReferenceModelLayers

Higher Layers

LANCSMA/CDLAYERS

LLC (Logical Link Control) or other MAC Client



Reconciliation

XGMII

MDI

PMDPMA

8B/10B PCS

AN

PHY

Medium

10GBASE-KX4

XGMII

MDI

PMDPMAFEC

64B/66B PCS

AN

Medium

10GBASE-KR

GMII

MDI

PMDPMA

8B/10B PCS

AN

Medium

1000BASE-KX

在MegaWizard Plug-In Manager中，通过例化接口(Interfaces)菜单中Ethernet下的1G/10GbE和10GBASE-KR PHY IP Core，可以实现支持1000BASE-KX的10GBASE-KR链路。

注意:

要求Altera许可证以便可以使用1G/10GbE和10GBASE-KR PHY IP Core，它也支持10GBASE-R和1000BASE-X链路以及10 Gigabit和1 Gigabit Ethernet数据速率之间的自动协商。

相关链接


• 10-Gbps Ethernet MAC MegaCore功能用户指南

10GBASE-R和10GBASE-KR收发器数据通路配置下图显示了嵌入在10GBASE-R和10GBASE-KR配置中的收发器模块和设置。


反馈

4-710GBASE-R和10GBASE-KR收发器数据通路配置SV520052013.05.06


http://www/literature/ug/10Gbps_MAC.pdf


10GBASE-R

图4-3: 10GBASE-R数据通路配置

不使用显示为"禁用(Disabled)"的模块，但产生延迟。不使用显示为"旁路(Bypassed)"的模块，但不会产生延迟。

Lane Data Rate

Number of Bonded Channels

PCS-PMA Interface Width

Gear Box

Block Synchronizer

Disparity Generator/Checker

Scrambler, Descrambler (Mode)

64B/66B Encoder/Decoder

BER Monitor

CRC32 Generator, Checker

Frame Generator, Synchronizer

RX FIFO (Mode)

TX FIFO (Mode)

FPGA Fabric-to-TransceiverInterface Width

FPGA Fabric-to-TransceiverInterface Frequency

TX/RX 10G PCS Latency (Parallel Clock Cycles)

Transceiver PHY IP

40-Bit

10.3125 Gbps

10GBASE-R PHY IP

None

Enabled (66:40 Ratio)

Enabled(Self Synchronous Mode)

Bypassed

Bypassed

Bypassed

Enabled(Clock Compensation Mode)

Enabled(Phase Compensation Mode)

156.25 MHz

64-bit Data8-bit Control

Enabled

Enabled

Enabled

TX: 8-12RX: 15-34


反馈

SV5200510GBASE-R和10GBASE-KR收发器数据通路配置4-8 2013.05.06


图4-4: 10GBASE-R配置的收发器通道数据通路

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

Parallel Clock (Recovered) (257.8125 MHz)xgmii_rx_clk(156.25MHz)

rx_coreclkin

Parallel Clock (257.8125 MHz)

xgmii_tx_clk(156.25MHz)(from core)

FPGAFabric

TX FIFO

RXFIFO

Fram

eGen

erato

r

CRC3

2Ge

nerator

CRC3

2Ch

ecker

64B/66

BEn

code

ran

dTXSM

64B/66

BDe

code

ran

dRXSM

Scramb

lerDe

-Scra

mbler

Disparity

Checker

BlockS

ynchroniz

er

Fram

eSynchroniz

er

Disparity

Gene

rator

TXGe

arBo

x

RXGe

arBo

x

Seria

lizer

Deseria

lizer

CDR

rx_seria

l_data

tx_seria

l_data

Parallel ClockSerial ClockParallel and Serial Clock

BERMonitor

Div 40

Clock Divider

Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)Serial Clock

(From the ×1 Clock Lines)

Central/ Local Clock Divider

Parallel and Serial Clocks(Only from the Central Clock Divider)

CMU PLL

64-Bit Data8-Bit Control



6666 40

4066

InputReferenceClock

64-BitData8-Bit

Control

fPLL


反馈

4-910GBASE-R和10GBASE-KR收发器数据通路配置SV520052013.05.06


10GBASE-KR

图4-5: 10GBASE-R/KR和1000Base-X/KX数据通路配置

Lane Data Rate



Gear Box

Block Synchronizer




BER Monitor



RX FIFO (Mode)

TX FIFO (Mode)


FPGA Fabric-to-TransceiverInterface Frequency - XGMII Clock

TX/RX 10G PCS Latency(Parallel Clock Cycles)

Link

40-Bit

10.3125 Gbps

10GBASE-R/KR

Transceiver PHY IP

None


Enabled(Self Synchronous Mode)

Bypassed

Bypassed

Bypassed

Enabled(Clock Compensation Mode)


156.25 MHz


Enabled

Enabled

Enabled

TX: 8-12RX: 15-34

10-Bit

1.25 Gbps

1000BASE-X/KX

1G/10Gbe and 10GBASE-KR

None

Bypassed

Bypassed

Enabled

Disabled

Enabled



125.00 MHz


Enabled

Disabled

Automatic SynchronizationState Machine (7-Bit Comma,

10-Bit/K28.5/)

TX: 5-6RX: 20-24

Lane Data Rate


PCS Datapath 10G PCS Standard PCS PCS Datapath


TX Bitslip

Word Aligner (Pattern Length)

Run Length Violation Checker

Deskew FIFO


Byte Serializer, Deserializer

Byte Ordering

RX FIFO (Mode)

Rate Match FIFO

TX FIFO (Mode)


FPGA Fabric-to-TransceiverInterface Frequency - GMII Clock

TX/RX Standard PCS Latency(Parallel Clock Cycles)

Link

Transceiver PHY IP


反馈

SV5200510GBASE-R和10GBASE-KR收发器数据通路配置4-10 2013.05.06


图4-6: 10GBASE-R/KR和1000BASE-X/KX配置的收发器通道数据通路

Receiver PMA

Deseria

lizer

CDR

rx_seria

l_data

Transmitter PMA

Seria

lizer

tx_seria

l_data

Transmitter 10G PCS

TX FIFO

Fram

eGen

erato

r

CRC3

2Ge

nerator

64B/66

BEn

code

ran

dTXSM

Scramb

ler

Disparity

Gene

rator

TXGe

arBo

xan

dBitslip

Receiver 10G PCS

RX FIFO

xgmii_r

x_clk

(156

.25MH

z)

CRC3

2Ch

ecker

64B/66

BDe

code

ran

dRXSM

De-Scra

mbler

Disparity

Checker

BlockS

ynchroniz

er

Fram

eSynchroniz

er

RXGe

arBo

x

RXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

8B/10

BDe

code

r

Rate

Match

FIFO

Receiver Standard PCS

Deskew

FIFO

WordA

ligne

r

Transmitter Standard PCS

FPGAFabric

TXPh

ase

Comp

ensation

FIFO

Byte

Seria

lizer

8B/10

BEn

code

r

TXBitS

lip

/2

40

10

/2


Clock Divider





CMU PLL,ATX PLL,

or both PLLs

10G InputReference Clock

1G InputReference Clock

tx_coreclkin_lg

rx_coreclkin_lg

rx_clkout_lg

rx_recovered_clk

tx_clkout_lg

40

10

66

66

64-bit data8-bit control

8-bit data andGMII controls

64-bit data8-bit control

8-bit data andGMII status

tx_clkout_10g

xgmii_tx_clk(156.25 MHz)from Core

tx_coreclkin_10g

BERMonitorrx_coreclkin_l0g

fractionalPLL

10GBASE-R和10GBASE-KR支持的功能以下功能由10GBASE-R和10GBASE-KR配置中的收发器来支持。

在10GBASE-R和10GBASE-KR配置中，到MAC/RS的64-Bit单数据通路(SDR)接口

IEEE802.3-2008规范第46条定义了10GBASE-R和10GBASE-KRPCS以及EthernetMAC/RS之间的XGMII接口。该XGMII接口在156.25MHz接口时钟的上升沿和下降沿(双倍数据速率–DDR)上，对MAC/RS和PCS之间提供时钟的32-bit数据和4-bit宽控制字符进行了定义。

收发器没有按照IEEE802.3-2008规范所定义的，支持XGMII接口。反之，它们支持MAC/RS和PCS之间的64-bit数据和8-bit控制SDR接口。


反馈

4-1110GBASE-R和10GBASE-KR支持的功能SV520052013.05.06


图4-7: XGMII接口(DDR)相对于10GBASE-R和10GBASE-KR配置的 Stratix V收发器接口(SDR)

D0TXD/RXD[31:0] D1 D2 D3 D4 D5 D6

C0TXC/RXC[3:0] C1 C2 C3 C4 C5 C6

{D1, D0} {D3, D2} {D5, D4}

{C1, C0}

TXD/RXD[63:0]

Interface Clock (156.25) MHz

Interface Clock (156.25) MHz

Transceiver Interface (SDR)

XGMII Transfer (DDR)

TXC/RXC[7:0] {C3, C2} {C5, C4}

10GBASE-R和10GBASE-KR配置中的64B/66B编码/解码

10GBASE-R和10GBASE-KR配置中的收发器支持64B/66B编码和解码，如IEEE802.3-2008规范第49条所指定的。该64B/66B编码器从发送器FIFO中接收64-bit数据和8-bit控制代码，并将其转换到66-bit编码数据。这个66-bit编码数据包含两个开销(overhead)同步插头位，接收器PCS用于模块同步和误码率(BER)的监控。

64B/66B编码可以保证串行数据流上有足够的数据反转，以确保接收器对时钟的恢复。

10GBASE-R和10GBASE-KR配置中的发送器和接收器状态机。

10GBASE-R和10GBASE-KR配置中的收发器实现了IEEE802.3-2008规范图49-14和图49-15所显示的发送器和接收器状态图。

发送器状态图中，除了有按照10GBASE-R和10GBASE-KR规则对原始数据编码的流程外，还有比如在复位中发送本地故障(LBLOCK_T)已经在违反10GBASE-R PCS规则时发送错误代码等一些流程。

除了解码10GBASE-R和10GBASE-KR PCS中所指定的输入数据，接收器状态图中也有一些其它的功能，例如：在复位中发送本地故障(LBLOCK_R)到MAC/RS，并且在违反10GBASE-R和10GBASE-KRPCS规则时替换错误代码(EBLOCK_R)。

10GBASE-R和10GBASE-KR配置中的模块同步器

接收器PCS中的模块同步器决定接收器锁定到所接收数据流的时间。它实现了IEEE 802.3-2008规范图49-12中所显示的锁定状态图。

模块同步器提供状态信号以表明是否已经实现模块同步。

10GBASE-R和10GBASE-KR配置中的自同步加扰/解扰

发送器/接收器PCS中的加扰器/解扰器模块实现IEEE 802.3-2008规范第49条所规定的码型为1 + x39 +x58的自同步加扰器/解扰器。该加扰器/解扰器模块是自同步的，并且不需要初始化种子。除了在每个66-bit数据模块中的两个同步插头位，整个有效负载是加扰或解扰的。


反馈

SV5200510GBASE-R和10GBASE-KR支持的功能4-12 2013.05.06


10GBASE-R和10GBASE-KR配置中的BER监控

接收器PCS中的BER监控模块实现IEEE 802.3-2008规范第49-13中所显示的BER监控状态图。当链路BER阈值违法时，BER监控为MAC提供一种状态信号。

在125μs窗口内接收16个同步插头错误时，10GBASE-R内核以及1G/10GbE和10GBASE-KR PHY IP内核(10GBASE-KR模式)提供一个状态标识来表明较高的BER。

10GBASE-R和10GBASE-KR配置中的时钟补偿

接收器PCS数据通路中的接收器FIFO对远程发送器与本地接收器之间高达±100 ppm的差异进行补偿。该接收器FIFO通过插入空闲(Idles)(/I/)和删除空闲(/I/)或者控制码(/O/)来实现它，这取决于ppm的差异。

• 空闲插入(Idle Insertion)—该接收器FIFO插入8个/I/代码，紧接1个/I/或者/O/来补偿时钟速率的差异。

• 空闲(Idle) (/I/)或者序列控制码(SequenceOrdered Set) (/O/)删除—该接收器FIFO删除4个/I/代码或者控制码(/O/)来补偿时钟速率的差异。接收器FIFO实现下面的IEEE802.3-2008删除规则：

• 当前字上面的4个字节不包含Terminate /T/控制字符时，删除当前字节较低的4个/I/代码。• 仅在接收器FIFO接收两个连续的/O/控制码时，才删除一个/O/控制码。

10GBASE-KR和1000BASE-KX链路训练

内核实现了IEEE802.3ap-2007规范第72条定义的链路训练功能。1G/10GbE和10GBASE-KR PHY IP链路训练逻辑包括训练帧生成器、训练帧同步器、PRBS11生成器、控制通道编解码器、本地器件(LD)收发器发送PMA预加重系数状态报告、链路搭档(LP)发送PMA预加重系数更新请求以及接收器链路调状态。

StratixVGX通道采用3个PMA发送驱动器预加重抽头：预抽头、主抽头和第一后抽头，如10GBASE-KRPHY操作的发送器输出波形72.7.1.10部分第72条所定义和要求的。预加重系数在链路训练过程中由PHY IP进行动态调整。

10GBASE-KR和1000BASE-KX自动协商

IEEE 802.3ap-2007规范第73条定义的自动协商功能必须在内核逻辑中实现。1G/10GbE和10GBASE-KR PHY IP自动协商内核包括差分曼彻斯特编码(Differential Manchester Encoding) (DME)页面编解码器、AN页面锁定和同步器以及发送、接收和仲裁逻辑状态机。

10GBASE-KR前向纠错

IEEE802.3ap-2007规范第74条定义的FEC功能必须在内核逻辑中实现。在StratixV器件中，硬核PCS不支持要求FEC功能性的应用。要实现支持FEC的10GBASE-KR链路，整个PCS功能性和FEC逻辑必须在内核逻辑中实现，而收发器在使用Native PHY IP的低延迟配置(Low Latency Configuration)中进行配置。

1000BASE-X和1000BASE-KX收发器数据通路下图显示了1000BASE-X和1000BASE-KX配置中的收发器数据通路和时钟频率。


反馈

4-131000BASE-X和1000BASE-KX收发器数据通路SV520052013.05.06


图4-8: 1000BASE-X和1000BASE-KX数据通路配置

RX

Phas

eC

om

pen

sati

on

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

8B/1

0BD

eco

der

Rat

eM

atch

FIFO

Receiver Standard PCS Receiver PMA

Deskew

FIFO

Wo

rdA

lign

er

Des

eria

lizer

CD

R

Transmitter Standard PCS Transmitter PMA

Seri

aliz

er

tx_s

eria

l_d

ata

rx_s

eria

l_d

ata

FPGAFabric

TXPh

ase

Co

mp

ensa

tio

nFI

FO

Byte

Seria

lizer

8B/1

0BEn

cod

er

TXBitS

lip

/2

/2

Parallel Clock

Serial Clock

Parallel and Serial Clock

Clock Divider

Parallel and Serial Clocks (From the ×6 or ×N Clock Lines)

(125 MHz)

(125 MHz)

Serial Clock(From the ×1 Clock Lines)



CMU PLL

tx_coreclkin_1g

rx_coreclkin_1g

rx_clkout_1g

tx_clkout_1g

1000BASE-X和1000BASE-KX支持的功能以下的功能支持1000BASE-X和1000BASE-KX配置中的收发器。

1000BASE-X和1000BASE-KX配置中的8B/10B编码器

在1000BASE-X和1000BASE-KX模式下，8B/10B编码器从发送器相位补偿FIFO中提供8-bit数据和1-bit控制标识符，并产生10-bit编码的数据。该10-bit编码的数据供给串行器。

1000BASE-X和1000BASE-KX配置下的空闲控制码生成

只要GMII处于空闲状态，IEEE 802.3规范就要求1000BASE-X和1000BASE-KX PHY连续且重复地发送空闲控制码(/I/)。这样可以确保接收器保持位和字同步，即使没有有效数据可以被发送。

在1000BASE-X和1000BASE-KX功能模式中，/K28.5/逗号后面的任何/Dx.y/都被/D5.6/ (/I1/控制码)或者/D16.2/ (/I2/控制码)的发送器取代，这取决于当前的运行差异。一种例外情况是/K28.5/后面的数据是/D21.5/ (/C1/控制码)或者/D2.2/ (/C2/)控制码。如果 /K28.5/之前的运行差异为正，那么生成一个/I1/控制码。如果运行差异为负，那么生成一个/I2/控制码。/I1/最后的差异与/I1/开始的差异相反。/I2/最后的差异与开始运行的差异相同(就在空闲代码之前)。这样确保了在空闲控制码的最后存在负运行差异。/Kx.y/后面的/K28.5/没有被取代。

/D14.3/、/D24.0/和/D15.8/由/D5.6/或/D16.2/ (对于/I1/和d /I2/控制码)取代。/D21.5/ (/C1/控制码的一部分)没有被取代。

注意:


反馈

SV520051000BASE-X和1000BASE-KX支持的功能4-14 2013.05.06


图4-9:自动控制码生成的实例

K28.5 D14.3 K28.5 D24.0 K28.5 D15.8 K28.5 D21.5tx_datain [ ]

clock

Dx.y

Dx.y K28.5 D5.6 K28.5 D16.2 K28.5 D16.2 K28.5tx_dataout

Ordered Set

D21.5

/I1/ /I2/ /I2/ /C2/

在1000BASE-X和1000BASE-KX配置中复位条件

置低tx_digitalreset后，在发送tx_datain端口上的用户数据之前，1000BASE-X和1000BASE-KX发送器自动发送3个/K28.5/逗号代码组。这可能会对接收器上的同步状态机的行为产生影响。

根据开始发送同步序列的时间，可能会存在偶数或者奇数数量的/Dx.y/代码组在同步序列的最后三个自动发送的/K28.5/代码组与第一个/K28.5/代码组之间进行传输。如果在这两个/K28.5/代码组之间存在一个接收到的偶数数量的/Dx.y/代码组，那么同步序列的第一个/K28.5/代码组将开始于奇数代码组边界 (rx_even =FALSE)。IEEE802.3-兼容1000BASE-X或者1000BASE-KX同步状态机把这种情况当做一个错误来处理，并进入同步丢失(loss of sync)状态。

下图显示了最后自动发送的/K28.5/与第一个用户发送/K28.5/之间的偶数数量的/Dx.y/的实例。在周期n + 3中的奇数代码组边界接收到的第一个用户发送的/K28.5/代码组将接收器同步状态机带进同步丢失(loss of sync)状态。在周期n+3和n+ 4中的第一个同步控制码/K28.5/Dx.y/会减小，其它3个控制码是成功的同步所要求的。

图4-10: 1000BASE-X和1000BASE-KX配置中复位条件的实例

clock

tx_dataout

tx_digitalreset

K28.5 K28.5 K28.5K28.5xxx Dx.y Dx.y K28.5 K28.5 K28.5Dx.y Dx.y Dx.y

n n + 1 n + 2 n + 3 n + 4

1000BASE-X和1000BASE-KX配置中的速率匹配FIFO

在1000BASE-X和1000BASE-KX模式下，速率匹配FIFO能够对上游发送器与本地接收器参考时钟之间高达±100ppm(总共200ppm)的差异进行补偿。1000BASE-X和1000BASE-KX协议要求发送器在数据包间隔期间发送空闲控制码/I1/(/K28.5/D5.6/)和/I2/ (/K28.5/D16.2/)，并符合IEEE P802.3规范中列出的各项准则。

字对齐模块中的同步状态机表明通过驱动rx_syncstatus信号为高电平来获得同步之后，开始速率

匹配操作。速率匹配器删除或插入/I2/控制码的两个符号(/K28.5/和/D16.2/)，即使它仅要求删除一个符号来防止速率匹配FIFO上溢或下溢。速率匹配FIFO能够插入或删除必要数量的/I2/控制码，以执行速率匹配操作。

下图显示了速率匹配FIFO删除的实例，其中要求删除三个符号。由于数据速率FIFO仅能删除/I2/控制码，因此它会删除两个/I2/控制码(四个符号被删除)。


反馈

4-151000BASE-X和1000BASE-KX支持的功能SV520052013.05.06


图4-11: 1000BASE-X和1000BASE-KX配置中的速率匹配删除的实例

datain

dataout

rx_rmfifodatadeleted

First /I2/ Skip Ordered Set

Dx.y K28.5K28.5

Second /I2/ Skip Ordered Set

/I2/ SKIP Symbol Deleted

D16.2 D16.2 K28.5 D16.2 Dx.y

Third /I2/ Skip Ordered Set

Dx.y K28.5 D16.2 Dx.y

下图显示了速率匹配FIFO插入的实例，其中要求插入一个符号。由于数据速率FIFO仅能删除/I2/控制码，因此它会插入一个/I2/控制码(两个符号被插入)。

图4-12: 1000BASE-X和1000BASE-KX配置中的速率匹配插入的实例

datain

dataout

rx_rmfifodatainserted

First /I2/ Ordered Set

Dx.y K28.5K28.5

Second /I2/ Ordered Set

D16.2 D16.2

Dx.y K28.5 D16.2 D16.2 Dx.yK28.5 D16.2 K28.5

两个寄存器位，rx_rmfifodatadeleted和rx_rmfifodatainserted，表明速率匹配FIFO删除和插入事件。rx_rmfifodatadeleted和rx_rmfifodatainserted状态标志在删除和插入/I2/控制码中变高。

1000BASE-X和1000BASE-KX配置中的对齐器

1000BASE-X和1000BASE-KX功能模式下的对齐器被配置成自动同步状态机模式。当接收器接收三个连续同步控制码时，Quartus II软件自动对同步状态机进行配置以表明同步。一个同步控制码是一个/K28.5/代码组，后面紧跟着一个奇数数量的有效/Dx.y/代码组。接收器实现同步的最快方法是接收三个连接的{/K28.5/, /Dx.y/}控制码。

接收器同步在每个通道的rx_syncstatus端口上表明。rx_syncstatus端口上的高电平表明通道被同

步；rx_syncstatus端口上的低电平表明通道已失去同步。当检测到四个无效的代码组，被少于三

个有效的代码组分开，或者被复位时，那么接收器失去同步。

1000BASE-X和1000BASE-KX配置中的同步状态机参数

表4-2: 1000BASE-X或者1000BASE-KX模式下的同步状态机参数

设置同步状态机参数

3所接收到的用于实现同步的有效{/K28.5/, /Dx,y/}控制码的数量

4判断丢失同步的接收的错误数量

4用于减少接收一次错误计数的连续接收良好代码组的数量


反馈

SV520051000BASE-X和1000BASE-KX配置中的同步状态机参数4-16 2013.05.06


10GBASE-R、10GBASE-KR、1000BASE-X和1000BASE-KX配置中的收发器时钟收发器bank中的CMU PLL或辅助发送(ATX) PLL生成10GBASE-R、10GBASE-KR、1000BASE-X和1000BASE-KX通道发送器串行以及并行时钟的小数分频PLL。下表列出了配置的细节。

表4-3: 10GBASE-R、10GBASE-KR和1000BASE-KX配置的输入参考时钟频率和接口速率规范

FPGA架构收发器接口频率(MHz)

FPGA架构收发器接口宽度

输入参考时钟频率

(MHz)PHY类型PHY IP类型

156.2564-bit数据，8-bit控制

644.53125,322.265625

10GBASE-R10GBASE-RPHY IP

156.2564-bit数据，8-bit控制

644.53125,322.265625

10GBASE-R和10GBASE-KR

1G/10GbE和10GBASE-KRPHY IP

1258-bit数据，gmii_

tx_en和gmii_tx_

err控制

125, 62.51000BASE-X和1000BASE-KX

1G/10GbE和10GBASE-KRPHY IP

InterlakenInterlaken是一个可扩展的、芯片到芯片的互联协议，它使得传输速度能够从10到达100Gbps以上。

StratixV器件在Interlaken配置中支持每通道高达14.1Gbps的传输速度。Interlaken配置中的所有PCS模块符合Interlaken协议定义，Rev 1.2。

在MegaWizard Plug-In Manager中，通过例化Interfaces菜单Interlaken下的Interlaken PHY IP，可以实现Interlaken链路。

相关链接

请参考Altera收发器PHY IP Core用户指南中的Interlaken PHY IP Core章节


反馈

4-1710GBASE-R、10GBASE-KR、1000BASE-X和1000BASE-KX配置中的收发器时钟SV520052013.05.06



收发器数据通道配置

图4-13: Interlaken数据通道配置

不使用显示为“禁用(Disabled)”的模块，但产生延迟。不使用显示为“旁路(Bypassed)”的模块，不产生任何延迟。最大的数据速率和频率用于最快速度等级的器件中。

Transceiver PHY IP

Lane Data Rate

Number of Channels


Gear Box

Block Synchronizer




BER Monitor


Frame Generator, Synchronizer (Interlaken)

TX FIFO, RX FIFO (Mode)



TX/RX 10G PCS Latency (Parallel Clock Cycles)

40-Bit

Interlaken PHY IP

3.125 - 14.1 Gbps

1-24


Enabled(Frame Synchronous Mode)

Enabled

Bypassed

Enabled

Enabled(Elastic Buffer Mode)

TX: 7-28RX: 14-21

78.125 - 352.5 MHz

64-bit Data1-bit Control/Data

FIFO flow control signals

Enabled

Enabled

Bypassed


反馈

SV52005收发器数据通道配置4-18 2013.05.06


图4-14: Interlaken配置的收发器通道数据通路

FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

TX FIFO

RX

FIFO

Fram

eG

ener

ato

r

CR

C32

Gen

erat

or

CR

C32

Ch

ecke

r

64B

/66B

Enco

der

and

TXSM

64B

/66B

Dec

od

eran

dR

XSM

Scra

mb

ler

Des

cram

ble

r

Dis

par

ity

Ch

ecke

r

Blo

ckSy

nch

ron

izer

Fram

eSy

nch

ron

izer

Dis

par

ity

Gen

erat

or

TXG

ear

Bo

x

RX

Gea

rB

ox

64-Bit Data

64-Bit Data

Parallel Clock (Recovered - Lane Data Rate/40)

Parallel Clock (Lane Data Rate/40)

40

Seri

aliz

erD

eser

ializ

er

CD

R

tx_s

eria

l_d

ata

rx_s

eria

l_d

ata

1-BitControl

TX FIFOControls and Status(1)

RX FIFOControls and Status(2), (3)

1-Bit Control40

tx_clkout/tx_user_clkout

rx_clkout/rx_user_clkout

tx_coreclkin

rx_coreclkin

Clock Divider




注释：(1) TX FIFO控制和状态(发送反压和datavalid，同步完成)(2) RX FIFO控制(接收FIFO读取侧使能和datavalid)(3) RX FIFO状态(接收FIFO上溢和部分空状态)

Parallel ClockSerial ClockParallel and Serial Clocks

CMU PLL

支持的功能Interlaken协议支持许多定帧层功能。这些功能在Interlaken协议定义，Rev 1.2中被定义。

表4-4: Interlaken配置中支持的功能

支持功能

YesMetaframe generation and payload insertion

YesBlock synchronization (word alignment) and metaframe synchronization (framesynchronization)

Yes64B/67B framing

Yes±96 bits disparity maintenance

YesFrame synchronous scrambling and descrambling

YesDiagnostic word generation

YesFraming Layer ControlWord Forwarding

YesCRC-32 generation and checking of lane data integrity

NoMulti-lane deskew alignment


反馈

4-19支持的功能SV520052013.05.06


支持功能

YesTransmit and receive FIFO backpressure control and handshake

模块同步器

接收器PCS中的模块同步器完成并且维护一个64B/67B字边界锁定。该模块查找数据流中有效的同步插头位，并且在找到64个连续的合法同步码型后完成锁定。完成64B/67B字边界锁定后，模块同步器连续地对无效的同步插头位进行监控和标记。如果在64个连续的字边界中找到16位或者更多无效的同步插头位，那么模块同步器置低锁定状态，并再次对无效的同步插头位进行查找。

模块同步器实现Interlaken协议定义v1.2的图13所显示的流程图，并提供字锁定状态到FPGA逻辑。

64B/67B帧生成器

发送帧生成器实现64B/67B编码，如Interlaken协议定义v1.2所解释的。Interlaken元帧生成器同步生成帧层控制字(framing layer control words)、帧同步器(frame syschronizer)、扰码器状态(scramblestate)、跳脱字(skipwords)以及诊断字(diagnosticword)，并将发送器数据映射到元帧的有效负载中。元帧长度可以从5到最大值8191，8-byte word进行编程。

确保元帧的长度对发送器和接收器编程相同的值。注意:

帧同步器

接收帧同步器划定元帧的边界，并搜索每个帧层的控制字：同步、扰码器状态、跳脱字以及诊断字。确定了四个连续的同步字时，帧同步器完成帧锁定状态。随后元帧检查有效的同步和加扰器状态字。如果收到四个连续的无效同步字或者三个连续的失配加扰器状态字，那么帧同步器丢失帧锁定。此外，帧同步器对FPGA逻辑提供一个收发器元帧锁定状态。

运行差异

差异生成器反转每个发送字中的位来维持± 96位边界的运行差异。它在bit 66中提供一个帧位，如Interlaken协议定义修订版1.2的表2所介绍。帧位使能差异检查器来确定该字中的bits[63:0]是否被反转。

帧同步加扰/解扰

发送器/接收器PCS中的加扰/解扰模块按照Interlaken协议修订版1.2定义实现多项式为x58 + x39 + 1的加扰器/解扰器。同步和加扰器状态字，以及64B/67B帧位不被加扰/解扰。Interlaken PHY IP core自动随机编程每通道的线性反馈移位寄存器(LFSR)初始化种子值。

接收器PCS按照Interlaken协议定义修订版1.2图1中所示的流程图使扰码器和元帧同步

帧同步器对使用Avalon®Memory-Mapped管理接口时的FPGA逻辑接口和寄存器状态位提供整套的错误和性能监控端口。接收器准备端口、帧锁定状态和循环冗余校验(CRC)-32错误检测端口可用于FPGA逻辑。AvalonMemory-Mapped管理接口提供了字边界锁定、帧锁定状态、同步字错误检测、加扰器失配错误和CRC-32错误检测状态寄存器位的其他功能。

跳脱字插入(Skip Word Insertion)

帧生成器对每个元帧以及紧接着的加扰器状态字生成强制性固定位置跳脱字，并且基于发送器FIFO性能状态生成其他的跳脱字。


反馈

SV52005支持的功能4-20 2013.05.06


跳脱字删除(Skip Word Deletion)

帧同步器不会删除跳脱字。反之，帧同步器将接收到的跳脱字转送到MAC层，这样MAC可以维持和执行偏移校正对齐。

通道数据完整性的诊断字生成和检查(CRC-32)

CRC-32生成器计算每个元帧的CRC，并将其添加到元帧的诊断字上。也对FPGA逻辑提供一个可选的CRC-32错误标记。

帧层控制字转发

这四个元帧帧层控制字—同步、加扰器状态、跳脱和诊断字—没有被删除，而是被转送到MAC层。这一操作使MAC层能够在FPGA逻辑中采用多通道偏移校正对齐。

多通道偏移校正对齐

InterlakenPHYIP不支持多通道偏移校正对齐。您必须在内核逻辑或者FPGA逻辑的Altera InterlakenMegaCore®功能中实现多通道偏移校正对齐状态机。

发送器和接收器FIFO控制和状态

InterlakenPCS配置发送和接收FIFO为弹性缓冲模式。在该模式的操作中，对MAC层提供通道同步、反压和FIFO控制，以及状态端口信号用于信号交换。

收发器多通道绑定和发送器偏移

一个软核绑定IP用于收发器中的Interlaken绑定。每通道中的收发器时钟配置成non-bonded。对于多通道设计，必须选择一个专用的PLL参考时钟管脚，它是每个bank的发送器PLL中等距的管脚。必须紧密地匹配通道电路板走线，以最小化通道到通道的偏移。

相关链接

• 要了解与每个功能相关联的InterlakenPHYIP控制和状态信号的更多信息，请参考Altera收发器PHY IP Core用户指南中的Interlaken PHY IP Core章节。

• Interlaken MegaCore功能用户手册

收发器时钟介绍了Interlaken协议的收发器时钟。


反馈

4-21收发器时钟SV520052013.05.06



http://www.altera.com/literature/ug/ug_interlaken.pdf


图4-15:四通道Interlaken配置中可用的时钟源

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Clock Divider

Local Clock Divider

Receiver PCS

Clock Divider

Central Clock Divider

Receiver PCS

Clock Divider

Local Clock Divider

×6 Clock Lines

Receiver PCS

Clock Divider

Local Clock Divider

Receiver PCS (Master)

Clock Divider


Receiver PCSCh0

Ch1

Ch2

Ch3

Ch4

Ch5

Clock Divider

Local Clock Divider

InputReference

Clock

Deserializer CDR

InputReference

Clock

Deserializer CDR(2)

InputReference

Clock

Deserializer CDR

InputReference

Clock

To Transmitter Channel






Deserializer CDR

InputReference

Clock

Deserializer CDR

InputReference

Clock

Deserializer CDR

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL


×1 Clock Lines

Receiver PCS

CMU PLL可能提供收发器bank中多达5个Interlaken通道的时钟。如果使用一个ATX PLL，那么PLL可以提供收发器bank中多达6个Interlaken通道的时钟。

要使能ATX PLL，必须在Interlaken PHY IP的PLL type参数中选择ATX PLL。注意:


反馈

SV52005收发器时钟4-22 2013.05.06


PCI Express (PCIe)—Gen1、Gen2和Gen3PCIe规范(版本3.0)为PCIe-兼容物理层器件在Gen1 (2.5Gbps)、Gen2 (5 bps)和Gen3 (8Gbps)信号速率上提供了实现细节。

器件有内置的PCIe hard IP模块，通过该模块可以实现PCIe协议栈的PHY MAC层，数据链路层和传输层。 Stratix V器件中有多达4个PCIe hard IP模块。如果使能了PCIe hard IP模块，那么收发器接口与硬核IP模块一起。否则，收发器接口直接通过PIPE接口。您必须从内核逻辑到PIPE接口实现Soft-IPMAC层，数据链路层和传输层。

可以使用下面其中一种方法在PCIe功能配置中配置收发器：

• Stratix V Hard IP for PCI Express

• PHY IP core for PCI Express (PIPE)

下表显示了PCIe功能配置中收发器支持的两种方法。

表4-5:支持的收发器

PHY IP Core for PCI Express (PIPE)Stratix V Hard IP for PCI Express支持

YesYesGen1、Gen2和Gen3数据速率

—YesMAC、数据链路和传输层

PIPE 2.0用于Gen1和Gen2

PIPE 3.0-like用于支持Gen1/Gen2的Gen3

Hard IP通过PIPE 3.0-like收发器接口

在MegaWizard Plug-In Manager中，通过例化Interface菜单中 PCI Express下的PHY IP Core for PCIExpress (PIPE)，可以实现PHY IP Core for PCI Express (PIPE)配置。

Stratix V的收发器支持x1、x2、x4和x8通道配置。在PCIe x1配置中，每个通道的PCS和PMA模块被独立地同步和复位。PCIe x2、x4和x8配置支持对二通道、四通道和八通道PCIe链路的通道进行绑定。在这些绑定通道配置中，所有bonded通道的PCS和PMA模块共享通用时钟和复位信号。

相关链接

• Stratix V Hard IP for PCI Express用户指南

• 请参考Altera收发器PHY IP Core用户指南中的PHY IP Core for PCI Express (PIPE)章节

收发器数据通道配置根据是否使能Gen3，而决定了PCI Express的收发器数据通路的不同。


反馈

4-23PCI Express (PCIe)—Gen1、Gen2和Gen3SV520052013.05.06

http://www.altera.com/literature/ug/ug_s5_pcie.pdf



图4-16: PCIe Gen1和Gen2 PIPE数据通路配置

这个收发器数据通路配置用于没有使能Gen3的配置。

Bonded Data Rate


PMA-PCS Interface Width

Word Aligner (Pattern)

Rate Match FIFO


PCIe hard IP

Byte Serializer/Deserializer

PCS-PIPE 2.0 Interface Width


Reference Clock

10-Bit

AutomaticSynchronizationState Machine(/K28.5/K28.5-/)

Enabled

IP PHY IP Core for PCI Express (PIPE)

x1, x2, x4, x8 x1, x2, x4, x8

10-Bit


Enabled

Enabled Enabled

Disabled Disabled

EnabledDisabled

8-Bit 16-Bit

Enabled

16-Bit

PCS-PIPE 2.0 InterfaceFrequency 250 MHz 125 MHz

5 / 22 4-4.5 /14-14.5

4-4.5 /14-14.5

250 MHz

2.5 Gpbs for Gen1 5.0 Gbps for Gen2

100/125 MHz 100/125 MHz


反馈

SV52005收发器数据通道配置4-24 2013.05.06


图4-17: PCIe Gen1、Gen2和Gen3 Hard IP以及PHY IP Core for PCI Express数据通路配置

这个收发器数据通路配置用于使能Gen3的配置。

Bonded Data Rate


PMA-PCS Interface Width

Word Aligner (Pattern)

注释：(1) PHY IP Core for PCI Express (PIPE配置)采用嵌入式复位控制器IP。它没有使用

Hard IP for PCI Express (HIP配置)所采用的硬核或者软核复位t控制器。

(2) 不适用于PHY IP Core for PCI Express配置。仅适用于Hard IP for PCI Express配置。



Scrambler/Descrambler


Hard IP Avalon ST Interface Width (2)

Hard IP Avalon STInterface Width (2)

Reference Clock

Gear Box and Block Synchronizer

Reset Controller (1)

64-Bit, 128-Bit,256-Bit64-Bit, 128-Bit 64-Bit, 128-Bit

125 MHz, 250 MHz125 MHz, 250 MHz 125 MHz, 250 MHz

10-Bit


Enabled

Disabled

IP Hard IP for PCI Express andPHY IP Core for PCI Express with Gen3 enabled

x1, x2, x4, x8 x1, x2, x4, x8 x1, x2, x4, x8

10-Bit


Enabled

Disabled Disabled

Disabled Disabled

Enabled Enabled

2.5 Gpbs for Gen1 5.0 Gbps for Gen2

100/125 MHz 100/125 MHz

32-Bit

Disabled

Enabled

Disabled Disabled Enabled

Enabled

Disabled

8.0 Gbps for Gen3

100/125 MHz

Hard Hard Soft

PIPE 3.0-like Width 32-Bit 32-Bit32-Bit


1.5-2.25 /6.5-7.25

1.5-2.25 /6.5-7.25

1.5-2.25 /6.5-7.25


反馈

4-25收发器数据通道配置SV520052013.05.06


收发器通道数据通路

下图显示了当使用禁用了Gen3的PIPE配置时，StratixV发送器和接收器通道数据通路的PCIeGen1/Gen2配置。在这一配置中，收发器连接到PIPE 2.0兼容接口。

图4-18:禁用了Gen3的PIPE配置的PCIe Gen1/Gen2的收发器通道数据通路

RXPh

ase

Comp

ensation

FIFO

TXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

Byte

Seria

lizer

8B/10

BDe

code

r

8B/10

BEn

code

r

TXBit

Slip

Rate

Match

FIFO


Deskew

FIFO

WordA

ligne

r

Deseria

lizer

CDR

rx_seria

l_data

tx_seria

l_data


Seria

lizer

PCIE

xpress

Hard

IP

FPGAFabric

PIPE

Interfa

ce

下图显示了使用32-bit PIPE 3.0-like接口和使能了PCI Express Base Specification 3.0，Stratix V发送器和接收器通道数据通路的PCIe Gen1/Gen2/Gen3配置。

图4-19: PCIe Gen1/Gen2/Gen3配置的收发器通道数据通路


Receiver PMAReceiver Gen3 PCS


Transmitter Gen3 PCS Transmitter PMA

RXPh

ase

Comp

ensation

FIFO

TXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

Byte

Seria

lizer

8B/10

BDe

code

r

8B/10

BEn

code

r

TXBit

Slip

Rate

Match

FIFO

Deskew

FIFO

WordA

ligne

r

Deseria

lizer

CDR

rx_seria

l_data

tx_seria

l_data

Seria

lizer

Scramb

ler

Gear

Box

Descramb

ler

128B

/130B

Decode

r

128B

/130B

Encode

r

Rate

Match

FIFO

Block

Synchron

izaer

PCIE

xpress

Hard

IP

FPGAFabric

PIPE

Interfa

ce

相关链接

Stratix V器件中的收发器体系结构

PCIe配置支持的功能PCIe配置支持的功能不同于2.5 Gbps、5 Gbps和8 Gbps数据速率配置。


反馈

SV52005PCIe配置支持的功能4-26 2013.05.06

http://www.altera.com/literature/hb/stratix-v/stx5_52002.pdf


表4-6: PCIe配置支持的功能

Gen3

(8 Gbps)

Gen2

(5 Gbps)

Gen1

(2.5 Gbps)

功能

YesYesYesx1, x2, x4, x8链路配置

YesYesYesPCIe-兼容同步状态机

YesYesYes±300 ppm (总共600 ppm)时钟速率补偿

——Yes8-bit FPGA架构收发器接口(PIPE 2.0)

—YesYes16-bit FPGA架构收发器接口(PIPE 2.0)

Yes——32-bit FPGA架构收发器接口(PIPE 3.0-like)

YesYesYes64-bit Hard IP Avalon-ST接口宽度(仅Hard IP)

YesYesYes128-bit Hard IP Avalon-ST接口宽度(仅Hard IP)

YesYes—256-bit Hard IP Avalon-ST接口宽度(仅Hard IP)

YesYesYes发送器驱动电路空闲

YesYesYes接收器检测

—YesYes8B/10B编码器/解码器运行极性控制

Yes——128B/130B编码器/解码器

YesYesYes电源状态管理

YesYesYes接收器PIPE状态编码( pipe_rxstatus[2:0] )

—Yes—2.5 Gbps和5 Gbps信号速率间的动态切换

Yes——2.5 Gbps、5 Gbps和8 Gbps信号速率间的动态切换

YesYes—对于差分输出电压控制的动态发送余量

YesYes—动态发送缓冲去加重-3.5 db和-6 db

Yes——动态Gen3收发器预加重、去加重和均衡

PIPE 2.0接口

在PCIePIPE配置中，每个通道含有一个PIPE接口模块，在PHY-MAC层和收发器通道PCS和PMA模块之间传输数据、控制和状态信号。PIPE配置符合PIPE 2.0规范。如果使用PIPE配置，那么必须使用FPGA逻辑的soft IP来实现PHY-MAC层。

除了PHY-MAC层和收发器之间的传输数据、控制和状态信号，PIPE接口模块在PIPE-兼容物理层器件中实现以下需要的功能：

• 强制控制发送驱动器，使其处于电路空闲状态

• 启动接收器检测序列

• 控制8B/10B编码器/解码器• 控制128B/130B编码器/解码器


反馈

4-27PCIe配置支持的功能SV520052013.05.06


• 管理PCIe电源状态• 指示各种PHY功能的完成• 编码pipe_rxstatus[2:0]信号上的接收器状态和错误条件，符合PCIe PIPE 3.0规范

收发器数据通路时钟在non-bonded (x1)和bonded (x2、x4和x8)配置中有所不同。

Gen1 (2.5 Gbps)和Gen2 (5 Gbps)信号速率间的动态切换

在PIPE配置中，PIPE MegaWizard Plug-In Manager提供一个输入信号(pipe_rate)，它的功能等于PCIe规范所指定的RATE信号。这一输入信号(pipe_rate)上一个低至高的状态切换启动数据匹配从Gen1到Gen2进行切换，这一输入信号上一个高至低的状态切换启动数据匹配从Gen2到Gen1进行切换。Gen1和Gen2间的信号速率切换通过改变250MHz和500MHz之间的收发器数据通路时钟频率来实现，同时维持收发器接口数据为宽固定为16-bit。

发送器电路空闲生成

当电路空闲输入信号被置位时，StratixV器件中的PIPE接口模块将通道中的发送器缓冲置于电路空闲状态。在电路空闲期间，发送器缓冲差分和共享配置输出电平兼容于Gen1和Gen2数据速率的PCIeBase Specification 2.0。

PCIe规范要求发送驱动器处于特定电源状态的电路空闲状态。要了解关于不同电源状态中要求的输入信号水平的详细信息，请参考“电源状态管理”。

电源状态管理

PCIe规范定义了四种电源状态—P0、P0s、P1和P2—这四种电源状态必须支持物理层器件以最小化功耗：

• P0是封装数据在PCIe链路上被发送期间的常规操作状态。• P0s、P1和P2均是低电源状态，其中物理层必须按PHY-MAC层的指示跳变以最小化功耗。

Stratix V的收发器中的PIPE接口对PIPE配置中所配置的收发器通道提供一个输入端口。

从P0电源状态到低电源状态(P0s、P1和P2)进行跳变时，PCIe规范需要物理层器件来实现功耗节省措施。StratixV的收发器不实现这些功耗节省措施，除了在较低的功耗状态中将发送缓冲器置于电路空闲状态以外。

注意:

兼容码型传输支持的8B/10B编码器的使用情况

当链路训练和状态机(LTSSM)输入一个轮询兼容(Polling.Compliance)子状态时，PCIe发送器发送一个兼容码型。轮询兼容子状态用于评估发送器是否电气兼容于PCIe电压和时序规范。

接收器电路空闲接口

PCIe协议支持推断接收器上的电路空闲条件，而不是使用模拟电路来检测电路空闲条件。

在所有的PIPE配置(x1、x2、x4和x8)下，每个接收器通道PCS均有一个可选的电路空闲接口模块，用来实现PCIe Base Specification 2.0中所指定的电路空闲接口条件。


反馈

SV52005PCIe配置支持的功能4-28 2013.05.06


接收器状态

PCIe规范要求PHY在3-bit状态信号(pipe_rxstatus[2:0])上对接收器状态进行编码。该信号在PHY-MAC层的操作中使用。PIPE接口模块从收发器通道PCS和PMA模块中接收状态信号并且对转送到FPGA逻辑的信号pipe_rxstatus[2:0]的状态进行编码。pipe_rxstatus[2:0]端口上的状态信

号编码符合PCIe规范。

接收器检测

Stratix V收发器中的PIPE接口模块对LTSSM状态机检测状态期间的PCIe协议所要求的接收器检测操作提供了一个输入信号(pipe_txdetectrx_loopback)。当pipe_txdetectrx_loopback信号在P1电源状态下置位时，PCIe接口模块发送一个命令信号到那个通道中的发送驱动器，以启动接收器检测序列。在P1电源状态中，发送缓冲器必须始终处于电路空闲状态中。接收这一命令信号后，接收器检测电路在发送缓冲器的输出上创建一个阶跃电压。如果远端有一个有效的接收器(符合PCIe输入阻抗的要求)，那么与没有接收器的阶跃电压的时间常量相比，走线上阶跃电压的时间常量会更高。该接收器检测电路监控走线上侦测到的阶跃信号的时间常量，以决定是否检测到了一个接收器。接收器检测电路需要一个125-MHz时钟用于必须驱动fixedclk端口的操作。

要使接收器检测电路能够可靠地运行，必须使用收发器片上匹配，串行链路上的AC耦合电容和系统使用的接收器匹配值必须符合PCIe Base Specification 2.0。

注意:

根据PIPE 2.0规范，PIPE内核提供一个1-bit PHY状态(pipe_phystatus)以及一个3-bit接收器状态信号(pipe_rxstatus[2:0])来表明是否检测到接收器。

Gen1和Gen2速率匹配FIFO

符合PCIe协议，StratixV接收器通道含有速率匹配FIFO，对上游发送器与本地接收器时钟之间高达±300 ppm的小时钟频率差异进行补偿。

PCIe反向并行环回

PCIe反向并行环回仅可用于Gen1、Gen2和Gen3数据速率的PCIe功能配置。接收到的串行数据将遍历接收器CDR、解串器、字对齐模块和速率匹配FIFO缓冲。数据然后被回送至发送串化器，并且通过发送缓冲器发送出去。接收到的数据通过该端口也可用于FPGA逻辑。环回模式符合PCIespecification 2.0。 Stratix V器件提供一个输入信号来使能这一环回模式。

这是PIPE配置中仅支持的环回选项。注意:

图4-20: PCIe反向并行环回模式数据通路

灰色区域模块是无效的。

RX

Phas

eC

om

pen

sati

on

FIFO

TXPh

ase

Co

mp

ensa

tio

nFI

FO

Byt

eO

rder

ing

Byt

eD

eser

ializ

er

Byt

eSe

rial

izer

8B/1

0BD

eco

der

8B10

BEn

cod

er

Rat

eM

atch

FIFO


Des

kew

FIFO

Wo

rdA

lign

er

Des

eria

lizer

CD

R


Seri

aliz

er

Reverse ParallelLoopback Path

PCIE

xpress

Hard

IP

FPGAFabric

PIPE

Interfa

ce


反馈

4-29PCIe配置支持的功能SV520052013.05.06


相关链接

• 收发器时钟和通道布局指南 (第4-32页)

• 请参考Altera收发器PHY IP Core用户指南中的PHY IP Core for PCI Express (PIPE)章节。

• 请参考 Transceiver Architecture in Stratix IV Devices章节中的“Standard PCS Architecture”部分。

• 有关在Gen1和Gen2之间切换数据速率的电源状态要求，请参考PCIe Base Specification 2.0。

PCIe Gen3支持的功能PCIe Gen3 hard PCS支持Gen3 base specification。 PCIe Gen3操作通过 Stratix V Hard IP for PCI ExpressIP或者PHY IP Core for PCI Express可以进行配置。

在 Stratix V Hard IP for PCI Express中，选择PCIe Base Specification Version 3.0或者PCI Express BaseSpecification Version 2.1使能Gen1、Gen2和Gen3操作的32-bit宽PIPE 3.0-like接口。

在PHY IP Core for PCI Express中，选择Gen3使能16-bit/8-bit宽PIPE 3.0-like接口，选择Gen1或Gen2使能Gen1和Gen2操作的16-bit/8-bit宽PIPE 2.0接口。

模块同步(字对齐器)

模块同步器对CDR到130-bit字边界所接收的串行数据进行对齐。模块同步器通过查找和判断电路空闲退出序列控制码(EIEOS)或最后一个FTS OS和SKP控制码描述字边界以正确地判断输入串行数据流中的字边界。由于不同的字长，该模块同步器继续重新对齐到一个SKP控制码接收后的新模块边界。

Gen3速率匹配FIFO

为了适应PCIe协议的要求以及对发送和匹配设备之间高达±300 ppm的时钟频率差异进行补偿，接收器通道含有一个速率匹配FIFO。该速率匹配FIFO添加或删除四个SKP字符(32位)以保持FIFO变空或满的情况。它监控模块同步器的skip_found信号。如果速率匹配FIFO几乎为滿的情况，那么FIFO删除四个SKP字符。如果速率匹配FIFO几乎是空的情况，那么FIFO在下一个可用的SKP控制码开始时插入一个SKP字符。

128B/130B编码器/解码器

与PCIeGen1和Gen2不同，PCIeGen3编码器/解码器不使用8B/10B编码。PCIeGen3编码器/解码器使用一个2-bit同步插头和一个128-bit数据字。PCS级码器对每128位的数据添加两个同步头位，并对数据包使能加扰，除了控制码数据包和TS1/TS2控制码的第一个符号。编码器/解码器连续地使能或禁用加扰，这取决于被处理的有效负载是控制码或是数据包。如果接收到一个电路空闲退出控制码或者快速训练序列控制码，那么加扰器被复位到最初值。编码器/解码器也对控制码和同步头位违反的数据流进行监控。

Gen3齿轮箱

PCIe 3.0基本规范要求的130 bit模块大小，除了SKP控制码，可以是66、98、130、162或者194位长度。130-bit模块的数据由128B/130B编码器生成。而变量长度的SKP字符必须以PMA串行器可以接受的32-bit并行数据分段进行记录。收发器采用一个齿轮箱来适应Gen3的130-bit数据字和固定的32-bit串化PMA因子之间的小数分频位的差异。


反馈

SV52005PCIe Gen3支持的功能4-30 2013.05.06




http://www.pcisig.com/specifications/pciexpress/base2/


扰码器/解码器

加扰和解扰在PCIe Gen3操作期间被使用，以保证接收器适当的转换从而能够正确地重新生成恢复时钟。2-bit同步插头位，控制码和第TS1/TS2控制码的第一个符号从不会被加扰。

PIPE 3.0-Like Gen3接口

PCIe Gen3是添加到收发器的一个新功能。PCS支持PCI Express 3.0基本规范。PIPE接口已被扩展到32-bit宽的PIPE3.0-like接口。PIPE接口控制PHY功能，例如：电路空闲的传输、接收器检测以及速度协商和控制。总而言之，Gen3 PIPE 3.0-like接口模块执行以下操作：

• Gen1、Gen2和Gen3速度之间的动态时钟选择• Gen3自动速度协商(ASN)• 控制128B/130B编码器/解码器• Gen3电路空闲进入或退出检测/CDR控制模块• 动态Gen3和Gen2/Gen1 PCS数据速率自动速度协商• 动态收发器PMA数据速率和PLL切换

自动速率协商模块

PCIe Gen3模式使能Gen1 (2.5 Gbps)、Gen2 (5.0 Gbps)和Gen3 (8.0 Gbps)信号数据速率之间的ASN(自动速度协商)。该信号速率的切换是通过频率调节以及使用固定的32-bit宽PIPE 3.0-like接口的PMA和PCS模块的配置来完成的。

PMA以无毛刺的方式对Gen1、Gen2和Gen3数据速率之间的时钟进行切换。对于non-bonded x1通道，ASN模型在该通道中促进了速度协商。对于bondedx2、x4和x8通道，ASN模型选择主通道来控制速率的切换。该主通道分配速度变化请求到其它的PMA和PCS通道。

表4-7: PIPE Gen3 32-Bit PCS时钟速率

Gen3Gen2Gen1PCIe Gen3性能模式使能

8G5G2.5G通道数据速率

250 MHz500 MHz250 MHzPCS时钟频率

250 MHz125 MHz62.5 MHzFPGA Core IP时钟频率

32-bit32-bit32-bitPIPE接口宽度

100100速率[1:0]

PCIe Gen3速度协商过程通过写入1到根端口的链路控制寄存器的bit 5来启动，导致hard IP中的PIPE速率变化。之后，ASN使PCS处于复位状态，动态地关闭时钟路径以脱离当前有效的状态PCS(StandardPCS或者Gen3PCS)。如果需要切换到Gen3，或者从Gen3中进行切换，那么ASN自动选择正确的PCS时钟路径以及多路复用器中数据通路选择。ASN模块过后发送一个请求给PMA模块以进入到速率切换状态，并且等待确认速率切换完成信号。当PMA完成速率切换并且发送确认到ASN模块后，ASN使能时钟路径来建立新的PCS模块，并释放PCS复位。通过从ASN模块插入pipe_phystatus信

号到hard IP模块，来表明成功地完成了这一过程。

在PHY IP Core for PCI Express配置中，Core IP必须设置pipe_rate[1:0]的值来启动收发器数

据速率切换的序列。

注意:


反馈

4-31PCIe Gen3支持的功能SV520052013.05.06


发送器电路IDLE生成

在不管是Hard IP的PCIe还是PHY IP core模式的PCIe，其PIPE3.0-like接口会使发送器在低功耗模式或者ASN处理期间处于电路空闲状态。发送器进入电路空闲之前，HIP发送一个电路空闲控制码(EIOS)至PHY。对于Gen1和Gen2，控制码的格式是COM、IDL、IDL、IDL。对于Gen3，控制码的格式包含16个符号和0x66。

电路空闲期间，发送器差分和共模电平兼容于Gen1信号速率的PCIe Base Specification 3.0。

接收器电路IDLE推断

在link状态的这段时间或者处于ASN处理期间，如果接收器没有活动，那么接收器PHY会检测到推断电路空闲状态。该情况在PCI Express Base Specification, Rev 3.0的表4-11有说明。

Gen3电源状态管理

PCIe基本规范定义了PHY层器件的低功耗状态，从而最小化功耗。Gen3 PCS没有实现这些功耗节省措施，除了在低功耗状态中将使发送器处于电路空闲状态以外。在P2低功耗状态中，收发器没有禁用PIPE模块时钟。

CDR控制模块

CDR控制模块控制PMA CDR以获得位和符号的对齐以及在所分配的时间内的偏移校正，并且生成其他PCS模块的状态信号。PCIe基本规范要求接收器L0s电源状态退出时间对于Gen1的信号速率最大为4 ms，对于Gen 2的信号速率最大为2 ms，而对于Gen3的信号速率最大为4 ms。在进入或退出Gen3速度时，CDR必须对新的乘法器/分频器设置进行重新锁定，该收发器含有一个改进的CDR控制模块来适应快速锁定时间。

收发器时钟和通道布局指南这一部分介绍了Gen1和Gen2 Hard IP以及PIPE配置的收发器时钟。仅介绍了Gen1和Gen2 PIPE配置的通道布局指南。不包括Gen1和Gen2 Hard IP配置的通道布局指南。

PCIe Gen1和Gen2的收发器时钟

PIPE x1配置

高速串行时钟由通道中的CMU PLL提供，该通道不同于数据通道。数据通道中的本地时钟分频器模块从这个高速时钟中生成一个并行时钟，并将这两个时钟分布到该数据通道的PMA和PCS上。


反馈

SV52005收发器时钟和通道布局指南4-32 2013.05.06


图4-21: Gen1/Gen2 PIPE x1配置中的收发器时钟

FPGAFabric

Transmitter PMA

Seria

lizer

TXPh

ase

Comp

ensation

FIFO

Byte

Seria

lizer

8B/10

BEn

code

r

TXBitS

lip


/2

tx_coreclkinPC

Iehard

IP

PIPE

Interfa

ceReceiver PMA

Deseria

lizer

CDR

RXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

8B/10

BDe

code

r

Rate

Match

FIFO


Deskew

FIFO

WordA

ligne

r

InputReferenceClock

RecoveredClocks

/2

Clock Divider


Parallel Clock (Recovered)

rx_coreclkin

rx_clkout

tx_clkout

Parallel Clock (from the clock divider)

Central/Local Clock Divider


CMU PLL

Parallel and Serial Clocks(To the ×6 clock lines) (1)

Serial Clock(From the ×1 Clock Lines)

PIPE x2配置

在PIPE x2 bonded配置中，PCS中的时钟独立于每个接收器通道。时钟仅对发送器通道进行绑定，而控制信号对发送器和接收器通道进行绑定。Quartus II软件在收发器bank中的通道1或通道4上自动布局发送CMU PLL和主通道。


反馈

4-33收发器时钟和通道布局指南SV520052013.05.06


图4-22: Gen1/Gen2 PIPE x2配置中的发送器时钟

Transmitter PMATransmitter PCS

Serializer

Clock Divider

Local Clock Divider

Low-Speed Parallel ClockHigh-Speed Serial Clock


Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×6 Clock Lines


Serializer

Clock Divider

Local Clock Divider


Transmitter PMATransmitter PCS (Master)

Serializer

Clock Divider



Serializer

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

×1 Clock Lines

Parallel ClockSerial Clock

注释：(1) x6时钟线中的串行和并行时钟。

Parallel and Serial Clocks

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch1

Ch2

Ch3

Ch4

Ch5

PIPE x4配置

在PIPEx4绑定配置中，PCS中的时钟独立于每个接收器通道。时钟仅对发送器通道进行绑定，而控制信号对发送器和接收器进行绑定。Quartus II软件在收发器bank中的通道1或者通道4上自动布局发送CMU PLL和主通道。


反馈



图4-23: Gen1/Gen2 PIPE x4配置中的发送器时钟


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×6 Clock Lines


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

×1 Clock Lines


CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch1

Ch2

Ch3

Ch4

Ch5



反馈



图4-24: Gen1/Gen2 PIPE x4配置中的接收器时钟

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Clock Divider

Local Clock Divider

Receiver PCS

Clock Divider


Receiver PCS

Clock Divider

Local Clock Divider

×6 Clock Lines

Receiver PCS

Clock Divider

Local Clock Divider


Clock Divider


Receiver PCSCh0

Ch1

Ch2

Ch3

Ch4

Ch5

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

InputReference

Clock

Deserializer CDR

InputReference

Clock

Deserializer CDR(2)

InputReference

Clock

Deserializer CDR

InputReference

Clock







Deserializer CDR

InputReference

Clock

Deserializer CDR

InputReference

Clock

Deserializer CDR

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL


×1 Clock Lines

Receiver PCS


PIPE x8配置

在x8 PCIe绑定配置中，时钟独立于接收器通道。时钟和控制信号仅对发送器通道进行绑定。


反馈



图4-25: Gen1/Gen2 PIPE x8配置中的收发器时钟


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×6 Clock Line ×N Clock Line Top

×6 Clock Line


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×1 Clock Line


CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL


Serializer

Clock Divider

Local Clock Divider


×N Clock Line Top


Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×1 Clock Line

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch4

Ch2

Ch3

Ch4

Ch5Transceiver Bank A

Transceiver Bank B

FPGAFabric

PIPE

INTE

RFAC

EPIPE

INTE

RFAC

E

Ch0

Ch1

Ch2

Ch3

Ch1

Ch5

Gen1、Gen2和Gen3 PIPE配置的收发器通道布局指南

通道布局指南仅对Gen1、Gen2和Gen3 x1、x2、x4和x8 PIPE配置进行介绍。不包括Gen1、Gen2和Gen3 Hard IP配置的通道布局指南。

注意:


反馈



下表列出了x1、x2、x4和x8绑定配置中PIPE通道的物理布局。Quartus®II软件在不同于数据通道的通道中自动布局CMU PLL。

表4-8: PIPE配置通道布局

Quartus II软件的布局随着设计和器件的不同而不同，因此导致较高的通道使用率。在Gen3中使用CMU和ATX PLL的通

道利用率

在Gen1和Gen2中使用ATX PLL的通道利用率

在Gen1和Gen2中使用CMU PLL的通道利用率

数据通道布局配置

212任何通道x1

323连续的通道x2



Gen1、Gen2和Gen3 x1 PIPE配置的通道布局

对于PIPE x1配置，该通道可布局在包含发送器PLL的收发器bank中的任何地方。在Gen1和Gen2配置中，可选择ATX PLL或者CMU PLL作为发送器PLL。在Gen3配置中，CMU PLL用于Gen1和Gen2数据速率，而ATX PLL用于Gen3数据速率。

Gen1、Gen2和Gen3 x2和x4 PIPE配置的通道布局

下面的两个图显示了PIPE x2和x4配置的通道布局实例。在PIPE x2或者x4配置中，两个或四个通道必须是连续的，而且在同一收发器bank中，但是只要逻辑通道1(LogicalLane1)布局在主通道上，它们就可以以任何顺序进行布局。在Gen1和Gen2配置中，可选择ATX PLL或者CMU PLL作为发送器PLL。在Gen3配置中，CMU PLL用于Gen1和Gen2数据速率，而ATX PLL用于Gen3数据速率。CMUPLL和/或ATX PLL必须与主通道一样在同一收发器bank中。

在图中，蓝色阴影表示的通道提供发送CMU PLL生成高速串行时钟。灰色阴影表示的通道是数据通道。Quartus II软件在收发器bank中自动选择其中一个：

• 通道1或通道4中的CMU PLL。• 如果在包含主通道的收发器bank中选择ATX PLL作为发送器PLL，则是上层或下层ATX PLL。

Gen3通道布局要求CMU和ATX PLL与主通道一样在同一收发器bank中。


反馈



图4-26:使用ATX PLL、CMU PLL或两者的PIPE x2 Gen1、Gen2和Gen3通道布局的实例

Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0

Ch1CMU PLL

Transceiver Bank

PCI Express PHY (PIPE) ×2


×1 ×6/xN

Ch5

CMU PLL

Master

Master

Ch3

Ch4

Ch2

Ch1

Ch0

Device

Logical Lane 1

Logical Lane 1

ATXPLL 1

ATXPLL 0

×1 ×6/xN

ATXPLL 1

ATXPLL 0


反馈



图4-27:使用ATX PLL、CMU PLL或者两者的PIPE x4 Gen1、Gen2和Gen3通道布局的实例

蓝色阴影表示的通道提供发送CMU PLL生成高速串行时钟。灰色阴影表示的通道是数据通道。Quartus II软件在收发器bank的通道1或通道4中自动选择CMU PLL。Gen3通道布局要求一个额外的ATX PLL与主通道一样在同一收发器bank中。

Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0

Ch1CMU PLL

Transceiver Bank



Ch5

CMU PLL

Master Logical Lane 1

Master

Ch3

Ch4

Ch2

Ch1

Ch0

Device

Logical Lane 1

×1 ×6/xN

ATXPLL 1

ATXPLL 0

×1 ×6/xN

ATXPLL 1

ATXPLL 0

Gen1、Gen2和Gen3 x8 PIPE配置的通道布局

在PIPEx8配置中，八个通道必须是连续的，但是只要逻辑通道0(LogicalLane0)布局在主通道上时，它们就可以以任意顺序进行布局。

Quartus II软件在收发器bank中自动选择其中一个：

• 通道1或通道4中的CMU PLL。• 如果在包含主通道的收发器bank中选择ATX PLL作为发送器PLL，则是上层或下层ATX PLL。

在Gen1和Gen2配置中，可选择ATX PLL或者CMU PLL作为发送器PLL。在Gen3配置中，CMU PLL用于Gen1和Gen2数据速率，而ATX PLL用于Gen3数据速率。CMU PLL和/或ATX PLL必须在同一收发器bank中。


反馈



图4-28:使用ATX PLL、CMU PLL或两者的PIPE x8 Gen1/Gen2和Gen3通道布局的实例

蓝色阴影表示的通道提供发送CMUPLL生成高速串行时钟。灰色阴影表示的通道是数据通道。Gen3通道布局要求CMU和ATX PLL与主通道一样在同一收发器bank中。

Transceiver Bank

Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0

Ch1

Transceiver Bank

Ch5

Ch4

Ch3

Ch2

Ch0

Ch1CMU PLL

Transceiver Bank

PCI ExpressPHY (PIPE) ×8

Master

Master

Ch5

CMU PLL

Ch3

Ch4

Ch2

Ch1

Ch0

Ch5

Ch3

Ch4

Ch2

Ch1

Ch0

Device Device

Logical Lane 0

Logical Lane 0

×1

ATXPLL 1

ATXPLL 0

×1 ×6/xN ×1

×1

×6/xN

ATXPLL 1

ATXPLL 0

ATXPLL 1

ATXPLL 0

ATXPLL 1

ATXPLL 0

相关链接

有关使用Hard IP for PCI Express的PCIe hard IP配置的通道布局指南，可参考Stratix V Hard IP forPCI Express User Guide。

PIPE配置的高级通道布局指南通过Quartus Settings File (QSF)任务来使能PIPE配置的高级通道布局选项。 QSF使您能够操控主通道任务。通过QSF任务，主通道可被任何逻辑通道数量进行分配而不需要默认的QuartusII逻辑通道分配。任何PIPE通道布局也可以兼容HIP配置通道布局。

在下面的图中，蓝色阴影表示的通道提供发送CMU PLL生成高速串行时钟。灰色阴影表示的通道是数据通道。绿色阴影表示的ATX PLL只可以替代Gen1和Gen2配置的CMU PLL。Gen3通道布局要求Gen1/Gen2数据速率的CMU PLL和Gen3数据速率的ATX PLL均位于和主通道一样的同一收发器bank中。Quartus II软件在通道1或通道4和/或收发器bank的上层或下层ATX PLL中自动选择CMUPLL。


反馈

4-41PIPE配置的高级通道布局指南SV520052013.05.06




PIPE x2 Gen1、Gen2和Gen3配置的高级通道布局

图4-29:使用CMU和/或ATX PLL的PIPE x2 Gen1、Gen2和Gen3高级通道布局

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

Device Transceiver Bank

Transceiver Bank

Master

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

Master



Logical Lane 0 (via QSF Assignment)



图4-30:在相同收发器Bank中使用CMU和/或ATX PLL的PIPE x4 Gen1、Gen2和Gen3高级通道布局

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

Master

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

MasterPCI Express PHY (PIPE) ×4Logical Lane 2 (via QSF Assignment)

PCI Express PHY (PIPE) ×4Logical Lane 2 (via QSF Assignment)


反馈

SV52005PIPE配置的高级通道布局指南4-42 2013.05.06


图4-31:两个收发器Bank中使用CMU和/或ATX PLL的PIPE x4 Gen1、Gen2和Gen3高级通道布局–实例1

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

CMU PLL

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

Master



图4-32:两个收发器Bank中使用CMU和/或ATX PLL的PIPE x4 Gen1、Gen2和Gen3高级通道布局–实例2

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

Master



CMU PLL


对于主通道位于连续数据通道约束之间的PCIex8高级通道布局，要求第二个QSF约束使主通道能够布局在数据通道之间。


反馈



对于HIP兼容的PCIe x8通道布局，主通道必须被较低收发器bank中的通道4进行分配，并且要求支持主通道在连续的数据约束之间进行布局的备用通道的第二个QSF约束。

图4-33:配置HIP x8通道布局的PIPE x8 Gen1、Gen2和Gen3高级通道布局

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

Master/CMU PLLPCI Express PHY (PIPE) ×8

Logical Lane 0

Logical Lane 1

Logical Lane 2Logical Lane 3

QSF Assignment Master Channel = 4QSF Assignment Reserve Channel = true

Logical Lane 4

Logical Lane 5Logical Lane 6

Logical Lane 7

图4-34:与HIP x8通道布局不兼容的PIPE x8 Gen1、Gen2和Gen3高级通道布局

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

Master/CMU PLL


Logical Lane 0

Logical Lane 1

Logical Lane 2

Logical Lane 3

QSF Assignment Master Channel = 4QSF Assignment Reserve Channel = true

Logical Lane 4Logical Lane 5Logical Lane 6

Logical Lane 7

下图显示了仅需要主通道QSF约束的PIPE x8 Gen1、Gen2和Gen3高级通道布局。


反馈

SV52005PIPE配置的高级通道布局指南4-44 2013.05.06


图4-35: PIPE x8 Gen1、Gen2和Gen3高级通道布局–实例1

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

CMU PLL

Master




ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

CMU PLL

Master




反馈




ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1 x6/xN

Device

Transceiver Bank

Transceiver Bank

ATXPLL 1

ATXPLL 0

Ch5

Ch4

Ch3

Ch2

Ch1

Ch0

x1

CMU PLL

Master



PCIe Gen3的收发器时钟这一部分介绍了PCIe Gen3 Hard IP和PIPE配置的收发器时钟拓扑。

在PCIe x1、x2、x4和x8 Gen3模式下，收发器bank的收发器物理通道1或4的通道PLL (CMU PLL)或者顶层或底层ATXPLL被用于生成高速串行时钟并支持ASN。CMUPLL支持Gen1和Gen2数据速率，而ATX PLL支持Gen3数据速率。要使能Gen1、Gen2和Gen3数据速率之间的快速切换，多路复用器选择自运行CMU PLL用于Gen1和Gen2数据速率，或者自运行ATX PLL用于Gen3数据速率。PLL重配置不支持ASN。


反馈

SV52005PCIe Gen3的收发器时钟4-46 2013.05.06


Gen3 x1配置

图4-38: Gen1/Gen2/Gen3 PCIe x1 Hard IP和PIPE配置中的收发器时钟

对于Gen1和Gen2，请使用CMU PLL。对于Gen3，请使用ATX PLL。


Receiver PMAReceiver Gen3 PCS


Transmitter Gen3 PCS Transmitter PMA

Clock Divider


Central / Local Clock Divider

Parallel and Serial Clocks(To the ×6 clock lines)

CMU PLL (1)

Serial Clock from ATX PLL(From the x1 Clock Lines) (2)


rx_coreclkin

rx_clkout

tx_clkout

tx_coreclkin

/2

RX

Phas

eC

om

pen

sati

on

FIFO

TXPh

ase

Co

mp

ensa

tio

nFI

FO

Byt

eO

rder

ing

Byt

eD

eser

ializ

er

Byt

eSe

rial

izer

8B/1

0BD

eco

der

8B/1

0BEn

cod

er

TXB

itSl

ip

Rat

eM

atch

FIFO

Des

kew

FIFO

Wo

rdA

lign

er

Des

eria

lizer

CD

R

rx_s

eria

l_d

ata

tx_s

eria

l_d

ata

Seri

aliz

er

PCIE

xpress

Hard

IP

FPGAFabric

PIPE

Interfa

ce

Scra

mb

ler

Gea

rB

ox

Des

cram

ble

r

128B

/130

BD

eco

der

128B

/130

BEn

cod

er

Rat

eM

atch

FIFO

Blo

ckSy

nch

ron

izer

64/128/256

64/128/256

32

32

/2

对于使用Hard IP配置的PCIe x1 Gen3，配置CMU PLL(收发器物理通道1)和收发器bank的底部ATXPLL来生成用于发送器数据通路的高速串行时钟以及接收器数据通路中速率匹配器的FIFO侧的时钟(如果使能了用于数据通道的速率匹配。需要两个收发器通道来实现PCIex1Gen3，一个用于数据通道，而另一个用于CMU PLL。数据通道中的本地时钟分频器模块从这个高速串行时钟中生成一个并行时钟，并将这两个时钟分布到该数据通道的PMA和PCS上。

对于使用PIPE配置的PCIe x1 Gen3，配置CMU PLL(收发器物理通道1或4)和收发器bank的顶部或底部ATXPLL来生成用于发送器数据通路的高速串行时钟以及接收器数据通路中FIFO的速率匹配器侧(如果使能了用于数据通道的速率匹配)。需要两个收发器通道来实现PCIe x1 Gen3，一个用于数据通道，而另一个用于CMU PLL。数据通道中的本地时钟分频器模块从这个高速串行时钟中生成一个并行时钟，并将这两个时钟分布到该数据通道的PMA和PCS上。


反馈

4-47PCIe Gen3的收发器时钟SV520052013.05.06


Gen3 x2配置

图4-39: Gen1/Gen2/Gen3 PCIe x2 Hard IP和PIPE配置中的发送器时钟

与Hard IP配置不同，PIPE配置对于收发器bank中使用顶层的四个收发器通道或者在两个bank中跨越的四个通道具有更高的灵活性。


Serializer

Clock Divider

Local Clock Divider


Serializer

Clock Divider


×6 Clock Lines



Serializer

Clock Divider



Serializer

Clock Divider

(1)

(1)

(1)

Local Clock Divider

×1 Clock Lines


CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch1

Ch2

Ch3

Ch4

Ch5

ATX PLL

ATX PLL


Serializer

Clock Divider

Local Clock Divider


Serializer

Clock Divider


(1)

(1)

CMU PLL

CMU PLL


反馈



对于使用Hard IP配置的PCIe x2 Gen3，配置CMU PLL (收发器物理通道4)和收发器bank的顶层ATXPLL来生成高速串行时钟。共需要三个收发器通道来实现PCIe x2 Gen3，包括两个数据通道和一个通道用于CMU PLL。Quartus II软件自动选择收发器bank中的通道1作为主通道。通道1绑定和驱动所有发送器数据通道的时钟以及接收器数据通路中FIFO的速率匹配器侧(如果使能了用于两个数据通道的速率匹配)。每个数据通道中的本地时钟分频器模块从高速串行时钟中生成并行时钟，并将这两个时钟分布到该数据通道的PMA和PCS上。

对于使用PIPE配置的PCIe x2Gen3，配置CMUPLL (收发器物理通道1或4)和收发器bank的顶层和底层ATX PLL来生成高速速串行时钟。共需要三个收发器通道来实现PCIe x2 Gen3，包括两个数据通道和一个通道用于CMU PLL。Quartus II软件自动选择收发器bank中的通道1或者4作为主通道。通道1或4绑定和驱动所有发送器数据通路的时钟以及接收器数据通路中FIFO的速率匹配器侧(如果使能了用于两个数据通道的速率匹配)。每个数据通道中的本地时钟分频器模块从高速串行时钟中生成并行时钟，并将这两个时钟分布到该数据通道的PMA和PCS上。


反馈



Gen3 x4配置

图4-40: Gen1/Gen2/Gen3 PCIe x4 Hard IP和PIPE配置中的发送器时钟

与Hard IP配置不同，PIPE配置对于收发器bank中使用顶层的四个收发器通道或者在两个bank中跨越的四个通道具有更高的灵活性。


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

Local Clock Divider

×6 Clock Lines


Serializer

Clock Divider

Local Clock Divider



Serializer

Clock Divider



Serializer

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

×1 Clock Lines


CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

Ch0

Ch1

Ch2

Ch3

Ch4

Ch5

ATX PLL

ATX PLL


反馈



图4-41: Gen1/Gen2/Gen3 PCIe x4 Hard IP和PIPE配置中的接收器时钟

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Receiver PMA

Clock Divider

Local Clock Divider

Receiver PCS

Clock Divider


Receiver PCS

Clock Divider

Local Clock Divider

×6 Clock Lines

Receiver PCS

Clock Divider

Local Clock Divider


Clock Divider


Receiver PCSCh0

Ch1

Ch2

Ch3

Ch4

Ch5

Clock Divider

(1)

(1)

(1)

(1)

(1)

Local Clock Divider

InputReference

Clock

Deserializer CDR

InputReference

Clock

Deserializer CDR(2)

InputReference

Clock

Deserializer CDR

InputReference

Clock







Deserializer CDR

InputReference

Clock

Deserializer CDR

InputReference

Clock

Deserializer CDR

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL

CMU PLL


×1 Clock Lines

Receiver PCS

ATX PLL

ATX PLL

对于使用Hard IP配置的PCIe x4 Gen3，配置CMU PLL(收发器物理通道4)和收发器bank的顶部ATXPLL来生成高速串行时钟。共需要五个收发器通道来实现PCIe x4 Gen3，包括四个数据通道和一个通道用于CMU PLL。Quartus II软件自动选择收发器bank中的通道1作为主通道。通道1绑定和驱动所有发送器数据通路的时钟以及接收器数据通路中FIFO的速率匹配器侧(如果使能了用于四个数据


反馈



通道的速率匹配)。每个数据通道中的本地时钟分频器模块从高速串行时钟中生成并行时钟，并将这两个时钟分布到该数据通道的PMA和PCS上。

对于使用PIPE配置的PCIe x4Gen3，配置CMUPLL (收发器物理通道1或4)和收发器bank的顶部或底部ATX PLL来生成高速串行时钟。共需要五个收发器通道来实现PCIe x4 Gen3，包括四个数据通道和一个通道用于CMUPLL。QuartusII软件自动选择收发器bank中的通道1或4作为主通道。通道1或4绑定和驱动所有发送器数据通道的时钟和接收器数据通路中FIFO的速率匹配器侧(如果使能了用于四个数据通道的速率匹配)。每个数据通道中的本地时钟分频器模块从高速串行时钟中生成并行时钟，并将这两个时钟分布到该数据通道的PMA和PCS上。

Gen3 x8配置

对于PCIex8Gen3，配置CMUPLL(收发器物理通道4)和较低收发器bank的顶部或底部ATXPLL以生成高速串行时钟。共需要九个收发器通道来实现PCIe x8 Gen3，包括八个数据通道和一个通道用于CMU PLL。Quartus II软件自动选择收发器bank中的通道4作为主通道。通道4绑定和驱动所有发送器数据通路的时钟和接收器数据通路中FIFO的速率匹配器侧(如果使能了用于八个数据通道的速率匹配)。每个数据通道中的本地时钟分频器模块从高速串行时钟中生成并行时钟，并将这两个时钟分布到该数据通道的PMA和PCS上。x8实例中的主通道并不是数据通道。

XAUI通过MegaWizard Plug-In Manager，可以实现一个XAUI链路。在Interface菜单的Ethernet下，选择XAUI PHY IP core。XAUI PHY IP core在软核逻辑中实现XAUI PCS。

XAUI是IEEE 802.3ae-2002规范中一个特定的10 Gigabit Ethernet链路的物理层实现。XAUI PHY使用XGMII接口来连接IEEE802.3 MAC和Reconciliation Sublayer (RS)。IEEE 802.3ae-2002规范要求XAUIPHY链路来支持XGMII接口上的10 Gbps数据速率和PMD接口上每个3.125 Gbps的4个通道。


反馈

SV52005XAUI4-52 2013.05.06


图4-42: XAUI和XGMII层

OSIReference

Model Layers

Application

Presentation

Session

Transport

Network

Data Link

Physical

PMA

PMD

Medium

10 Gbps

OptionalXGMIIExtender

Physical Layer Device


Logical Link Control (LLC)

LAN Carrier Sense MultipleAccess/Collision Detect (CSMA/CD)

Layers

Higher Layers

Reconciliation


PCS

10 Gigabit Media Independent Interface

XGMII Extender Sublayer

XGMII Extender Sublayer

10 Gigabit Attachment Unit Interface

10 Gigabit Media Independent Interface

Medium Dependent Interface

相关链接

请参考Altera收发器PHY IP Core用户指南中的"XAUI PHY IP Core"章节。

XAUI配置中的收发器数据通路使用XAUIPHYIPcore时，XAUIPCS在FPGA逻辑内部的软核逻辑中实现。必须确保通道布局与softPCS实现相兼容。


反馈

4-53XAUI配置中的收发器数据通路SV520052013.05.06



图4-43: XAUI数据通道配置

Transceiver PHY IP

Lane Data Rate



Word Aligner (Pattern Length) (1)

Deskew FIFO (1)

Rate Match FIFO (1)

Byte SERDES

Byte Ordering (1)

(1) 在软核逻辑中实现。



10-Bit/K28.5

20-Bit

XAUI PHY IP

3.125 Gbps

×4

Enabled

8B/10B Encoder/Decoder (1)Enabled

156.25 MHz

16-Bit

Disabled

Disabled

Enabled


反馈

SV52005XAUI配置中的收发器数据通路4-54 2013.05.06


图4-44: XAUI配置的收发器数据通路

低延时配置的Standard PCS用于这个配置中。除此之外，PCS的一部分在软核逻辑(soft logic)中实现。

RX

Phas

eC

om

pen

sati

on

FIFO

TXPh

ase

Co

mp

ensa

tio

nFI

FO


Des

eria

lizer

CD

R





Channel 0

Channel 1

Channel 2

Channel 3

Transmitter PMA Ch0

Transmitter PMA Ch1

Transmitter PMA Ch2

Transmitter PMA Ch3

Seri

aliz

er

tx_s

eria

l_d

ata

rx_s

eria

l_d

ata

8B/1

0BD

eco

der

Rat

eM

atch

FIFO

Des

kew

FIFO

Wo

rdA

lign

ner

8B/1

0BEn

cod

er

16 20 2020

20 2016 20 20 20 20

Soft PCS

Soft PCS

Soft PCS

Soft PCS

FPGA Fabric

Channel 3

Channel 2

Channel 1

Channel 0

Byt

eD

eser

ializ

erB

yte

Ser

ializ

er支持的功能

Stratix V收发器在XAUI配置中支持以下功能。

64-Bit SDR连接MAC/RS

IEEE 802.3-2008规范第46条定义了XAUI PCS和Ethernet MAC/RS之间的XGMII接口。这个规范要求每四个XAUI通道在156.25MHz接口时钟的上升沿和下降沿(DDR)上传输8-bit数据和1-bit宽度控制代码。

StratixV收发器没有按照IEEE802.3-2008规范的那样，使用XGMII接口来连接XAUI和MAC/RS接口。反之，它们支持在每四个XAUI通道上传输16-bit数据和2-bit控制代码，只有156.25 MHz的上升沿(SDR)连接时钟


反馈

4-55支持的功能SV520052013.05.06


图4-45:在 Stratix V器件配置中实现XGMII规范

Lane 0

Interface Clock (156.25 MHz)

8-bit

Interface Clock (156.25 MHz)

XGMII Transfer (DDR)

Lane 1

Lane 0

Lane 1

D0

{D1, D0} {D3, D2}

{D1, D0} {D3, D2}

Lane 2

Lane 3

{D1, D0} {D3, D2}

{D1, D0} {D3, D2}

D1 D2 D3

D0 D1 D2 D3

Lane 2

Lane 3

D0 D1 D2 D3

D0 D1 D2 D3

16-bit

8B/10B编码/解码

如IEEE802.3-2008第48条所指定，XAUI配置中的每四个通道支持一个独立的8B/10B编码器/解码器。8B/10B编码限制了串行数据流中连续1或者0的最大数量为5，从而确保了DC平衡以及对接收侧CDR来说有足够的数据反转，确保能够从数据中恢复出稳定的时钟。

XAUI PHY IP内核提供状态信号来表明运行不均等性以及8B/10B代码组错误。

发送器与接收器状态机

在XAUI配置中， Stratix V收发器实现了IEEE802.3-2008规范图48-6和图48-9所显示的发送器和接收器状态图。

除了按照10GBASE-X PCS的标准编码XGMII数据到PCS代码组外，发送器状态图中还有其它一些功能，例如，将空闲||I||控制码转换成Sync ||K||、Align ||A||和Skip ||R||控制码。

除了按照10GBASE-X PCS的标准编码XGMII数据到PCS代码组外，接收器状态图中还有其它一些功能，例如，将Sync ||K||、Align ||A||和||R||控制码转换成空闲||I||控制码。

同步

每四个XAUI通道的接收器PCS中的字对齐模块实现接收器同步状态图，如IEEE802.3-2008规范的图48-7所显示。


反馈

SV52005支持的功能4-56 2013.05.06


XAUI PHY IP core对每个通道提供一个状态信号来表明字对齐器是否被同步到一个有效的字边界。

偏移校正

接收器PCS中的通道对齐器模块实现接收器偏移校正如IEEE802.3-2008规范的图48-8的状态图所示。

只有在每四个XAUI通道中的字对齐器模块表明对一个有效的字边界成功的同步后，通道对齐器才能开始偏移校正过程。

XAUI PHY IP core提供一个状态信号以表明接在收器PCS中成功的通道偏移校正。

时钟速率补偿

接收器PCS数据通道中的时钟速率FIFO对远程发送器与本地接收器之间高达±100ppm的差异进行补偿。根据ppm的差异，通过插入或删除Skip ||R||列来完成它。

完成下面操作后，开始时钟补偿操作：

• 所有四个XAUI通道中的字对齐器表明成功地同步到一个有效的字边界。• 通道对齐器表明通道偏移校准成功。

速率匹配FIFO提供状态信号来表明时钟速率补偿的Skip ||R||列的插入和删除。


反馈

4-57支持的功能SV520052013.05.06


收发器时钟和通道布局指南

收发器时钟

图4-46: XAUI配置的收发器时钟结构图

两个通道PLL的其中一个在收发器bank中配置成一个CMU PLL，生成用于四个XAUI通道的发送器串行和并行时钟。x6时钟线将发送器时钟发送到每四个通道的PMA和PCS上。

RX

Phas

eC

om

pen

sati

on

FIFO

TXPh

ase

Co

mp

ensa

tio

nFI

FO


Des

eria

lizer

CD

R





Channel 0

Channel 1

Channel 2

Channel 3

Transmitter PMA Ch 0




Seri

aliz

er

tx_s

eria

l_d

ata

rx_s

eria

l_d

ata

Parallel Clock

Parallel Clock(Recovered)

8B/1

0BD

eco

der

Rat

eM

atch

FIFO

Des

kew

FIFO

Wo

rdA

lign

ner

8B/1

0BEn

cod

er

Soft PCS

Soft PCS

Soft PCS

Soft PCS

FPGA Fabric

Channel 3

Channel 2

Channel 1

Channel 0

16

16

20

20

20

20

xgmii_tx_clk

xgmii_rx_clkParallel Clock(Recovered) from Channel 0

Parallel Clock

Clock Divider





CMU PLLB

yte

Ser

ializ

erB

yte

Des

eria

lizer

/2

/2

表4-9:输入参考时钟频率和XAUI配置的接口速率规范

FPGA架构收发器接口频率(MHz)FPGA架构收发器接口宽度输入参考时钟频率(MHz)

156.2516-bit数据，2-bit控制156.25

收发器通道布局指南

在XAUI配置的软核PCS实现中，4个通道必须连续地进行布局。该通道可能被布局在一个bank或者可能跨越两个bank中。


反馈



图4-47: XAUI配置中的收发器通道布局指南

当使用CMU PLL或ATX PLL来驱动XAUI链接时，使用两个所允许的通道布局中的一个。Quartus II软件在软核逻辑(soft logic)中实现XAUI PCS。

XCVR Channel 5

XCVR Channel 4

XCVR Channel 3

XCVR Channel 2

XCVR Channel 1

XCVR Channel 0

XCVR Channel 5

XCVR Channel 4

CMU PLL

XCVR Channel 2

XCVR Channel 3

XCVR Channel 0

XCVR Channel 5

XCVR Channel 4

XCVR Channel 3

XCVR Channel 2

CMU PLL

Bank 0

Bank 0

Bank 1 XCVR Channel 0

Placement 1 Placement 2

相关链接

要使用Assignment Editor实现QSF分配解决方案，请参考Altera收发器PHY IP Core用户指南中的"XAUI PHY IP Core"章节。

CPRI和OBSAI—确定性延迟协议(Deterministic Latency Protocol)Stratix V器件含有一个确定性延迟(deterministic latency)选项可用在高速串行接口，例如：通用公共无线接口(CPRI)和OBSAI参考点3 (OBSAIRP3)。CPRI和OBSAIRP3协议布局在延迟变化的数量上要求严格，它允许通过一个链接来实现这些协议。

收发器数据通道配置Stratix V器件具有许多选项可用于确定性延迟数据通路配置中。


反馈

4-59CPRI和OBSAI—确定性延迟协议(Deterministic Latency Protocol)SV520052013.05.06




图4-48:确定性延迟数据通路配置


Tx Bit Slip


Rate Match FIFO



Latency (TX/RX)

FPGA Fabric-to-TransceiverInterface Frequency (MHz)

Optional

Disabled Enabled

Enabled

16-Bit16-Bit

Disabled Enabled

20-Bit

Disabled

15 -305

15 -305

30 -305

30 -305

20-Bit 40-Bit

Bypass

Data Rate (Gbps)

注释：(1) 对于xN绑定，使用CMU PLL，绑定通道最多可支持4个，而使用ATX PLL，绑定通道最多可支持6个。所提供的

数据速率被CMU PLL和ATX PLL所支持。(2) 绑定超过6个通道要求PLL反馈补偿绑定。PLL反馈补偿绑定要求每个收发器bank有一个PLL，PLL参考时钟频率

必须具有与通道数据速率相同的值除以串化因子。

(3) 至收发PLL的TX-client反馈路径仅在non-bonded信号通道实例中受到支持。

60 -570

60 -570

30 -570

30 -570

10-Bit 8-Bit

0.6 -5.70

0.6 -5.70

0.6 -11.40

0.6 -11.40

0.6 -6.10

0.6 -6.10

0.6 -12.20

0.6 -12.20

32-Bit

3.0/8.0 3.0/9.0 2.0/6.0 2.0/6.5 3.0/8.0 3.0/9.0 2.0/6.0 2.0/6.5

Number of Non-Bonded and Bonded Channels 1 to 32(1), (2), (3)

Deterministic Latency StateMachine or Manual TX Bit Slip


反馈

SV52005收发器数据通道配置4-60 2013.05.06


图4-49:确定性延迟模式下的收发器数据通路

Byt

eD

eser

ializ

er

Byte Serializer

8B/1

0BD

ecod

er

8B/10B Encoder

Rat

eM

atch

FIF

O

Receiver Channel PCS Receiver ChannelPMA

Des

kew

FIF

O

Wor

dA

ligne

r

rx_d

atai

n

Des

eria

lizer

CD

R

Transmitter Channel PCS Transmitter ChannelPMA

tx_d

atao

ut

Ser

ializ

er

wrclk wrclkrdclk rdclk

PC

Ieha

rdIP

FPGAFabric

PIP

EIn

terf

ace

发送器通道数据通路

接收器通道数据通路

TX PhaseCompensation

FIFO

Byt

eO

rder

ing

RX

Pha

seC

ompe

nsat

ion

FIF

O

寄存器模式下的相位补偿FIFO要删除通过接收器的相位补偿FIFO的延迟不确定性，接收器和发送器相位补偿FIFO始终设成寄存器模式。在寄存器模式下，相位补偿FIFO作为寄存器使用，从而移除了延迟中的不确定性。在该模式下，通过相位补偿FIFO的延迟是一个时钟周期。

下面的选项可用：

• 使能8B/10B编码器的8-bit通道宽度的单宽度模式或者不使能8B/10B编码器的10-bit单宽度模式。• 使能8B/10B编码器的16-bit通道宽度的双宽度模式或者不使能8B/10B编码器的20-bit双宽度模式。

通道PLL反馈实现确定性延迟功能模式，低速并行时钟和通道PLL输入参考时钟之间的相位关系必须是确定的。反馈路径能够确保低速并行时钟和通道PLL输入参考时钟之间的确定关系。

要通过收发器实现确定性延迟，通道PLL的参考时钟必须与低速并行时钟相同。例如，如果需要对CPRI协议实现1.2288 Gbps的数据速率，它在延迟变化的数量上的布局要求严格，必须选择参考时钟122.88 MHz，使得通道PLL中的反馈路径可以使用。该反馈路径减少了延迟的变化。

当使能反馈路径时，必须提供一个输入参考时钟到CMU PLL，这个CMU PLL与低速并行时钟具有相同的频率。

CPRI和OBSAI使用确定性延迟功能模式来实现协议，例如，CPRI和OBSAI。

CPRI接口对无线设备控制中心(REC)和无线设备(RE)之间的一个数字点到点接口进行了定义，支持位于同一地点的REC和RE，或者远程位置RE。


反馈

4-61寄存器模式下的相位补偿FIFOSV520052013.05.06


图4-50: CPRI拓扑

多数情况下，CPRI链路在链配置中处于REC和RE模块或者两个RE模块之间。

RECRadio Equipment

Control

RE

RE

RE

Ring

RE

RE

RE

Chain

REPoint-to-Point

RE

RE

RE

Tree and Branch

如果离开REC的高速串行数据的目的地是第一个RE，那么它是一个单跳(single-hop)连接。如果REC的串行数据在到达目的地RE之前必须游历多个RE，那么它是一个多跳(multi-hop)连接。

远程地定位主基站中的RF收发器引入了整体的系统延时的复杂性。CPRI规范要求在单跳(single-hop)和多跳(multi-hop)连接上双向延迟的测量的准确性在±16.276 ns之内，以正确地估计电缆延迟。

对于单跳(single-hop)系统，在双向延迟中允许高达±16.276 ns的变化。不过，对于多跳(multi-hop)系统，所允许的延迟变化除以连接中的跳数—通常情况下，等于±16.276 ns/(跳数)，但并不总是均分跳数。

CPRI链接上的确定性延迟还能够调用程序位置的高度准确的三角测量。

OBSAI由几个OEM建立以开发一套可用于配置和连接通用模块到基站台收发器(BTS)的规范。

BTS有四种主要的模型：

• 射频(RF)• 基带

• 控制

• 传送

在典型的BTS中，射频模块(RFM)使用便携式器件接收信号，并将信号转换成数字数据。基带模型处理所编码的信号，并且在使用传送模块发送到地面网络之前将其转换到基带。一个控制模型维持这三种功能之间的协调。


反馈

SV52005CPRI和OBSAI4-62 2013.05.06


图4-51: OBSAI BTS体系结构的实例

Transport Module BasebandModule

RF Module

System Software

RP2 (1)RP3 (1)

SwitchInterface

ControlModuleControl

& Clock

Power System

(1) RP = 参考点

Clock and Sync

RP1 (1)

ProprietaryModule(s)

RFMBB

使用确定性延迟(deterministic latency)选项，可以在以下模式中实现CPRI数据速率：

• 单宽模式—具有8/10-bit通道宽度• 双宽模式—具有16/20-bit通道宽度

表4-10:所支持的串行数据速率的通道宽度选项的实例

通道宽度(FPGA-PCS架构)

串行数据速率(Mbps) 双宽单宽

32-Bit16-Bit16-Bit8-Bit

——YesYes614.4

YesYesYesYes1228.8

YesYesYes—2457.6

YesYesYes—3072

Yes———4915.2

Yes———6144

Yes———9830.4 (4)

相关链接

更多的信息请参考Altera收发器PHY IP Core用户指南中的"确定性延迟PHY IP Core"章节

CPRI增强字对齐器中的确定性延迟状态机减少了字对齐处理的延迟变化，并通过在解串器中滑过一个时钟周

期自动同步和对齐字边界。输入数据到字对齐器被对齐到字对齐码型的边界(K28.5)。用户逻辑不需

(4)仅适用于C1、C2、C2L、C3、I2、I2L和I3L的-1和-2收发器速度等级。


反馈

4-63CPRI增强SV520052013.05.06



要操作TX位滑码器以实现恒定的双向总延迟。在手动模式中，TX位滑码器可以补偿一个单元间隔(UI)。

字对齐码型(K28.5)位置因不同的字节解串数据而有所不同。延迟变化高达½个并行时钟周期。必须添加额外的用户逻辑以手动检查K28.5位置在字节解串的数据中的实际延迟。

图4-52:字对齐器中的确定性延迟状态机

Deterministic LatencySynchronization State Machine

From RX CDR

Clock-slip Control

To 8B/10B Decoder

Word Aligner

Deserializer

表4-11:实现Stratix V器件中的确定性延迟模式的方法

增强的功能现有的功能

要求说明要求说明

无确定性延迟状态机对齐减少了字对齐操作中已知的延迟变化

额外的用户逻辑通过字对齐器上的位位置指示器来操作TX位滑码器以实现恒定的双向总延迟

通过位位置指示器的手动对齐提供确定性延迟。延迟变化高达1个并行时钟周期

相关链接

请参考Altera收发器PHY IP Core用户指南中的"确定性延迟PHY IP Core"章节

收发器配置

Stratix V收发器提供standard PCS和10G PCS配置。这些配置使您能够修改、使能或者禁用模块，这取决于协议的要求。这一灵活性使您能够通过Custom、LowLatency和NativePHYIP实现各种协议。

Standard PCS配置—定制数据通路在定制数据通路中，使用Custom PHY IP来使能standard PCS。在MegaWizard Plug-In Manager中，通过例化的Interface菜单中TransceiverPHY标签下的CustomPHYIP来实现CustomPHY链路。通过选择使用的模块和相应的数据宽度，定义定制的数据通路配置。

定制数据通路由下面的模块组成：

• 8B/10B编码器和解码器• 字对齐模块

• 偏移校正FIFO• 速率匹配FIFO(时钟速率补偿FIFO)• 字节排序模块

• 相位补偿FIFO• 字节串行器和解串器


反馈

SV52005收发器配置4-64 2013.05.06



• 发送位滑

图4-53: Standard PCS定制数据通路和时钟

RX

Phas

eC

om

pen

sati

on

FIFO

Byt

eO

rder

ing

Byt

eD

eser

ializ

er

8B/1

0BD

eco

der

Rat

eM

atch

FIFO


Des

kew

FIFO

Wo

rdA

lign

er

Des

eria

lizer

CD

R


Seri

aliz

er

tx_s

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l_d

ata

rx_s

eria

l_d

ata

FPGAFabric

TXPh

ase

Co

mp

ensa

tio

nFI

FO

Byt

eSe

rial

izer

8B/1

0BEn

cod

er

TXB

itSl

ip

/2

/2

Parallel Clock

Serial Clock


Clock Divider





CMU PLL

tx_coreclkin

rx_coreclkin

rx_clkout

tx_clkout

可将定制数据通路分成两种配置，这取决于FPGA架构收发器接口宽度和PMA-PCS接口宽度(串化因子)：

• 定制8/10-bit-width— PCS-PMA接口宽度处于8-bit或者10-bit模式较低的数据速率中。• 定制16/20-bit-width— PCS-PMA接口宽度处于16-bit或者20-bit模式较高的数据速率中。

表4-12: PCS-PMA接口宽度和支持的数据速率

支持的数据速率范围PMAPCS-PMA接口宽度

600 Mbps到 5.20 Gbps定制8-bit宽度





反馈

4-65Standard PCS配置—定制数据通路SV520052013.05.06


图4-54: Standard PCS定制8-Bit PMA-PCS接口宽度

显示了standard PCS定制8-bit PMA-PCS接口宽度可用的选项。最大频率用于最快的器件。

Tx Bit Slip



Rate Match FIFO


Data Rate (Gbps)

注释：(1) 对于xN绑定，使用CMU PLL，绑定通道最多可支持4个，而使用ATX PLL，

绑定通道最多可支持6个，所提供的数据速率被CMU PLL和ATX PLL所支持。

(2) 绑定超过6个通道要求PLL反馈补偿绑定。PLL反馈补偿绑定要求每个收发器bank有一个PLL，PLL参考时钟频率必须具有与通道数据速率相同的值除以串化因子。

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 75 -

59037.5 -325

0.6 -4.72

0.6 -5.20

Disabled Enabled

Manual Alignment or Bit Slip

8-Bit 16-Bit

OptionalDisabled

Disabled

Disabled

Optional

Number of Non-Bonded and Bonded Channels 1 to 32 (1), (2)


反馈

SV52005Standard PCS配置—定制数据通路4-66 2013.05.06




Tx Bit Slip



Rate Match FIFO


Data Rate (Gbps)

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 30 -

325

0.6 -5.80

0.6 -5.80

0.6 -6.50

Disabled Enabled

10-Bit 20-Bit

OptionalDisabled

Disabled

DisabledOptional

60 -580

60 -580

Disabled

8-Bit

Disabled

Enabled

Disabled Optional


Manual Alignment, AutomaticSynchronization StateMachine(3), or Bit Slip

注释：(1) 对于xN绑定，使用CMU PLL，绑定通道最多可支持4个，而使用ATX PLL，绑定通道最

多可支持6个。所提供的数据速率被CMU PLL和ATX PLL所支持。(2) 绑定超过6个通道要求PLL反馈补偿绑定。PLL反馈补偿绑定要求每个收发器bank有一

个PLL，PLL参考时钟频率必须具有与通道数据速率相同的值除以串化因子。

(3) 自动同步状态机要求使能8B/10B编码器/解码器。


反馈






Tx Bit Slip


Rate Match FIFO


Data Rate (Gbps)

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 37.5 -

57037.5 -305

0.6 -9.12

0.6 -9.76

Disabled Enabled

16-Bit 32-Bit

DisabledDisabled

Disabled

Optional

Disabled


Manual Alignmentor Bit Slip

注释：(1) 对于xN绑定，使用CMU PLL，绑定通道最多可支持4个，而使用ATX PLL，绑定通道

最多可支持多6个。所提供的数据速率被CMU PLL和ATX PLL所支持。(2) 绑定超过6个通道要求PLL反馈补偿绑定。PLL反馈补偿绑定要求每个收发器bank有一



反馈

SV52005Standard PCS配置—定制数据通路4-68 2013.05.06





Tx Bit Slip


Rate Match FIFO


Byte Ordering



Disabled

Disabled Enabled

Enabled

32-Bit16-Bit

Disabled

Optional

30 -570

30 -570

Disabled Enabled

20-Bit

Disabled

Disabled

15 -305

15 -305

15 -305

15 -305

40-Bit

Disabled

40-Bit

Enabled Disabled

Optional

Data Rate (Gbps) (4) 0.6 -11.40

0.6 -11.40

32-Bit

Enabled

0.6 -12.20

0.6 -12.20

Number of Non-Bonded and Bonded Channels 1 to 32(1), (2)

Manual Alignment, AutomaticSynchronization StateMachine(3), or Bit Slip

注释：(1) 对于xN绑定，使用CMU PLL，绑定通道最多可支持4个，而使用ATX PLL，绑定通道最多可支持6个。所提供的数

据速率被CMU PLL和ATX PLL所支持。(2) 绑定超过6个通道要求PLL反馈补偿绑定。PLL反馈补偿绑定要求每个收发器bank有一个PLL，PLL参考时钟频率必

须具有与通道数据速率相同的值除以串化因子。

(3) 自动同步状态机要求使能8B/10B编码器/解码器。(4) 最大的数据速率规范仅对-2 (最快速)速度等级器件有效。对于其它速率等级的数据速率规范，请参考该器件的

器件数据表。

相关链接

• 请参考Stratix V器件中收发器体系结构的“Standard PCS体系结构”章节

• 要了解关于某些速度等级的最大数据速率的信息，请参考Stratix V器件数据表

• 请参考Altera收发器PHY IP Core用户指南中的"Custom PHY IP Core"章节。


反馈






Standard PCS配置—低延迟数据通路低延迟数据通路旁路了许多standard PCS，使能了FPGA逻辑中的许多设计控制。使用低延迟PHYIP来使能低延迟数据通路中的standard PCS。

在MegaWizard Plug-In Manager中，通过例化Interface菜单中Transceiver PHY标签下的Low LatencyPHY IP，可以实现Low Latency PHY链路。在General标签下的Low Latency GUI中，选择Datapathtype栏下的Standard。

standard PCS可用于低延迟数据通路中，仅包含下面的模块：

• 相位补偿FIFO• 字节串行器和解串器

图4-58: Standard PCS低延迟数据通路

RX

Phas

eC

om

pen

sati

on

FIFO

TXPh

ase

Co

mp

ensa

tio

nFI

FO

Byt

eO

rder

ing

Byt

eD

eser

ializ

er

Byte Serializer

8B/1

0BD

eco

der

8B/10B EncoderTXBit

Slip

Rat

eM

atch

FIFO


Des

kew

FIFO

Wo

rdA

lign

er

Des

eria

lizer

CD

R


Seri

aliz

er

tx_s

eria

l_d

ata

rx_s

eria

l_d

ata

FPGAFabric

可将低延迟数据通路分成两种配置，这取决于FPGA架构收发器接口宽度和PMA-PCS接口宽度(串化因子)：

• 低延迟8/10-bit-width— PCS-PMA接口宽度处于8-bit或者10-bit模式较低的数据速率中。• 低延迟16/20-bit-width— PCS-PMA接口宽度处于16-bit或者20-bit模式较高的数据速率中。

表4-13: PCS-PMA接口宽度和数据速率

支持的数据速率范围PMA低延迟PHY IP Core

600 Mbps到 5.20 Gbps低延迟8-bit宽度




在低延迟数据通路中，TX和RX相位补偿FIFO始终处于使能状态。根据目标数据速率，可能旁路字节串化器和解串器模块。


反馈

SV52005Standard PCS配置—低延迟数据通路4-70 2013.05.06


图4-59: Standard PCS低延迟8-Bit PMA-PCS接口宽度

显示了standardPCS低延迟8-bitPMA-PCS接口宽度可用的选项。不使用显示为“禁用(Disabled)”的模块，但产生延迟。不使用显示为“旁路(Bypassed)”的模块，不产生任何延迟。最大频率用于最快的器件。

Number of Non-Bonded and Bonded Channels



Rate Match FIFO

TX Bit Slip

Byte Serializer/Deserializer (3)

Data Rate (Gbps)

Byte Ordering



Disabled Enabled

8-Bit 16-Bit

1 to 32(1), (2)

Bypassed

Bypassed

Bypassed

Optional

Bypassed Bypassed

注释：(1) 对于xN绑定，使用CMU PLL，绑定通道最多可支持4个，而使用ATX PLL，绑定通道最多可支持6

个。所提供的数据速率被CMU PLL和ATX PLL所支持。(2) 绑定超过6个通道要求PLL反馈补偿绑定。PLL反馈补偿绑定要求每个收发器bank有一个PLL，PLL

参考时钟频率必须具有与通道数据速率相同的值除以串化因子。

(3) Quartus II软件根据数据通路的宽度来选择使能或禁用字节串行器/解串器与否。

75 -590

37.5 -325

0.6 -4.72

0.6 -5.20


反馈

4-71Standard PCS配置—低延迟数据通路SV520052013.05.06



显示了standard PCS低延迟10-bit PMA-PCS接口宽度可用的选项。不使用显示为“禁用(Disabled)”的模块，但产生延迟。不使用显示为“旁路(Bypassed)”的模块，不产生任何延迟。最大频率用于最快的器件。



Rate Match FIFO


Data Rate (Gbps)

Byte Ordering




60-580

30-325

0.6-5.80

0.6-6.50

Disabled Enabled

10-Bit 20-Bit

Bypassed

Bypassed

Bypassed

Bypassed Bypassed

1 to 32(1), (2)





反馈

SV52005Standard PCS配置—低延迟数据通路4-72 2013.05.06





Tx Bit Slip


Rate Match FIFO


Data Rate (Gbps)

Byte Ordering


FPGA Fabric-to-TransceiverInterface Frequency (MHz) 37.5 -

57037.5 -305

0.6 -9.12

0.6 -9.76

Disabled Enabled

16-Bit 32-Bit

DisabledDisabled

Disabled

Optional

Disabled


Manual Alignmentor Bit Slip

注释：(1) 对于xN绑定，使用CMU PLL，绑定通道最多可支持4个，而使用ATX PLL，绑定通道

最多可支持多6个。所提供的数据速率被CMU PLL和ATX PLL所支持。(2) 绑定超过6个通道要求PLL反馈补偿绑定。PLL反馈补偿绑定要求每个收发器bank有一



反馈

4-73Standard PCS配置—低延迟数据通路SV520052013.05.06






Rate Match FIFO


Data Rate (Gbps)

Byte Ordering



Bypassed

Bypassed

30 -570

15 -305

0.6 -11.40

0.6 -12.20

Disabled Enabled

20-Bit 40-Bit

Bypassed Bypassed

Bypassed

1 to 32(1), (2)Number of Non-Bonded and Bonded Channels




相关链接

• 请参考Stratix V器件中收发器体系结构的“Standard PCS体系结构”部分

• 要了解关于某些速度等级的最大数据速率的信息，请参考Stratix V器件数据表

• 请参考Altera收发器PHY IP Core用户指南中的"Low Latency PHY IP Core"章节

收发器通道布局指南可以在non-bonded和bonded配置中使用CMU PLL或者ATX PLL。

Stratix V器件中，在non-bonded模式下，如果使用了CMU PLL，每个收发器bank可放5个通道，而使用ATX PLL时可放6个通道。


反馈

SV52005收发器通道布局指南4-74 2013.05.06





• 通过standard PCS数据通路配置的定制PHY IP• 在低延迟数据通路配置中通过Standard PCS或者10G PCS (相同的数据速率)的Low Latency PHY IP

图4-63:定制(Custom)和低延迟(Low Latency)数据通路配置中Standard和10G PCS的Non-Bonded通道布局指南

所有通道都被假设为含有一个发送器和接收器。

Custom/Low Latency Configuration Ch4(1)






Custom/Low Latency Configuration Ch1(1)CMU PLL

×1 TransmitterClock Line

Custom/Low Latency Configuration Ch0(1) Custom/Low Latency Configuration Ch0(1)

CMU PLL

×1 TransmitterClock Line










ATX PLL

ATX PLL

Custom/Low Latency Configuration Ch0(1) Custom/Low Latency Configuration Ch0(1)



Stratix V器件在同一收发器bank的bonded配置中，当使用CMU PLL时能够支持多达4个通道或者在使用ATX PLL时支持多达6个通道。

• 通过standard PCS数据通路配置的定制PHY IP• 在低延迟数据通路配置中通过Standard PCS或者10G PCS (相同的数据速率)的Low Latency PHY IP

xN绑定方法要求Logical Lane 0布局在收发器bank的收发器物理通道1或4上。PLL反馈补偿绑定方法没有Logical Lane 0分配要求，但需要超过一个收发器bank时，必须使用。不过，PLL反馈补偿绑定要求每个收发器bank使用一个PLL。


反馈

4-75收发器通道布局指南SV520052013.05.06


图4-64:定制(Custom)和低延迟(Low Latency)数据通路配置中通过Standard和10G PCS的Bonded通道布局指需

Custom/Low Latency Configuration Ch4






Custom/Low Latency Configuration Ch1CMU PLL

×N TransmitterClock Line


CMU PLL

×N TransmitterClock Line









ATX PLL

LogicalLane 0

LogicalLane 0

assignedto eitherCh1 or

Ch4

LogicalLane 0

assignedto eitherCh1 or

Ch4

LogicalLane 0

ATX PLL

Custom/Low Latency Configuration Ch0 Custom/Low Latency Configuration Ch0



10G PCS配置Low Latency PHY IP在低延迟数据通路中也可以配置10G PCS。

在MegaWizard Plug-InManager中，通过例化Interfaces菜单中TransceiverPHY下的LowLatencyPHYIP，可以实现10GPCS的LowLatencyPHY链路。在General标签下的LowLatencyGUI中，选择Datapathtype栏下的10G。

10GPCS的LowLatency PHY IP core可用于32-bit、40-bit、50-bit、64-bit或66-bit PCS数据宽度配置。


反馈

SV5200510G PCS配置4-76 2013.05.06


图4-65: 10G PCS低延迟配置数据通路

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

FPGAFabric

TX FIFO

RX

FIFO

Fram

eG

ener

ato

r

CR

C32

Gen

erat

or

CR

C32

Ch

ecke

r

64B

/66B

Enco

der

and

TXSM

64B

/66B

Dec

od

eran

dR

XSM

Scra

mb

ler

De-

Scra

mb

ler

Dis

par

ity

Ch

ecke

r

Blo

ckSy

nch

ron

izer

Fram

eSy

nch

ron

izer

Dis

par

ity

Gen

erat

or

TXG

ear

Bo

xan

dB

itsl

ip

RX

Gea

rB

ox

and

Bit

slip

Seri

aliz

er

Des

eria

lizer

CD

R

rx_s

eria

l_d

ata

tx_s

eria

l_d

ata

Parallel Clock

Serial Clock


BER

Clock Divider





CMU PLL

tx_clkout

rx_clkout

tx_coreclkin

rx_coreclkin


反馈

4-7710G PCS配置SV520052013.05.06


图4-66: 10G PCS低延迟配置的选项

不使用显示为“旁路(Bypassed)”的模块，但产生延迟。不使用显示为“旁路(Bypassed)”的模块，不产生任何延迟。FPGA架构到收发器接口最大频率用于最快速度等级的器件。

Data Rate (Gbps)

Transceiver PHY IP


PCS-PMA Interface Width (Bits)

Gear Box Ratio

Block Synchronizer

Disparity Generator, Checker

Scrambler, Descrambler


BER Monitor


TX Bit Slip / RX-PMA Bit Slip


TX FIFO, RX FIFO


Data Rate (Gbps)

注释：(1) 对于xN绑定，使用CMU PLL，绑定通道最多可支持4个，而使用ATX PLL，绑定通道最多可支持6个。所提供

的数据速率被CMU PLL和ATX PLL所支持。(2) 绑定超过6个通道要求PLL反馈补偿绑定。PLL反馈补偿绑定要求每个收发器bank有一个PLL，PLL参考时钟频

率必须具有与通道数据速率相同的值除以串化因子。

(3) 一旦使能了齿轮箱，就必须生成特定频率的rx_coreclkin。

FPGA Fabric-to-TransceiverInterface Frequency (MHz) (3)

1 to 32 (1), (2)

50-Bit 40-Bit

50:40 40:40

32 40

0.6 - 14.1 Gbps

Low LatencyPHY IP

32-Bit

32:3264:32

0.6 - 10.69 0.6 -14.10.6 -14.10.6 -14.1

425 213.8 352.5

Bypassed Bypassed Bypassed







Enabled Enabled Enabled

64-Bit

Optional

0.6 - 13.6 0.6 - 13.6

220.3

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Enabled

66-Bit

66:40

213.6

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Enabled

64

Optional Optional Optional

64:64

Bypassed

Bypassed

Bypassed

Bypassed

Optional

64-Bit

220.3

Bypassed

Bypassed

Bypassed

Enabled

低延迟数据通路配置中的10GPCS被使能时，Quartus II软件支持链路中non-bonded配置和bonded配置多达32个通道。如果在低延迟模块下创建多个10GPCS的non-bonded通道，那么通用并行时钟(用


反馈

SV5200510G PCS配置4-78 2013.05.06


于bonded通道或者通道配置)不是由中央时钟分频器模块生成。每个发送器通道利用高速时钟，由通道PLL生成，并且在本地对它进行分频以生成并行时钟。

相关链接

• 有关所有速度等级限制的信息，可参考Stratix V器件手册的"Transceiver PerformanceSpecifications"部分。

• Stratix V器件中的收发器时钟

• 请参考Altera收发器PHY IP Core用户指南中的"Low Latency PHY IP Core"章节

10G PCS数据通路的功能性在低延迟模式中实现10G PCS时，可以使用不同的10G PCS模块。

发送器和接收器FIFO

可在相位补偿或者寄存的模式的RX路径中配置FIFO。在相位补偿模式下，FIFO在其读取和写入端之间的时钟中补偿相位差异。发送器(TX)写入侧的时钟方案以及接收器(RX) FIFO取决于是否在其比例(40:66、40:50或者32:64)上使能了齿轮箱。该时钟方案在时钟 (第4-80页)中有所介绍。

图4-67: RX路径中的相位补偿FIFO

Transceiver Phase Compensation FIFO FPGA Fabric

Reg

PCFIFO

RegisterModeSelect

rx_clkout

rx_coreclkin

齿轮箱

齿轮箱转换PCS和物理介质附加子层(PMA)接口之间的数据通路宽度的差异。该齿轮箱包含handshake控制逻辑和FIFO来实现数据 -宽度的转换。有关所支持齿轮箱的比例，请参考图"Options for 10GPCS Low Latency Configuration"。

TX Bit Slip功能

位滑块(bit slip)功能使您能够在将它们发送到齿轮箱之前，对发送器侧的位进行滑位。被滑的位数等于FPGA架构收发器接口宽度减去1。例如：如果FPGA架构收发器接口宽度是64位，那么最多可以滑动63位。也就是说，bit[63]来自第一个字，而bit[62:0]被级联以形成一个64位字(bit[62:0]

来自第二个字，bit[63]来自第一个字LSB)。7-bit输入控制信号可用于FPGA逻辑。对于以上提及的63-bit的切换，请将输入控制的值设成7'b0011111。


反馈

4-7910G PCS数据通路的功能性SV520052013.05.06



www.altera.com/literature/hb/stratix-v/stx5_52003.pdf



时钟

收发器数据通路时钟方案取决于齿轮箱的比例。

当齿轮箱比例为64:64、40:40或者32:32时，在TX和RX FIFO时钟的读取和写入侧不存在频率差异，因为齿轮箱在相同的比例中。Quartus II软件自动将时钟连接到TX FIFO和RX FIFO的读取和写入侧上。在这一配置中，TXFIFO中的数据在被发送到串行器之前，仍然连接到齿轮箱。无法旁路或者禁用这一齿轮箱。

图4-68:含有齿轮箱(比例为64:64、40:40和32:32)的10G PCS低延迟数据通路

FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

TX FIFO

RX

FIFO

Fram

eG

ener

ato

r

CR

C32

Gen

erat

or

CR

C32

Ch

ecke

r

64B

/66B

Enco

der

and

TXSM

64B

/66B

Dec

od

eran

dR

XSM

Scra

mb

ler

De-

Scra

mb

ler

Dis

par

ity

Ch

ecke

r

Blo

ckSy

nch

ron

izer

Fram

eSy

nch

ron

izer

Dis

par

ity

Gen

erat

or

TXG

ear

Bo

xan

dB

itsl

ip

RX

Gea

rB

ox

Seri

aliz

er

Des

eria

lizer

CD

R

Input ReferenceClock

tx_c

ore

clki

nrx

_co

recl

kin

rx_s

eria

l_d

ata

tx_s

eria

l_d

ata

Parallel Clock

Serial Clock

Parallel Clock andSerial Clock

Clock Divider





CMU PLL

tx_clkout

rx_clkout

当齿轮箱比例为64:32时，FPGA逻辑接口宽度(64位)正好是内部收发器数据通路宽度的两倍。您可以将FPGA逻辑中的tx_clkout和rx_clkout二分频，并分别使用它们对TX FIFO的写入侧和RX FIFO的读取侧提供时钟。在Low Latency PHY IP core中选择tx_coreclkin和rx_coreclkin端口，并将分

频时钟连接到这些端口上。


反馈

SV5200510G PCS数据通路的功能性4-80 2013.05.06


图4-69:含有齿轮箱(比例为64:32)的10G PCS低延迟数据通路

FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMATX FIFO

RX

FIFO

Fram

eG

ener

ato

r

CR

C32

Gen

erat

or

CR

C32

Ch

ecke

r

64B

/66B

Enco

der

and

TXSM

64B

/66B

Dec

od

eran

dR

XSM

Scra

mb

ler

De-

Scra

mb

ler

Dis

par

ity

Ch

ecke

r

Blo

ckSy

nch

ron

izer

Fram

eSy

nch

ron

izer

Dis

par

ity

Gen

erat

or

TXG

ear

Bo

xan

dB

itsl

ip(6

4:32

)

RX

Gea

rB

ox

(32:

64)

Seri

aliz

er

Des

eria

lizer

CD

R

tx_coreclkin

tx_clkout

rx_coreclkin

rx_clkout


3264

rx_s

eria

l_d

ata

tx_s

eria

l_d

ata

3264

/2

/2

Parallel Clock

Serial Clock

Parallel Clock and Serial Clock

Clock Divider





CMU PLL

当齿轮箱比例为66:40时，所提供的rx_clkout并行时钟是来自CDR，具有66输出分频的恢复时钟。

tx_clkout并行时钟从发送PLL连接到小数分频PLL，它自动从FPGA内核进行例化，具有66输出分频的恢复时钟。


FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

TX FIFO

RX

FIFO

Fram

eG

ener

ato

r

CR

C32

Gen

erat

or

CR

C32

Ch

ecke

r

64B

/66B

Enco

der

and

TXSM

64B

/66B

Dec

od

eran

dR

XSM

Scra

mb

ler

De-

Scra

mb

ler

Dis

par

ity

Ch

ecke

r

Blo

ckSy

nch

ron

izer

Fram

eSy

nch

ron

izer

Dis

par

ity

Gen

erat

or

TXG

ear

Bo

xan

dB

itsl

ip(6

6:40

)

RX

Gea

rB

ox

(40:

66)

Seri

aliz

er

Des

eria

lizer

CD

R

tx_coreclkin

tx_clkout

rx_clkout

rx_coreclkin


66

rx_s

eria

l_d

ata

tx_s

eria

l_d

ata

66

66

66

66

40

40

40

40

66

66

fPLL

Parallel Clock

Serial Clock


Clock Divider


Serial Clock from ATX/CMU PLL(From the ×1 Clock Lines)



CMU PLL

Div 66


反馈

4-8110G PCS数据通路的功能性SV520052013.05.06


当齿轮箱的比例不是整数乘以FPGA逻辑接口宽度(例如：50:40)时，必须例化小数分频PLL以便对TX FIFO的写入侧提供相应的时钟频率。在小数分频PLL中设置分频因子，这样，对于50:40比例的齿轮箱，它的输出频率等于发送器或者通道数据速率除以50。对小数分频PLL和CMU或者ATX发送PLL提供输入参考时钟的时钟源必须是相同，因为TX FIFO作为相位补偿FIFO进行操作，与时钟补偿或者速率匹配FIFO不同。因此，时钟要求读取和写入操作之间是0 ppm。

对于接收器侧，使能rx_coreclkin端口，并且将第二个小数分频PLL输出连接到rx_coreclkin端口。

RX FIFO作为相位补偿FIFO操作。因此，RX FIFO的读取和写入侧必须具有0 ppm差异。


FPGAFabric

Transmitter 10G PCS

Receiver 10G PCS

Transmitter PMA

Receiver PMA

TX FIFO

RX

FIFO

Fram

eG

ener

ato

r

CR

C32

Gen

erat

or

CR

C32

Ch

ecke

r

64B

/66B

Enco

der

and

TXSM

64B

/66B

Dec

od

eran

dR

XSM

Scra

mb

ler

De-

Scra

mb

ler

Dis

par

ity

Ch

ecke

r

Blo

ckSy

nch

ron

izer

Fram

eSy

nch

ron

izer

Dis

par

ity

Gen

erat

or

TXG

ear

Bo

xan

dB

itsl

ip(5

0:40

)

RX

Gea

rB

ox

(40:

50)

Seri

aliz

er

Des

eria

lizer

CD

R

tx_coreclkin

tx_clkout

rx_clkout

rx_coreclkin


50

rx_s

eria

l_d

ata

tx_s

eria

l_d

ata

50

50

50

40

40

40

40

50

50

Parallel Clock

Serial Clock


Clock Divider


注释：(1) 提供输入参考时钟到小数分频PLL (fPLL) 和CMU或者ATX PLL (CMU 或 ATX PLL 生成串行器的高速时钟)的时钟源必须是相同的。发送器和接收器FIFO 仅对相位差异进行补偿。因此，

相同的时钟源确保了在FIFO 的读写时钟之间具有0 ppm差异。

Serial Clock from ATX/CMU PLL(From the ×1 Clock Lines)



CMU PLL

fPLL

fPLL

使用coreclkin端口tx_coreclkin和rx_coreclkin端口提供更高的灵活性来使用通道中的tx_clkout和rx_clkout，以便

对源同步链路的TX和RXFIFO多个通道，或者在上游发送器均由同一时钟源提供时钟的情况下，对它们提供时钟。 tx_coreclkin和rx_coreclkin端口分别要求tx_clkout和rx_clkout端口之间具有0ppm差异，通过50分频的输入频率。

相关链接

要了解更多信息，请参考StratixV器件中的收发器时钟章节中的“User-SelectedTransmitterDatapathInterface Clock"和“User-Selected Receiver Datapath Interface Clock”部分。

合并实例化在一个10 Gbps物理通道中可以合并例化不同10G PCS数据通路配置的发送器和接收器。

例如：Quartus II软件使您能够创建下面的两个实例，并将它们布局在同一物理收发器通道中。

• 具有40-bit FPGA逻辑接口的Transmitter only实例


反馈

SV52005使用coreclkin端口4-82 2013.05.06




• 具有64-bit FPGA逻辑接口的Receiver only实例

不过，不能在同一个物理通道中例化不同PCS模块(10G PCS和standard PCS )的发送器和接收器。

收发器通道布局指南

StratixV器件通过Custom和LowLatency数据通路配置以及StandardPCS和10GPCS (相同数据速率)在同一收发器bank中使用CMUPLL时可以布局多达4个或者5个通道，或者在使用ATXPLL时可以布局多达多达6个通道。

相关链接

收发器通道布局指南 (第4-74页)可以在non-bonded和bonded配置中使用CMU PLL或者ATX PLL。

Native PHY IP配置Native PHY IP是全面的收发器硬件功能，含有抽象物理硬件层。

Stratix V GT收发器不支持Native PHY IP。

访问Standard PCS和10G PCS硬件，以及PMA Direct模式可以被使能成对收发器接口、参数和端口完全用户控制。使能Standard PCS和10G PCS或者PMA Direct模式来设计多个数据速率协议，速度协商并且在收发器链路上支持多个PCS数据通路。

收发器重配置控制器用于动态地切换Standard PCS和10G PCS之间的数据通路。此外，重配置控制器(ReconfigurationController)要求校准、远程环回使能、PLL参考时钟切换、通道PCS以及PLL重配置和切换，动态地调整PMA发送预加重，接收器CDR、CTLE和DFE高级设置。

不支持动态地往返切换PMA Direct模式。

不是所有的硬件组合都能支持Native PHY IP，因此用户必须对收发器硬件，PLL和时钟体系结构具有足够的先验知识，来确定有效的PCS硬件设置、参数和组合。所有的串行收发器协议都支持NativePHY IP。

Altera建议所有新的串行协议设计使用Native PHY IP，除了XAUI和PCI Express以外。默认的预设提供ASI、SDI、SRIO、CPRI、GIGE、 Interlaken、SAS、SATA和其它的协议配置，以

注意:

及Standard PCS的Low Latency配置，而10G PCS与Low Latency PHY IP实现相类似。用户也可以选择指南默认的预设，然后修改定制应用的配置，并且能够保存修改的预设。

发送CMU或者ATX锁相环(PLL)选择被嵌入在PHY IP中。此外，小数分频PLL (fPLL)现在可以作为发送PLL用于高达3.125Gbps的通道数据速率。用户必须选择相应的PLL用于平衡数据速率和抖动性能的权衡要求。与其它的PHY IP不同，Native PHY IP没有Avalon Memory-Mapped (Avalon-MM)接口，因为其目的是直接访问该端口接口。结果，不存在嵌入式寄存器。此外，复位控制器也没有

嵌入在NativePHYIP中。Altera建议收发器PHY复位控制器IP用于实现复位流程以方便地作出PLL共享和合并。

在MegaWizardPlug-InManager中，通过例化Interface菜单中Transceiver PHY下的 StratixVTransceiverNativePHYIP，可以实现NativePHY链路。在window菜单下，双击来选择选项以生成有效的定制收发器配置或者选择默认的预设。


反馈

4-83Native PHY IP配置SV520052013.05.06


Native PHY收发器数据通路配置下图显示了收发器Standard PCS模块、10G PCS模块以及它们的设置，除了Native PHY IP配置中的PMA Direct Mode设置。


反馈

SV52005Native PHY收发器数据通路配置4-84 2013.05.06


图4-72: Native PHY IP配置中的收发器模块

不使用“禁用(Disabled)”的可选PCS模块，但产生延迟。不使用选为“旁路(Bypassed)”的可选PCS模块，不产生任何延迟。

Lane Data Rate



Gear Box

Block Synchronizer




BER Monitor



RX FIFO (Mode)

TX FIFO (Mode)



TX/RX 10G PCS Latency(Parallel Clock Cycles)

Link

32/40/64-bit

0.6 to 14.1 Gbps 0.6 to 14.1 Gbps

10G and Above Protocol

Transceiver PHY IP

1-24 (INLK) 1-32 Others

32:32,64:3240:40, 50:40, 66:40, 67:40

64:64

Required for10GE/40GE/Interlaken

Bypassed for Low Latency

Required for InterlakenBypassed for Low Latency and

10GE/40GE


10GE/40GE


10GE/40GE

Phase Compensation Mode(Low Latency)

Clock Compensation Mode (10GE/40GE)Interlaken ModeRegistered Mode

Phase Compensation Mode(10GE/40GE andLow Latency Mode)Interlaken ModeRegistered Mode

32-bit: 425.0 MHz40-bit: 352.5 MHz50-bit: 213.8 MHz64-bit: 220.3 MHz66-bit: 213.6 MHz67-bit: 210.4 MHz

32-bit40-bit50-bit64-bit66-bit67-bit

Required for10GE/40GE

Bypassed for Low Latencyand Interlaken

Required for10GE/40GE

Bypassed for Low Latencyand Interlaken

Required for10GE/40GE/Interlaken

Bypassed for Low Latency

TX: 8-12 (10GE/40GE)RX: 15-34 (10GE/40GE)TX: 7-28 (Interlaken)RX: 14-21 (Interlaken)

TX: 6-11 (Low Latency)****RX: 6-11 (Low Latency)****

8/10-bit and 16/20-bit

0.6 to 12.2 Gbps

10G and Below Protocol

Native PHY IP

1-32

Optional*Bypassed for Low Latency

Bypassed

OptionalBypassed for Low Latency



Phase Compensation Mode(All Others)

Registered Mode (CPRI/OBSAI andDeterministic Latency)

Phase Compensation Mode(All Others)

Registered Mode (CPRI/OBSAI andDeterministic Latency)

8-bit: 590.0 MHz10-bit: 580.0 MHz16-bit: 325.0 MHz20-bit: 325.0 MHz32-bit: 305.0 MHz40-bit: 305.0 MHz

8-bit10-bit16-bit20-bit32-bit40-bit


Optional

Auto-Sync SM**(7-Bit/10-bit Comma, K28.5)Manual Alignment or Bit SlipBypassed for Low Latency

TX: 5-6 (GE)RX: 20-24 (GE)

TX: 4-6 (SRIO 2.1)RX: 16-19.5 (SRIO 2.1)TX: 2-4 (CPRI/OBSAI)RX: 6-9 (CPRI/OBSAI)TX: 4-6 (Low Latency)RX: 3-5 (Low latency)

Lane Data Rate


PCS Datapath 10G PCS Standard PCS PCS Datapath


TX Bitslip


Run Length Violation Checker

Deskew FIFO


Byte Serializer, Deserializer

Byte Ordering

RX FIFO (Mode)

Rate Match FIFO

TX FIFO (Mode)


FPGA Fabric-to-TransceiverInterface Frequency - GMII Clock


Link

Transceiver PHY IP

From 8-bit to 80-bit

All Protocol

1-32

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

Bypassed

8-bit: 300.0 MHz10-bit: 300.0 MHz16-bit: 300.0 MHz20-bit: 300.0 MHz32-bit: 300.0 MHz40-bit: 300.0 MHz64-bit: 220.3 MHz80-bit: 176.25 MHz

8-bit10-bit16-bit20-bit32-bit40-bit64-bit80-bit

0

PMA Direct


反馈

4-85Native PHY收发器数据通路配置SV520052013.05.06


图4-73: Native PHY IP数据通路配置

下图显示了Standard PCS和10G PCS模块，与其相关的数据通路以及可用于实现Native PHYIP的PMA Direct数据通路。

Transmitter 10G PCS Transmitter PMA

TX FIFO

Fram

eGen

erato

r

CRC3

2Ge

nerator

64B/66

BEn

code

ran

dTXSM

Scramb

ler

Disparity

Gene

rator

TXGe

arBo

xan

dBitslip

Seria

lizer

Receiver 10G PCS Receiver PMA

RX FIFO

CRC3

2Ch

ecker

64B/66

BDe

code

ran

dRXSM

De-Scra

mbler

Disparity

Checker

BlockS

ynchroniz

er

Fram

eSynchroniz

er

RXGe

arBo

x

Deseria

lizer

CDR

rx_seria

l_data

RXPh

ase

Comp

ensation

FIFO

Byte

Orde

ring

Byte

Deseria

lizer

8B/10

BDe

code

r

Rate

Match

FIFO


Deskew

FIFO

WordA

ligne

r


tx_seria

l_data

FPGA Fabric

TXPh

ase

Comp

ensation

FIFO

Byte

Seria

lizer

8B/10

BEn

code

r

TXBitS

lip

/2

/2


Clock Divider





tx_std_coreclkin

rx_std_coreclkin

tx_std_clkout

rx_10g_clk33

tx_10g_clkout

tx_10g_coreclkin

tx_10g_control[8:0]

rx_10g_control[9:0]

tx_10g_clkout

Demux

(PMA Direct TransmitterDatapath)

(PMA Direct ReceiverDatapath)

tx_parallel_data[63:0]

tx_pma_parallel_data[79:0]

64

64

9

40

10

rx_10g_coreclkin

rx_10g_clkout

rx_parallel_data[63:0]

rx_pma_parallel_data[79:0]

Div33

CMU PLL,ATX PLL,

or both PLLs

Standard PCS功能通过最宽的PCS-PMA和FPGA架构收发器接口宽度配置，Standard PCS可以到达12.2 Gbps的通道数据速率。当支持低于10Gbps的通道数据速率(例如：GigabitEthernet、CPRI/OBSAI、SD/HD/3G-SDI、HiGig、Hypertransport、SRIO、JESD204A、SATA和SAS、1G/2G/4G/8G光纤通道、GPON/EPON、SFI-4.2/SFI-5.1、TFI、SPI-4.2/SPI-5.1、STS-12/12c、STS-48/48c、OTU-0)的协议时，使用StandardPCS。


反馈

SV52005Standard PCS功能4-86 2013.05.06


Standard PCS接收器和发送器模块在MegaWizard Plug-In Manager中，通过Interface菜单中Transceiver PHY下的 Stratix V TransceiverNative PHY IP，可以实现Standard PCS数据通路的Native PHY链路。通过勾选选项来使能StandardPCS。Standard PCS标签显示每个模块的参数和配置选项。

可以使能或禁用下面的模块，并在Standard PCS中进行配置。

• 字对齐器

• 去偏移FIFO• 速率匹配FIFO• 8B/10B编码器/解码器• 字节串行器/解串器• 字节排序

• 接收器相位补偿FIFO (也可以配置为寄存的模式)• 发送器相位补偿FIFO (也可以配置为寄存的模式)• TX Bitslipper

相关链接

• Stratix V器件中的收发器体系结构


10G PCS支持的功能10GPCS支持10Gbps或更高的通道数据速率的协议，例如：10/40/100Gigabit Ethernet、Interlaken、SPAUI、10G SDI、10G光纤通道、Infiniband、10G GPON/EPON、SFI-5.2、 STS-192/192c、STS-768/768c、OTU-2/3。通过最宽的FPGA架构收发器接口宽度配置，10G PCS可以到达14.1 Gbps的通道数据速率。

10G PCS接收器和发送器模块在MegaWizard Plug-In Manager中，通过例化Interface菜单中Transceiver PHY下的Transceiver NativePHY IP，可以实现10G PCS的Native PHY链路。勾选10G PCS选项时，10G PCS标签显示每个模块的参数和配置选项。

可以使能或禁用下面的模块，并且在10G PCS中进行配置。

• 接收和发送FIFO• CRC32生成器/检查器• Metaframe生成器/同步器• 64B/66B编码器/解码器• 扰码器/解码器• 差异生成器/检查器• 模块同步器

• 多齿轮箱


反馈

4-87Standard PCS接收器和发送器模块SV520052013.05.06




硬核PCS模块本质上支持10/40/100 Gigabit Ethernet和Interlaken。剩下的协议支持通过相应的齿轮箱比率的10G PCS低延迟数据通路配置。

10/40/100 Gigabit Ethernet模块支持的配置：

• 时钟相位补偿模式下的接收器FIFO和相位补偿模式下的发送器FIFO• 64B/66B编码器/解码器• 扰码器/解码器• 模块同步器

• 66:40齿轮箱比率

支持1588配置的10/40/100 Gigabit Ethernet模块：

• 寄存器模式下的接收器和发送器FIFO• 64B/66B编码器/解码器• 扰码器/解码器• 模块同步器


Interlaken模块支持的配置：

• Interlaken弹性缓冲器(通用)模式下的接收器和发送器FIFO• CRC32生成器/检查器• Metaframe生成器/同步器• 扰码器/解码器• 差异生成器/检查器• 模块同步器


SFI-5.2模块支持的配置：

• 相位补偿模式下的接收器和发送器FIFO• 64:64、40:40、64:32和32:32齿轮箱比率

10G SDI模块支持的配置：

• 相位补偿模式下的接收器和发送器FIFO• 50:40齿轮箱比率

Basic模式下支持配置的其它协议模块

• 相位补偿模式下的接收器和发送器FIFO• 64:64、66:40、40:40、64:32和32:32齿轮箱比率

相关链接

• Stratix V器件中的收发器体系结构



反馈

SV5200510G PCS接收器和发送器模块4-88 2013.05.06




Native PHY IP中的收发器和发送齿轮箱Native PHY IP支持多种10G PCS:PMA的齿轮箱比率。

用户可以自由选择与其core IP匹配的最佳的齿轮箱比率。67:40主要用于Interlaken配置，66:40比率主要用于10、40和100 Gigabit Ethernet配置，而50:40用于10 Gigabit SDI应用。其它的比率可以支持其它标准的通信和传输协议，例如：GPON、EPON、SFI-5.2和OTN。

10G PCS支持的齿轮箱比率：

• 64:64 PCS:PMA

• 67:40 PCS:PMA宽度• 66:40 PCS:PMA宽度• 50:40 PCS:PMA宽度• 40:40 PCS:PMA宽度• 64:32 PCS:PMA宽度• 32:32 PCS:PMA宽度

Native PHY IP的10G数据通路配置

表4-14: 10G PCS数据通路配置

下表列出了10/40/100 Gigabit Ethernet、1588的10/40/100 Gigabit Ethernet、Interlaken、10G SDI和其它10G协议的10G PCS数据通路配置。

Native PHY IP收发器PHY IP

其它的10G协议(Basic模式)

10G SDISFI-5.2Interlaken1588的10/40/100GBASE-R

10/40/100GBASE-R/

KR

链路

0.6 - 14.1 Gbps (5)10.692Gbps0.6 - 14.1 Gbps(5)

3.125 - 14.1Gbps

10.3125Gbps10.3125Gbps通道数据

通路

Non-bonded,xN，反馈补偿



Non-bondedNon-bonded,xN，反馈补偿


PMA通道绑定选项(6) (7)

10G PCS10G PCS10G PCS10G PCS10G PCS10G PCSPCS数据通路

(5) 64:32和32:32的齿轮箱比率支持13.6 Gbps的最大数据速率。(6)对于xN绑定，使用CMU PLL绑定的通道数多达4个，使用ATX PLL绑定的通道数多达6个，所提供的数据速率受到CMU PLL和ATX PLL的支持。

(7)绑定超过6个通道需要PLL反馈补偿补偿绑定。PLL反馈补偿绑定每个收发器bank要求一个PLL，PLL参考时钟频率必须具有与通道数据速率相同的值除以串化因子。


反馈

4-89Native PHY IP中的收发器和发送齿轮箱SV520052013.05.06





10/40/100GBASE-R/

KR

链路

32/40/64-bit40-bit32/40/64-bit40-bit40-bit40-bitPCS-PMA接口宽度

(串化因子)

32:32, 64:32(8),40:40, 66:40(8),64:64

50:40 (8)32:32, 64:32(8),40:40, 64:64

67:4066:40 (8)66:40 (8)齿轮箱比

率

旁路(低延迟模式)旁路(低延迟模式)

旁路(低延迟模式)

使能使能使能模块同步

器



使能旁路旁路差异生成

器，检查

器



使能使能使能加扰器，

解扰器



旁路使能使能64B/66B编码器，

解码器



旁路使能使能BER监控



使能旁路旁路CRC32生成器，检

查器



使能旁路旁路帧生成

器，同步

器

相位补偿模式(低延迟模式)

相位补偿模

式

相位补偿模式Interlaken模式

寄存的模式时钟补偿模

式

RX FIFO(模式)

相位补偿模式(低延迟模式)

相位补偿模

式

相位补偿模式Interlaken模式

寄存的模式相位补偿模

式

TX FIFO(模式)

(8)对于选定的齿轮箱比率可能要求使用内部小数分频(fPLL)。


反馈

SV52005Native PHY IP的10G数据通路配置4-90 2013.05.06





10/40/100GBASE-R/

KR

链路

TX: 6-10 (64:32)

TX: 6-11 (66:40)

TX: 7-10 (64:64,40:40, 32:32)

RX: 6-10 (64:32)

RX: 6-11 (66:40)

RX: 7-10 (64:64,40:40, 32:32)

TX: 7-11

RX: 6-12

TX: 6-10(64:32)

TX: 7-10(64:64, 40:40,32:32)

RX: 6-10(64:32)

RX: 7-10(64:64, 40:40,32:32)

TX: 7-28

RX: 14-21

TX: 1-4

RX: 2-5

TX: 8-12

RX: 15-34

TX/RX10G PCS延迟(并行时钟周

期)(9)

32-bit

40-bit

64-bit

66-bit

50-bit32-bit

40-bit

64-bit

67-bit66-bit66-bitFPGA架构到收发

器接口宽

度

32-bit (32:32):340.0 MHz

40-bit (40:40):312.5 MHz

64-bit (64:32):170.0 MHz(11)

64-bit (64:64):195.4 MHz

66-bit (66:40):189.4 MHz(10)

50-bit: 213.8MHz (10)

32-bit (32:32):340.0 MHz

40-bit (40:40):312.5 MHz

64-bit (64:32):170.0 MHz(11)

64-bit (64:64):195.4 MHz

67-bit: 78.125-312.5 MHz(10)

66-bit: 156.25MHz

66-bit: 156.25MHz

FPGA架构到收发

器接口宽

度的最大

频率

(9) PCS延迟值是默认推荐的FIFO未全满和未全空值。如果使用Standard PCS 8B/10编码器/解码器，就禁用它。

(11) SFI-S和Basic模式的PCS tx_clkout频率输出是通道数据速率/32。(10) 10G-SDI、Interlaken和Basic模式的PCS tx_clkout频率输出是通道数据速率/40。


反馈

4-91Native PHY IP的10G数据通路配置SV520052013.05.06


PMA Direct支持的功能PMADirect用于支持要求极低或者零的收发器PCS延迟(例如：QPI)的协议。在PMADirect模式下，通过最宽的FPGA架构到收发器接口宽度配置，收发器可以到达14.1 Gbps的通道数据速率。

PMA Direct配置中不存在PCS模块，因此必须在逻辑内核中设计时钟相位补偿。数据和时钟信号直接被连接到收发器PMA。因此，必须也补偿FPGA到收发器PMA的内核逻辑接口的时序和时钟相位差异。PMA接口宽度含有广泛的选择范围，包括8-bit、10-bit、16-bit、20-bit、32-bit、40-bit、64-bit和80-bit。这个FPGA逻辑接口宽度固定为80-bit，必须对PMA接口宽度配置选择正确的端口。

在MegaWizard Plug-In Manager中，通过例化Interface菜单中Transceiver PHY下的Transceiver NativePHY IP，可以实现PMA Direct数据通路的Native PHY链路。请不要勾选该选项来使能Standard或者10G PCS。没有显示Standard和10G PCS标签，表明已经选择了PMA Direct数据通路配置。

图4-73显示了器件通道中的收发器PMA Direct数据通路和时钟。

通道和PCS数据通路动态切换重配置Native PHY IP是可以支持收发器通道在Standard PCS和10G PCS之间进行动态切换的唯一PHY IP。不支持动态地往返切换PMADirect模式。通过streamer-based重配置以及相关的收发器PLL、standardPMA和高级收发器PMA功能重配置的动态切换机制采用重配置控制器IP(Reconfiguration ControllerIP)。

相关链接

• Stratix V器件中的动态重配置


Stratix V GT器件配置Stratix V GT器件包含28.05 Gbps GT收发器和12.5 Gbps GX收发器。 GT收发器仅可以在PMA-Direct配置中，通过Low Latency PHY IP进行配置。GT通道含有19.6 Gbps到28.05 Gbps范围的串行数据速率。

在MegaWizard Plug-In Manager中，通过例化Interface菜单中Transceiver PHY下的Low Latency PHYIP，可以实现GT通道的LowLatencyPHY链路。在General标签下的LowLatencyGUI中，选择Datapathtype下的GT。


反馈

SV52005PMA Direct支持的功能4-92 2013.05.06




图4-74: Stratix V GT通道中的收发器数据通路和时钟

FPGAFabric

Transmitter PCS (not available)

Receiver PCS (not available)

Transmitter PMA

Receiver PMA

Byt

eSe

rial

izer

8B/1

0BEn

cod

er

TXB

it-S

lip

Parallel Clock (Recovered)

Seri

aliz

erD

eser

ializ

er

CD

R

tx_s

eria

l_d

ata

rx_s

eria

l_d

ata

Clock Divider

Parallel and Serial ClocksSerial Clockfrom the ATX PLL



CMU PLL

tx_clkout

tx_parallel_data

rx_parallel_data

rx_clkout

Parallel Clock

128

128

相关链接

• 收发器配置 (第4-64页)有关配置GX收发器的信息，请参考这一部分。

• 有关Stratix V GT通道时钟的详细信息，请参考Stratix V器件中的收发器时钟


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4-93Stratix V GT器件配置SV520052013.05.06



文档修订历史

表4-15:文档修订历史

修订内容版本日期

• 在知识库中添加了已知文档问题的链接。

• 添加第二个图到 "10GBASE-R和10GBASE-KR"部分。

• 添加了"10GBASE-KR前向纠错"部分。• 更新了"Gen1、Gen2和Gen3PIPE配置的收发器通道布局指南"部分。

• 添加了"PIPE配置的高级通道布局指南"部分。

2013.05.062013年5月

• 添加了"Stratix V GT器件配置"部分。• 更新了PCI Express的"收发器时钟和通道布局指南"部分。

• 更新了"XAUI配置的收发器通道数据通路"和"XAUI配置的收发器时钟结构图"的图。

2013.02 × 212013年2月

• 添加了10GBASE-KR信息。• 添加了Native PHY信息。

2012.12.172012年12月

• 添加了“CPRI和OBSAI—确定性延迟协议”部分。

• 添加了Interlaken中的“多通道去偏移对齐”、“发送和接收FIFO控制和状态”和“收发器多通道绑定和发送偏移”部分。

• 更新了XAUI中的“收发器通道布局指南”部分。

• 更新了图4–6、图4–12、图4–13、图4–19、图4–20、图4–26、图4–36、图4–38、图4–40、图4–41、图4–42、图4–43、图4–45、图4–46、图4–47、图4–48、图4–50和图4–52。

• 更新了表4-1、表4-6、表4-7、表4-8、表4–13、表4–14和表4–15。

2.32012年6月


反馈

SV52005文档修订历史4-94 2013.05.06



• 添加了图4-38和图4-39。• 更新了图4-3、图4–5、图4–6、图4-7、图4-

8、图4-9、图4-11、图4-13、图4-14、图4-26、图4-27、图4-38、图4-39、图4-42和图4-45。

• 添加了表4-4。• 更新了表4-5。• 移除了Interlaken中的“收发器通道布局指南”部分。

• 移除了10GBASE-R中的“收发器通道布局指南”部分。

2.22012年2月

• 更新了图4-3、图4-5、图4-7、图4–8、图4–9、图4-11、图4-12、图4-14、图4–15、图4-16、图4-17、图4-19、图4-20、图4-21、图4–22、表4-23、表4-30、图4-31、图4-32、图4-33、图4-34、图4-35、图4-36、图4-43、图4-45和图4-48。

• 更新了表 4-3和表 4-9。• 移除了“中继器应用程序的时钟补偿”部分。

• 少量文本编辑。

2.12011年12月

• 合并11.0收发器定制配置章节，并重组这一章节。

• 添加了PCI Gen3信息。• 添加了Stratix V GT器件信息。• 移除了“GIGE”部分。

2.02011年11月

• 更新了图4-8和图4-9。• 更新了第4-10页中的“支持的功能”。• 更新了表4-5。• 更新了图 4-16、图 4-18和图 4-19。• 添加了“GIGE”部分。• 更新了第-38页中的“XAUI”。• 更新了第4-39页中的“XAUI配置中的收发器数据通路”。

• 更新了第4-44页中的“收发器通道布局指南”。

• 更新了图 4-33。• 11.0版本中，章节被移到第3卷。

1.22011年5月


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4-95文档修订历史SV520052013.05.06



• 更新了“PCIExpress (PIPE)2.0接口”、“Gen1(2.5Gbps)和Gen2 (5Gbps)信号速率间的动态切换”,“接收器状态”和“接收器检测”部分。

• 更新了图 4-32。

1.12010年12月

首次发布。1.02010年4月


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SV52005文档修订历史4-96 2013.05.06


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