O JK Flip Flop

Este simples aleta Flop JK o mais utilizado de todos os projectos do flip-flop e

considerado um circuito flip-flop universal. A operao sequencial de flop JK Flip

exactamente o mesmo que para o flip-flop SR anterior com o mesmo "Set" e "Reset"

entradas. A diferena desta vez que o "JK flip-flop," no tem estados invlidos ou

proibidas do SR entrada Trava mesmo quando S e R so ambos a lgica "1".

O flip-flop, JK basicamente um flip-flop SR fechado com a adio de um circuito de

entrada de clock que impede a condio de sada ilegal ou invlido que pode ocorrer

quando ambas as entradas S e R so iguais a nvel lgico "1". Devido a esta entrada

clock adicional, um flip-flop JK tem quatro combinaes possveis de entrada, "lgica

1", "lgica 0", "nenhuma mudana" e "toggle". O smbolo para um flop JK Flip

semelhante ao de um trinco biestvel SR como visto no tutorial anterior, excepto para a

adio de uma entrada de clock.

O JK bsico flip-flop

Tanto o S e os R entradas do anterior SR bistable agora foram substitudas por duas

entradas chamado de J e K entradas, respectivamente, aps seu inventor Jack Kilby. Em

seguida, isto equivale a:J = S e K = R .

A entrada de dois 2- E portas da fechado SR biestvel foram agora substitudos por dois

3-entradaNAND portes com a terceira entrada de cada porta ligada s sadas

em Q e Q . Este acoplamento cruzado do flip-flop SR permite a condio anteriormente

invlido de S = "1" e R = "1" estado para ser usado para produzir uma "aco de

alternncia", como as duas entradas esto agora interligados.

Se o circuito agora "SET" o J entrada inibida pelo "0" estado de Q atravs do canto

inferior NANDporto. Se o circuito "RESET" a K entrada inibida pelo "0" estado

de Q atravs da parte superior NAND porto. Como Q e Q so sempre diferentes,

podemos us-los para controlar a entrada. Quando ambas as entradas J e K so iguais a

lgica "1", a alterna-flop JK aleta como mostrado na seguinte tabela de verdade.

A tabela verdade para a funo de JK

mesmo que

para o

Latch SR

Entrada Sada

Descrio

J K Q Q

0 0 0 0 Memria

nenhuma

mudana 0 0 0 1

0 1 1 0

Repor Q 0

0 1 0 1

1 0 0 1

Defina Q 1

1 0 1 0

alternncia

ao

1 1 0 1

Alternar

1 1 1 0

Em seguida, o flip-flop JK basicamente um fracasso SR flip com o feedback que

permite que apenas um de seus dois terminais de entrada, quer definir ou redefinir a ser

activo a qualquer momento eliminando assim a condio de invlido visto

anteriormente no circuito fracasso do SR flip. Alm disso, quando tanto o J e

os K entradas esto em nvel lgico "1", ao mesmo tempo, ea entrada de clock pulsada

ou "HIGH", o circuito vai "toggle" de seu estado SET para um estado de RESET, ou

visto de versa. Isso resulta em flop JK Flip agindo mais como uma alternncia de flip-

flop tipo T, quando ambos os terminais so "HIGH".

Embora este circuito uma melhoria em relao ao clock flip-flop SR ainda sofre com

problemas de timing chamados "raa" se a sada Q muda de estado antes do pulso de

sincronismo da entrada de clock tem tempo para ir "OFF". Para evitar isso, o perodo de

impulso de temporizao ( t ) deve ser mantido to curto quanto possvel (de alta

frequncia). Como este, por vezes, no possvel com moderno TTL IC do muito

melhor Mestre-Escravo JK flip-flop foi desenvolvido.

O mestre-escravo flip-flop elimina todos os problemas de tempo usando dois flip-flops

SR ligados entre si em uma configurao de srie. Um flip-flop age como o circuito

"Master", o que desencadeia na vanguarda do pulso de clock, enquanto o outro atua

como o circuito "Slave", o que desencadeia na borda de descida do pulso de clock. Isso

resulta em duas sees, a seo master e a seo escravo sendo ativado durante opostos

meio-ciclos do sinal de relgio.

O 74LS73 um duplo flip-flop JK IC, que contm dois do tipo biestvel JK indivduo

dentro de um nico chip que permite alternar simples ou master-slave flip-flops a ser

feita. Outros JK Flip Flop IC de incluir o 74LS107 duplo flip-flop JK com clara, a dupla

de ponta positiva 74LS109 desencadeada JK Flip flop e no Dual-borda negativa

74LS112 desencadeada flip-flop com entradas tanto predefinidos e claras.

JK duplo flip-flop 74LS73

O Mestre-Escravo JK flip-flop

O mestre-escravo Flip-Flop basicamente dois flip-flops SR fechados ligados entre si

em uma configurao de srie com o escravo ter um relgio de pulso invertido. As

sadas Q e Q a partir do "Escravo" flip-flop so alimentados de volta para as entradas do

"Mestre", com as sadas do "Master" flip flop estar ligado s duas entradas do "Slave"

flip flop. Esta configurao de realimentao da sada do escravo para a entrada do

mestre d a alternncia caracterstica do flip flop, JK, como mostrado abaixo.

O Mestre-Escravo JK Flip Flop

Sinaliza a entrada J e K esto ligados fechado "mestre" fracasso SR aleta que

"bloqueia" a condio de entrada, enquanto o relgio ( Clk entrada) "HIGH" em nvel

lgico "1". Como a entrada de clock do "escravo" flip-flop o inverso (complemento)

da entrada de relgio "mestre", o "escravo" flip-flop SR no alternar. As sadas do

"mestre" flip-flop s so "vistos" pelo flip flop fechado "escravo", quando a entrada de

clock vai "LOW" para nvel lgico "0".

Quando o relgio "LOW", as sadas do "mestre" flip flop so travadas e quaisquer

alteraes adicionais suas entradas so ignoradas. O "escravo" fechado flip flop agora

responde ao estado de suas entradas passaram por cima pela seo de "mestre". Em

seguida, na "Low-to-alta" transio do relgio de pulso das entradas do "mestre" flip

flop so alimentados atravs das entradas fechadas do "escravo" flip flop e no "High-to-

Low" transio mesmas entradas so reflectidas na sada do "escravo", tornando este

tipo de borda flip flop ou accionado por pulso.

Em seguida, o circuito recebe dados de entrada quando o sinal de relgio "ALTA", e

passa os dados para a sada pela borda descendente do sinal de relgio. Em outras

palavras, a Flip flop Mestre-Escravo JK um dispositivo "Synchronous" uma vez que

s transmite dados com o tempo do sinal de clock.

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