MC9S12C Family MC9S12GC Family Reference Manualcs5780/doc/MC9S12C128V1.pdfAdded outstanding ßash module descr iptions Added EPP pac kage options Corrected and Enhanced recommended

HCS12Microcontrollers

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MC9S12C FamilyMC9S12GC FamilyReference Manual

MC9S12C128Rev 01.23

05/2007

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The following revision history table summarizes changes contained in this document.

This document contains information for all constituent modules, with the exception of the S12 CPU. ForS12 CPU information please refer to the CPU S12 Reference Manual.

Revision History

Date RevisionLevel Description

June, 2005 01.14 New Book

July, 2005 01.15Removed 16MHz option for 128K, 96K and 64K versionsMinor corrections following review

Oct, 2005 01.16Added outstanding flash module descriptionsAdded EPP package optionsCorrected and Enhanced recommended PCB layouts

Dec, 2005 01.17 Added note to PIM block diagram figure

Dec, 2005 01.18 Added PIM rerouting information to 80-pin package diagram

Jan, 2006 01.19Modified LVI levels in electrical parameter sectionCorrected TSCR2 typo in timer register listing

Mar, 2006 01.20 Cleaned up Device Overview Section

May, 2006 01.21Added 0M66G to PartID tableAdded units to MSCAN timing parameter tableCorrected missing overbars on pin names

Dec, 2006 01.22Corrected CRGFLG contents in register summaryRemoved non existing part number optionsRemoved unintended symbol fonts from table A6

May, 2007 01.23Updated ATD sectionCorrected typos

Freescale Semiconductor MC9S12C-Family / MC9S12GC-Family 3Rev 01.23

Chapter 1 MC9S12C and MC9S12GC Device Overview (MC9S12C128) .17

Chapter 2 Port Integration Module (PIM9C32) . . . . . . . . . . . . . . . . . . . . .73

Chapter 3 Module Mapping Control (MMCV4) . . . . . . . . . . . . . . . . . . . .109

Chapter 4 Multiplexed External Bus Interface (MEBIV3) . . . . . . . . . . . .129

Chapter 5 Interrupt (INTV1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 157

Chapter 6 Background Debug Module (BDMV4) . . . . . . . . . . . . . . . . . .165

Chapter 7 Debug Module (DBGV1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . .191

Chapter 8 Analog-to-Digital Converter (ATD10B8C) . . . . . . . . . . . . . . .223

Chapter 9 Clocks and Reset Generator (CRGV4) . . . . . . . . . . . . . . . . . .251

Chapter 10 Scalable Controller Area Network (S12MSCANV2) . . . . . . . .287

Chapter 11 Oscillator (OSCV2) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 343

Chapter 12 Pulse-Width Modulator (PWM8B6CV1) . . . . . . . . . . . . . . . . .347

Chapter 13 Serial Communications Interface (S12SCIV2) . . . . . . . . . . . .383

Chapter 14 Serial Peripheral Interface (SPIV3) . . . . . . . . . . . . . . . . . . . . 413

Chapter 15 Timer Module (TIM16B8CV1) . . . . . . . . . . . . . . . . . . . . . . . . .435

Chapter 16 Dual Output Voltage Regulator (VREG3V3V2) . . . . . . . . . . .461

Chapter 17 16 Kbyte Flash Module (S12FTS16KV1) . . . . . . . . . . . . . . . . .469




Chapter 21 128 Kbyte Flash Module (S12FTS128K1V1) . . . . . . . . . . . . . .617

Appendix A Electrical Characteristics. . . . . . . . . . . . . . . . . . . . . . . . . . . . .651

Appendix B Emulation Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .683

Appendix C Package Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .685

Appendix D Derivative Differences . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .689

4 MC9S12C-Family / MC9S12GC-Family Freescale SemiconductorRev 01.23

Appendix E Ordering Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .690


Chapter 1MC9S12C and MC9S12GC Device Overview (MC9S12C128)

1.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 171.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 191.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20

1.2 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211.2.1 Device Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 211.2.2 Detailed Register Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 271.2.3 Part ID Assignments . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45

1.3 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461.3.1 Device Pinouts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 461.3.2 Signal Properties Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 491.3.3 Pin Initialization for 48- and 52-Pin LQFP Bond Out Versions . . . . . . . . . . . . . . . . . . . 501.3.4 Detailed Signal Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 511.3.5 Power Supply Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56

1.4 System Clock Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581.5 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58

1.5.1 Chip Configuration Summary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 581.5.2 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 591.5.3 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60

1.6 Resets and Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611.6.1 Vectors . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 611.6.2 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63

1.7 Device Specific Information and Module Dependencies . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631.7.1 PPAGE . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 631.7.2 BDM Alternate Clock . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641.7.3 Extended Address Range Emulation Implications . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 641.7.4 VREGEN . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651.7.5 VDD1, VDD2, VSS1, VSS2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651.7.6 Clock Reset Generator And VREG Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651.7.7 Analog-to-Digital Converter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651.7.8 MODRR Register Port T And Port P Mapping . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651.7.9 Port AD Dependency On PIM And ATD Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65

1.8 Recommended Printed Circuit Board Layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66

Chapter 2Port Integration Module (PIM9C32) Block Description

2.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 732.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73


2.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 742.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 762.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 77

2.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 772.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80

2.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1042.4.1 Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1042.4.2 Port Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1052.4.3 Port A, B, E and BKGD Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1072.4.4 External Pin Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1072.4.5 Low Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

2.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1072.5.1 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107

2.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1082.6.1 Interrupt Sources . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1082.6.2 Recovery from STOP . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

2.7 Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108

Chapter 3Module Mapping Control (MMCV4) Block Description

3.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1093.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1103.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

3.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1103.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 110

3.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1103.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 112

3.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1223.4.1 Bus Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1223.4.2 Address Decoding . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1223.4.3 Memory Expansion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 124

Chapter 4Multiplexed External Bus Interface (MEBIV3)




4.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1504.4.1 Detecting Access Type from External Signals . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1504.4.2 Stretched Bus Cycles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

Freescale Semiconductor MC9S12C-Family / MC9S12GC-Family 7 Rev 01.23

4.4.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1514.4.4 Internal Visibility . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1564.4.5 Low-Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 156

Chapter 5Interrupt (INTV1) Block Description




5.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1615.4.1 Low-Power Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

5.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1625.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 162

5.6.1 Interrupt Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1625.6.2 Highest Priority I-Bit Maskable Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1625.6.3 Interrupt Priority Decoder . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

5.7 Exception Priority . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 163

Chapter 6Background Debug Module (BDMV4) Block Description


6.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1676.2.1 BKGD — Background Interface Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1676.2.2 TAGHI — High Byte Instruction Tagging Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1676.2.3 TAGLO — Low Byte Instruction Tagging Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 167

6.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1686.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1686.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 169

6.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1746.4.1 Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1746.4.2 Enabling and Activating BDM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1746.4.3 BDM Hardware Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1756.4.4 Standard BDM Firmware Commands . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1766.4.5 BDM Command Structure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1776.4.6 BDM Serial Interface . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1796.4.7 Serial Interface Hardware Handshake Protocol . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1826.4.8 Hardware Handshake Abort Procedure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1846.4.9 SYNC — Request Timed Reference Pulse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 187


6.4.10 Instruction Tracing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1876.4.11 Instruction Tagging . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1886.4.12 Serial Communication Time-Out . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1886.4.13 Operation in Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1896.4.14 Operation in Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 189

Chapter 7Debug Module (DBGV1) Block Description

7.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1917.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1917.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1937.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 193



7.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2127.4.1 DBG Operating in BKP Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2127.4.2 DBG Operating in DBG Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2147.4.3 Breakpoints . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 221


Chapter 8Analog-to-Digital Converter (ATD10B8C)

Block Description8.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 223

8.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2238.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2238.1.3 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 224

8.2 Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.1 AN7 / ETRIG / PAD7 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.2 AN6 / PAD6 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.3 AN5 / PAD5 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.4 AN4 / PAD4 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.5 AN3 / PAD3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.6 AN2 / PAD2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.7 AN1 / PAD1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.8 AN0 / PAD0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.9 VRH, VRL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2258.2.10 VDDA, VSSA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 225

8.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2268.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2268.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 230


8.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2458.4.1 Analog Sub-block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2458.4.2 Digital Sub-block . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 246

8.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2478.5.1 Setting up and starting an A/D conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2478.5.2 Aborting an A/D conversion . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 248


Chapter 9Clocks and Reset Generator (CRGV4) Block Description


9.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2539.2.1 VDDPLL, VSSPLL — PLL Operating Voltage, PLL Ground . . . . . . . . . . . . . . . . . . . . . . 2539.2.2 XFC — PLL Loop Filter Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2539.2.3 RESET — Reset Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 254


9.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2669.4.1 Phase Locked Loop (PLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2669.4.2 System Clocks Generator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2699.4.3 Clock Monitor (CM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2709.4.4 Clock Quality Checker . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2709.4.5 Computer Operating Properly Watchdog (COP) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2729.4.6 Real-Time Interrupt (RTI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2729.4.7 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2739.4.8 Low-Power Operation in Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2749.4.9 Low-Power Operation in Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2749.4.10 Low-Power Operation in Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 278

9.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2829.5.1 Clock Monitor Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2849.5.2 Computer Operating Properly Watchdog (COP) Reset . . . . . . . . . . . . . . . . . . . . . . . . . 2849.5.3 Power-On Reset, Low Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 285

9.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2869.6.1 Real-Time Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2869.6.2 PLL Lock Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 2869.6.3 Self-Clock Mode Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 286


Chapter 10Freescale’s Scalable Controller Area Network (S12MSCANV2)

10.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28710.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28710.1.2 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28810.1.3 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28810.1.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289

10.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28910.2.1 RXCAN — CAN Receiver Input Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28910.2.2 TXCAN — CAN Transmitter Output Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28910.2.3 CAN System . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 289

10.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29010.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29010.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 29210.3.3 Programmer’s Model of Message Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 314

10.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32310.4.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32310.4.2 Message Storage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32410.4.3 Identifier Acceptance Filter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 32710.4.4 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33310.4.5 Low-Power Options . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33410.4.6 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 33910.4.7 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 339

10.5 Initialization/Application Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34110.5.1 MSCAN initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 341

Chapter 11Oscillator (OSCV2) Block Description


11.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34411.2.1 VDDPLL and VSSPLL — PLL Operating Voltage, PLL Ground . . . . . . . . . . . . . . . . . . . 34411.2.2 EXTAL and XTAL — Clock/Crystal Source Pins . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34411.2.3 XCLKS — Colpitts/Pierce Oscillator Selection Signal . . . . . . . . . . . . . . . . . . . . . . . . . 345

11.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34611.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

11.4.1 Amplitude Limitation Control (ALC) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34611.4.2 Clock Monitor (CM) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

11.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 346

Chapter 12Pulse-Width Modulator (PWM8B6CV1) Block Description

12.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 347



12.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34812.2.1 PWM5 — Pulse Width Modulator Channel 5 Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34812.2.2 PWM4 — Pulse Width Modulator Channel 4 Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34812.2.3 PWM3 — Pulse Width Modulator Channel 3 Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34812.2.4 PWM2 — Pulse Width Modulator Channel 2 Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34912.2.5 PWM1 — Pulse Width Modulator Channel 1 Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34912.2.6 PWM0 — Pulse Width Modulator Channel 0 Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 349


12.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37112.4.1 PWM Clock Select . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37112.4.2 PWM Channel Timers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 374


Chapter 13Serial Communications Interface (S12SCIV2)


13.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38313.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38313.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38413.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385

13.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38513.2.1 TXD-SCI Transmit Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38513.2.2 RXD-SCI Receive Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 385

13.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38613.3.1 Module Memory Map . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38613.3.2 Register Descriptions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 386

13.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39413.4.1 Data Format . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39513.4.2 Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39613.4.3 Transmitter . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39713.4.4 Receiver . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40013.4.5 Single-Wire Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40913.4.6 Loop Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 409

13.5 Initialization Information . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40913.5.1 Reset Initialization . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40913.5.2 Interrupt Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41013.5.3 Recovery from Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 411


Chapter 14Serial Peripheral Interface (SPIV3) Block Description


14.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41414.2.1 MOSI — Master Out/Slave In Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41414.2.2 MISO — Master In/Slave Out Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41514.2.3 SS — Slave Select Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41514.2.4 SCK — Serial Clock Pin . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 415


14.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42314.4.1 Master Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42414.4.2 Slave Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42514.4.3 Transmission Formats . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42614.4.4 SPI Baud Rate Generation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42914.4.5 Special Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43014.4.6 Error Conditions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43114.4.7 Operation in Run Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43214.4.8 Operation in Wait Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43214.4.9 Operation in Stop Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 432

14.5 Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43314.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433

14.6.1 MODF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43314.6.2 SPIF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43314.6.3 SPTEF . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 433

Chapter 15Timer Module (TIM16B8CV1) Block Description

15.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43515.1.1 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43515.1.2 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43515.1.3 Block Diagrams . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 436

15.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 43815.2.1 IOC7 — Input Capture and Output Compare Channel 7 Pin . . . . . . . . . . . . . . . . . . . . 43815.2.2 IOC6 — Input Capture and Output Compare Channel 6 Pin . . . . . . . . . . . . . . . . . . . . 43815.2.3 IOC5 — Input Capture and Output Compare Channel 5 Pin . . . . . . . . . . . . . . . . . . . . 43815.2.4 IOC4 — Input Capture and Output Compare Channel 4 Pin . . . . . . . . . . . . . . . . . . . . 43815.2.5 IOC3 — Input Capture and Output Compare Channel 3 Pin . . . . . . . . . . . . . . . . . . . . 43815.2.6 IOC2 — Input Capture and Output Compare Channel 2 Pin . . . . . . . . . . . . . . . . . . . . 43915.2.7 IOC1 — Input Capture and Output Compare Channel 1 Pin . . . . . . . . . . . . . . . . . . . . 439


15.2.8 IOC0 — Input Capture and Output Compare Channel 0 Pin . . . . . . . . . . . . . . . . . . . . 43915.3 Memory Map and Register Definition . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 439


15.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45515.4.1 Prescaler . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45615.4.2 Input Capture . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45715.4.3 Output Compare . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45715.4.4 Pulse Accumulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45715.4.5 Event Counter Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45815.4.6 Gated Time Accumulation Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 458


15.6.1 Channel [7:0] Interrupt (C[7:0]F) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45915.6.2 Pulse Accumulator Input Interrupt (PAOVI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45915.6.3 Pulse Accumulator Overflow Interrupt (PAOVF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45915.6.4 Timer Overflow Interrupt (TOF) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 459

Chapter 16Dual Output Voltage Regulator (VREG3V3V2)



16.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46316.2.1 VDDR — Regulator Power Input . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46316.2.2 VDDA, VSSA — Regulator Reference Supply . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46316.2.3 VDD, VSS — Regulator Output1 (Core Logic) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46416.2.4 VDDPLL, VSSPLL — Regulator Output2 (PLL) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46416.2.5 VREGEN — Optional Regulator Enable . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 464


16.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46516.4.1 REG — Regulator Core . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46616.4.2 Full-Performance Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46616.4.3 Reduced-Power Mode . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46616.4.4 LVD — Low-Voltage Detect . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46616.4.5 POR — Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46616.4.6 LVR — Low-Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46616.4.7 CTRL — Regulator Control . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 466

16.5 Resets . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46716.5.1 Power-On Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46716.5.2 Low-Voltage Reset . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467


16.6 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46716.6.1 LVI — Low-Voltage Interrupt . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 467

Chapter 1716 Kbyte Flash Module (S12FTS16KV1)

17.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46917.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46917.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 46917.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47017.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 470

17.2 External Signal Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47117.3 Memory Map and Registers . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 471


17.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49017.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49017.4.2 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50417.4.3 Flash Module Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50417.4.4 Flash Reset Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50617.4.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 506







19.1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54119.1.1 Glossary . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54119.1.2 Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 541


19.1.3 Modes of Operation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54219.1.4 Block Diagram . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 542









Chapter 21128 Kbyte Flash Module (S12FTS128K1V1)




21.4 Functional Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63421.4.1 Flash Command Operations . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 634


21.4.2 Operating Modes . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64821.4.3 Flash Module Security . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64821.4.4 Flash Reset Sequence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65021.4.5 Interrupts . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 650

Appendix AElectrical Characteristics

A.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 651A.2 ATD Characteristics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 662A.3 MSCAN. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667A.4 Reset, Oscillator and PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 667A.5 NVM, Flash, and EEPROM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 673A.6 SPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 677A.7 Voltage Regulator . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 681

Appendix BEmulation Information

B.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 683

Appendix CPackage Information

C.1 General . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 685

Appendix DDerivative Differences

Appendix EOrdering Information


Chapter 1MC9S12C and MC9S12GC Device Overview (MC9S12C128)

1.1 IntroductionThe MC9S12C-Family / MC9S12GC-Family are 48/52/80 pin Flash-based MCU families, which deliverthe power and flexibility of the 16-bit core to a whole new range of cost and space sensitive, generalpurpose industrial and automotive network applications. All MC9S12C-Family / MC9S12GC-Familymembers feature standard on-chip peripherals including a 16-bit central processing unit (CPU12), up to128K bytes of Flash EEPROM, up to 4K bytes of RAM, an asynchronous serial communications interface(SCI), a serial peripheral interface (SPI), an 8-channel 16-bit timer module (TIM), a 6-channel 8-bit pulsewidth modulator (PWM), an 8-channel, 10-bit analog-to-digital converter (ADC).

The MC9S12C128-Family members also feature a CAN 2.0 A, B software compatible module(MSCAN12).

All MC9S12C-Family / MC9S12GC-Family devices feature full 16-bit data paths throughout. Theinclusion of a PLL circuit allows power consumption and performance to be adjusted to suit operationalrequirements. In addition to the I/O ports available in each module, up to 10 dedicated I/O port bits areavailable with wake-up capability from stop or wait mode. The devices are available in 48-, 52-, and 80-pin QFP packages, with the 80-pin version pin compatible to the HCS12 A, B, and D Family derivatives.

1.1.1 Features• 16-bit HCS12 core:

— HCS12 CPU– Upward compatible with M68HC11 instruction set– Interrupt stacking and programmer’s model identical to M68HC11– Instruction queue– Enhanced indexed addressing

— MMC (memory map and interface)— INT (interrupt control)— BDM (background debug mode)— DBG12 (enhanced debug12 module, including breakpoints and change-of-flow trace buffer)— MEBI (multiplexed expansion bus interface) available only in 80-pin package version

• Wake-up interrupt inputs:— Up to 12 port bits available for wake up interrupt function with digital filtering

Chapter 1 MC9S12C and MC9S12GC Device Overview (MC9S12C128)


• Memory options:— 16K or 32Kbyte Flash EEPROM (erasable in 512-byte sectors)

64K, 96K, or 128Kbyte Flash EEPROM (erasable in 1024-byte sectors)— 1K, 2K or 4K Byte RAM

• Analog-to-digital converters:— One 8-channel module with 10-bit resolution— External conversion trigger capability

• Available on MC9S12C Family:— One 1M bit per second, CAN 2.0 A, B software compatible module— Five receive and three transmit buffers— Flexible identifier filter programmable as 2 x 32 bit, 4 x 16 bit, or 8 x 8 bit— Four separate interrupt channels for Rx, Tx, error, and wake-up— Low-pass filter wake-up function— Loop-back for self test operation

• Timer module (TIM):— 8-channel timer— Each channel configurable as either input capture or output compare— Simple PWM mode— Modulo reset of timer counter— 16-bit pulse accumulator— External event counting— Gated time accumulation

• PWM module:— Programmable period and duty cycle— 8-bit 6-channel or 16-bit 3-channel— Separate control for each pulse width and duty cycle— Center-aligned or left-aligned outputs— Programmable clock select logic with a wide range of frequencies— Fast emergency shutdown input

• Serial interfaces:— One asynchronous serial communications interface (SCI)— One synchronous serial peripheral interface (SPI)

• CRG (clock reset generator module)— Windowed COP watchdog— Real time interrupt— Clock monitor— Pierce or low current Colpitts oscillator— Phase-locked loop clock frequency multiplier— Limp home mode in absence of external clock— Low power 0.5MHz to 16MHz crystal oscillator reference clock



• Operating frequency:— 32MHz equivalent to 16MHz bus speed for single chip— 32MHz equivalent to 16MHz bus speed in expanded bus modes— Option of 9S12C Family: 50MHz equivalent to 25MHz bus speed— All 9S12GC Family members allow a 50MHz operating frequency.

• Internal 2.5V regulator:— Supports an input voltage range from 2.97V to 5.5V— Low power mode capability— Includes low voltage reset (LVR) circuitry— Includes low voltage interrupt (LVI) circuitry

• 48-pin LQFP, 52-pin LQFP, or 80-pin QFP package:— Up to 58 I/O lines with 5V input and drive capability (80-pin package)— Up to 2 dedicated 5V input only lines (IRQ, XIRQ)— 5V 8 A/D converter inputs and 5V I/O

• Development support:— Single-wire background debug™ mode (BDM)— On-chip hardware breakpoints— Enhanced DBG12 debug features

1.1.2 Modes of OperationUser modes (expanded modes are only available in the 80-pin package version).

• Normal and emulation operating modes:— Normal single-chip mode— Normal expanded wide mode— Normal expanded narrow mode— Emulation expanded wide mode— Emulation expanded narrow mode

• Special operating modes:— Special single-chip mode with active background debug mode— Special test mode (Freescale use only)— Special peripheral mode (Freescale use only)

• Low power modes:— Stop mode— Pseudo stop mode— Wait mode



1.1.3 Block Diagram

Figure 1-1. MC9S12C-Family / MC9S12GC-Family Block Diagram

16K, 32K, 64K, 96K, 128K Byte Flash

1K, 2K, 4K Byte RAM

SCI

VDDRVDDAVSSA

VRHVRL

ATD AN2

AN6

AN0

AN7

AN1

AN3AN4AN5

PAD3PAD4PAD5PAD6PAD7

PAD0PAD1PAD2

IOC2

IOC6

IOC0

IOC7

IOC1

IOC3IOC4IOC5

PT3PT4PT5PT6PT7

PT0PT1PT2

RXDTXD

SCK

MISO

PS3

PS0PS1PS2

SSSPIPT

ADPT

T

DDRT

PTS

DDRS

Voltage Regulator

VDD1VSS1

PWM

Signals shown in Bold are not available on the 52 or 48 Pin Package

DDRA

D

VDDAVSSA

TimerModule

VDDXVSSX

VRHVRL

VSSR

RESET

EXTALXTAL

BKGD

R/W

MODB/IPIPE1

XIRQ

NOACC/XCLKS

SystemIntegration

Module(SIM)

HCS12

Periodic Interrupt

COP WatchdogClock Monitor

PLLVSSPLL

XFCVDDPLL

Multiplexed Address/Data Bus

MultiplexedWide Bus

IRQ

LSTRB/TAGLOECLKMODA/IPIPE0

PA4

PA3

PA2

PA1

PA0

PA7

PA6

PA5

TEST/VPP

ADDR

12AD

DR11

ADDR

10AD

DR9

ADDR

8

ADDR

15AD

DR14

ADDR

13DA

TA12

DATA

11DA

TA10

DATA

9DA

TA8

DATA

15DA

TA14

DATA

13

PB4

PB3

PB2

PB1

PB0

PB7

PB6

PB5

ADDR

4AD

DR3

ADDR

2AD

DR1

ADDR

0

ADDR

7AD

DR6

ADDR

5DA

TA4

DATA

3DA

TA2

DATA

1DA

TA0

DATA

7DA

TA6

DATA

5

PE3PE4PE5PE6PE7

PE0PE1PE2

DDRA DDRB

PTA PTB

DDRE

PTE

BDM

VDD2VSS2

Signals shown in Bold Italic are available in the 52, but not the 48 Pin Package

CPU

PM3PM4PM5

PM0PM1PM2

PTM

DDRM

PW2

PW0PW1

PW3PW4PW5

PP3PP4PP5PP6PP7

PP0PP1PP2

PTP

DDRP

PJ6PJ7PT

J

DDRJ

VDD1,2VSS1,2

VDDXVSSX

Internal Logic 2.5V

VDDPLLVSSPLL

PLL 2.5V

I/O Driver 5V

VDDAVSSA

A/D Converter 5V

VDDRVSSR

Voltage Regulator 5V & I/O

VRL is bonded internally to VSSAfor 52- and 48-Pin packages

MOSI

Module

MUX

Keyp

ad In

terru

ptKe

y In

t

MODC/TAGHI

MSCAN is not available on the9S12GC Family Members

Clock andReset

GenerationModule

MSCAN TXCANRXCAN



1.2 Memory Map and Registers

1.2.1 Device Memory MapTable 1-1 shows the device register map after reset. Figure 1-4 through Figure 1-8 illustrate the full devicememory map.

Table 1-1. Device Register Map Overview

Address Module Size

0x0000–0x0017 Core (ports A, B, E, modes, inits, test) 24

0x0018 Reserved 1

0x0019 Voltage regulator (VREG) 1

0x001A–0x001B Device ID register 2

0x001C–0x001F Core (MEMSIZ, IRQ, HPRIO) 4

0x0020–0x002F Core (DBG) 16

0x0030–0x0033 Core (PPAGE(1))

1. External memory paging is not supported on this device (Section 1.7.1, “PPAGE”).

4

0x0034–0x003F Clock and reset generator (CRG) 12

0x0040–0x006F Standard timer module (TIM) 48

0x0070–0x007F Reserved 16

0x0080–0x009F Analog-to-digital converter (ATD) 32

0x00A0–0x00C7 Reserved 40

0x00C8–0x00CF Serial communications interface (SCI) 8

0x00D0–0x00D7 Reserved 8

0x00D8–0x00DF Serial peripheral interface (SPI) 8

0x00E0–0x00FF Pulse width modulator (PWM) 32

0x0100–0x010F Flash control register 16


0x0140–0x017F Scalable controller area network (MSCAN)(2)

2. Not available on MC9S12GC Family devices

64


0x0240–0x027F Port integration module (PIM) 64

0x0280–0x03FF Reserved 384



Figure 1-2. MC9S12C128 and MC9S12GC128 User Configurable Memory Map

0x0000

0xFFFF

0xC000

0x8000

0x4000

0x0400

0xFF00

EXT

NORMALSINGLE CHIP

EXPANDED SPECIALSINGLE CHIP

VECTORSVECTORS

0xFF00

0xFFFF

BDM(If Active)

0xC000

0xFFFF

16K Fixed Flash EEPROM

0x8000

0xBFFF

16K Page Window8 * 16K Flash EEPROM Pages

0x4000

0x7FFF


0x3000

0x3FFF

0x0000

0x03FF

1K Register Space

Mappable to any 2K Boundary


4K Bytes RAM0x3000

The figure shows a useful map, which is not the map out of reset. After reset the map is:0x0000–0x03FF: Register Space0x0000–0x0FFF: 4K RAM (only 3K visible 0x0400–0x0FFF)

0x0000

0x3FFF16K Fixed Flash EEPROM

VECTORS

Flash erase sector size is 1024 bytes

PAGE MAP

0x003D

0x003E

0x003F

PPAGE




0x0000

0xFFFF

0xC000

0x8000

0x4000

0x0400

0xFF00

EXT

NORMALSINGLE CHIP


VECTORSVECTORS

0xFF00

0xFFFF

BDM(If Active)

0xC000

0xFFFF


0x8000

0xBFFF


0x4000

0x7FFF


0x3000

0x3FFF

0x0000

0x03FF

1K Register Space



4K Bytes RAM0x3000

The figure shows a useful map, which is not the map out of reset. After reset the map is:

0x0000–0x03FF: Register Space0x0000–0x0FFF: 4K RAM (only 3K visible 0x0400–0x0FFF)

0x0000


VECTORS


PAGE MAP

0x003D

0x003E

0x003F

PPAGE




0x0000

0xFFFF

0xC000

0x8000

0x4000

0x0400

0xFF00

EXT

NORMALSINGLE CHIP


VECTORSVECTORS

0xFF00

0xFFFF

BDM(If Active)

0xC000

0xFFFF


0x8000

0xBFFF


0x4000

0x7FFF


0x3000

0x3FFF

0x0000

0x03FF

1K Register Space



4K Bytes RAM0x3000

The figure shows a useful map, which is not the map out of reset. After reset the map is:0x0000–0x03FF: Register space0x0000–0x0FFF: 4K RAM (only 3K visible 0x0400–0x0FFF)

0x0000


VECTORS

Flash erase sector size is 1024 Bytes

PAGE MAP

0x003E

0x003F

PPAGE

0x003D




0x0000

0xFFFF

0xC000

0x8000

0x4000

0x0400

0xFF00

EXT

NORMALSINGLE CHIP


VECTORSVECTORS

0xFF00

0xFFFF

BDM(If Active)

0xC000

0xFFFF


0x8000

0xBFFF


0x3800

0x3FFF

0x0000

0x03FF

1K Register Space



2K Bytes RAM0x3800

The figure shows a useful map, which is not the map out of reset. After reset the map is:0x0000–0x03FF: Register space0x0800–0x0FFF: 2K RAM

VECTORS


PAGE MAP

0x003E

0x003F

PPAGE

The flash page 0x003E is visible at 0x4000–0x7FFF in the memory map if ROMHM = 0.

In the figure ROMHM = 1 removing page 0x003E from 0x4000–0x7FFF.



Figure 1-6. MC9S12GC16 User Configurable Memory Map

0x0000

0xFFFF

0xC000

0x8000

0x4000

0x0400

0xFF00

EXT

NORMALSINGLE CHIP


VECTORSVECTORS

0xFF00

0xFFFF

BDM(If Active)

0xC000

0xFFFF


0x3C00

0x3FFF

0x0000

0x03FF

1K Register Space



1K Bytes RAM0x3C00

The figure shows a useful map, which is not the map out of reset. After reset the map is:0x0000–0x03FF: Register Space0x0C00–0x0FFF: 1K RAM

VECTORS

The 16K flash array page 0x003F is also visible in the PPAGE window when PPAGE register contents are odd.

PAGE MAP

0x003F

PPAGE

0x8000

0xBFFF

16K Page Window

Flash Erase Sector Size is 512 Bytes



1.2.2 Detailed Register MapThe detailed register map of the MC9S12C128 is listed in address order below.

0x0000–0x000F MEBI Map 1 of 3 (HCS12 Multiplexed External Bus Interface)

Address Name Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0

0x0000 PORTARead:

Bit 7 6 5 4 3 2 1 Bit 0Write:

0x0001 PORTBRead:

Bit 7 6 5 4 3 2 1 Bit 0Write:

0x0002 DDRARead:

Bit 7 6 5 4 3 2 1 Bit 0Write:

0x0003 DDRBRead:

Bit 7 6 5 4 3 2 1 Bit 0Write:

0x0004 ReservedRead: 0 0 0 0 0 0 0 0Write:




0x0008 PORTERead:

Bit 7 6 5 4 3 2Bit 1 Bit 0

Write:

0x0009 DDRERead:

Bit 7 6 5 4 3 Bit 20 0

Write:

0x000A PEARRead:

NOACCE0

PIPOE NECLK LSTRE RDWE0 0

Write:

0x000B MODERead:

MODC MODB MODA0

IVIS0

EMK EMEWrite:

0x000C PUCRRead:

PUPKE0 0

PUPEE0 0

PUPBE PUPAEWrite:

0x000D RDRIVRead:

RDPK0 0

RDPE0 0

RDPB RDPAWrite:

0x000E EBICTLRead: 0 0 0 0 0 0 0

ESTRWrite:

0x000F ReservedRead: 0 0 0 0 0 0 0 0Write:



0x0010–0x0014 MMC Map 1 of 4 (HCS12 Module Mapping Control)


0x0010 INITRMRead:

RAM15 RAM14 RAM13 RAM12 RAM110 0

RAMHALWrite:

0x0011 INITRGRead: 0

REG14 REG13 REG12 REG110 0 0

Write:

0x0012 INITEERead:

EE15 EE14 EE13 EE12 EE110 0

EEONWrite:

0x0013 MISCRead: 0 0 0 0

EXSTR1 EXSTR0 ROMHM ROMONWrite:


0x0015–0x0016 INT Map 1 of 2 (HCS12 Interrupt)


0x0015 ITCRRead: 0 0 0

WRINT ADR3 ADR2 ADR1 ADR0Write:

0x0016 ITESTRead:

INTE INTC INTA INT8 INT6 INT4 INT2 INT0Write:




0x0018–0x0018 Miscellaneous Peripherals (Device User Guide)



0x0019–0x0019 VREG3V3 (Voltage Regulator)


$0019 VREGCTRLRead: 0 0 0 0 0 LVDS

LVIE LVIFWrite:



0x001A–0x001B Miscellaneous Peripherals (Device User Guide)


0x001A PARTIDHRead: ID15 ID14 ID13 ID12 ID11 ID10 ID9 ID8Write:

0x001B PARTIDLRead: ID7 ID6 ID5 ID4 ID3 ID2 ID1 ID0Write:

0x001C–0x001D MMC Map 3 of 4 (HCS12 Module Mapping Control, Device User Guide)


0x001C MEMSIZ0Read: reg_sw0 0 eep_sw1 eep_sw0 0 ram_sw2 ram_sw1 ram_sw0Write:

0x001D MEMSIZ1Read: rom_sw1 rom_sw0 0 0 0 0 pag_sw1 pag_sw0Write:

0x001E–0x001E MEBI Map 2 of 3 (HCS12 Multiplexed External Bus Interface)


0x001E INTCRRead:

IRQE IRQEN0 0 0 0 0 0

Write:

0x001F–0x001F INT Map 2 of 2 (HCS12 Interrupt)


0x001F HPRIORead:

PSEL7 PSEL6 PSEL5 PSEL4 PSEL3 PSEL2 PSEL10

Write:

0x0020–0x002F DBG (Including BKP) Map 1 of 1 (HCS12 Debug)


0x0020 DBGC1Read:

DBGEN ARM TRGSEL BEGIN DBGBRK0

CAPMODWrite:

0x0021 DBGSCRead: AF BF CF 0

TRGWrite:

0x0022 DBGTBHRead: Bit 15 Bit 14 Bit 13 Bit 12 Bit 11 Bit 10 Bit 9 Bit 8Write:

0x0023 DBGTBLRead: Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0Write:

0x0024 DBGCNTRead: TBF 0 CNTWrite:

0x0025 DBGCCXRead:

PAGSEL EXTCMPWrite:



0x0026 DBGCCHRead:

Bit 15 14 13 12 11 10 9 Bit 8Write:

0x0027 DBGCCLRead:

Bit 7 6 5 4 3 2 1 Bit 0Write:

0x0028DBGC2 Read:

BKABEN FULL BDM TAGAB BKCEN TAGC RWCEN RWCBKPCT0 Write:

0x0029DBGC3 Read:

BKAMBH BKAMBL BKBMBH BKBMBL RWAEN RWA RWBEN RWBBKPCT1 Write:

0x002ADBGCAX Read:

PAGSEL EXTCMPBKP0X Write:

0x002BDBGCAH Read:

Bit 15 14 13 12 11 10 9 Bit 8BKP0H Write:

0x002CDBGCAL Read:

Bit 7 6 5 4 3 2 1 Bit 0BKP0L Write:

0x002DDBGCBX Read:

PAGSEL EXTCMPBKP1X Write:

0x002EDBGCBH Read:

Bit 15 14 13 12 11 10 9 Bit 8BKP1H Write:

0x002FDBGCBL Read:

Bit 7 6 5 4 3 2 1 Bit 0BKP1L Write:



0x0030 PPAGERead: 0 0

PIX5 PIX4 PIX3 PIX2 PIX1 PIX0Write:


0x0032–0x0033 MEBI Map 3 of 3 (HCS12 Multiplexed External Bus Interface)


0x0032 PORTK(1)

1. Only applicable in special emulation-only bond outs, for emulation of extended memory map.

Read:Bit 7 6 5 4 3 2 1 Bit 0

Write:

0x0033 DDRK1Read:

Bit 7 6 5 4 3 2 1 Bit 0Write:


$0032 ReservedRead: 0 0 0 0 0 0 0 0Write:

$0033 ReservedRead: 0 0 0 0 0 0 0 0Write:

0x0020–0x002F DBG (Including BKP) Map 1 of 1 (HCS12 Debug) (continued)




0x0034–0x003F CRG (Clock and Reset Generator)


0x0034 SYNRRead: 0 0

SYN5 SYN4 SYN3 SYN2 SYN1 SYN0Write:

0x0035 REFDVRead: 0 0 0 0

REFDV3 REFDV2 REFDV1 REFDV0Write:

0x0036CTFLG

TEST ONLYRead: TOUT7 TOUT6 TOUT5 TOUT4 TOUT3 TOUT2 TOUT1 TOUT0Write:

0x0037 CRGFLGRead:

RTIF PORF LVRF LOCKIFLOCK TRACK

SCMIFSCM

Write:

0x0038 CRGINTRead:

RTIE0 0

LOCKIE0 0

SCMIE0

Write:

0x0039 CLKSELRead:

PLLSEL PSTP SYSWAI ROAWAI PLLWAI CWAI RTIWAI COPWAIWrite:

0x003A PLLCTLRead:

CME PLLON AUTO ACQ0

PRE PCE SCMEWrite:

0x003B RTICTLRead: 0

RTR6 RTR5 RTR4 RTR3 RTR2 RTR1 RTR0Write:

0x003C COPCTLRead:

WCOP RSBCK0 0 0

CR2 CR1 CR0Write:

0x003DFORBYP

TEST ONLYRead:

RTIBYP COPBYP0

PLLBYP0 0

FCM0

Write:

0x003ECTCTL

TEST ONLYRead: TCTL7 TCTL6 TCTL5 TCTL4 TCLT3 TCTL2 TCTL1 TCTL0Write:

0x003F ARMCOPRead: 0 0 0 0 0 0 0 0Write: Bit 7 6 5 4 3 2 1 Bit 0

0x0040–0x006F TIM (Sheet 1 of 3)


0x0040 TIOSRead:

IOS7 IOS6 IOS5 IOS4 IOS3 IOS2 IOS1 IOS0Write:

0x0041 CFORCRead: 0 0 0 0 0 0 0 0Write: FOC7 FOC6 FOC5 FOC4 FOC3 FOC2 FOC1 FOC0

0x0042 OC7MRead:

OC7M7 OC7M6 OC7M5 OC7M4 OC7M3 OC7M2 OC7M1 OC7M0Write:

0x0043 OC7DRead:

OC7D7 OC7D6 OC7D5 OC7D4 OC7D3 OC7D2 OC7D1 OC7D0Write:

0x0044 TCNT (hi)Read: Bit 15 14 13 12 11 10 9 Bit 8Write:

0x0045 TCNT (lo)Read: Bit 7 6 5 4 3 2 1 Bit 0Write:

0x0046 TSCR1Read:

TEN TSWAI TSFRZ TFFCA0 0 0 0

Write:



0x0047 TTOVRead:

TOV7 TOV6 TOV5 TOV4 TOV3 TOV2 TOV1 TOV0Write:

0x0048 TCTL1Read:

OM7 OL7 OM6 OL6 OM5 OL5 OM4 OL4Write:

0x0049 TCTL2Read:

OM3 OL3 OM2 OL2 OM1 OL1 OM0 OL0Write:

0x004A TCTL3Read:

EDG7B EDG7A EDG6B EDG6A EDG5B EDG5A EDG4B EDG4AWrite:

0

Documents

MC9S12C Family MC9S12GC Family Reference Manualcs5780/doc/MC9S12C128V1.pdfAdded outstanding ßash module descr iptions Added EPP pac kage options Corrected and Enhanced recommended