MAX 10 FPGAデバイスのアーキテクチャ - Intel1 MAX® 10 FPGA デバイスのアーキテクチャ MAX® 10 デバイスは、以下の要素で構成されています。

MAX 10 FPGA デバイスのアーキテクチャM10-ARCHITECTURE2017.02.21

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目次

1 MAX® 10 FPGA デバイスのアーキテクチャ................................................................................ 31.1 ロジック・アレイ・ブロック.............................................................................................. 4

1.1.1 LAB インタコネクト........................................................................................ 51.1.2 LAB コントロール信号.................................................................................... 61.1.3 ロジック・エレメント........................................................................................8

1.2 エンベデッド・メモリ.................................................................................................. 111.3 エンべデッド乗算器...................................................................................................12

1.3.1 18 ビット乗算器.......................................................................................... 121.3.2 9 ビット乗算器............................................................................................ 13

1.4 クロッキングおよび PLL............................................................................................. 141.4.1 グローバル･クロック･ネットワーク.....................................................................151.4.2 内部オシレータ............................................................................................161.4.3 PLL ブロックと位置...................................................................................... 16

1.5 汎用 I/O...............................................................................................................191.5.1 MAX 10 I/O バンクのアーキテクチャ................................................................ 191.5.2 MAX 10 I/O バンクの配置............................................................................ 19

1.6 高速 LVDS I/O.......................................................................................................211.6.1 MAX 10 高速 LVDS 回路.............................................................................. 211.6.2 MAX 10 高速 LVDS I/O の位置...................................................................... 22

1.7 外部メモリー・インターフェイス..................................................................................... 241.7.1 MAX 10 外部メモリー・インターフェイスの I/O バンク............................................. 24

1.8 アナログ・デジタル・コンバーター................................................................................... 261.8.1 ADC ブロックの位置.....................................................................................26

1.9 コンフィグレーション手法........................................................................................... 291.9.1 JTAG コンフィグレーション............................................................................. 301.9.2 内部コンフィグレーション................................................................................30

1.10 ユーザー・フラッシュ・メモリー.....................................................................................301.11 電源管理............................................................................................................. 31

1.11.1 シングル電源デバイス..................................................................................311.11.2 デュアル電源デバイス.................................................................................. 311.11.3 パワー・マネジメント・コントローラー手法........................................................... 311.11.4 ホットソケット...........................................................................................32

1.12 MAX10 FPGA デバイス・アーキテクチャの改訂履歴........................................................... 32

目次

MAX 10 FPGA デバイスのアーキテクチャ2

1 MAX® 10 FPGA デバイスのアーキテクチャ

MAX® 10 デバイスは、以下の要素で構成されています。

• ロジック・アレイ・ブロック (LAB)

• アナログ-デジタル・コンバータ (ADC)

• ユーザー・フラッシュ・メモリー (UFM)

• エンベデッド乗算器ブロック

• エンベデッド・メモリー・ブロック (M9K)

• クロックおよびフェーズ・ロック・ループ (PLL)

• 汎用 I/O

• 高速 LVDS I/O

• 外部メモリー・インターフェイス

• コンフィグレーション・フラッシュ・メモリー (CFM)


Intel Corporation.無断での引用、転載を禁じます。Intel、インテル、Intel ロゴ、Altera、ARRIA、CYCLONE、ENPIRION、MAX、NIOS、QUARTUS および STRATIX の名称およびロゴは、アメリカ合衆国および/ またはその他の国における Intel Corporationの商標です。インテルは FPGA 製品および半導体製品の性能がインテルの標準保証に準拠することを保証しますが、インテル製品およびサービスは、予告なく変更される場合があります。インテルが書面にて明示的に同意する場合を除き、インテルはここに記載されたアプリケーション、または、いかなる情報、製品、またはサービスの使用によって生じるいっさいの責任を負いません。インテル製品の顧客は、製品またはサービスを購入する前、および、公開済みの情報を信頼する前には、デバイスの仕様を最新のバージョンにしておくことをお勧めします。*その他の社名、製品名などは、一般に各社の表示、商標または登録商標です。

ISO9001:2008登録済

http://www.altera.com/support/devices/reliability/certifications/rel-certifications.html



図 -1: MAX 10 デバイスの一般的なデバイス・フロアプラン• 各ブロックの数量と場所は、 MAX 10 デバイスごとに異なります。

• 一部の MAX 10 デバイスには特定のブロックが含まれない場合もあります。

Embedded MultipliersEmbedded Memory

PLL

Logic Array Blocks

I/O BanksPLL

PLL PLL

I/O Ba

nks

I/O Banks

I/O Ba

nks

Internal Flash

CFM

Clocks

UFM

ADC b

lock

関連情報• MAX 10 デバイスのデータシート

MAX 10 デバイスの仕様とパフォーマンスに関する詳細情報を提供します。

• MAX 10 FPGA デバイスの概要MAX 10 デバイスの最大リソースに関する詳細情報を提供します。

1.1 ロジック・アレイ・ブロック

LAB は、ロジック・リソースのグループで構成されるコンフィギュレーション可能なロジック・ブロックです。



https://www.altera.co.jp/documentation/mcn1397700832153.html#mcn1397643748870

https://www.altera.co.jp/documentation/myt1396938463674.html#myt1396939274982

各 LAB は、以下の要素で構成されています。

• 16 個のロジック・エレメント (LE)— MAX 10 デバイスで最小ロジック・ユニット

• LE キャリーチェイン—LAB 内の各 LE を順次に伝搬するキャリーチェイン

• LAB コントロール信号—LAB 内の制御信号を LE に駆動するための専用ロジック

• ローカル・インタコネクト—同じ LAB 内の LE 間で信号を転送します。

• レジスタチェイン—1 つの LE レジスタの出力を LAB 内の隣接する LE レジスタに転送する

図 -2: MAX 10 デバイスの LAB 構造

Direct linkinterconnectfrom adjacentblock

Direct linkinterconnectto adjacentblock

Row Interconnect

Column Interconnect

Local InterconnectLAB

Direct linkinterconnectfrom adjacentblock

Direct linkinterconnectto adjacentblock

Quartus® Prime Compiler は関連するロジックを LAB または隣接する LAB に配置し、パフォーマンスおよびエリアの効率のためにローカルおよびレジスタチェイン接続を使用できます。

1.1.1 LAB インタコネクト

LAB ローカル・インタコネクトは、同じ LAB のカラムおよびロウ・インタコネクトと LE 出力によって駆動されます。

ダイレクトリンク接続は、より高いパフォーマンスと柔軟性を提供するためにロウとカラムの相互接続の使用を最小限に抑えます。ダイレクトリンク接続により、左右の隣接エレメントが LAB のローカル・インターコネクトを駆動することができます。エレメントは次のとおりです。

• LAB

• PLL

• M9K エンベデッド・メモリ・ブロック

• エンベデッド乗算器

各 LE は、ローカルおよびダイレクト・リンク・インタコネクトを通じて最大 48 個の LE を駆動できます。



図 -3: MAX 10 デバイスの LAB ローカルおよびダイレクト・リンク・インタコネクト

LAB

Direct linkinterconnectto right

Direct link interconnect fromright LAB, M9K memoryblock, embedded multiplier,PLL, or IOE output

Direct link interconnect fromleft LAB, M9K memory

block, embedded multiplier,PLL, or IOE output

LocalInterconnect

Direct linkinterconnect

to left

LEs

1.1.2 LAB コントロール信号

各 LAB には、LE にコントロール信号を駆動するための専用ロジックが含まれています。

コントロール信号には、次のものがあります。

• 2 つのクロック信号

• 2 つのクロック・イネーブル信号

• 2 つの非同期クリア信号

• 1 つの同期クリア信号

• 1 つの同期負荷信号



図 -4: MAX 10 デバイスの LAB ワイドのコントロール信号

labclkena1

labclk2labclk1

labclkena2 labclr1

DedicatedLAB RowClocks

LocalInterconnect

LocalInterconnect

LocalInterconnect

LocalInterconnect

syncload

synclr

labclr2

6

表 1. MAX 10 デバイスのコントロール信号の説明

コントロール信号説明

labclk1 • 各 LAB は 2 つのクロック信号を使用できます。各 LAB のクロック信号とクロックイネーブル信号は、リンクされます。たとえば、 labclk1 信号を使用する特定の LAB 内に含まれるすべての LE は、labclkena1 信号も使用します。

• LAB がクロックの立ち上がりエッジと立ち下がりエッジの両方を使用する場合は、両方の LAB ワイドのクロック信号も使用します。

• LAB ロウクロック [5..0] と LAB ローカル・インタコネクトは、LAB ワイドのクロック信号を生成します。MultiTrack インタコネクト固有の低スキューにより、データ分配に加えクロックとコントロール信号も分配できます。

labclk2

labclkena1 • 各 LAB は 2 つのクロックイネーブル信号を使用できます。各 LAB のクロック信号とクロックイネーブル信号は、リンクされます。たとえば、 labclk1 信号を使用する特定の LAB 内に含まれるすべての LE は、labclkena1 信号も使用します。

• クロックイネーブル信号をデアサートすると、LAB ワイドのクロック信号はオフになります。

labclkena2

labclr1 非同期クリア信号:• レジスタのクリア信号のロジックをコントロールする LAB ワイドのコントロール信号。LE は、非同期クリア・フ

ァンクションを直接サポートします。labclr2

syncload 同期負荷および同期クリア信号:• カウンタなどのファンクションを実装するために使用できます。• LAB 内のすべてのレジスタに影響を及ぼす LAB ワイドのコントロール信号

synclr

コントロール信号は、一度に 8 つまで使用できます。レジスタ・パッキングと同期負荷を同時に使用することはできません。

各 LAB には非グローバル・コントロール信号を 4 つまで含めることができます。追加の LAB コントロール信号は、グローバル信号である限り使用できます。

レジスタのプリセット信号のロジックを制御する LAB 幅の非同期ロード信号は使用できません。レジスタ・プリセットは、NOT のゲート・プッシュバック技術によって実現されます。 MAX 10 デバイスは、プリセットまたは非同期クリア信号のいずれかをサポートします。

MAX 10 デバイスは、クリア・ポートに加え、デバイス内のすべてのレジスタをリセットするチップ・ワイドのリセット・ピン (DEV_CLRn) も提供しています。このピンは、 Quartus Prime ソフトウェアでコンパイル前に設定したオプションにより、コントロールされます。このチップ・ワイドのリセットにより、他のすべてのコントロール信号が無効になります。



1.1.3 ロジック・エレメント

LE は、 MAX 10 デバイス・ファミリのアーキテクチャの最小ロジック・ユニットです。 LE はコンパクトで、ロジックを効率的に使用する高度な機能を提供します。

各 LE には以下の機能があります。

• 4 つの変数の任意の機能を実装できる 4 入力ルックアップ・テーブル（LUT）

• プログラマブル・レジスタ

• キャリー・チェイン接続

• レジスタ・チェイン接続

• 次の相互接続を推進する能力がある

— ローカル

— ロウ

— カラム

— レジスタチェイン

— ダイレクトリンク

• レジスタ・パッキングのサポート

• レジスタ・フィードバックのサポート

1.1.3.1 LE の機能

LE には、いくつかの機能を有効にするための入力、出力、およびレジスタが含まれています。

図 -5: MAX 10 デバイスの LE ハイレベル・ブロック図。

Row, Column,And Direct Link Routing

data 1data 2data 3

data 4

labclr1labclr2

Chip-WideReset

(DEV_CLRn)

labclk1

labclk2

labclkena1

labclkena2

LE Carry-In

LAB-WideSynchronous

LoadLAB-Wide

Synchronous Clear

Row, Column,And Direct Link Routing

Local Routing

Register ChainOutput

Register Bypass

ProgrammableRegister

Register ChainRouting from

previous LE

LE Carry-Out

Register Feedback

SynchronousLoad and

Clear Logic

CarryChain

Look-Up Table(LUT)

Asynchronous Clear Logic

Clock &Clock Enable

Select

D Q

ENACLRN



LE の入力

各 LE 入力は、所望のロジック機能を実現するために異なる宛先に向けられます。 LE の通常または算術動作モードの両方で、6 つの使用可能な入力があります。

• LAB ローカル・インターコネクトからの 4 つのデータ入力

• 前の LE キャリーチェインからの 1 つの LE キャリーイン

• 1 つのレジスタチェイン接続

LE の出力

各 LE には 3 つの一般的なルーティング出力があります。

• 2 つの LE 出力は、カラムまたはロウとダイレクト・リンク・ルーティング接続を駆動します。

• 1 つの LE 出力は、ローカル・インタコネクト・リソースを駆動します。

MAX 10 デバイスはレジスタ・パッキングをサポートします。レジスタ・パッキングでは、LUT またはレジスタ出力が 3 つの出力を独立して駆動します。この機能は、無関係な機能にレジスタと LUT を使用することにより、デバイスの使用率を向上させます。レジスタパッキングを使用する場合、LAB 幅の同期ロード制御信号は使用できません。

レジスタ・チェイン出力

各 LE には、同じ LAB 内のレジスタをカスケード接続するためのレジスタ・チェイン出力があります。この機能により、LAB 間の接続が高速化され、ローカルインターコネクトのリソースが最適化されます。

• 組み合わせ関数には LUT が使用さる

• レジスタは、無関係なシフトレジスタの実装に使用される

プログラマブル・レジスタ

D、T、JK、または SR フリップ・フロップ動作のために各 LE のプログラマブル・レジスタを構成することができます。各レジスタには次の入力があります。

• Clock—グローバル・クロック・ネットワーク、汎用 I/O ピン、または内部ロジックを使用する信号によって駆動される

• Clear—グローバル・クロック・ネットワーク、汎用 I/O ピン、または内部ロジックを使用する信号によって駆動される

• Clock enable—汎用 I/O ピンまたは内部ロジックによって駆動される

組み合わせファンクションの場合、LUT 出力はレジスタをバイパスし、LE 出力に直接駆動されます。

レジスタ・フィードバックレジスタ・フィードバック・モードでは、レジスタ出力が同じ LE の LUT にフィードバックされます。レジスタのフィードバックは、レジスタが独自のファンアウト LUT でパックされていることを保証し、フィッティングを改善する別のメカニズムを提供します。 LE はまた、LUT 出力のレジスタ・バージョンおよびまだレジスタされていないバージョンを駆動することができます。

1.1.3.2 LE 動作モード

MAX 10 デバイスの LE は、2 つのモードで動作します。

• ノーマル・モード

• 演算モード



これらの動作モードでは、LE リソースが異なる形で使用されます。どちらの LE モードにも、利用可能な6 つの入力と LAB ワイドの信号があります。

Quartus Prime ソフトウェアは、パラメーター化されたモジュールのライブラリ (LPM) ファンクションなどのパラメーター化されたファンクションと組み合わせて、カウンタ、加算器、減算器、演算ファンクションなどの一般的なファンクションに適したモードを自動的に選択します。

最適な性能を実現するために使用する LE 動作モードを指定する専用ファンクションも作成できます。

1.1.3.2.1 ノーマル・モード

ノーマル・モードは、一般的なロジック・アプリケーションと組み合わせファンクションに適しています。

ノーマル・モードでは、LAB ローカル・インタコネクトからの 4 つのデータ入力が 4 入力 LUT に入力されます。 Quartus Prime のコンパイラは、LUT への入力の 1 つとして、キャリー・イン (cin) またはdata3 信号を自動的に選択します。ノーマル・モードの LE は、パッキングされたレジスタとレジスタ・フィードバックをサポートします。

図 -6: MAX 10 デバイスのノーマル・モードでの LE の動作

data1

Four-InputLUT

data2data3cin (from cout of previous LE)

data4clock (LAB Wide)

ena (LAB Wide)aclr (LAB Wide)

CLRN

DQ

ENA

sclear(LAB Wide)

sload(LAB Wide)

Register ChainConnection

RegisterChain Output

Row, Column, andDirect Link Routing

Row, Column, andDirect Link Routing

Local Routing

Register Bypass

Packed Register Input

Register Feedback

1.1.3.2.2 演算モード

演算モードは、加算器、カウンタ、アキュムレータ、およびコンパレータの実装に最適です。

算術演算モードの LE は、2 ビットの全加算器と基本キャリチェインを実装しています。算術モードの LEは、LUT 出力のレジスタ済みバージョンとまだレジスタされていないバージョンを駆除できます。算術モードで LE を使用する場合は、レジスタのフィードバックとレジスタのパッキングがサポートされています。



図 -7: MAX 10 デバイスの演算モードでの LE の動作

clock (LAB Wide)ena (LAB Wide)aclr (LAB Wide)

CLRN

DQ

ENA

sclear(LAB Wide)

sload(LAB Wide)

RegisterChain Output

Row, Column, andDirect link routing

Row, Column, andDirect link routing

Local Routing

Register Feedback

Three-InputLUT

Three-InputLUTcin (from cout

of previous LE)

data2data1

cout

Register Bypass

data4

data3

Register ChainConnection

Packed Register Input

キャリー・チェイン

Quartus Prime のコンパイラは、デザイン処理中にキャリー・チェイン・ロジックを自動的に作成します。デザイン・エントリ中にキャリー・チェイン・ロジックを手動で作成することもできます。 LPM ファンクションなどのパラメータ化されたファンクションは、適切なファンクションのキャリー・チェインを自動的に利用します。 Quartus Prime のコンパイラは、同じカラムの LAB を自動的にリンクすることによって、16LE より長いキャリー・チェインを作成します。

フィッティングを強化するために、長いキャリー・チェインが垂直方向に走ります。これにより、M9K メモリ・ブロックまたはダイレクト・リンクインターコネクトによるエンベデッド乗算器への高速水平接続が可能になります。たとえば、M9K メモリブロックの列の隣にある LAB 列にデザインが長いキャリー・チェインを持つ場合、どの LE 出力もダイレクト・リンク相互接続を介して隣接する M9K メモリブロックに給電できます。

キャリー・チェインが水平方向である場合、M9K メモリ・ブロックのカラムに隣接していない LAB は、他のロウまたはカラム・インタコネクトを使用して、M9K メモリ・ブロックを駆動します。

キャリー・チェインは、カラム全体にわたって続きます。

1.2 エンベデッド・メモリ

MAX 10 エンベデッド・メモリ・ブロックは、高スループットのパケット処理、エンベデッド・プロセッサ・プログラム、エンベデッド・データ・ストレージなどのアプリケーション向けに最適化されています。

MAX 10 エンベデッド・メモリ構造は、9,216 ビット（パリティ・ビットを含む）のブロックで構成されています。RAM、ROM、シフト・レジスタ、FIFO などのさまざまなメモリ機能を提供するために、各 M9K ブロックは異なる幅およびコンフィギュレーションで使用することができます。

MAX 10 エンベデッド・メモリは、以下の一般的な機能をサポートします。

• ブロックあたり 8,192 メモリ・ビット（パリティ・ビットを含めた場合、ブロックあたり 9,216 ビット）

• 各ポートの独立した読み取りイネーブル（rden）信号および書き込みイネーブル（wren）信号

• M9K メモリ・ブロックが 2 つの 4.5 K シングル・ポート RAM に分割されたパック・モード

• 可変ポート・コンフィギュレーション



• すべてのポート幅におけるシングル・ポート・モードおよびシンプル・デュアル・ポート・モードのサポート

• トゥルー・デュアル・ポート（1 回の読み取りと 1 回の書き込み、2 回の読み取り、あるいは 2 回の書き込み）動作

• 書き込み中のデータ入力マスキングのバイト・イネーブル

• 各ポート（ポート A とポート B）の 2 つのクロック・イネーブル・コントロール信号

• RAM および ROM モードでメモリの内容をプリロードするための初期化ファイル

関連情報MAX 10 エンベデッド・メモリーのユーザーガイド

1.3 エンべデッド乗算器

エンベデッド・マルチプライヤ・ブロックは、アプリケーションのニーズに応じて 2 つの動作モードのいずれかで使用することができます。

• 1 つの 18 ビット x 18 ビット・マルチプライヤ

• 最大 2 個の 9 ビット x 9 ビット独立マルチプライヤ

また、 MAX 10 デバイスのエンベデッド・マルチプライヤを使用して、乗算器・加算器および乗算アキュムレータ機能を実装することができます。機能の乗算器部分は、エンベデッド・マルチプライヤを使用して実装されます。加算器またはアキュムレータ機能はロジック・エレメント（LE）に実装されます。

関連情報MAX 10 エンベデッド乗算器のユーザーガイド

1.3.1 18 ビット乗算器

各エンベデッド・マルチプライヤをコンフィギュレーションして、10～18 ビットの入力幅の 18 x 18 マルチプライヤをサポートすることができます。

次の図は、18 ビット・マルチプライヤをサポートするようコンフィギュレーションされたエンベデッド・マルチプライヤを示しています。



https://www.altera.co.jp/documentation/eis1395213379516.html#eis1395218057792


図 -8: 18 ビット・マルチプライヤ・モード

CLRN

D QENA

Data A [17..0]

Data B [17..0]

aclrclock

ena

signasignb

CLRN

D QENA

CLRN

D QENA Data Out [35..0]

18 x 18 Multiplier

Embedded Multiplier

18 ビット・マルチプライヤの入力と結果は、すべてレジスタを介して個別に送信されます。マルチプライヤの入力は、符号付きの整数、符号なしの整数、またはこの 2 つの組み合わせを受け入れることができます。また、signaおよび signb信号をダイナミックに変更し、専用の入力レジスタを介して送信することができます。

1.3.2 9 ビット乗算器

各エンベデッド・マルチプライヤをコンフィギュレーションして、最大 9 ビットの入力幅の 2 つの 9 × 9独立マルチプライヤをサポートすることができます。

次の図は、2 つの 9 ビット・マルチプライヤをサポートするようコンフィギュレーションされたエンベデッド・マルチプライヤを示しています。



図 -9: 9 ビット・マルチプライヤ・モード

CLRN

D QENA

Data A 0 [8..0]

Data B 0 [8..0]

aclrclock

ena

signasignb

CLRN

D QENA

CLRN

D QENA Data Out 0 [17..0]

9 x 9 Multiplier

Embedded Multiplier

CLRN

D QENA

Data A 1 [8..0]

Data B 1 [8..0]

CLRN

D QENA

CLRN

D QENA Data Out 1 [17..0]

9 x 9 Multiplier

9 ビット・マルチプライヤの入力と結果は、すべてレジスタを介して個別に送信されます。マルチプライヤの入力は、符号付きの整数、符号なしの整数、またはこの 2 つの組み合わせを受け入れることができます。

各エンベデッド・マルチプライヤ・ブロックは、ブロックへの入力データの符号表現を制御するにあたって1 つの signa信号と 1 つの signb信号のみを有します。エンベデッド・マルチプライヤ・ブロックが 2つの 9 × 9 マルチプライヤを有する場合、以下が適用されます。

• 両方のマルチプライヤの Data A入力は同じ signa信号を共有します。

• 両方のマルチプライヤの Data B入力は同じ signb信号を共有します。

1.4 クロッキングおよび PLL

MAX 10 デバイスは、グローバル･クロック･ネットワーク (GCLK) とフェーズ・ロック・ループ (PLL) をサポートしています。



クロック・ネットワークは、コアにクロック・ソースを提供します。クロック・ネットワークは、リセットやクリアなどの高ファンアウトのグローバル信号ネットワークで使用することができます。

PLL により、デバイス・クロック管理、外部システム・クロック管理、および I/O インタフェース・クロッキングに関する堅牢なクロック管理および合成が可能です。

関連情報MAX 10 クロック・ネットワークおよび PLL のユーザーガイド

1.4.1 グローバル･クロック･ネットワーク

GCLK はすべてのデバイスのクアドラントを供給し、デバイス全体を駆動します。I/O エレメント、ロジック・アレイ・ブロック（LAB）、専用マルチプライヤ・ブロック、および M9K メモリ・ブロックといったデバイス内のすべてのリソースは、クロック・ソースとして GCLK を使用することができます。これらのクロック・ネットワーク・リソースは、クロック・イネーブルやクリアなどの外部ピンによって供給されるコントロール信号に使用します。また、内部ロジックは、内部生成の GCLK と非同期クリア、クロック・イネーブル、またはその他の高ファンアウト・コントロール信号の GCLK を駆動することができます。

図 -10: 10M02、10M04、および 10M08 デバイスの GCLK ネットワーク・ソース

DPCLK2

DPCLK3

DPCLK0

DPCLK1

CLK[0,1][p,n] CLK[2,3][p,n]GCLK[0..4] GCLK[5..9]



https://www.altera.co.jp/documentation/mcn1395213337540.html#mcn1395213788377

図 -11: 10M16、10M25、10M40、および 10M50 デバイスの GCLK ネットワーク・ソース

DPCLK2

DPCLK3

DPCLK0

DPCLK1

CLK[0,1][p,n] CLK[2,3][p,n]GCLK[0..4] GCLK[5..9]

CLK[4,5][p,n]

CLK[6,7][p,n]

GCLK[15..19]

GCLK[10..14]

1.4.2 内部オシレータ

MAX 10 デバイスは、クロック・マルチプレクサとディバイダを備えた内蔵リング･オシレータを有します。この内蔵リング・オシレータは最大 232 MHz で動作しますが、これには接続することはできません。この動作周波数はさらに低い周波数に分周されます。

oscena入力信号がアサートされると、オシレータが有効になり、clkout出力信号を介して出力をロジック・アレイに配線することができます。oscena信号が Low に設定される場合、clkout信号はHigh のままです。この遅延は、TimeQuest timing analyzer を使用して解析することができます。

1.4.3 PLL ブロックと位置

PLL の主な目的は、電圧制御オシレータ（VCO）の位相と周波数を入力基準クロックに同期させることです。



図 -12: MAX 10 PLL のハイレベル・ブロック図各クロック・ソースは、デバイスの PLL と同じ側にある 2 本または 4 本のクロック・ピンのいずれかから入力されます。

ClockSwitchover

Block

inclk0

inclk1

pfdena

clkswitchclkbad0clkbad1activeclock

PFD

LOCKcircuit

lock

÷n CP LF VCO ÷2 (1)

÷C0

÷C1

÷C2

÷C3

÷C4

÷M

PLL output

mux

GCLKs

ADC clock (2)

8 8

GCLK networks

No Compensation; ZDB Mode

Source-Synchronous; Normal Mode

VCO Range

Detector

注:(1) これはVCOポストスケール・カウンタKです。(2) ADCクロックは、PLL1とPLL3のC0カウンタによってのみ駆動することができます。

PLL

External clock output

4:1 Multiplexer

4:1 Multiplexer

CLKIN

以下の図は、PLL の物理的な場所を示しています。各インデックスは、デバイス内の 1 つの PLL を表しています。 PLL の物理的な位置は、Chip Planner の座標に対応します。 Quartus Prime

図 -13: 10M02 デバイスの PLL の位置

Bank 8

Bank 3

Bank

1Ba

nk 2

Bank

6Ba

nk 5

PLL 1 (1)

PLL 2 (2)

注:(1) V36パッケージを除くすべてのパッケージで使用可能です。(2) U324およびV36パッケージでのみ使用可能です。



図 -14: 10M04 および 10M08 デバイスの PLL の位置

Bank 8

Bank

1ABa

nk 2

Bank

6Ba

nk 5

PLL 1 (1)

PLL 2 (2)Bank 7

Bank 3 Bank 4

Bank

1B

注:(1) V81パッケージを除くすべてのパッケージで使用可能です。(2) F256, F484, U324, およびV81パッケージでのみ使用可能です。

図 -15: 10M16、10M25、10M40、および 10M50 デバイスの PLL の位置

Bank 8

Bank

1ABa

nk 2

Bank

6Ba

nk 5

PLL 1

PLL 2 (1)Bank 7

Bank 3 Bank 4

Bank

1B

PLL 3 (1)

PLL 4 (1)

OCT

注:(1) E144およびU169パッケージを除くすべてのパッケージで使用可能です。



1.5 汎用 I/O

MAX 10 デバイスの I/O システムは様々な I/O 規格をサポートしています。 MAX 10 デバイスでは、I/O ピンはデバイス外周部の I/O バンクに配置されています。I/O ピンならびに I/O バッファは、いくつかのプログラム可能な機能を有します。

関連情報MAX 10 汎用 I/O のユーザーガイド

1.5.1 MAX 10 I/O バンクのアーキテクチャ

I/O エレメントは、各 I/O バンクに 4 つのモジュールのグループで配置されています。

• 高速 DDR3 I/O バンク — さまざまな I/O 規格と DDR3 を含むプロトコルをサポートします。これらの I/O バンクはデバイスの右側でのみ使用可能です。

• 高速 I/O バンク — さまざまな I/O 規格と DDR3 を除くプロトコルをサポートします。これらのI/O バンクはデバイスの上側、左側、下側で使用可能です。

• 低速 I/O バンク — デバイスの左上に配置されている低速の I/O バンクです。

I/O ピンのサポートについて詳しくは、使用しているデバイスのピンアウト・ファイルを参照してください。

1.5.2 MAX 10 I/O バンクの配置

I/O バンクはデバイスの外周部に配置されています。

各デバイス・パッケージで使用可能なモジュラー I/O バンクについて詳しくは、それぞれのデバイスのピンアウト・ファイルを参照してください。



https://www.altera.co.jp/documentation/sam1393999966669.html#sam1394000084476

図 -16: MAX 10 02 デバイスの I/O バンク（暫定版）

1

2 5

6

3

8

VREF1

VCCIO8VREF8

VCCIO1

VCCIO5VCCIO2

VCCIO3 VREF3

VCCIO6

VREF6

VREF2 VREF5

Low Speed I/O

High Speed I/O

図 -17: MAX 10 04 および 08 デバイスの I/O バンク（暫定版）

1A

1B

2 5

6

3 4

8 7

VCCIO5VCCIO2

VCCIO3 VREF3 VREF4VCCIO4

VCCIO7VCCIO8

VCCIO1B

VCCIO1A

VCCIO6

VREF6

VREF1

VREF2

VREF8 VREF7

VREF5

Low Speed I/O

High Speed I/O



図 -18: MAX 10 16、25、40、50 デバイスの I/O バンク（暫定版）

1A

1B

2 5

6

3 4

8 7

VCCIO5VCCIO2

VCCIO3 VREF3 VREF4VCCIO4

VCCIO7VCCIO8

VCCIO1B

VCCIO1A

VCCIO6

VREF6

VREF1

VREF2

VREF8 VREF7

VREF5

Low Speed I/O

High Speed I/O

High Speed DDR3 I/O

OCT

1.6 高速 LVDS I/O

MAX 10 デバイス・ファミリは、LVDS I/O バンクとアルテラのソフト LVDS IP コアにより、高速LVDS プロトコルをサポートしています。

MAX 10 デバイスは、コア・ファブリックのレジスタとロジックを使用して、LVDS の入出力インタフェースを実装します。

• LVDS トランスミッタとレシーバの場合、 MAX 10 デバイスは I/O エレメント (IOE) 内のダブル・データ・レート I/O (DDIO) レジスタを使用します。このアーキテクチャにより、レシーバ入力スキュー・マージン (RSKM) またはトランスミッタのチャネル間スキュー (TCCS) の面で性能を改善できます。

• LVDS シリアライザ／デシリアライザ (SERDES) の場合、 MAX 10 デバイスはロジック・エレメント (LE) レジスタを使用します。

関連情報MAX 10 高速 LVDS I/O のユーザーガイド

1.6.1 MAX 10 高速 LVDS 回路

LVDS ソリューションは、 MAX 10 デバイスの I/O エレメントとレジスタを使用します。アルテラのソフト LVDS IP コアは、コア・ロジックにシリアライザとデシリアライザをソフト SERDES ブロックとして実装します。




MAX 10 デバイスは専用のシリアライゼーションまたはデシリアライゼーション回路を備えていません。

• デバイスへの高速差動インタフェース実装には I/O ピンおよびコア・ファブリックを使用する

• MAX 10 ソリューションは送受信データのシリアル - パラレルおよびパラレル - シリアル変換を行うためにシフト・レジスタ、内部 PLL、I/O エレメントを使用する

• Quartus Prime ソフトウェアはコア・ファブリックに自動的に SERDES を構築するためにアルテラのソフト LVDS IP コアのパラメータ設定を使用する

図 -19: ソフト LVDS SERDES以下に、ソフト LVDS SERDES 回路のトランスミッタとレシーバ、およびトランシーバ・パスとレシーバ・パスのインタフェース信号を含むブロック図を示します。

FPGAFabric

rx_out

tx_in

rx_outclock

tx_coreclock10 bits

maximumdata width

+–

+–

tx_out

rx_in

10

10

pll_areset

rx_inclock / tx_inclockC0

C0

C0

C1

C1

C1

inclock

areset

ALTPLL

ALTERA_SOFT_LVDS

tx_in tx_out

inclock

ALTERA_SOFT_LVDS

rx_out rx_in

inclock

LVDS Transmitter

LVDS Receiver

1.6.2 MAX 10 高速 LVDS I/O の位置

MAX 10 デバイスの I/O バンクでは、全ての I/O バンクで真の LVDS 入力とエミュレーション LVDS出力をサポートしています。また、デバイス下側の I/O バンクでのみ真の LVDS 出力をサポートしています。



図 -20: 10M02 デバイスの I/O バンクでの LVDS サポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECL は、バンク 2 と 6 でのみサポートしています。

1

2 5

6

3

8

LVDSEmulated LVDS

RSDSEmulated RSDS

Mini-LVDSEmulated Mini-LVDS

PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX

図 -21: 10M04 および 10M08 デバイスの I/O バンクでの LVDS サポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECL は、バンク 2 と 6 でのみサポートしています。

1B

1A

2 5

6

3 4

8 7

LVDSEmulated LVDS

RSDSEmulated RSDS


PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX



図 -22: 10M16、10M25、10M40、10M50 デバイスの I/O バンクでの LVDS サポート以下はシリコン・ダイの概略図です。各バンクに実際のバンク番号を示しています。LVPECL は、バンク 2、3、6、8 でのみサポートしています。

1B

1A

2

3 4

8 7

OCT

5

6

LVDSEmulated LVDS

RSDSEmulated RSDS


PPDSEmulated PPDS

BLVDSLVPECL

TMDSSub-LVDS

SLVSHiSpi

TX RX

1.7 外部メモリー・インターフェイス

MAX 10 デバイスは、幅広い外部メモリー規格とインターフェイス接続することができます。

この機能により、画像処理、ストレージ、通信、一般的なエンベデッド・システムなどの幅広いアプリケーションで MAX 10 デバイスを使用することができます。

MAX 10 デバイスの外部メモリー・インタフェース・ソリューションは、以下の要素で構成されます。

• 外部メモリー・インターフェイスをサポートする I/O エレメント。

• メモリー・インターフェイスのコンフィグレーションによりさまざまな外部メモリ・インタフェース規格をサポートするための UniPHY IP コア。

関連情報MAX 10 外部メモリーインターフェイスのユーザーガイド

1.7.1 MAX 10 外部メモリー・インターフェイスの I/O バンク

MAX 10 デバイスの外部メモリー・インターフェイスは、デバイス右側の I/O バンクだけでサポートされています。そのため、外部メモリー I/O ピンはすべて、デバイス右側の I/O バンクに配置する必要があります。




図 -23: 外部メモリ・インタフェースの I/O バンク次の図は、デバイス・パッケージの裏面図に相当するシリコン・ダイの上面図を表しています。

1B

1A

2

3 4

8 7

外部メモリ・インタフェースのサポートはデバイスの右側のI/Oバンクでのみ可能です。

右上のPLLのみ外部メモリ・インタフェースに使用可能です。

PHY

CL

K

PLLPLL

PLL PLL

OCT

5

6



外部メモリー・インターフェイスのサポートは 10M16、10M25、10M40、および 10M50 デバイスでのみ利用可能です。

1.8 アナログ・デジタル・コンバーター

MAX 10 デバイスは、2 つのアナログ・デジタル・コンバーター（ADC）まであります。ADC はオンダイ温度監視および外部アナログ信号変換のための組み込みの機能を備えた MAX 10 デバイスを提供します。

ADC ソリューションは、アルテラモジュラー ADC IP コアを介して MAX 10 デバイスのペリフェラルとソフト・ロジックでハード IP ブロックで構成されています。

ADC ソリューションは、情報処理、コンピューティング、データの送信、およびコントロール・システムのためのデジタル・データにアナログ量を変換する組み込みの機能を提供します。基本機能は、観察されているアナログ信号の 12 ビット・デジタル表現を提供する必要があります。

ADC ソリューションは、2 つのモードで動作します。

• ノーマル・モード—1 秒（Msps）あたり 1 つのメガシンボルの累積しているサンプリングレートによって最高 18 回のシングル・エンドの外部のインプットに監視します。

• 温度検知モード—1 秒（ksps）あたり最高 50 のキロシンボルのサンプリング・レートによって内部の温度データ入力を監視します。

図 -24: MAX 10 デバイスの ADC Hard IP ブロック

Samplingand Hold

Mux 12 bit 1 Mbps ADC

Altera Modular ADC IP Core

Sequencer [4:0]

DOUT [11:0]

Control/Status

DedicatedAnalog Input

ADC Analog Input(Dual Function) [16:1]

ADC VREF

Internal VREF

PLL Clock In

Temperature Sensor

ADC Hard IP Block

関連情報MAX 10 アナログ/デジタルのコンバータのユーザーガイド

1.8.1 ADC ブロックの位置

ADC ブロックは、 MAX 10 デバイス外周部の左上の角に配置されています。




図 -25: MAX 10 04 と 08 デバイスでの ADC ブロックの位置

1B

1A

2 5

6

3 4

8 7

I/O Bank

ADC Block

ADC1



図 -26: MAX 10 16 デバイスでの ADC ブロックの位置

1B

1A

2

3 4

8 7

OCT

5

6

I/O Bank

ADC Block

ADC1



図 -27: MAX 10 25、40 と 50 デバイスでの ADC ブロックの位置これらのデバイスの E144 パッケージが備える ADC ブロックは 1 つのみです。

1B

1A

2

3 4

8 7

OCT

5

6

I/O Bank

ADC Block

ADC2

ADC1

1.9 コンフィグレーション手法

図 -28: MAX 10 デバイスの JTAG コンフィグレーションおよび内部コンフィグレーションの上位レベルの概要

CRAM

MAX 10 Device

JTAG In-System Programming

CFM

Configuration Data

InternalConfiguration

JTAG Configuration

.sof

.pof

関連情報MAX 10 FPGA コンフィグレーションのユーザー・ガイド



https://www.altera.co.jp/documentation/sss1393988509894.html#sss1394765379722

1.9.1 JTAG コンフィグレーション

MAX 10 デバイスでは、JTAG 命令は内部コンフィグレーション手法よりも優先されます。

JTAG コンフィグレーション手法を使用して、JTAG インターフェイスの TDI、TDO、TMSおよび TCK ピンを介して直接的にデバイスの CRAM をコンフィグレーションすることができます。 Quartus Primeソフトウェアは SRAM オブジェクト・ファイル（.sof）を自動的に生成します。.sof は、ダウンロード・ケーブルと Quartus Prime ソフトウェア・プログラマーを使用してプログラミングが可能です。

1.9.2 内部コンフィグレーション

内部コンフィグレーションを行う前に、コンフィグレーション・データをコンフィグレーション・フラッシュメモリー（CFM）にプログラミングしておく必要があります。CFM に書き込まれるコンフィグレーション・データは、プログラム・オブジェクト・ファイル（.pof）の一部になります。JTAG インシステム・プログラミング（ISP）を使用して、.pof を内部フラッシュにプログラミングします。

内部コンフィグレーション時には、 MAX 10 デバイスは CFM からのコンフィグレーション・データをCRAM にロードします。

1.10 ユーザー・フラッシュ・メモリー

Intel MAX 10 デバイスには、不揮発性の情報を格納するユーザー・フラッシュ・メモリー（UFM）ブロックがあります。

UFM は、 MAX 10 デバイスで使用可能な内蔵フラッシュの一部です。

.MAX 10 デバイスの UFM アーキテクチャは、ソフト IP とハード IP の組み合わせです。UFM には、Quartus Prime ソフトウェアのアルテラ・オンチップ・フラッシュ IP コアを使用してのみアクセスできます。

図 -29: アルテラのオンチップ・フラッシュ IP のブロック図

UFM Block Interface

Avalon-MM Slave Controller(Control)

Control Register

Status Register

altera_onchip_flash

Avalon-MM Slave Serial Controller

(Data)SerialParallel

Avalon-MM

Avalon-MM Slave Parallel Controller

(Data)

Avalon-MM Avalon-MM

この IP ブロックは、2 つの Avalon-MM スレーブ・コントローラがあります。

• データ—フラッシュへのリードおよびライト・アクセスを提供する UFM ブロックのラッパです。

• コントロール—ライト動作のために必要とされるフラッシュのための CSR とステータス・レジスタです。

関連情報MAX 10 ユーザー・フラッシュ・メモリー（UFM）のユーザー・ガイド



https://www.altera.co.jp/documentation/vgo1395753117436.html#vgo1395811844282

1.11 電源管理

MAX 10 電源最適化の機能は以下のとおりです。

• シングル電源またはデュアル電源のデバイス・オプション

• パワー・オン・リセット（POR）回路

• パワー・マネージメント・コントローラ手法

• ホットソケット

関連情報電源管理のユーザーガイド

1.11.1 シングル電源デバイス

MAX 10 のシングル電源デバイスは、3.0 V または 3.3 V の外部電源いずれか一方のみを必要とします。外部電源を MAX 10 デバイスの VCC_ONE と VCCA 電源ピンへの入力として供給します。次いで、この外部電源は MAX 10 シングル電源デバイスの内部電圧レギュレーターによって 1.2 V に調節されます。この 1.2 V の電圧レベルは、コアロジックの動作に必要です。

図 -30: MAX 10 シングル電源デバイス

VCC_ONE/VCCA

VoltageRegulator

3.3 V/3.0 V

1.2 V

Max 10 Single-Supply Device

1.11.2 デュアル電源デバイス

MAX 10 のデュアル電源デバイスは、デバイスのコアロジックとペリフェラルの動作のために 1.2 V および 2.5 V を必要とします。

図 -31: MAX 10 デュアル電源デバイス

MAX 10 Dual-Supply DeviceVCC, VCCD_PLL, VCCINT

(1.2 V)

VCCA, VCCA_ADC(2.5 V)

1.11.3 パワー・マネジメント・コントローラー手法

パワー・マネジメント・コントローラー手法により、ランタイム中にアプリケーションをスリープモードにすることができます。これにより、デザインの一部をオフにすることが可能になるので、ダイナミック電力の消費量を削減します。アプリケーションは、1 ms 未満の高速ウェークアップ時間で再度有効にすることができます。




1.11.4 ホットソケット

MAX 10 デバイスは、ホットプラグイン、またはホットスワップとも呼ばれるホットソケット、ならびに、外部デバイスの使用を伴わない電源シーケンスのサポートを提供します。システムの動作中にシステム内のボード上で MAX 10 デバイスの挿入または取り外しをすることができます。これは、システムバスの動作やシステムに挿入されたボードには影響しません。

ホットソケット機能は、異なる電圧レベルのデバイスが組み合わされた PCB 上で MAX 10 デバイスを使用する際に直面するいくつかの困難を取り除きます。

MAX 10 デバイスのホットソケット機能を用いると、適切なパワーアップ・シーケンスをボード上のデバイスごとに保障する必要がなくなります。 MAX 10 デバイスのホットソケット機能は以下を提供します。

• 外部コンポーネントまたはボードの操作を伴わない、ボードやデバイスの挿入と取り外し

• あらゆるパワーアップ・シーケンスへのサポート

• ホット・インサーション中に I/O バッファーがシステムバスに影響を与えない

1.12 MAX10 FPGA デバイス・アーキテクチャの改訂履歴

日付バージョン変更内容

2017 年 2 月 2017.02.21 商標を「Intel」へ変更。

2016 年 8 月 2016.08.11 エンベデッド・マルチプライヤより重複した内容を削除。

2016 年 5 月 2016.05.13 • 内蔵オシレータの構造に関する情報を追加。• 項を題名をクロック・ネットワークと PLLからクロッキングと PLLに変更。• 高速 LVDS 回路の情報を追加。• パワー・マネージメント・コントローラー手法およびホット・ソケットの情報を追加。

2015 年 5 月 2015.05.04 • 「内部コンフィグレーション」の図を削除。• 「コンフィギュレーション」の「 MAX 10 デバイスの JTAG コンフィギュレーションおよ

び内部コンフィギュレーションの概要」の図を追加。

2014 年 12 月 2014.12.15 • ユーザー・フラッシュ・メモリーのアルテラのオンチップ・フラッシュ IP コア・ブロック図を更新。

• リンクを更新。

2014 年 9 月 2014.09.22 初版。



Documents

MAX 10 FPGAデバイスのアーキテクチャ - Intel1 MAX® 10 FPGA デバイスのアーキテクチャ MAX® 10 デバイスは、以下の要素で構成されています。