LAPORAN AKHIR PENELITIAN HIBAH KOMPETENSITAHUN PERTAMA

DISAIN DAN IMPLEMENTASI (Fabrikasi) KONVERTER ANALOG KE DIGITAL PIPELINE KECEPATAN TINGGI BERBASIS TEKNOLOGI CMOS

0.35 µm

Ketua Peneliti :DR. Eri Prasetyo Wibowo (NIDN : 0331036604)

Anggota : Dr. Hamzah Afandi ST, MT. (NIDN: 0329047303)

Dr. Brahmantyo Heruseto Skom., MMSi.(NIDN: 0308126902)

Dibiayai oleh Direktorat Jenderal Pendidikan Tinggi, Kementerian Pendidikan dan Kebudayaan, sesuai dengan Surat Perjanjian

Pelaksanaan Penugasan Penelitian KompetensiNo. Kontrak : 154/SP2H/PL/DITLITABMAS/III//2012

Tanggal : 7 Maret 2012

UNIVERSITAS GUNADARMANOVEMBER 2012

ii

HIBAH KOMPETENSI

1. Judul Kegiatan : Desain dan Implementasi (Fabrikasi) Konverter Analog ke Digital Pipeline Kecepatan Tinggi Berbasis Teknologi CMOS 0.35 µm

2. Kata Kunci : CMOS, ADC, Pipeline, Kamera, Desain3. Jenis Kegiatan : Penelitian Teknologi CMOS4. Nama Ketua Tim Pengusul : Dr. Eri Prasetyo Wibowo, S.Si, MMSi.5. Jurusan : Program Doktor Teknologi Informasi Fakultas : Pasca Sarjana Perguruan Tinggi : Universitas Gunadarma Jakarta6. Alamat : Jl. Margonda Raya 100 Pondok Cina Depok 16424 No. Telepon/Fax : (021) 78881112 / (021) 7872829 E-mail : eri@staff.gunadarma.ac.id No. Telepon ; 0813807240287. Lamanya kegiatan : 2 tahun8. Nama dan alamat lengkap peers

- dari dalam negri : Pusat Studi Mikroelktronika & Pengolahan Citra Universitas Gunadarma Graha Simatupang Lt. 6.

- dari Luar negri : Prof. Dr. Michel Paindavoine Universite de Bourgogne LEAD UMR 5022 CNRS, Pole AAFE-Esplanade Erasme BP 2651321065, Dijon Cedex-France

9. Biaya yang diajukan : Biaya keseluruhan yang diajukan : Rp. 190.075.000 Biaya yang disetujui ( Tahun 2012) : Rp. 93.675.000

Mengetahui, Depok, 26 November 2012Ketua Lembaga Penelitian/Pengabdian Ketua Tim Peneliti,Kepada Masyarakat

(Dr. Ir. Hotniar Siringoringo, MSc) (Dr. Eri Prasetyo W. S.Si, MMSi) NIDN : 0309116501 NIDN : 0331036604

Mengetahui,Rektor Universitas Gunadarma,

(Prof. Dr. E.S. Margianti SE, MM)NIDN: 0303055403

iii

RINGKASAN DAN SUMMARY

Penelitian untuk pengembangan ADC pipeline 8 bits berkeceppatan tinggi berhasil dilakukan dalam desain skematik dan layout serta disimulasikan dengan Software Mentor Graphics dengan hasil yang baik.

Metode penelitian yang digunakan dalam disain ADC pipeline 80MSPS 8-bits dengan topologi 1-bit/stage adalah metode ekspirimen dengan mengabungkan metode-metode yang sudah dilakukan oleh peneliti sebelumnya untuk mengurangi kesalahan-kesalahan ADC yang dapat disebabkan mismatch kapasitor, finite op-amp gain, offset komparator, dan charge injection kapasitor.

Metodologi yang digunakan dalam disain ADC pipeline menggunakan 2 tahapan , tahapan pertama merancang rangkaian ADC, step-per step yang dimulai dari 1 stage dengan menguji componen pendukung serta keluaran yang berupa digital output ataupun residu untuk inputan stage berikutnya. dan langkah selanjutnya mendisain lay-out ADC, simulasi dilakukan per bagian dalam tahapan tersebut, misal dengan simulasi komponen pendukung, 1-bit/stage, 2-bit dan 8 bit untuk mengetahui kelemahan dan keunggulan disain rancangan.

Hasil penelitian menunjukan penguatan Op-Amp 62 dB dengan frekuensi unity 800MHz, tegangan set point komparator menunjukkan 1,36V. Error tegangan residu pada 1-bit/stage 0,14% saat diujikan dengan tegangan input, Vin=0,9V dan mempunyai kesalahan 0,82% saat diujikan dengan tegangan input, Vin=1,9V. Komsumsi daya dari 8 bits ADC pipeline adalah sebesar 26mW.

ADC pipeline 8-bit memerlukan 734 transistor MOS dengan 49 kapasitor poly, dari simulasi diperlukan daya 135mW , luas area 1-bit/stage 0,098mm x 0,2 mm dengan kesalahan DNL dan INL sebesar ±0,6LSB.

iv

PRAKATA

Pertama kami bersyukur dan mengucapkan terima kasih kepada Tuhan YME yang telah memberikan nikmat sehat, kemudahan-kemudahan dalam menjalankan penelitian ini, sehingga berhasil dibuat laporan akhir hibah kompetensi.

Dimasa sekarang dan akan datang desain Sistem on Chip(SOC) akan selalu berkembang dan diperlukan untuk riset dan pengembangan dunia industri elektronika yang penerapanya banyak dipakai di dunia teknologi informasi.

Merupakan suatu kebanggaan tersendiri terutama bagi tim peneliti yang berhasil mendesain ADC Pipeline 8 bit dengan kecepatan tinggi yang nantinya akan dimplementasikan dalam wujud CHIP. Disamping itu Hasil penelitian ini dapat menghasilkan publikasi internasional yang telah di accept di Journal Internasional IJCEE dan akan dipublikasikan pada bulan Desember 2012. dan satu paper lagi diterima di konferensi internasional ICNMED 2012 yang akan diadakan di Hongkong pada bulan 19-20 desember tahun 2012, hal ini tentunya akan berdampak bagi peningkatan dan pengakuan publikasi oleh pembaca dan peneliti luar negri sehingga sedikit demi sedikit publikasi internasional indonesia akan meningkat dan minimal menyamai bahkan melibihi dari publikasi internasional Malaysia. Disamping itu, dari peneltian ini dihasilkan 2 buah buku, 1 buku sudah diterbitkan dan satu buku lagi masih dalam draft dan siap diterbitkan. Rancangan dari ADC ini sudah didaftarkan di DEPKUMHAM untuk dipatenkan.

Semoga Hasil penelitian ini bisa membanggakan institusi dimana tim Peneliti bernaung, DIKTI, institusi luar negri sebagai partner penelitian dan masyarakat indonesia pada umumnya.

Penelitian ini bisa berjalan karena didukung oleh banyak pihak. Oleh karena itu pada kesempatan ini kami mengucapkan banyak terima kasih kepada :

1. DIKTI yang memberi kesempatan untuk melakukan penelitian dengan pembiayaan yang diberikan ke tim peneliti.

2. Rektor Universitas Gunadarma yang selalu mendukung dan memberi fasilitas kemudahan yang dibutuhkan tim peneliti.

3. Prof. Dr. Michel Paindavoine dari LEAD Universite de Bourgogne yang telah banyak membantu dalam hal solusi, fasilitas untuk magang riset serta kerjasama dalam fabrikasi CHIP yang akan datang.

4. Staff dan mahasiswa yang telah membantu dalam proses penelitian ini, semoga mendapat barokah dari Tuhan YME.

Kami menyadari bahwa laporan kami ini masih jauh dari sempurna, maka kritik dan saran yang membangun kami nantikan dan harapkan.

Jakarta, 26 November 2012

Dr. Eri Prasetyo Wibowo

Ketua Tim Peneliti

v

DAFTAR ISI

BAB I PENDAHULUAN 1

BAB II TINJAUAN PUSTAKA 3

BAB III PELAKSANAAN KEGIATAN 8

BAB IV METODE PELAKSANAAN 9

1.1. PERANCANGAN GLOBAL ADC PIPELINE 8-BIT 80 MSPS 9

1.2. PERANCANGAN RANGKAIAN ADC 1-BIT/STAGE 11

1.3. PERANCANGAN ADC PIPELINE 80MSPS 8-BIT TOPOLOGI

1-BIT/STAGE 13

BAB V HASIL DAN PEMBAHASAN 15

5.1. SIMULASI RANGKAIAN ADC PIPELINE 1-BIT 15

5.2. SIMULASI RANGKAIAN ADC PIPELINE 8-BIT 80 MSPS 17

5.3. LAYOUT ADC PIPELINE 1-BIT 19

BAB VI LUARAN KEGIATAN 21

BAB VII PENUTUP 22

REFERENSI 23

LAMPIRAN 25

vi

DAFTAR GAMBAR

GAMBAR 1.1 BLOK DIAGRAM SENSOR KAMERA KECEPATAN TINGGI 1

GAMBAR 1.2 KARAKTERISTIK JENIS ADC [B-S.SONG ET AL, 2007]

[SEUNG-CHUL L, ET-AL,2007] 2

GAMBAR 2.1 TOPOLOGI 1-BIT/STAGE DENGAN VTH=VREF/2

[ERI PRASETYO,2005] 3

GAMBAR 2.2 RESIDU PLOT ADC PIPELINE TOPOLOGI 1-BIT/STAGE DENGAN

VIN=3V. [ ERI PRASETYO,2005] 4

GAMBAR 2.3 RESIDU PLOT STAGE-1 (MSB) ADC PIPELINE DENGAN

VIN=3V [ ERI PRASETYO,2005] 4

GAMBAR 2.4 SUB ADC MDAC DENGAN METODE SUB RADIX(RA) [ CHONG K.Y, 2003] 5GAMBAR 2.5 PLOT TEGANGAN RESIDU DENGAN METODE SUB RADIX(RA)

[CHONG K.Y, 2003] 6

GAMBAR 2.6 KALIBRASI DIGITAL ADC PIPELINE. [A.N.KARANICOLAS,1993]

[R SAMEER, 2001] [T.M.HANCOCK,2002] [J.K YOO,2004]

[DWIGTH.U,2001] 6

GAMBAR 2.7 METODE KALIBRASI KESALAHAN ADC. [PAUL C. YU, 2000] 7

GAMBAR 4.1 METODOLOGI GLOBAL PENELITIAN 9

GAMBAR 4.2 RANCANGAN DIAGRAM BLOK ADC 8-BIT 80 MSPS 10

GAMBAR 4.3 PLOT TEGANGAN RESIDU ADC PIPELINE 8-BIT DENGAN

VIN=1,2V 11

GAMBAR 4.4 RANGKAIAN ADC PIPELINE 1STAGE/1BIT 11

GAMBAR 4.5 DIAGRAM PULSA ADC 1-BIT DALAM 1-STAGE 12

GAMBAR 4.6 BLOK RANGKAIAN ADC PIPELINE 8-BIT 80MSPS 13

GAMBAR 4.7 PENGKONVERSIAN ADC PIPELINE DENGAN VIN 0 S/D 2V 14

GAMBAR 5.1 RANGKAIAN SIMULASI ADC 1-BIT 15

GAMBAR 5.2 HASIL SIMULASI ADC PIPELINE 1-BIT DENGAN VIN 0,9V 16

GAMBAR 5.3 HASIL PENGUJIAN TEGANGAN RESIDU DENGAN VIN 1,9V 16

GAMBAR 5.4 RANGKAIAN SIMBOL ADC PIPELINE 8 BIT DENGAN 3 PHASE

CLOCK 17

GAMBAR 5.5 RANGKAIAN PIPELINE ADC PIPELINE 8 BIT DENGAN

3 PHASE CLOCK 17

vii

GAMBAR.5.6 PLOT DIGITAL ADC PIPELINE 8-BIT 80MSPS 18

GAMBAR 5.7 DNL DENGAN ±0,6LSB 18

GAMBAR 5.8 INL DENGAN ±0,6LSB 19

GAMBAR 5.9 LAYOUT ADC PIPELINE 1-BIT/STAGE (0,098MM X 0,2 MM) 19

Gambar 5.10. Layout ADC Pipeline 8 Bit 20

viii

DAFTAR LAMPIRAN

LAMPIRAN A. Surat Undangan dan Form Evaluasi Magang Riset di Prancis 25

LAMPIRAN B. Publikasi ke Jurnal Internasional IJCEE dan ICNMED 2012 28

LAMPIRAN C. Cover Buku Ajar 44

LAMPIRAN D. Draft Pengajuan Paten HAKI 47

LAMPIRAN E. BIODATA PENELITI 60

1

BAB I PENDAHULUAN

Sekarang ini, penelitian dalam rangka peningkatan kemampuan sistem kamera digital dengan teknologi CMOS terus berjalan. CMOS mempunyai kelebihan utama dalam pengelolaannya yang dapat disatukan bersama antara sensor dan konventer pada level layout desain. Hal ini menunjukkan bahwa CMOS mempunyai peluang besar dalam kemudahan pembuatan desain pada satu chip, atau sering digunakan istilah System on Chip (SoC).

Perkembangan teknologi CMOS akan memberikan peluang untuk proses pembuatansistem on chip (soc) untuk peralatan multimedia, misal kamera digital kecepatan tinggi. contoh aplikasi kamera kecepatan tinggi misal untuk analisa pergerakan bio-mekanik pada seorang atlet, dengan memberikan tanda titik pada tubuh atlet kemudian altet melakukan pergerakan dari tanda titik tersebut dapat dianalisa model lintasan pergerakan atau kecepatan pergerakan. Pada hewan tikus dapat di analisa jarak lintasan dengan tanda yang diberikan di mana keceptan tikus 37cm/s. Dan pada tetesan air yang jatuh pada permukaan air dapat dilakukan analisa lintasan air dengan pendekatan gravitasi bumi.

Topik penelitian ini merupakan bagian dari riset yang dikembangkan oleh ” LEAD” Universite de Bourgogne, Dijon-France yang dipimpin Prof. Michel Paindavoine yang bekerja sama dengan pusat studi mikroelektronika dan pengolahan citra (CMP) , Program Doktor Teknologi Informasi di Universitas Gunadarma, dimana topik penelitian yang dikembangkan oleh pihak Le2i/LEAD adalah sebuah sensor kamera CMOS yang memiliki kecepatan tinggi (10.000 frames/s) dengan menggunakan matrik 64 x 64 piksel atau sama dengan 4096 APS (Active Pixel Sensor). . [Jérôme Dubois et all,2008]. Skema pembagian kerja dan bentuk blok diagram sensor kamera kecepatan tinggi terlihat pada gambar 1.1.

Gambar 1.1. Blok diagram sensor kamera kecepatan tinggi

2

Dalam riset pengembangan kamera kecepatan tinggi, terdapat dua topik penelitian yaitu pertama bagian sensor sudah di kerjakan oleh Jerome Dubois di Le2i/LEAD dan yang kedua bagian konversi piksel analog ke digital di kerjakan di Gunadarma. Pada bagian sensor di mana metode yang digunakan Jerome.D adalah sistem akuisisi piksel kolom secara paralel sehingga kecepatan akuisisi menjadi 1,5625µs per baris (100 µs/64) atau sekitar 10.000 frame/detik. Permasalahannya adalah bagaimana mengembangkan ADC yang mampu mengkonversikan piksel analog ke digital untuk pengembangan kamera kecepatan tinggi 10.000 frames/s.

Desain ADC yang dipilih adalah ADC jenis Pipeline dengan pertimbangan ADC pipeline memiliki konsumsi daya yang kecil bila dibandingkan dengan jenis flash misal untuk resolusi 8-bit di pipeline membutuhkan minimal 8 komparator dan di flash membutuhkan 255 komparator, bila 1 komparator membutuhkan daya 300µW maka komsumsi daya 8 komparator jenis pipeline sebesar 2,4mW dan konsumsi daya 255 komparator jenis flash sebesar 76,5mW. Di lihat dari kecepatan jenis pipeline di bawah flash tapi lebih tinggi dari jenis sigma delta dan SAR, dengan proses teknologi ukuran transistor dapat di disain ADC jenis pipeline yang memiliki kecepatan tinggi. Karakteristik masing-masing ADC bisa dilihat pada gambar 1.2.

Gambar 1..2. .Karakteristik jenis ADC [B-S.Song et al, 2007][Seung-Chul L, et-al,2007]

Desain pipeline ADC menggunakan perangkat lunak Mentor Graphics dengan teknologi AMS 0.35 µm. Pertimbangan menggunakan teknologi AMS 0.35 µm adalah, laboratorium partner yaitu LEAD/LE2I Universite de Bourgogne menggunakan teknologi tersebut, sehingga tidak mungkin ada perbedaan teknologi dalam desian sistem tersebut, karena dalam fabrikasi desain ini digabung dengan sensor phototodioda dari LEAD yang digabung dalam satu chip. Fabrikasi dilakukan di CMP-Tima Grenoble Prancis. Alasan lain menggunkan teknologi AMS 0.35 µm karena pertimbangan biaya fabrikasi. Untuk biaya fabrikasi dengan teknologi 0.35 µm dikenai biaya per mm2 sebesar 650 Euro. Sedang kalau kita menggunkan teknologi misalnya 90 nm, biaya per mm2 adalah sebesar 5000 Euro.

3

BAB II TINJAUAN PUSTAKA

Dalam bagian ini akan diuraikan peneliti yang melakukan disain dan implementasi ADC pipeline 1-bit per stage.

Penelitian yang sudah dilakukan oleh Eri Prasetyo dengan judul, ” Principles of a CMOS sensor dedicated to face tracking and recognition”[ Eri Prasetyo,2005] menggunakan topologi ADC 1-bit/stage. Pendekatan yang digunakan untuk menghasilkan akurasi yang baik adalah pemilihan komponen pendukung ADC, misal komparator yang memiliki presisi tinggi dengan Vos = 0Volt. Op-amp yang memiliki gain tinggi 55dB GBW = 800MHz, dan PM = 145o dengan Vos= 0Volt dan Settling time yang baik. Untuk proses phase sampling dan multiplying mengunakan manajemen clock, dimana urutan keluaran bit ditentukan start dan stopnya. Kelebihan penelitian ini adalah menghilangkan rangkaian delay (DFF) karena digunakan manajemen clock, dengan 8-bit keluaran berarti terdapat 36 DFF yang tidak digunakan, sehingga disipasi daya dapat diminimalkan menjadi Pd= 75.47mW per stage, Kecepatan konversi 20MSPS yang diaplikasi pada kamera CMOS. Seperti pada gambar 2.1 merupakan proses ADC 1-bit/stage dengan pers 2.2 dan 2.3 dengan nilai +Vref = VDD dan –Vref = 0 sehingga Vth = (+Vref-(-Vref))/2 didapatkan tegangan residu (Vres) dan keluaran digital (Dout).

2 . , , 12

2 . , , 02

VrefVin Di if Vin Vth Di

VrefVin Di if Vin Vth Di

Vres

(2.1)

7 61 2 8.2 .2 .........Dout D D D (2.2)

Gambar 2.1 Topologi 1-Bit/Stage Dengan Vth=Vref/2 [Eri Prasetyo,2005]

4

Gambar 2.2 Residu Plot ADC Pipeline Topologi 1-Bit/Stage Dengan Vin=3V.[ Eri Prasetyo,2005]

Pada gambar 2.2 dan gambar 2.3 diberikan vin = 3V oleh stage-1 unit komparator (unit ADC) dibandingkan dengan tegangan Vth=2,5V dan didapatkan D1 = 1 dengan pers (2.2) dihasilkan tegangan residu (Vres-1) = 1V. Stage-2 tegangan Vres-1 dibandingakan dengan Vth=2,5V dihasilkan D2 = 0 dan keluaran Vres-2= 2V. Stage-3 tegangan Vres-2 oleh unit komparator dibadingan dengan Vth=2,5V dihasilkan D3 = 0 dan tegangan Vres-3 = 4V. Dan dihasilakan Dout = 10011001.

Gambar 2.3 Residu Plot Stage-1 (MSB) ADC Pipeline dengan Vin=3V[ Eri Prasetyo,2005]

Penelitian yang sudah dilakukan oleh Chong K.Y dengan judul, “ 20-Stage Pipelined

5

ADC With Radix-Based Calibration”[ Chong K.Y, 2003]. Teknologi yang dikembangkan adalah 1-bit/stage dengan mengadopsi 1,5bit/stage pada proses koreksinya. Penekanan penelitian ini adalah bagaimana meminimalkan kesalahan ADC dengan DNL mendekati ±½ LSB, kalibrasi yang digunakan adalah radix (ra) untuk mengurangi kesalahan charge injection dan komparator offset. Plot residu di koreksi dengan gain radix dengan menambahkan paramater (ε & ρ) pada proses DAC seperti pada gambar 2.4 dan 2.5. Kecepatan ADC 5 MSPS dengan teknologi TSMC 0,35µm CMOS proses,

(2 ) / (1 ).

2REFV Vos

Vres VinK K

(2.3)

(2 ) 1, 1

(1 ).

(2 ) / (1 ),

(2 ) 11

(1 ).

KA A

ra

A A

1 1 2 1 2 2 3 1. . ...... . . ...... ......OUT N ND D ra ra ra D ra ra ra

2 2 1 1 1....... . . .N N N N N ND ra ra D ra D (2.4)

Gambar 2.4 Sub ADC MDAC dengan Metode Sub Radix(ra).[ Chong K.Y, 2003]

6

Gambar 2.6 Plot Tegangan Residu dengan Metode Sub Radix(ra).[ Chong K.Y, 2003]

Penelitian yang sudah dilakukan oleh Karanicolas dengan judul“A 15-bit 1MSPS Digitally Self-Calibrated Pipelined ADC” [A.N.Karanicolas,1993] [R Sameer, 2001][T.M.Hancock,2002][J.K Yoo,2004] [Dwigth.U,2001] pada gambar 2.7 teknologi yang dikembangkan dalam penelitian ini adalah 1-bit/stage, pendekatan yang digunakan digital self kalibrasi untuk menghilangkan kesalahan setiap stage. Dengan nominal gain kurang dari 2 dari stage pertama sampai stage 11 dan dari stage 12 sampai 17 gain = 2 menghilangkan kesalahan level keputusan. Langkah kalibrasi dari belakang sampai stage pertama . s1(i) dan S2(i) adalah kuantitas dari X, ketika Vi-1 = 0 dan D = 0 dan D = 1, dimana i adalah indeks stage. Algoritma kalibrasi sebagai berikut:

, 0

1 2, 1

X if DY

X S S if D

(2.5)

Gambar 2.7 Kalibrasi digital ADC Pipeline. [A.N.Karanicolas,1993] [R Sameer, 2001] [T.M.Hancock,2002][J.K Yoo,2004][Dwigth.U,2001]

Dimana x adalah raw data bit yang dipilih dengan stage berikutnya, D adalah keluaran bit dari stage selanjutnya. Y adalah keluaran kalibrasi stage yang dipilih, kode keluaran kalibrasi digunakan sebagai pendekatan diatas stage pertama. Teknik pengukuran lompatan residu setiap stage pada kalibrasi kesalahan yang disebabkan kapasitor mismatch dan kompensasi DC gain terbatas dengan fluktuasi kontrol pada nilai aktual gain residu tersebut.

7

Penelitian yang sudah dilakukan oleh Paul C. Yu dengan judul ” A 2,5-V 12-b, 5MSPS

CMOS ADC”[Paul C. Yu, 2000] pada gambar 2.8..

Gambar 2.8. Metode Kalibrasi Kesalahan ADC. [Paul C. Yu, 2000]

Metode penelitian ADC dengan topologi 1-bit/stage dengan pendekatan CFCS (commutated feedback capacitor switching) pada stage 1 (MSB) untuk mengurangi kesalahan yang diakibatkan oleh mismatch kapasitor. Dengan membalik posisi kapasitor feedback diharapkan dapat mengendalikan efek mismatch kapasitor, dan metode digital kalibrasi pada stage 2 s/d 11.

8

BAB III PELAKSANAAN KEGIATAN

Penelitian dilaksanakan di Laboratorium Design on Chip dibawah pusat studi Mikroelektronika dan Pengolahan Citra Universitas Gunadarma yang merupakan penunjang penelitian untuk Program Doktor Teknologi Informasi.

Dalam penelitian ini menggunakan perangkat lunak Mentor Graphics untuk Universitas program yang berlisensi setiap tahun, dimana Universitas Gunadarma merupakan satu-satunya pemakai di Indonesia, dan itu merupakan kebanggaan tersendiri khususnya bagi universitas Gunadarma, dan institusi riset di indonesia, adapun laman/site HEP Mentor Graphics bisa dilihat dibawah ini.http://www.mentor.com/company/higher_ed/regional_programs/cu.cfm?region=PacRimTeknologi yang digunakan dalam desain ADC ini adalah perangkat lunak Austria Micro System (AMS) dengan teknologi 0.35 µm.

Tim peneliti selalu bertemu 2 minggu sekali untuk membicarakan tugas-tugas yang dibagikan utuk mengevalusi serta mendiskusikan jika terjadi problem, error dan lain sebagainya.

Penelitian ini menyertkan 2 mahasiswi program Master Teknik Elektro Universitas Gunadarma, dimana kedua mahasiswi tersebut sudah menyelesaikan thesisnya dan diberi kesempatan untuk magang riset selama 2 bulan di Prancis.

Selama melakukan penelitian tim Peneliti selalu melakukan komunikasi dengan pihak eksternal yaitu Prof. Michel Paindavoine dan Prof. Lainnya Misalnya Prof. Dominique Ginhac, Juga Prof. Fabrice Meredeau dari Universite de Bourgogne Prancis. Dalam komunikasi tersebut yang dibicarakan diantaranya meminta advis tentang hasil desain, simulasi , penulisan journal bersama serta metode dalam fabrikasi layout desain menjadi sebuah Chip. Rencana fabrikasi akan dilaksanakan di CMP-TIMA Grenoble Prancis. http://tima.imag.fr/tima/fr/index.html

Dukungan institusi Gunadarma sangat membantu kelancaran pelaksanaan penelitian ini, terutama pembebasan pemakaian laboratorium yang tak terbatas dalam hal waktu.

9

BAB IV METODE PELAKSANAAN

Metodologi global dan menyeluruh dari penelitian besar yang melibatkan penelitian ini tampak pada Gambar 4.1.

Gambar 4.1. Metodologi Global Penelitian

Pada gambar 4.1. terlihat untuk tahun 1 penelitian yang dilakukan adalah melakukan desain skematik dan layout pipeline ADC 8 bit dan desain tersebut baik skematik ataupun layout dilakukan simulasi untuk melihat dan mencek hasil.

4,1, Perancangan Global ADC Pipeline 8-bit 80 MSPS

Pada gambar 4.2 merupakan rancangan diagram blok ADC 8-bit dengan kecepatan konversi 80MSPS yang tersusun dari 8 stage dengan topologi ADC 1-bit/stage. Topologi 1-bit per stage memerlukan beberapa komponen pendukung yaitu penguat operasional (op-amp), ADC (komparator), DAC (referensi) dan saklar kapasitor (SC). Melihat prinsip kerja ADC pipeline adalah bertahap sehingga diperlukan penyeirama keluaran digital 8 stage menggunakan unit rangkaian delay (D-FF), untuk mendukung proses kerja ADC memerlukan pembangkit pulsa detak (clock) yang memiliki spesifikasi tidak bertumbukan antar fase (sampling dan multiplying) serta digunakan sebagai pulsa unit delay (D-FF).

10

Gambar 4.2 Rancangan Diagram Blok ADC 8-bit 80 MSPS.

Prinsip kerja rangkaian ADC pipeline pada gambar 4.2 sebagaiberikut; stage (N-1) dengan sub ADC 1-bit jika masukan Vin diberikan sinyal tegangan dc, tegangan tersebut di cuplik dan tahan dengan frekuensi sampling (fs>2fin). Jika digunakan fs= 80MHz atau sama dengan 12,5ns untuk perioda-1 sampling 6,25ns dan tahan 6.25ns, selama waktu 6,25ns sinyal masukan dicuplik kemudian waktu yang sama disimpan pada kapasitor (Q=CVin), saat perioda-2 sampling muatan yang ada di kapasitor setara nilai Vin=1,2V disampling phase (Φ1) dengan muatan Q1 dan Q2 dengan nilai yang sama jika digunakan nilai C1=C2=1pf, bersamaan waktu sampling tegangan vin di bandingkan dengan tegangan treshold (vth=1V), jika vin > vth maka keluaran ADC =1 atau sebaliknya vin<vth ADC=0, saat perioda multiplying (Φ2) merupakan proses menghasilkan tegangan residu (vres), disini menggunakan dua tegangan referensi Vrefp=2*vth=2V dengan vrefn=0V.

Dengan 8-bit keluaran atau 8 stage dihasilkan tegangan residu dan keluaran ADC seperti terlihat tabel 4.1.

Tabel 4.1 Perhitungan tegangan residu dan keluaran logika (Di) untuk 8 stage.

Vin Vres7 D7 Vres6 D6 Vres5 D5 Vres4 D4 Vres3 D3 Vres2 D2 Vres1 D1 D0

1,2 0,4 1 0,8 0 1,6 0 1,2 1 0,4 1 0,8 0 1,6 0 1

11

Pengujian dengan 8-bit keluaran maka 1-step ADC = 2V/256 = 0,0078125V, bila vin 1,2 V merupakan langkah ke 153,6.

7 6 5 4 3 2 1 07 6 5 4 3 2 1 0.2 .2 .2 .2 .2 .2 .2 .2Dout D D D D D D D D

7 6 5 4 3 2 1 0153,6 1.2 0.2 0.2 1.2 1.2 0.2 0.2 1.2 10011001,1001D

Gambar 4.3 Plot Tegangan Residu ADC Pipeline 8-bit dengan Vin=1,2V.

Model Pipeline ADC 8 bit adalah menggunakan 8 stage dimana masing-masing stage mempunyai rangkaian yang sama sehingga kita akan membahas 1 stage terlebih dahulu.

4.2. Perancangan Rangkaian ADC 1-bit/StageDengan menggabungkan komponen diatas yaitu op-amp, komparator (ADC), saklar kapasitor, tegangan referensi (DAC) dapat membentuk 1 stage ADC dengan keluaran 1-bit seperti gambar 4.4 dengan perhitungan tangan didapatkan rangkaian dengan nilai komponen ada, dan siap disimulasikan dengan mentor graphics.

Gambar 4.4. Rangkaian ADC Pipeline 1stage/1bit.

{

{

2*Vin Vref D=1

D=0 2*Vin

+Vref

Vth

-Vref

1,2

0,4

0,8

1,6

0,8

1,2

0,4

1,6

2V

1V

0V

Digital Output 1 1 1 10 0 0 0

12

Dalam topologi 1-stage ini diinginkan spesifikasi seperti dibawah ini: Kecepatan konversi Vin menjadi logika biner (1,0) dan tegangan residu pada

frekuensi clock 80MHz, dengan tegangan residu untuk stage selanjutnya mendekati ideal seperti gambar 3.20.

Kesalahan yang diakibatkan oleh kapasitor mismatch, offset komparator, finite gain op-amp dan charge injection kapasitor dapat diminimalkan dengan menkoreksi ADC, DAC dan saklar kapasitor dengan menambahkan komponen pengkoreksi, sehingga kesalahan tegangan residu tidak lebih dari 5% atau DNL = ½LSB.

Jangkauan Vin dapat pada skala 0V sampai dengan 2V, sehingga dihasilkan tegangan residu dari Vrefn sampai dengan Vrefp, dan keluaran digital 0 dan 1.

Noise yang terjadi tidak lebih dari 5nV/ Hz dengan nilai gm op-amp.

Gambar 4.5. Diagram Pulsa ADC 1-bit Dalam 1-Stage.

Dengan kondisi yang diigingkan untuk tegangan residu pada saat sampling dan multiplying tidak penyimpangan, adapun dihasilkan sebagai berikut:

Pada saat Vin = 0,4V dihasilkan Vres = 0,8V dan digital (0) karena Vin<Vth, sehingga Vres = 2*Vin-Di*Vrefn dengan Vrefn=0V dan Di=0 jadi Vres=0,8V.

Pada saat Vin = 0,8V dihasilkan Vres = 1,6V dan digital (0) karena Vin<Vth, sehingga Vres = 2*Vin-Di*Vrefn dengan Vrefn=0V dan Di=0 jadi Vres=1,6V.

Pada saat Vin = 1,4V dihasilkan Vres = 0,8 dan digital (1) karena Vin>Vth, sehingga Vres = 2*Vin-Di*Vrefp dengan Vrefp=2V dan Di=0 jadi Vres=0,8V.

13

4.3. Perancangan ADC Pipeline 80Msps 8-bit Topologi 1-bit/stageDengan mengabungkan hasil rancangan 1-stage menjadi 8 stage dan menambahkan rangkaian delay dihasilkan sebuah ADC pipeline lengkap 8-bit. Seperti pada gambar 4.6.

Gambar 4.6. Blok Rangkaian ADC Pipeline 8-bit 80Msps.

Untuk 8 bit diperlukan 7 stage lengkap dan 1stage dengan berisi komparator saja. Karena bersifat serial (cascade) diperlukan penunda waktu keluaran digital agar dihasilkan keluaran (Dout) yang seragam atau paralel. Dengan memberikan Vin dari 0V sampai dengan 2V dengan Vth=1V dan Vrefp=2V serta Vrefn=0V diharapakan keluaran mendekati dengan gambar 3.24, dimana clock yang diberikan 256 waktu sampling dan multiplying. Sehingga lamanya waktu konversi dari 0V sampai 2V adalah 12,5ns x 256= 3,2uS. Dengan 1 langkah = 2V/256= 7,8125mV dan DNL =½LSB = 3,9mV. Delay yang digunakan adalah jenis D-FF dengan penyulut tepian positip. Jumlah D-FF yang digunakan adalah 36 buah. Jika 1 buah D-FF membutuhkan 200uW maka 36 buah sama dengan 7,2mW.

Hasil pengkonversian dari data analog menjadi data digital dengan Vin yang divariasi dari 0V sampai 2 V dapat dilihat pada gambar 4.7.

8 DFF

D7

7 DFF

D6

1 DFF

D0

VIN

Stage1 Stage2Stage8

Vres1 Vres2

14

Gambar 4.7. Pengkonversian ADC Pipeline Dengan Vin0 s/d2V

15

BAB V HASIL DAN PEMBAHASAN

5.1. Simulasi Rangkaian ADC Pipeline 1-bit.

Gambar 5.1. Rangkaian Simulasi ADC 1-bit.

Dari gambar 5..1 dihasilkan simulasi tegangan Vresidu = Vo = 1,8V dengan vin dc=0,9V, pada phase sampling (Q1 dan Q1a) dengan menutupnya transistor M1,M4 dan M12 dimana Cs dan Cf mulai diisi muatan tegangan sebesar 0,9V dengan waktu 6,2nS. Muatan sebesar Qs = Qm mulai isi dengan waktu setting time 1,8nS sampai puncak 0,9V, saat clock (Q2) merupakan phase multiplying dengan M11dan M13 menutup, terjadi perpindahan posisi kapasitor Cs terhubung ke Vref dan Cf terhubung ke Vres, dan nilai Vref tergantung nilai Vin terhadap Vth, dan Vin < Vth, 0,9V<1V, sehingga komparator menghasilkan D1 = 0.

Pada gambar 5.1. dihasilkan Vres simulasi =1,80244V terjadi selisih dengan perhitungan sebesar 2,44mV, hal dapat disebabkan dari kesalahan offset komparator yang bergeser dari VSP.

16

Gambar 5.2. Hasil Simulasi ADC Pipeline 1-bit dengan vin 0,9V.

Jika Vin = 1,9V > Vth=1 maka keluaran D1 =1 dan menghubungkan Cs dengan Vref+ = 2V dengan cara yang sama seperti perhitungan diatas untuk menentuka Vres.

Pada gambar 5.3. dihasilkan Vres simulasi =1,80147V terjadi selisih dengan perhitungan sebesar 1,47mV, hal dapat disebabkan dari kesalahan offset komparator yang bergeser dari VSP.

Gambar 5.3. Hasil pengujian tegangan residu dengan vin 1,9V.

17

Perbaikan hasil tegangan residu dapat dilakukan dengan meminimalkan offset komparator yang bergeser dari VSP dengan mengatur nilai W/L komparator presisi untuk menghasilkan tegangan histerisis yang sesuai dengan perubahan Vin.

5.2. Simulasi Rangkaian ADC Pipeline 8-bit 80MSPS.

Gambar 5.4.. Rangkaian Simbol ADC Pipeline 8 Bit dengan 3 Phase Clock.

Gambar 5.5. Rangkaian Pipeline ADC Pipeline 8 Bit dengan 3 Phase Clock.

18

Gambar.5.6. Plot Digital ADC Pipeline 8-Bit 80MSPS.

Pada gambar 5.4 dilakukan pengabungan dari 1-bit/stage dengan menggunakan clock 3 fase (sampling,Amplication,Hold) menjadi 8-bit dengan 8-stage di mana pada gambar 4.36 merupakan rangkaian elektroniknya, keluaran komparator dihubungkan dengan unit D untuk menghasilkan keluaran yang bersamaan, dengan memberikan Vin mulai dari 0V sampai dengan 2V dan sweep waktu 3,2uS, waktu yang dibutuhkan untuk simulasi CAD MentornGraphics hampir 1 jam, hal ini dikarenakan banyaknya komponen pendukung rangkaian dan terbatasnya kecepatan komputer.

Hasil simulasi untuk 8-bit seperti pada gambar 5.6, didapat hasil dengan kesalahan (error) DNL dan INL kurang lebih 0.6 , visual DNL dan INL bisa dilahat pada gambar 5.7 dan 5.8.

Gambar 5.7. DNL dengan ±0,6LSB

19

Gambar 5.8. INL dengan ±0,6LSB

5.3. Lay-Out ADC Pipeline 1-bit.

Gambar 5.9. Lay-Out ADC Pipeline 1-bit/Stage (0,098mm x 0,2 mm)

Pada gambar 5.9. merupakan layout ADC pipeline 1-bit yang terdiri dari 3 unit rangkaian yaitu; layout op-amp, layout saklar kapasitor dan lay komparator presisi dengan latch. Untuk unit pembangkit gelombang non-overlapping tidak didasin bersamaan dengan ADC pipeline 1-bit dikarenakan penempatan unit pembangkit clock tersendiri.

Untuk mengetahui kesalahan pada hasil disain layout digunakan cecking error DRC didapatkan 124 warning, di mana kebanyakan pada posisi space ruangan yang kurang optimal, misal penulis masih menggunakan untuk komponen NMOS bentuk aslinya dari CAD, bentuk NMOS ini masih bisa di rubah menjadi segi empat yang porposional, pada

20

NMOS dengan satu komponen W=42µm dan L= 0,7µm bisa dirubah menjadi 6 komponen NMOS dengan W=7µm dan L= 0,7µm yang dipasang paralel.

Pada layout gambar diatas dibutuhkan tambahan kapasitor koreksi terhadap tegangan residu yang ditunjukkan untuk koreksi pada daerah analog. Disain kapasitor mengunakan poly1 dan poly2 di mana luas poly ditentukan konversi pada IC studio, missal 0,275pF dikonversikan pada layout menjadi 17,100µm x 17,100µm, layout kapasitor ini bisa dirubah dengan model sendiri tapi disesuaikan dengan aturan dari teknologi AMS 0,35µm C35B4C3. luas keseluruhan dari layout ADC pipeline 1-bit 200 µm x 98µm.Untuk bentuk layout ADC Pipeline 8 bit yang siap dikirim untuk fabrikasi seperti terlihat pada gambar 5.10.

Gambar 5.10. Layout ADC Pipeline 8 bit

21

BAB VI LUARAN KEGIATAN

Luaran kegiatan pada dasarnya sesuai bahkan melampaui dari rencana yang tertulis dalam proposal pengajuan . Dalam penelitian tahun pertama , luaran yang dihasilkan adalah :

A. Model desain dari pipeline ADC 8 bit berkecepatan tinggi yang siap difabrikasi menjadi sebuah produk Chip

B. Meluluskan 2 mahasiswa master yang terlibat dalam penelitian ini dan memberi kesempatan untuk magang riset selama dua bulan di Universite de Bourgogne, Prancis.

C. Sebuah paper yang berjudul “Design and Implemention of ADC Implanted in 10 000 frame/s High-Speed CMOS Sensor” sudah diterima jurnal internasional IJCEE ( International journal of Computer Electrical Engineering) http://www.ijcee.org/, yang akan diterbitkan Vol. 4, No. 6, December 2012. Dan Sebuah Paper yang berjudul “ A 8-bits ADC Design in AMS 0.35 µm CMOS Process for High Speed Communication System ” diterima di konfrensi Internasional ICNMED 2012, Hongkong 19-20 Desember 2012.

D. 1 buah buku ajar yang sudah diterbitkan oleh penerbit Gunadarma pers yang berjudul “ Desain CMOS VLSI” dan 1 draft buku yang akan diterbitkan tahun depan dengan judul “KONSEP DAN DESAIN ADC BERBASIS CMOS”

E. No. Pendaftaran untuk pengajuan paten

22

BAB VII PENUTUP

Secara keseluruhan dalam penelitian disain ADC sudah dikerjakan sesuai proposal yang diusulkan. Penelitian tahun pertama ini dilakukan dengan 2 tahapan, pertama disain skematik dan kedua disain lay-out yang nantinya tahun kedua siap difabrikasi. Pada disain skematik didasarkan pada teori perhitungan spesifikasi arameter ADC dengan beberapa komponen pendukung. Pada rancangan op-amp dan komparator jika dibandingkan dengan simulasi pengujian didapatkan hasil yang berbeda, perbaikan karakteristik komponen tersebut dilakukan pada saat simulasi untuk mendapatkan nilai W/L yang optimal. Dengan mengubah nilai W/L pada OP-AMP didapatkan perbaikan penguatan mode terbuka (AOL=62,6dB), Gain Bandwith Product (GWB= 800MHz) dan tegangan set point komparator 1,36V.

Dengan menerapkan clock 3 fase pada ADC dapat menimalkan kesalahan tegangan residu dan keluaran digital, dengan menerapkan koreksi pada daerah analog untuk memperbaiki tegangan residu dengan menambahkan kapasitor pada phase ampliflying dan hold untuk mengurangi efek parasit kapasitansi MOS.

Simulasi 8-bit membutuhkan power disipasi sebesar 135mW, bertambahnya daya dari yang diharapkan dikarenakan bertambahnya rangkaian pada clock dan saklar kapasitor (SC). Penyimpangan DNL dan INL sebesar ±0,6LSB.

Dari hasil simulasi ADC pipeline ini bisa bekerja dengan baik dan dapat berjalan sampai 80 MSPS sehingga bisa diterapkan atau ditanamkan pada sensor kamera kecepatan tinggai atau aplikasi lainnya.

Layout dari ADC pipeline 8 bit ini sudah berhasil dibuat dan tahun kedua bisa dilakukan fabrikasi ke CMP-TIMA Grenoble, Prancis.

23

REFERENSIAnonim,” Parameter Ruler Design CMOS AMS 0,35um,” Mentor Graphics Corporation..

http ://www.mentor.com/ams.html, 2008.A. Shabra and Hae-Seung Lee, “Over sampled pipelined A/D converter with mismatch

shaping,” Journal of IEEE Solid State Circuit, vol. 37, no. 5, May 2002.A.Shabra and H.-S. Lee, “A 12-bit mismatch-shaped pipeline A/D converter,” in Dig. Tech.

Papers, 2001 Symp. VLSI Circuits, July 2001, pp. 211–214Anonim,”IEEE standard VHDL-AMS Reference Manual,” IEEE std 1079.1-1999. IEEE, 1999.A.Abo, “Design for reliability of low-voltage switched-capacitor circuits,” Ph.D. dissertation,

University of California, Berkeley, California, May 1999A.N Karanicolas , H.S Lee and K.L Bacrania “ A 15-bit 1 – Msample/s digitally sel-calibrated

pipeline.”IEEE J Solid-state Circuit, Vol 28 PP, 12071215,dec1993.B.-S. Song, La Jolla, and Gilman,” Design CMOS Analog-to-Digital Converter,” ECE264C,

International WorkShop in University of California, San Diego,2007B.-S. Song, M. F. Tompset, and K. R. Lakshmikumar, “A 12-bit 1-Msample/s capacitor error-

averaging pipelined A/D converter,” IEEE J. Solid-State Circuits, vol. SC-23, pp. 1324–1333, Dec. 1988

Boaz Shem-Tov, Mücahit Kozak, and Eby G. Friedman,” A High-Speed CMOS OP-AMP Design Technique Using Negative Miller Capacitance.” 0-7803-8715-5/04,2004 IEEE.

Boris Murmann and Bernhard E. Boser,” A 12b 75MS/s Pipelined ADC using Open-Loop ResidueAmplification,” IEEE International Solid-State Circuits Conference, 2003

B. Razavi.,” Design of Analog CMOS Integrated Circuits”. McGraw Hill, University of California, Los Angeles, 2001.

Cheongyuen B.T ,” Digitally Calibrated Analog-to-Digital Converters in Deep Sub-micron CMOS,” No.67 UCB/EECS, 22 May 2008

Chong K.Yun, “ 20-stage pipelined ADC with Radix-Based Calibration” IEEE J Solid state Circuit, june 2003.

Dwight U. Thomson and Bruce A. Wooley, “A 15-b pipelined CMOS floating point A/D converter, ” Journal of IEEE Solid State Circuit,vol. 36, no. 2, February 2001.

D.Schroder,” Semiconductor material and device characterization,” volume Chapter 8. John Willey and Sons Inc, 1990.

Eri Prasetyo, Dominique Ginhac and M. Paindavoine ,”principles of CMOS sensors dedicated to face tracking and recognition”, In IEEE CAMP05 International Workshop on Computer Architecture for Machine Perception, July 2005.

Erik P. Anderson and Jonathan S. Daniels,”A 60-MHz 150-μV Fully-Differential Comparator.”JOURNAL OF STELLAR EE315 CIRCUITS,2000

G. Palmisano, G. Palumbo and S Pennisi “ Design Procedure for Two-Stage CMOS Transconductance Operational amplifier “ Proceeding, Universita ‘ di catania 2001.

Hao-Yu, xun-Gong, and Juo-Jung hung,” A low power 10 bits 80 Msamples pipeline ADC”, Technical report, ECCS department University of Michigan tech., 2003.

Jérôme Dubois, Dominique Ginhac, Michel Paindavoine, and Barthélémy Heyrman, "A 10 000 fps CMOS Sensor with Massively Parallel Image Processing", IEEE Journal of Solid-State Circuits, 43(3) :706-717, March 2008.

Jérôme Dubois, Dominique Ginhac, Michel Paindavoine, "VLSI Design of a High-Speed CMOS Image Sensor with in-situ 2D Programmable Processing", EUSIPCO 2006, September 8, 2006, Florence, ITALY

24

Jae Ki Yoo, B.E., M.S,” A Background Calibration Technique and Self Testing Method for the Pipeline Analog to Digital Converter,” A dissertation, University of Texas at Austin, December 2004.

Jacob Baker and D. E. Boyce,” CMOS Circuit Design, Layout and Simulation.” IEEE Press on Microelectronic Systems, 1998.

Kush Gulati and Hae-Seung Lee,” A low-power CMOS reconfigurable analog-to-digital converter.” IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. 12, December 2001

Lisha Li,”High Gain Low Power Operational Amplifier Design and Compesation Techniques,” A dissertation, Brigham Young University, April 2007

M. Paindavoine,”High-speed camera with embedded real time image processing”, in seminar information technology of Gunadarma University, june 2006.

Markus H, and Qiuting H,” 90 dB, 90 MHz, 30 mW CMOS OTA FOR A HIGH CAPACITIVE LOAD,” International. Journal of Circuit Theory and Application., 27, 473-483 ,1999

Paul C. Yu “ A 2,5V 12-bit 5MSPS CMOS ADC “IEEE J Solid-state Circuit, November ,2000R. Samer and Jan Van der Speigel and K. Nagaraj, “Background digital error correction

technique for pipeline ADC,“ IEEE, 2001.Seung-Chul Lee, Young-Deuk Jeon, and Jong-Kee Kwon,”A 9-Bit 80-MS/s CMOS Pipelined

Folding A/D Converter with an Offset Canceling Technique,” ETRI Journal, Volume 29, Number 3, June 2007

S.H. Lewis, H. Scott Feterman, George F. Gross Jr., R. Ramachandran, and T.R. Vismanathan., “10-b 20 Msamples/s analog to digital converter”, Journal of IEEE solid state circuit, 27:351-358, March 1992.

Timothy M. Hancock, Scott M. Pernia, and Adam C. Zeeb, “ A digitally corrected 1.5 bits/stage low power 80 Msamples/s 10-bits pipelined ADC”, technical report, University og Michigen, December 2002.

Xin Jiang, Sanghyun Seo and Yumin Lu ,”A CMOS Single Stage Fully Differential OP-Amp with 120 dB DC Gain,” EECS 413 Fall University of Michigan, 2003

Yun Chiu, Ken Wojciechowski,” A Gain-Boosted 90-dB Dynamic Range Fast Settling OTA with 7.8-mW Power Consumption.” EE240, Spring 2000,University of California, Berkeley,2000

25

LAMPIRAN A. SURAT UNDANGAN DAN FORM EVALUASI MAGANG RISET DI PRANCIS

26

27

28

LAMPIRAN B. PUBLIKASI KE JURNAL INTERNASIONAL IJCEE