Upload
wendell-mendes
View
212
Download
0
Embed Size (px)
Citation preview
7/22/2019 lab5_2s2013
1/10
Para uso acadmico da disciplina Algoritmos e Tcnicas de ProgramaoEscola de Engenharia MackenzieProf. Dr. Cristiano Akamine2s2013
Lab5Serial Peripheral I nter face
(SPI ) A/D, D/A e Amplif icador
Targeting M icroBlazeon the Spartan-3EStarter Ki t
7/22/2019 lab5_2s2013
2/10
SPI: A/D, D/A e Amplificador www.xilinx.com/univ 1Processador MicroBlaze [email protected]
Lab 5: SPI: A/D, D/A e Amplificador
Introduo
Este laboratrio ir ajud-lo na implementao do barramento de Hardware SPI e controle dos conversores
A/D, D/A e Amplificador da placa Spartan 3E-Starter Kit.
Objetivos
Aps terminar este laboratrio, voc estar apto a:
Adicionar o barramento SPI
Adicionar controle dos perifricos
Controlar o conversor A/D, D/A e Amplificador
Procedimento
Voc ir estender o laboratrio da aula 6 (Lab. 5) adicionando o IP do SPI. O SPI ser configurado para
controlar os conversores A/D, D/A e Amplificador. Este laboratrio est dividido em 4 passos:
1. Abrindo o projeto;2. Incluindo o IP do SPI e Chip Selectdos perifricos conectados ao barramento SPI;3. Configurando o aplicativo de software no SDK;4. Teste do hardware/software.
7/22/2019 lab5_2s2013
3/10
7/22/2019 lab5_2s2013
4/10
7/22/2019 lab5_2s2013
5/10
SPI: A/D, D/A e Amplificador www.xilinx.com/univ 4Processador MicroBlaze [email protected]
Figura 3. Caixa de configurao do SPI.
2) EmBus Interfaces, mude o nome do xps_spi_0 para SPI e conecte o barramento mb_plb deacordo com a Figura 4.
Figura 4. Configurao do SPI e Barramento.
3) No XPS selecione IP CatalogXPS General Purpose IO de acordo com as Figuras 5 e 6.
Figura 5. Adio do General Purpose IO.
7/22/2019 lab5_2s2013
6/10
7/22/2019 lab5_2s2013
7/10
7/22/2019 lab5_2s2013
8/10
7/22/2019 lab5_2s2013
9/10
SPI: A/D, D/A e Amplificador www.xilinx.com/univ 8Processador MicroBlaze [email protected]
Figura 13. Mapa de endereos.
8) No arquivo UCF, acrescente os pinos da FPGA de acordo com a Figura 14. Verifique se onome dado para o pino emExternal Ports o mesmo que foi utilizado no arquivo UCF.
Salve o arquivo.
Figura 14. Configurao do arquivo UCF.
Executando aplicativo no SDK Passo 3
Exporte o projeto para o SDK e faa a conexo usando o XMD. Aps gerar o seu
projeto, ser possvel usar as ferramentas SDK.
Inicialize o SDK:
1) Abra o SDKselecionando ProjectExport Hardware Design to SDK
2) Selecione a opo I nclude Bitstream and BMM F ilee click no boto Export & LaunchSDK..
#------------------------------------------------------------------------------# IO Pad Location Constraints / Properties for SPI#------------------------------------------------------------------------------
NET SPI_MISO_pin LOC = N10 | IOSTANDARD = LVCMOS33 ;NET SPI_MOSI_pin LOC = T4 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ;NET SPI_SCK_pin LOC = U16 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ;NET SPI_SS_GPIO_IO_O_pin LOC = U3 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6;#SPI_SS_B (1)NET SPI_SS_GPIO_IO_O_pin LOC = N7 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ;#AMP_CS (1)NET SPI_SS_GPIO_IO_O_pin LOC = D16 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6;#SF_CE0 (1)NET SPI_SS_GPIO_IO_O_pin LOC = T3 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ;#FPGA_INIT_B (1)NET SPI_SS_GPIO_IO_O_pin LOC = N8 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ;#DAC_CS: (1)
NET SPI_SS_GPIO_IO_O_pin LOC = P11 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6 ;#AD_CONV (0)NET Dac_Clear_GPIO_IO_O_pin LOC = P8 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6;#DAC_CLRNET Dac_Clear_GPIO_IO_O_pin LOC = P7 | IOSTANDARD = LVCMOS33 | SLEW = SLOW | DRIVE = 6;#AMP_SHDN
7/22/2019 lab5_2s2013
10/10
SPI: A/D, D/A e Amplificador www.xilinx.com/univ 9Processador MicroBlaze cristiano akamine@mackenzie br
Figura 15. Exportando e executando o SDK.
3) Na aba de perspectiva, selecione C/C++ perspective( ), abra o lab5.c e salve oprograma (O programa est disponvel no moodle). Ele deve re-compilar o programa.
4) Ligue a placa aps conectar todos os cabos da placa, e selecione XilinxTools ProgramFPGApara atualizar o bitstreame enviar para a placa. Click no boto Browsee selecione os
arquivos system.bite system_bd.bmmque esto no diretrio ...lab5\SDK\SDK_Export
5) Click em Program e depos Run
6) Abra o Realterme analise o programa lab5.c. Analise o cdigo e verifique qual tecla deve serpressionada para gerar tenso no D/A (conector J5 pinos A, B, C ou D). Utilize o multmetro.
7) Repita o procedimento anterior e verifique qual tecla deve ser pressionada para configurar o
ganho do amplificador operacional.
8) Repita o procedimento anterior e verifique qual tecla deve ser pressionada para digitalizar umsinal (A/D conector J7 pinos VINA e VINB).
Concluso
Nesse laboratrio, o barramento SPI foi utilizado para controlar os conversores A/D, D/A e
Amplificador. O componente SPI_SS foi utilizado como chip selectpara habilitar a comunicao
entre o mestre (FPGA) e escravo (A/D, D/A, Amplificador, etc).