Konzept für einen schnellen Delta-Sigma-Modulator in ... · Konzept für einen schnellen Delta-Sigma-Modulator in Switched Capacitor CMOS-Technologie Der Technischen Fakultät der

Konzept für einen schnellenDelta-Sigma-Modulator in

Switched CapacitorCMOS-Technologie

Der Technischen Fakultät derUniversität Erlangen-Nürnberg

zur Erlangung des Grades

DOKTOR-INGENIEUR

vorgelegt von

Matthias Oberst

Erlangen 2013

Als Dissertation genehmigt von der Technischen Fakultät derUniversität Erlangen-Nürnberg

Tag der Einreichung: 05. 12. 2012Tag der Promotion: 28. 02. 2013Dekanin: Prof. Dr.-Ing. habil. Marion MerkleinBerichterstatter: Prof. Dr.-Ing. Dr.-Ing. habil. Robert Weigel

Prof. Dr.-Ing. Maurits Ortmanns

Matthias Oberst

Konzept für einen schnellenDelta-Sigma-Modulator in

Switched CapacitorCMOS-Technologie

Dissertation

Danksagung

Mein erster Dank gilt Professor Robert Weigel für die Betreuung der Arbeit.Seine konstruktive Kritik sowie seine unkomplizierte Art waren sehr hilfreicheUnterstützung. Professor Maurits Ortmanns danke ich für die Übernahme deszweiten Gutachtens.

Die vorliegende Arbeit wurde während meiner Tätigkeit als wissenschaftlicherMitarbeiter am Fraunhofer Institut für Integrierte Schaltungen IIS erstellt. Ohnedie großzügige Unterstützung meiner Vorgesetzten wäre die Arbeit nicht möglichgewesen. Ich danke meinem Abteilungsleiter Josef Sauerer, meinem ehemaligenGruppenleiter Johann Hauer und meinem jetzigen Gruppenleiter Harald Neubau-er, die mir sowohl Rückhalt und Zeit für die Bearbeitung gegeben haben, als auchorganisatorische Hindernisse beseitigten. Darüber hinaus bedanke ich mich beimeinen Kollegen am Fraunhofer Institut, die mich mit Rat und Tat unterstützten.Namentlich erwähnen und danken möchte ich Heinrich Milosiu, Matthias Völkerund Thomas Schweiger.

Für das unermüdliche Korrekturlesen danke ich meinem Vater.

Ganz besonders danke ich meiner Frau Silke. Sie hat mich mit ihrem Verständnisfür die mangelnde gemeinsame Zeit ebenso unterstützt, wie mit ihrem unerschüt-terlichen Glauben an mich und meine Fähigkeiten.

Herzlichen Dank an alle Unterstützer, auch diejenigen, die ich möglicherweisevergessen habe.

Matthias Oberst

V

Zusammenfassung

In der vorliegenden Arbeit wurde ein Konzept zur Steigerung der Taktfre-quenz von Delta-Sigma-Modulatoren in Schalter-Kondensator-(SC)-Technik ent-wickelt.

Zunächst wurden die Geschwindigkeitsgrenzen der SC-Technik für den Ent-wurf von schnellen Delta-Sigma-Modulatoren untersucht. Als hauptsächlichbegrenzender Faktor stellte sich die Bandbreite der Operationsverstärker heraus.Diese Begrenzung besteht aufgrund des Verstärkungs-Bandbreite-Dilemmas, beidem ein Kompromiss zwischen Bandbreite und Verstärkung im Entwurf derOperationsverstärker eingegangen werden muss.

Das Konzept zur Steigerung der Taktfrequenz von SC-∆Σ-Modulatoren beruhtauf der Überwindung dieses Dilemmas. Dabei werden die verwendeten Verstärkerfür maximale Geschwindigkeit dimensioniert. Die damit einhergehende nied-rige Verstärkung wird durch die Wahl und Dimensionierung der Delta-Sigma-Modulator-Architektur kompensiert.

Weitere Untersuchungen erstreckten sich auf verschiedene Modulator-Strukturenund deren Fähigkeit, moderate Auflösung bei niedrigen OP-Verstärkungen zuermöglichen. Als geeignet wurden kaskadierte SMASH-Implementierungen undeinstufige Modulatoren höherer Ordnung identifiziert. Die Wahl für eine Test-Implementierung fiel schließlich auf eine einstufige Topologie vierter Ordnungmit Vorwärts- und Rauschkopplung.

Der Testchip wurde in einer Standard-90 nm-CMOS-Technologie mit 1,2 V Ver-sorgungsspannung entworfen. Der Delta-Sigma-Modulator besitzt einen internen

VII

Zusammenfassung

3 Bit-Quantisierer. Die Verstärker bestehen aus einstufigen symmetrischen Trans-konduktanzverstärkern mit PMOS-Eingangsstufen, die hohe Bandbreiten durchhochfrequente, nichtdominante Pole ermöglichen. Da die Verstärkungen niedrigsein durften, konnte auf Kaskoden verzichtet werden. Dies erhöhte den Aussteu-erbereich auf 0,8 V. Das komplette System wurde für maximale Geschwindigkeitdimensioniert. In der Arbeit sind alle entworfenen Komponenten und wichtigeAspekte des Layouts ausführlich beschrieben. Das Gesamtsystem wurde durchSimulationen verifiziert und anschließend beim Halbleiterhersteller gefertigt.

Der Testchip erreichte bei Messungen eine Abtastrate von 850 MHz mit ei-nem maximalen SNDR von 64,4 dB. Das entspricht einer effektiven Auflösungvon 10,4 Bit. Das Überabtastverhältnis betrug 20, was einer Bandbreite von21,25 MHz gleichkommt. Die Messung der Leistungsaufnahme des gesam-ten Delta-Sigma-Modulators ergab 188 mW, wobei 114 mW im analogen Teilverbraucht wurde. Die digitale Ansteuerung konsumierte 74 mW. Der ∆Σ-Modulator besitzt damit einen Bewertungsfaktor von 3,3 pJ pro Umsetzung.

Der Testchip erreicht mit 850 MHz mehr als die doppelte Abtastfrequenzverglichen mit vorherigen Implementierungen. Der Bewertungsfaktor ist unterBerücksichtigung der hohen Geschwindigkeit angemessen. Der Entwurf bietetdarüber hinaus noch Optimierungsmöglichkeiten.

Im Rahmen der Arbeit wurde außerdem eine neuartige Delta-Sigma-Modulator-Struktur mit Vorwärtskopplung entwickelt. Ihre Linearität ist ebenso gut, wie dieherkömmlicher Strukturen mit Vorwärtskopplung. Die neue Architektur besitztzudem den Vorteil, dass sie keinen zusätzlichen Addierer vor dem Quantisiererbenötigt.

VIII

Abstract

This work introduces a new concept for increasing the sampling frequency ofswitched capacitor delta-sigma-modulators.

At first the speed limiting factors of switched capacitor circuits pertainingto the design of high speed delta-sigma-modulators were analyzed. It wasfurther identified that the bandwidth of the operational amplifiers is the primaryfactor in preventing higher speeds. This is largely due to the gain-bandwidthtrade-off, which compels the compromise between bandwidth and amplificationin operational amplifier designs.

The concept for increasing the sampling frequency of SC-∆Σ-modulators is toovercome this trade-off by designing the operational amplifiers for high speedonly. The associated decreased gain had to be taken into account when selectingand dimensioning a delta-sigma-modulator topology.

The abilities of various modulator structures to work with low-gain amplifiers inproducing moderate resolutions were analyzed. It was established that cascadedSMASH implementations and higher-order modulators fulfill the desired charac-teristics. Subsequently, a fourth-order feedforward topology with noise-couplingwas chosen for a test implementation.

The testchip was designed in a standard 90 nm CMOS technology with 1.2 Vsupply. The prototype delta-sigma-modulator has an internal 3 bit quantizer. Theamplifiers are symmetrical transconductance amplifiers with PMOS input stages,which enable high bandwidth through high-frequency non-dominant poles. Nocascodes were used as low gain is permitted here. This increases the signal swingto 0.8 V. The system was designed for maximum speed. The thesis describes all

IX

Abstract

designed modules in detail and explains important issues concerning the layout.The entire system was verified through simulations and thereafter fabricated at asemiconductor manufacturer.

The measurements of the testchip showed a sampling rate of 850 MHz with amaximum SNDR of 64.4 dB, which is equivalent to an ENOB of 10.4 bit. At anoversampling ratio of 20, the modulator bandwidth was equal to 21.25 MHz. Thetotal power consumption of the delta-sigma-modulator was 188 mW, where theanalog and digital parts consumed 114 mW and 74 mW, respectively. Thus, the∆Σ-modulator obtains a figure of merit (FOM) of 3.3 pJ per conversion step.

The design sampling at 850 MHz achieves a sampling rate which is more thandouble of former implementations. Although the FOM is acceptable in theapplication of high frequency operations, its design can be further optimized.

In addition, this work introduces a new feedforward delta-sigma-modulatortopology. The proposed topology has a linearity as good as conventionalfeedforward topologies, with the advantage of eliminating the additional adderin front of the quantizer.

X

Inhaltsverzeichnis

1 Motivation 1

1.1 Delta-Sigma-Analog-Digital-Konverter . . . . . . . . . . . . 1

1.2 Zielsetzung . . . . . . . . . . . . . . . . . . . . . . . . 3

1.3 Aufbau der Arbeit. . . . . . . . . . . . . . . . . . . . . . 4

2 Stand der Technik 5

2.1 Delta-Sigma-Modulatoren . . . . . . . . . . . . . . . . . . 5

2.1.1 Grundlagen. . . . . . . . . . . . . . . . . . . . . . 5

2.1.2 Modulatoren zweiter Ordnung . . . . . . . . . . . . . 9

2.1.3 Kaskadierte Modulatoren . . . . . . . . . . . . . . . 12

2.1.4 SMASH . . . . . . . . . . . . . . . . . . . . . . . 14

2.1.5 Filter höherer Ordnung . . . . . . . . . . . . . . . . 16

2.1.6 Nullstellen der NTF . . . . . . . . . . . . . . . . . . 18

2.1.7 Parameter . . . . . . . . . . . . . . . . . . . . . . 20

2.2 Schaltungstechniken . . . . . . . . . . . . . . . . . . . . 22

2.2.1 Einteilung . . . . . . . . . . . . . . . . . . . . . . 22

2.2.2 gm-C-Integratoren und gm-LC-Filter . . . . . . . . . . . 23

2.2.3 Aktive RC-Integratoren . . . . . . . . . . . . . . . . 25

XI

Inhaltsverzeichnis

2.2.4 SC-Integratoren . . . . . . . . . . . . . . . . . . . . 28

2.3 Nichtidealitäten . . . . . . . . . . . . . . . . . . . . . . 30

2.3.1 Endliche Verstärkung . . . . . . . . . . . . . . . . . 30

2.3.2 Bandbreite . . . . . . . . . . . . . . . . . . . . . . 34

2.3.3 Rauschen . . . . . . . . . . . . . . . . . . . . . . 34

2.3.4 Ladungsinjektion und Taktübersprechen . . . . . . . . . 36

2.3.5 Nichtlinearität . . . . . . . . . . . . . . . . . . . . 37

2.3.6 Jitter. . . . . . . . . . . . . . . . . . . . . . . . . 39

2.3.7 Leckströme. . . . . . . . . . . . . . . . . . . . . . 40

2.3.8 Weitere Nichtidealitäten . . . . . . . . . . . . . . . . 41

2.4 Schnelle CT-Modulatoren . . . . . . . . . . . . . . . . . . 41

2.5 Schnelle SC-Modulatoren . . . . . . . . . . . . . . . . . . 43

3 Lösungsansatz 45

3.1 Fragestellung. . . . . . . . . . . . . . . . . . . . . . . . 45

3.2 Geschwindigkeitsgrenzen der SC-Technik . . . . . . . . . . . 46

3.3 Überwindung des Verstärkungs-Bandbreite-Dilemmas. . . . . . 48

3.4 Delta-Sigma-Modulator-Architekturen . . . . . . . . . . . . 49

3.4.1 Topologie mit Vorwärtskopplung . . . . . . . . . . . . 49

3.4.2 SMASH . . . . . . . . . . . . . . . . . . . . . . . 52

3.4.3 Einstufige Topologien . . . . . . . . . . . . . . . . . 56

3.4.4 Auswahl . . . . . . . . . . . . . . . . . . . . . . . 60

4 Entwurf des Testchips 63

4.1 Spezifikation . . . . . . . . . . . . . . . . . . . . . . . . 63

4.2 Systemsimulation . . . . . . . . . . . . . . . . . . . . . 64

4.3 Systementwurf . . . . . . . . . . . . . . . . . . . . . . . 68

4.4 Schaltungsentwurf . . . . . . . . . . . . . . . . . . . . . 71

4.4.1 Verwendete CMOS-Technologie . . . . . . . . . . . . 71

XII

Inhaltsverzeichnis

4.4.2 Operationsverstärker . . . . . . . . . . . . . . . . . 724.4.3 Integratoren . . . . . . . . . . . . . . . . . . . . . 814.4.4 Quantisierer . . . . . . . . . . . . . . . . . . . . . 834.4.5 Sonstige Komponenten . . . . . . . . . . . . . . . . 874.4.6 Gesamtsystem . . . . . . . . . . . . . . . . . . . . 92

4.5 Layout. . . . . . . . . . . . . . . . . . . . . . . . . . . 94

5 Messungen und Ergebnisse 97

5.1 Messsystem . . . . . . . . . . . . . . . . . . . . . . . . 975.2 Ergebnisse . . . . . . . . . . . . . . . . . . . . . . . . . 101

5.2.1 Vorbemerkungen . . . . . . . . . . . . . . . . . . . 1015.2.2 Erste Messungen . . . . . . . . . . . . . . . . . . . 1025.2.3 High-Performance-Messungen . . . . . . . . . . . . . 1035.2.4 Variation der Taktfrequenz . . . . . . . . . . . . . . . 1065.2.5 Stromaufnahme . . . . . . . . . . . . . . . . . . . . 107

5.3 Diskussion . . . . . . . . . . . . . . . . . . . . . . . . . 108

6 Zusammenfassung und Ausblick 111

6.1 Zusammenfassung . . . . . . . . . . . . . . . . . . . . . 1116.2 Ausblick . . . . . . . . . . . . . . . . . . . . . . . . . . 113

Literaturverzeichnis 115

XIII

Abkürzungsverzeichnis

∆Σ Delta-Sigma

ADC Analog-to-Digital Converter

BiCMOS Mischtechnologie aus CMOS und Bipolartechnologie

BW Bandwidth

CMFB Common Mode Feedback

CMOS Complementary Metal-Oxide Semiconductor

COB Chip on Board

CT Continuous-Time

DAC Digital-to-Analog Converter

dBFS Dezibel bezogen auf Vollaussteuerung

DC Direct Current, hier gebraucht als Synonym für 0 Hz

DEM Dynamic Element Matching

DUT Device Under Test

DWA Data-Weighted Averaging

EDGE Enhanced Data Rates for GSM Evolution

XV


ENOB Effective Number of Bits

ESR Equivalent Series Resistance

FOM Figure of Merit

GBW Gain Bandwidth Product

IO Input-Output

ISSCC International Solid-State Circuits Conference

LSB Least Significant Bit

LVT Low VTH , Transistor mit niedriger Einsatzspannung

MASH Multi-Stage Noise Shaping

MIM Metal-Insulator-Metal (Kapazität)

MOS Metal-Oxide Semiconductor

NMOS N-Kanal-MOS-Transistor und Schaltungen aus diesen

NTF Noise Transfer Function

OFDM Orthogonal Frequency Division Multiplexing

OP Operationsverstärker

OSR Oversampling Ratio

OTA Operational Transconductance Amplifier

PMOS P-Kanal-MOS-Transistor und Schaltungen aus diesen

PSD Power Spectral Density

SC Switched Capacitor

SI Switched Current

SMASH Sturdy Multi-Stage Noise Shaping

SNDR Signal-to-Noise-and-Distortion Ratio

XVI


SNR Signal-to-Noise Ratio

SOC System on Chip

SR Slewrate

STF Signal Transfer Function

UGBW Unity Gain Bandwidth

UMTS Universal Mobile Telecommunications System

USB Universal Serial Bus

WLAN Wireless Local Area Network

XVII

Symbolverzeichnis

α Korrekturfaktor

∆ Stufenhöhe eines gleichförmigen Quantisierers

∆Vcomp,i Spannungsdifferenz am Eingang des i-ten Komparators

φ1, φ2 Phasen des Taktes

τ Zeit (Substitutionsvariable für t)

A0 DC-Verstärkung

B Spiegelverhältnis

C Kapazität

CL Lastkapazität

CGS Gate-Source Kapazität

Ci Integrationskapazität

Cr Resonator-Kapazität

Cs Abtastkapazität

E(f) PSD des Fehlersignals

E(z) Fehlersignal (z-Bereich)

XIX

Symbolverzeichnis

E1(z) Fehlersignal der ersten Stufe (z-Bereich)

E2(z) Fehlersignal der zweiten Stufe (z-Bereich)

e Fehlersignal

erms Effektivwert des Fehlersignals

fn Nyquistfrequenz

fnd Frequenz des nichtdominanten Pols

fr Resonanzfrequenz

fs Abtastfrequenz

gm Transkonduktanz, Steilheit

H(s) Übertragungsfunktion (Laplace-Bereich)

H(z) Allgemeine Übertragungsfunktion (z-Bereich)

Hc1(z) Fehlerkorrektur-Funktion der ersten Stufe

Hc2(z) Fehlerkorrektur-Funktion der zweiten Stufe

ID Drainstrom

Kf Technologieparameter für 1/f-Rauschen

K′ Technologiekonstante für ID

k Boltzmann Konstante

k1, k2, ... Konstanten

L Transistorlänge

L0(z) Filterfunktion für Eingangspfad (z-Bereich)

L1(z) Filterfunktion für Rückkoppelpfad (z-Bereich)

LM Ordnung eines Delta-Sigma-Modulators

Lr Resonator-Induktivität

XX

Symbolverzeichnis

M1,M2, ... Transistor-Bezeichnungen

Ni,t Rauschleistung (Strom, thermisch)

Nv,f Rauschleistung (Spannung, 1/f)

NTF(z) Noise Transfer Function (z-Bereich)

NTF1(z) NTF der ersten Stufe (z-Bereich)

NTF2(z) NTF der zweiten Stufe (z-Bereich)

NTF11(z) Übertragungsfunktion von E1(z) zum Gesamtausgang Y(z)

NTF22(z) Übertragungsfunktion von E2(z) zum Gesamtausgang Y(z)

n2sw Rauschleistung der Schalter auf einer Kapazität

ntf(n) Diskrete Impulsantwort der NTF

P Leistung

Qs Ladung der Abtastkapazität

R Widerstand

Ri Integrator-Widerstand

Ron Schalterwiderstand im eingeschalteten Zustand

Rs Summe der Schalterwiderstände

ro Kleinsignal-Ausgangswiderstand

STF(z) Signal Transfer Function (z-Bereich)

STF1(z) STF der ersten Stufe (z-Bereich)

STF2(z) STF der zweiten Stufe (z-Bereich)

S1,S2, ... Schalter-Bezeichnungen

s Komplexe Variable der Laplace-Transformation

T Temperatur

XXI

Symbolverzeichnis

Ts Periodendauer

t Zeit

t1, t2, ... Zeitpunkte

VDD Positive Versorgungsspannung

VDS,sat Sättigungsspannung

VGS Gate-Source-Spannung

VSS Negative Versorgungsspannung

VTH Schwellenspannung

Vcm Mittlere Referenzspannung

Vin(z) Eingangsspannung (z-Bereich)

Vout(z) Ausgangsspannung (z-Bereich)

Vrefn Negative Referenzspannung

Vrefp Positive Referenzspannung

Vswing Aussteuerbereich

vin Spannung des Eingangssignals

vn,a Rauschspannung des Verstärkers

vn,c Rauschspannung der Kapazität

vn,r Rauschspannung der Widerstände

vn,rms Effektivwert der Rauschspannung

vn,tot Gesamte Rauschspannung

vout Spannung des Ausgangssignals

W Transistorweite

X(z) Eingangssignal (z-Bereich)

XXII

Symbolverzeichnis

Y(z) Ausgangssignal (Gesamtsystem) (z-Bereich)

Y1(z) Ausgangssignal der ersten Stufe (z-Bereich)

Y2(z) Ausgangssignal der zweiten Stufe (z-Bereich)

z Komplexe Variable der z-Transformation

XXIII

1Motivation

1.1 Delta-Sigma-Analog-Digital-Konverter

Digitale Komponenten ersetzen immer mehr analoge Funktionalität in der Schal-tungstechnik. In vielen Bereichen machen sie Innovationen erst möglich. Durchimmer weiter fortschreitende Miniaturisierung sinken die Größe und damit dieKosten pro digitaler Funktion mit jeder neuen Prozesstechnologie. In Folgedessen werden hochkomplexe Algorithmen bezahlbar.

In der Kommunikationstechnik sind manche Technologien, wie OrthogonalesFrequenzmultiplexverfahren (OFDM), erst durch erheblichen Einsatz digitalerAlgorithmik realisierbar. Auch stellt die Nutzung verschiedener Frequenzbänderfür einzelne Standards, ebenso die Verschmelzung unterschiedlicher Funktech-niken in einem integrierten System hohe Anforderungen an Adaptivität undFlexibilität der Empfangs- und Sendeelektronik. Diese Funktionalität wird erstdurch flexible, programmierbare digitale Komponenten ermöglicht.

Ein Ziel bei der Entwicklung von Kommunikationstechnik ist, das Empfangs-signal möglichst weit vorne in der Verarbeitungskette zu digitalisieren und dieweitere Verarbeitung konfigurierbar im Digitalteil auszuführen.

Der Schnittstelle zwischen analoger und digitaler Domäne kommt eine Schlüs-selrolle zu. Die Leistungsfähigkeit und Flexibilität der Analog-Digital-Konverter(ADCs), die diese Schnittstelle bilden, sind entscheidend dafür, an welcher Stelleim Empfängerpfad digitalisiert werden kann und welche Empfangsstandardsabgedeckt werden können.

1

1 Motivation

Grundsätzlich konvertieren ADCs zeit- und wertkontinuierliche analoge Signalein zeit- und wertdiskrete digitale Signale. Delta-Sigma-(∆Σ)-Analog-Digital-Konverter sind eine Implementierungsform von ADCs. Sie gehören zur Gruppeder Konverter-Typen mit Überabtastung. Ein Teil des Delta-Sigma-Konverters istein digitaler Filter. Damit tragen ∆Σ-ADCs der Miniaturisierung der CMOS-Technologie bestens Rechnung, da sie Teile der Verarbeitung in den zunehmendkleiner werdenden digitalen Verarbeitungsteil verschieben.

Zusätzlich haben Delta-Sigma-Konverter den Vorteil, dass sie durch Überab-tastung und Formung des Quantisierungsrauschens eine Abwägung zwischenAuflösung und Bandbreite erlauben. Damit besitzen sie die Voraussetzung, dieoben angeführte Anforderung an Adaptivität und Flexibilität zu erfüllen. In [1]wurde beispielsweise ein Delta-Sigma-Konverter vorgestellt, der Signale nachden Standards EDGE, UMTS und WLAN verarbeiten kann.

Delta-Sigma-Konverter unterdrücken außerdem durch Formung des Quanti-sierungsrauschens und anschließender Filterung Nachbarkanäle und außerhalbdes Nutzbandes liegende Störer. Sie ermöglichen zusätzlich die Implementierungeiner Bandpass-Charakteristik. Damit werden nur die benötigten Frequenzberei-che hochauflösend digitalisiert.

Für aktuelle und zukünftige Anwendungen in der Kommunikation sind hoheBandbreiten von mehr als 20 MHz notwendig. Die ∆Σ-ADCs mit den höchstenBandbreiten arbeiten bei sehr hohen Abtastraten, die weit im Gigahertzbereichliegen. Die schnellsten davon ([2] und [3]) sind zeitkontinuierliche (CT) Delta-Sigma-Konverter in BiCMOS-Technologien und arbeiten mit Abtastfrequenzenvon 40 bzw. 20 GHz. In Standard-CMOS-Technologie gefertigte CT-∆Σ-ADCsbesitzen Abtastraten, die bis zu 2 GHz reichen [4].

Zeitdiskrete Delta-Sigma-Konverter werden üblicherweise in Schalter-Konden-sator-(SC)-Technik in CMOS gebaut. Die höchsten Abtastfrequenzen liegenbei dieser Implementierungsform bei 420 MHz [5]. Sie sind damit um einigeFaktoren kleiner als bei CT-Entwicklungen.

Zeitkontinuierliche Delta-Sigma-Konverter sind damit im Bereich der Geschwin-digkeit zeitdiskreten Implementierungen überlegen. Sie haben ebenfalls denVorteil, dass sie inhärentes Antialiasing möglich machen [6].

Jedoch haben SC-∆Σ-ADCs Vorteile beim Entwurf, bei dem keine komplexenMehrfachintegrationen berücksichtigt werden müssen. Zudem ist bei ihnen derEinfluss von Jitter geringer und die Linearität besser [6]. Zusätzlich zeichnen

2

1.2 Zielsetzung

sich zeitdiskrete Delta-Sigma-Konverter durch höhere Robustheit gegenüberProzesstoleranzen aus als zeitkontinuierliche Implementierungen, weil sie aufVerhältnissen von Kapazitäten beruhen und nicht auf Verhältnissen von unter-schiedlichen Bauteilwerten mit unkorrelierten Fertigungstoleranzen [6].

Neuere CMOS-Technologien für Digitalschaltungen, für die moderne Systemeauf einem Chip (SOCs) entwickelt werden, stellen keine Metal-Insulator-Metal-(MIM)-Kapazitäten und Polysilizium-Widerstände zur Verfügung. Der Entwurfvon SC-∆Σ-ADCs in diesen Prozessen ist möglich, weil sie aus CMOS-Elementen und Metallfinger-Kapazitäten aufgebaut sein können.

Ein weiterer großer Vorteil der SC-Implementierungen stellt die Skalierungder Filterfunktion mit der Abtastfrequenz dar. Dadurch können mit einem SC-Delta-Sigma-Modulator ohne zusätzliche Konfigurationsmöglichkeiten mehrereApplikationen oder verschiedene Modi realisiert werden.

1.2 Zielsetzung

Ziel der Arbeit ist es, die Abtastfrequenz bei Delta-Sigma-Modulatoren inSchalter-Kondensator-Technik zu höheren Frequenzen zu verschieben.

Die ersten Delta-Sigma-Konverter wurden mit zeitkontinuierlichen Schaltungenrealisiert. Wegen verschiedener Probleme, wie Jitter-Sensitivität, wurde die Mehr-zahl der Modulatoren in SC-Technik entworfen. Nach und nach wurden Tech-niken und Konzepte entwickelt, die die Probleme der CT-Implementierungeneliminierten oder abschwächten. Das sorgte dafür, dass die Mehrzahl der heuteentwickelten Delta-Sigma-Konverter bei hohen Abtastraten zeitkontinuierlicharbeitet.

Da zeitdiskrete ∆Σ-ADCs einige Vorteile gegenüber ihren zeitkontinuierlichenPendants besitzen, ist es lohnenswert zu untersuchen, ob sie auch für höhereGeschwindigkeiten eingesetzt werden können. Damit stellt sich die Frage, obdurch neue Techniken eine Erhöhung der Geschwindigkeit von SC-Delta-Sigma-Modulatoren ermöglicht werden kann, um höhere Taktfrequenzen und damithöhere Bandbreiten zu erreichen.

Dafür wurden zunächst die Grenzen der SC-Technik im Hinblick auf hoheGeschwindigkeit untersucht und Lösungen zur Eliminierung der begrenzendenFaktoren erarbeitet. Ein wesentliches Konzept behandelt die Umgehung des

3

1 Motivation

Verstärkungs-Bandbreite-Dilemmas, indem Integratoren mit schnellen Operati-onsverstärkern (OPs) aber niedriger Verstärkung verwendet werden, um hochge-taktete SC-Modulatoren zu ermöglichen.

Dieses Konzept und weitere Überlegungen wurden anschließend durch dieEntwicklung, Produktion und Messung eines Testchips auf ihre Praxistauglichkeithin geprüft. Das Ziel war ein Prototyp eines Delta-Sigma-Modulators, der inSchalter-Kondensator-Technik entworfen ist und eine Abtastfrequenz von 1 GHzbei einer effektiven Auflösung von 10 Bit und moderatem Leistungsbedarf er-laubt.

1.3 Aufbau der Arbeit

In Kapitel 2 wird in die Grundlagen von Delta-Sigma-Modulatoren und SC-Schaltungen eingeführt. Zusätzlich werden Nichtidealitäten in realen Schaltungendiskutiert. Es folgt die Beschreibung des Stands der Entwicklungen.

Danach werden in Kapitel 3 die Limitierungen der SC-Technik bei Delta-Sigma-Modultoren für hohe Frequenzen untersucht. Anschließend wird das Konzeptzur Lösung des Verstärkungs-Bandbreite-Dilemmas detailliert vorgestellt. EineBeschreibung von Delta-Sigma-Architekturen, die für den vorgestellten Lösungs-ansatz geeignet sind, folgt.

Kapitel 4 befasst sich mit dem Entwurf des Testchips zur Evaluierung desKonzepts. Darin wird zuerst auf das Gesamtsystem und einige Aspekte derModellierung eingegangen. Es werden die Schaltungen, sowohl der einzelnenBaugruppen als auch des gesamten Systems, ebenso diskutiert, wie deren Eigen-schaften und Simulationsergebnisse. Anmerkungen zu Besonderheiten im Layoutrunden das Kapitel ab.

Das Messsystem wird in Kapitel 5 beschrieben. Es werden die damit durchgeführ-ten Messungen, sowie die dabei erzielten Ergebnisse dargestellt und diskutiert.Mögliche Optimierungen des Testentwurfs werden aufgezeigt.

Abgerundet wird die Arbeit durch eine Zusammenfassung mit Ausblick inKapitel 6.

4

2Stand der Technik

2.1 Delta-Sigma-Modulatoren

2.1.1 Grundlagen1

Ein Analog-Digital-Konverter weist jedem analogen, zeit- und amplitudenkon-tinuierlichen Signal ein digitales, zeit- und amplitudendiskretes Signal zu. DenProzess der Zeitdiskretisierung nennt man Abtastung. Er kann ohne Informations-verlust rückgängig gemacht werden, wenn das Abtasttheorem eingehalten wird[7]. Quantisierung ist die Diskretisierung der Amplitude. Dabei wird ein kon-tinuierlicher Amplitudenbereich auf einen Bereich mit endlich vielen diskretenWerten abgebildet. Im Gegensatz zur Abtastung ist Quantisierung verlustbehaftet.Das Blockschaltbild eines Quantisierers zeigt Abb. 2.1, in dem ein Fehlersignalzum Eingangssignal addiert wird.

Während das Blockschaltbild aus Abb. 2.1 exakt ist, werden bei der Modellierungdes Fehlersignals häufig Vereinfachungen vorgenommen. Im einfachsten Fallwird angenommen, dass das Fehlersignal weißes Rauschen ist. In [8] sinddie Bedingungen aufgelistet, unter denen diese Annahme gilt. In vielen Fällenist diese Annahme eine gute Approximation. Weitere Informationen über dieEigenschaften des Fehlersignals findet man in [8].

1Soweit nicht anders angegeben beziehen sich alle Aussagen in diesem Abschnitt auf [6].

5

2 Stand der Technik

Abb. 2.1 Blockschaltbild eines Quantisierers

Die Leistung des Fehlersignals e eines Quantisierers mit einer Stufenhöhe von ∆ist

e2rms =

1∆

∆/2∫−∆/2

e2 de =∆2

12. (2.1)

Geht man davon aus, dass das Fehlersignal aus weißem Rauschen besteht, wirddie gesamte Leistung gleichmäßig im Nyquistband zwischen Null und fn verteilt,wenn angenommen wird, dass die Abtastfrequenz fs zweimal so groß ist, wiedie Nyquistfrequenz fn. Das bedeutet, das zweiseitige Leistungsdichtespektrum(PSD) des Fehlersignals ist

E(f) = e2rms

12 fn

. (2.2)

Bei Überabtastung mit der Abtastfrequenz fs, die um das Überabtastverhältnis

OSR =fs

2 fn(2.3)

größer ist als zweimal die Nyquistfrequenz, wird die PSD auf

E(f) = e2rms

12 fn OSR

(2.4)

reduziert. Durch anschließende Filterung und Herabsetzung der Abtastfrequenzauf die zweifache Nyquistfrequenz kann die Rauschleistung im Signalband auf

e2 =

fn∫0

E(f) df (2.5)

6


Abb. 2.2 Allgemeines Blockschaltbild eines Delta-Sigma-Modulators

gesenkt werden. Diese ist bei idealer Filterung um den Faktor OSR geringer alsohne Überabtastung.

Delta-Sigma-Modulatoren arbeiten mit Überabtastung. Zusätzlich implementie-ren sie eine Technik, die man Formung des Quantisierungsrauschens (engl. noiseshaping) nennt. Die grundsätzliche Struktur eines ∆Σ-Modulators zeigt Abb. 2.2.Dabei wird ein Quantisierer in eine Rückkoppelschleife mit vorangestelltemSchleifenfilter integriert. Der Filter hat zwei Übertragungsfunktionen: eine fürdas Eingangssignal und eine für das Rückkoppelsignal. Der Quantisierer kannwie in Abb. 2.1 angenommen werden.

In einer reellen Implementierung wäre der Ausgang ein digitales Signal. DerSchleifenfilter ist ein analoger Block. Deshalb benötigt die Rückkopplung einenDigital-Analog-Konverter (DAC). Weil die Übertragungsfunktion des DACsgleich eins ist, ist er für die Systemanalyse irrelevant und wurde in Abb. 2.2 derÜbersichtlichkeit wegen weggelassen.

Durch die zwei Übertragungsfunktionen L0(z) und L1(z) und die verschiedenenEinspeisepunkte besitzen das Eingangssignal X(z) und das Quantisierungsfeh-lersignal E(z) unterschiedliche Übertragungsfunktionen zum Ausgang Y(z).Während die Signal-Übertragungsfunktion (STF)

STF(z) =Y(z)X(z)

=L0(z)

1− L1(z)(2.6)

ist, lautet die Übertragungsfunktion des Quantisierungsrauschens (NTF)

NTF(z) =Y(z)E(z)

=1

1− L1(z). (2.7)

7

2 Stand der Technik

Abb. 2.3 Delta-Sigma-Modulator 1. Ordnung

Im einfachsten Fall, wenn

L0(z) = −L1(z) =z−1

1− z−1(2.8)

ist, wird ein Integrator als Schleifenfilter benutzt. Der dadurch entstehendeDelta-Sigma-Modulator erster Ordnung ist in Abb. 2.3 dargestellt. Die Übertra-gungsfunktionen sind

STF(z) = z−1 (2.9)

NTF(z) = 1− z−1 . (2.10)

Während das Eingangssignal nur verzögert wird, erfährt das Quantisierungsrau-schen eine Filterung mit der Funktion 1 − z−1. Der Amplitudengang dieserFunktion ist in Abb. 2.4 abgebildet. Diese Filterung des Rauschens wird alsRauschformung bezeichnet, weil das Rauschen im Frequenzbereich des Nutz-signals gedämpft wird, während es außerhalb des Nutzbandes zunimmt. DasRauschen außerhalb des Nutzbandes kann durch digitale Filterung zum großenTeil eliminiert werden. Dadurch steigt das Signal-Rausch-Verhältnis (SNR) desModulators gegenüber einfacher Überabtastung. Deshalb kann die Anzahl derQuantisiererstufen reduziert – bis zur Einzelbit-Quantisierung – und gleichzeitigein hoher SNR-Wert von mehr als 100 dB erreicht werden.

Charakteristisch für eine NTF erster Ordnung nach Gl. 2.10 ist ein Anstieg derRauschleistung um 20 dB/Dekade und eine Verstärkung von 6 dB bei fs/2.

8


Abb. 2.4 NTF eines Delta-Sigma-Modulators 1. Ordnung

2.1.2 Modulatoren zweiter Ordnung

Die Ordnung eines Delta-Sigma-Modulators wird bestimmt durch die Ordnungdes Rückkopplungsfilters L1(z). Bis zu einer Ordnung von zwei kann die Sta-bilität einer Modulator-Topologie analytisch nachgewiesen werden [8]. Deshalbwerden sie häufig eingesetzt, entweder einzeln oder in kaskadierten Strukturen,die im nächsten Abschnitt behandelt werden.

Ein Modulator erster Ordnung besitzt in seiner NTF eine Nullstelle, ein Modu-lator zweiter Ordnung, zwei Nullstellen. Häufig befinden sie sich als doppelteNullstelle bei 0 Hz (DC). Dann ist die ideale2 NTF gleich

NTF(z) =(1− z−1

)2. (2.11)

2In realen Implementierungen besitzt die NTF auch Pole. Für viele Schaltungen ist die ideale NTFein gute Approximation.

9

2 Stand der Technik

Abb. 2.5 Vergleich: NTF 1. und 2. Ordnung

In Abb. 2.5 sind die NTFs erster und zweiter Ordnung – beide mit allen Nullstel-len bei DC – gegenübergestellt. Die NTF zweiter Ordnung besitzt bei niedrigenFrequenzen eine höhere Dämpfung als die NTF erster Ordnung. Der Anstiegbeträgt 40 dB/Dekade und endet mit doppelter Verstärkung bei fs/2 gegenüberder NTF erster Ordnung. Diese höheren Rauschanteile bei hohen Frequenzenwerden mit einem digitalen Filter großteils eliminiert. Die Rauschdämpfungbei niedrigeren Frequenzen bleibt erhalten. Dadurch kann mit einem Modulatorzweiter Ordnung bei gleicher Bandbreite und Abtastrate ein höheres SNR erzieltwerden, als mit einem Modulator erster Ordnung.

Zwei Strukturen werden besonders häufig für Modulatoren zweiter Ordnungeingesetzt. Ein verallgemeinertes Blockschaltbild der Topologie mit verteilterRückkopplung ist in Abb. 2.6 zu sehen [6], das der Topologie mit Vorwärtskopp-lung (engl. feedforward) in Abb. 2.7 [9].

Topologien mit Vorwärtskopplung besitzen den Vorteil, dass nur der Quanti-sierungsfehler und kein Eingangssignal im Filter verarbeitet wird. In Kombi-

10


Abb. 2.6 Delta-Sigma-Modulator 2. Ordnung mit verteilter Rückkopplung

Abb. 2.7 Delta-Sigma-Modulator 2. Ordnung mit Vorwärtskopplung

nation mit Multibit-Quantisierern wird die Aussteuerung der Integratoren imVergleich zu Topologien mit verteilter Rückkopplung stark verringert. Dadurchsind sie besser für moderne CMOS-Prozesse im Nanometerbereich mit niedrigerVersorgungsspannung geeignet. Zusätzlich verbessert sich die Linearität, auchbei Implementierung in Prozessen mit gröberen Strukturgrößen und höhererVersorgungsspannung.

Der Nachteil von Topologien mit Vorwärtskopplung ist, dass ein zusätzlicherAddierer direkt vor dem Quantisierer benötigt wird. Dieser Addierer wird ent-weder aktiv, mit zusätzlichem Stromverbrauch, oder passiv, mit einhergehenderSignaldämpfung, realisiert.

Beide Strukturen können dimensioniert werden um eine NTF zweiter Ordnungnach Gl. 2.11 zu implementieren, bei der Topologie mit verteilter Rückkopplungmit Verstärkungsfaktoren von entweder a = 1, b = 1 und c = 2 oder a = 0, 5,b = 2 und c = 1, bei der Topologie mit Vorwärtskopplung mit a = 1, b = 1 undc = 2.

Modulatoren mit Ordnungen größer zwei werden in Abschnitt 2.1.5 besprochen.

11

2 Stand der Technik

Abb. 2.8 Kaskadierter (MASH) Delta-Sigma-Modulator

2.1.3 Kaskadierte Modulatoren

Delta-Sigma-Modulatoren mit Ordnungen größer zwei können Stabilitätsproble-me besitzen. Um diese Probleme zu umgehen, werden kaskadierte Modulatoren(MASH) benutzt [6]. Dabei schaltet man mehrere Modulatoren in Reihe, wobeider n-te Modulator das Quantisierungsrauschen des (n-1)-ten als Eingangssignalerhält und die Ausgänge in einer digitalen Korrektur verrechnet werden. DieOrdnung der einzelnen Modulatoren ist in den meisten Fällen nicht höher alszwei, damit Stabilitätsprobleme vermieden werden. Die allgemeine Topologieeines kaskadierten Modulators mit zwei Modulatoren in Reihe ist in Abb. 2.8dargestellt.

Das Ausgangssignal des Gesamtsystems ist

Y(z) = X(z)STF1(z)Hc1(z)

+ E1(z)(

NTF1(z)Hc1(z) + STF2(z)Hc2(z))

+ E2(z)NTF2(z)Hc2(z) .

(2.12)

12


Die Funktionen Hc1(z) und Hc2(z) der Fehlerkorrektur werden so gesetzt, dass

Hc1(z) = STF2(z)Hc2(z) = −NTF1(z) (2.13)

ist. Dadurch wird der Quantisierungsfehler der ersten Stufe E1(z) eliminiertund der Quantisierungsfehler der zweiten Stufe E2(z) mit dem Produkt derRauschübertragungsfunktionen beider Stufen gefiltert. Mit Gln. 2.13 gelten dieÜbertragungsfunktionen

STF(z) =Y(z)X(z)

= STF1(z) (2.14)

NTF11(z) =Y(z)E1(z)

= 0 (2.15)

NTF22(z) =Y(z)E2(z)

= −NTF1(z)NTF2(z) . (2.16)

Die Filterung von E2(z) ist bei zwei idealen Modulatoren zweiter Ordnungequivalent zu einer Filterung vierter Ordnung mit

NTF22(z) =(1− z−1

)4. (2.17)

Wie später noch erklärt werden wird, ist eine solch aggressive3 Filterung beieinstufigen Modulatoren meist nicht realisierbar. Dadurch können kaskadierteModulatoren höhere Auflösungen realisieren als einstufige.

Das Problem kaskadierter Modulatoren besteht in der Realisierung der Gleichun-gen 2.13. Durch Nichtidealitäten in der realen Schaltungsimplementierung wer-den NTF1(z) und STF2(z) nie den idealen Übertragungsfunktionen gleichen,wodurch die Gleichungen 2.13 nicht exakt zutreffen. Die Folge ist ein Anteil vonE1(z) und ein höherer Anteil von E2(z) im Ausgang, als die idealen Gleichungenvorgeben (im englischen wird der Begriff »leakage« verwendet). Das heißt,um eine hohe Auflösung zu erzielen müssen die digitalen Übertragungsfunk-tionen Hc1(z) und Hc2(z) den analogen Übertragungsfunktionen STF2(z) undNTF1(z) möglichst genau entsprechen.

3Als aggressiv wird eine NTF angenommen, die große Anteile bei hohen Frequenzen besitzt,wodurch ein kleineres Rauschen im Nutzband entsteht.

13

2 Stand der Technik

Abb. 2.9 SMASH Delta-Sigma-Modulator

Man kann die Anpassung von Hc1(z) und Hc2(z) an STF2(z) und NTF1(z)erhöhen, indem man bei der Implementierung der digitalen Übertragungsfunktio-nen die nicht idealen Schaltungseigenschaften berücksichtigt – soweit das mög-lich ist. Es wird durch stochastische Prozesse bei der Herstellung der Schaltungjedoch nie gelingen, alle Nichtidealitäten exakt im voraus zu bestimmen.

Es gibt Ansätze, Hc1(z) und Hc2(z) als adaptive Filter zu realisieren [10].Je genauer jedoch die Angleichung der Übertragungsfunktionen vorgenommenwird, desto größer ist der Flächenbedarf für die Implementierung von Hc1(z) undHc2(z) und deren Einschwingzeit.

2.1.4 SMASH

Um die Angleichung der analogen und digitalen Übertragungsfunktionen beikaskadierten Modulatoren zu umgehen, wurde die SMASH-Topologie (SturdyMASH) entwickelt [11]. Sie benötigt keine digitalen Filter. Ein allgemeinesBlockschaltbild eines SMASH Modulators ist in Abb. 2.9 dargestellt.

14


Abb. 2.10 SMASH Delta-Sigma-Modulator, vereinfachte Darstellung

Darin wird der Ausgang der zweiten Stufe vom Ausgang der ersten Stufe abgezo-gen und ein Gesamtausgang berechnet, der auch in die erste Stufe rückgekoppeltwird. Das Eingangssignal der zweiten Stufe ist E1(z). Das System kann, wie inAbb. 2.10 gezeigt, vereinfacht werden.

Die Übertragungsfunktionen sind

STF(z) =Y(z)X(z)

= STF1(z) (2.18)

NTF11(z) =Y(z)E1(z)

= NTF1(z) (1− STF2(z)) (2.19)

NTF22(z) =Y(z)E2(z)

= NTF1(z)NTF2(z) . (2.20)

Damit ist die NTF22(z) bei normalen MASH und SMASH Modulatoren gleich.NTF11(z) ist jedoch ungleich Null. Man kann aber durch Implementierung von

STF2(z) = NTF2(z)− 1 (2.21)

eine NTF11 von

NTF11(z) = NTF22(z) = NTF1(z)NTF2(z) (2.22)

erreichen. Damit wird die Rauschleistung des Gesamtmodulators, im Vergleichzur herkömmlichen MASH Topologie, verdoppelt. Sie ist jedoch im Nutzbandimmer noch sehr niedrig.

Als Vorteil besitzt die SMASH Topologie eine höhere Robustheit gegenüberNichtidealitäten ihrer Komponenten. So erreicht sie beispielsweise eine höhere

15

2 Stand der Technik

Genauigkeit, als die MASH Implementierung, bei niedriger Verstärkung derOperationsverstärker in den Integratoren [11].

2.1.5 Filter höherer Ordnung

Die Filterordnung kann auch größer als zwei ausfallen. Dann muss die Stabilitätdes Modulators genauer untersucht werden. Im folgenden Abschnitt wird ledig-lich auf die Stabilität von Multibit-Modulatoren eingegangen, weil in der Arbeitnur solche untersucht wurden. Die Stabilitätsuntersuchungen und -bedingungenvon Einzelbit-Modulatoren können in [6] oder [12] nachgelesen werden.

Eine Weiterentwicklung der NTF erster Ordnung zu einer NTF höherer Ordnungist

NTF(z) = (1− z−1)LM , (2.23)

wobei LM die Ordnung des Filters ist. Implementierungen von Modulatoren mitdieser NTF sind nur unter bestimmten Voraussetzungen stabil.

Grundsätzlich ist ein Delta-Sigma-Modulator ein lineares Regelsystem mit einernichtlinearen Komponente, dem Quantisierer. Letzterer kann bei kleiner Aus-steuerung als linear angesehen werden (vgl. Abb. 2.1). Solange nach der Theorielinearer Systeme das Gesamtsystem in sich stabil ist und keine zu großen Ein-gangssignale zugeführt werden, treten keine Instabilitäten auf. Wird der Eingangdes Quantisierers übersteuert, steigt das Fehlersignal an. Die Regelschleife ist imAnschluss nicht mehr in der Lage, mit Hilfe der Rückkopplung gegenzusteuern.Interne Signale nähern sich entweder einer der beiden Versorgungsspannungenund bleiben dort, oder sie oszillieren und das System wird damit instabil.

Wie bereits in Abb. 2.5 erkennbar ist, sinkt mit steigender Ordnung nicht nur derRauschanteil bei niedrigen Frequenzen, sondern es steigt auch der Anteil bei ho-hen Frequenzen mit 6 dB pro Ordnung bei einer NTF nach Gl. 2.23. Das heißt, dieAussteuerung des Quantisierereingangs steigt durch die hochfrequenten Anteileund dadurch auch die Wahrscheinlichkeit, dass der Quantisierer übersteuert wirdund Instabilität entsteht.

Allgemein kann eine NTF mit der Ordnung LM als

16


NTF(z) =

LM∑i=0

aiz−i

LM∑j=0

bjz−j

(2.24)

geschrieben werden. Dabei besitzt die NTF LM Nullstellen und maximal LM

Pole. Die Stabilität wird durch zwei Kriterien bestimmt. Zum einen muss die NTFin sich stabil sein [6], das heißt, alle Pole müssen innerhalb des Einheitskreisesliegen. Zum anderen darf der Quantisierer nicht überladen werden. Sein Ein-gangssignal darf nicht dauerhaft außerhalb seines maximalen Eingangsbereichsliegen. Dies erreicht man, in dem das Eingangssignal maximal so groß werdendarf, dass es zusammen mit dem Quantisierungsrauschen den Quantisierer nichtüberlädt. Die mathematische Bedingung hierfür ist nach [6]

max (|vin (m)|) ≤ M + 2− ‖ntf‖1 , (2.25)

wobei

‖ntf‖1 =∞∑

n=0

|ntf (n)| (2.26)

die 1-Norm der Impulsantwort ntf(n) der NTF(z) ist. ntf(n) ist die inversz-Transformierte von NTF(z). M ist hier die Anzahl der Stufen des Quantisierersund vin(m) das Eingangssignal zum Abtastzeitpunkt mTs.

Gl. 2.25 kann folgendermaßen erklärt werden: Der Aussteuerbereich des Quanti-sierereingangs wird mit M+2 definiert. Der Zusatzterm zwei entspricht einem ma-ximalen Quantisierungsfehler im Aussteuerbereich von der unteren Stufengrenzenach unten und einen nach oben von der oberen. Das größte Signal, das vor demQuantisierer durch das Quantisierungsrauschen entstehen kann, entspricht derSumme in Gl. 2.26. Es handelt sich dabei immer um die größten anzunehmendenSprünge des Quantisierungsfehlers von einem ganzen niederwertigsten Bit (LSB)und immer in diejenige Richtung, die das Signal am stärksten anwachsen lässt.Von dem Aussteuerbereich wird dieses maximale Signal des Quantisierungsfeh-lers abgezogen, so dass der Eingangsbereich für das Eingangssignal übrig bleibt.

Eine Interpretation obiger Bedingung ist, dass die Stabilität eines Modulatorshöherer Ordnung ein Abwiegen zwischen der Aggressivität der Rauschformung,

17

2 Stand der Technik

der Anzahl der Stufen des Quantisierers und der Höhe der Aussteuerung desEingangssignals des Modulators ist.

Gl. 2.25 ist eine sehr konservative Beschränkung. Zum einen ist Gl. 2.26 sehrpessimistisch, denn die Wahrscheinlichkeit, dass das Rauschsignal diesen extre-men Verlauf nimmt, ist verschwindend gering. Zum anderen wird auch davonausgegangen, dass das Eingangssignal dauerhaft groß bleibt. Letzteres kannkurzzeitig größer ausfallen, wenn diese große Aussteuerung im folgenden Verlaufwieder kompensiert wird. Zuletzt hat auch die Filter-Implementierung Einfluss,zum Beispiel, wie sie auf einen kurzzeitig größeren Quantisierungsfehler reagiert.Deshalb kann ein Modulator in den meisten Fällen aggressiver skaliert werden,als durch Gl. 2.25 vorgegeben. Gelegentliche Instabilität, z.B. ein mal pro Tag,kann in einigen Schaltungen, z.B. in der Kommunikation, toleriert werden.Bei Auftreten würden einzelne Datenpakete verloren gehen. Der Modulatorwürde – nach Detektion einer Instabilität – zurückgesetzt und danach wiederweiterarbeiten. Je weiter man Gl. 2.25 überschreitet, desto größer ist allerdingsdie Wahrscheinlichkeit, dass pro Zeiteinheit Instabilität auftritt.

2.1.6 Nullstellen der NTF

2.1.6.1 Nullstellen abseits von 0 Hz

Alle NTF-Filter, die bis hierhin diskutiert wurden, besitzen eine Tiefpass-Charakteristik mit einem Durchlassbereich um 0 Hz. Dies ist darauf zurückzu-führen, dass alle Nullstellen der NTF bei DC lagen. Durch Verwendung von Re-sonatoren, wie in Abb. 2.11 dargestellt, können konjugiert komplexe Nullstellenrealisiert werden, die im Frequenzgang abseits von 0 Hz liegen. Der Resonatorbesteht aus einem nichtverzögernden und einem verzögernden Integrator inReihenschaltung, deren Ausgangssignal negativ verstärkt rückgekoppelt wird. Daes sich um ein lineares System handelt, spielt die Reihenfolge der Integratorenkeine Rolle.

Mit Resonatoren kann ein Modulator mit Bandpass-Charakteristik implemen-tiert werden, dessen Durchlassbereich abseits von 0 Hz liegt. Der in Abb. 2.12abgebildete Modulator besitzt beispielsweise die in Abb. 2.13 gezeigt NTF miteinem Durchlassbereich um fs/4. Hierbei ist noch anzumerken, dass bei dieserImplementierung die Reihenfolge der Integratoren eine Rolle spielt. Wäre derzweite Integrator nichtverzögernd, würde sich ein System ergeben, das eine

18


Abb. 2.11 Resonator aus Integratoren

Abb. 2.12 Bandpass-Modulator

Abb. 2.13 Bandpass-Rauschformung

19

2 Stand der Technik

Rückkopplung ohne Verzögerung über den Quantisierer hätte. Ein solches Systemist physikalisch nicht implementierbar [6].

Durch Verwendung von Resonatoren sind sogar Modulatoren mit Hochpass-Charakteristiken möglich. In dieser Arbeit werden lediglich Delta-Sigma-Modulatoren mit Tiefpassfilter behandelt. Alle Konzepte sind uneingeschränktauf Bandpassmodulatoren anwendbar.

2.1.6.2 Verteilung von Nullstellen im Durchlassbereich

Auch für Delta-Sigma-Modulatoren mit Tiefpass-Charakteristik können Doppel-Nullstellen abseits von 0 Hz platziert werden. In [6] werden Algorithmen für dieideale Positionierung der Nullstellen beschrieben.

In [13] wird ein einfacheres Vorgehen vorgeschlagen. Alle, außer zwei Null-stellen, liegen bei 0 Hz. Das konjugiert-komplexe Polpaar abseits von 0 Hz wirdmittels eines Resonators mit Resonanzfrequenz von

fr =√

2LM − 32LM − 1

fn (2.27)

implementiert. Die entstehende NTF eines Modulators 4. Ordnung ist inAbb. 2.14 einer NTF mit vier Nullstellen bei DC gegenübergestellt. Hier istersichtlich, dass die Rauschenergie im unteren Frequenzbereich größer ist,jedoch kurz vor der Bandgrenze kleiner wird als die Vergleichsfunktion. Da diePerformanz durch die höchsten Rauschanteile bestimmt wird, besitzt die Strukturnach [13] höhere Auflösung.

2.1.7 Parameter

Um eine bestimmte Auflösung in einer vorgegebenen Bandbreite zu erhalten,kann der Entwickler für die Auswahl der Topologie mehrere Parameter beein-flussen:

• Ordnung und NTF

• Anzahl der Modulatorstufen (Kaskaden)

• Abtastfrequenz und Überabtastrate

20


Abb. 2.14 NTF mit zwei Nullstellen abseits von DC (blau) und allen Nullstellen bei DC (rot)

• Anzahl der Quantisierungsstufen

Grundsätzlich gilt: je höher die Ordnung, desto höher die Auflösung, weil dadurchdie Rauschformung verstärkt wird, wodurch der Rauschanteil im Signalbandsinkt. Der Gewinn bei hohen Ordnungen durch eine weitere Erhöhung istgeringer, weil dadurch die 1-Norm der NTF-Impulsantwort ansteigt und damitdie Amplitude des Eingangssignals kleiner ausfallen muss. Bei höherer Ordnungsteigt zudem die Chipfläche und eventuell die Leistung.

Die Anzahl der Modulatorstufen bei Kaskaden wird hauptsächlich durch Be-trachtungen bezüglich der Stabilität bestimmt. Es können auch Überlegungenzur Komplexität eine Rolle spielen, weil jede weitere Stufe einer kaskadiertenImplementierung zusätzliche Quantisierer und DACs benötigt.

Bei vorgegebener Bandbreite legt die Abtastfrequenz gleichzeitig die Überab-tastrate fest und umgekehrt. Je höher die Überabtastrate, desto höher die Auflö-sung. Dies kann man in Abb. 2.11 sehen: je kleiner die Bandbreite im Verhältnis

21

2 Stand der Technik

zur Abtastfrequenz, desto kleiner wird der Rauschanteil im Signalband und umsohöher wird die Auflösung sein.

Mit steigender Anzahl an Quantisierungsstufen sinkt die Energie des Quantisie-rungsrauschens und damit steigt die Auflösung. Je höher die Anzahl der Stufenausfällt, desto komplexer wird der Quantisierer und desto mehr Fläche undEnergie wird er benötigen.

Die für eine Spezifikation am besten geeignete Topologie ist ein Kompromissaus diesen Parametern, die noch weitere, wie die Leistungsaufnahme und dieChipfläche, beeinflussen. Zusätzlich spielen Nichtidealitäten der verwendetenBaugruppen eine Rolle. Diese werden in Abschnitt 2.3 behandelt.

2.2 Schaltungstechniken

2.2.1 Einteilung

Grob lassen sich die Implementierungen von Delta-Sigma-Modulatoren in zweiKategorien einordnen: zeitkontinuierliche und zeitdiskrete.4

Die zeitkontinuierlichen Implementierungen lassen sich wiederum in zwei Klas-sen einteilen5: Schaltungen mit aktiven RC-Integratoren auf Basis von Operati-onsverstärkern (Abb. 2.18) und Schaltungen mit aktivem gm-C- (Abb. 2.15) odergm-LC Filter (Abb. 2.16).

Zeitdiskrete Schaltungen werden meist in Schalter-Kondensator-Technik (SC)entworfen. Schaltungen mit geschalteten Strömen (SI) werden hingegen kaumnoch gebaut, da sie der SC-Technik unterlegen sind [14]. In letzter Zeit wer-den auch komparator-basierte Schaltungen verwendet [15]. Bei Delta-Sigma-Modulatoren mit hohen Abtastraten spielen sie (noch) keine Rolle. Deshalbwerden sie in dieser Arbeit nicht weiter diskutiert. Grundlagen dazu können in[16] nachgelesen werden.

4Selten werden auch Mischformen verwendet.5Diese beiden Schaltungstechniken sind die am häufigsten eingesetzten. Weitere finden sich in [12].

22


Abb. 2.15 gm-C-Integrator

2.2.2 gm-C-Integratoren und gm-LC-Filter

Ein gm-C-Integrator besteht, wie in Abb. 2.15 dargestellt, aus einer gm-Zelle(einem Transkonduktanzverstärker), die eine Eingangspannung in einen Stromkonvertiert, und einer Kapazität am Ausgang. Die gm-Zelle ist ein aktiverBlock, der einen möglichst gleichbleibenden Quotienten aus Ausgangsstrom undEingangsspannung sicherstellt, wobei

gm =igm(t)vin(t)

(2.28)

gilt. Die Integration erfolgt durch die Kapazität. Sie erzeugt bei unbelastetemAusgang die Spannung

vout(t) = vout(t0) +1Ci

t∫t0

igm(τ)dτ (2.29)

= vout(t0)− gm

Ci

t∫t0

vin(τ)dτ . (2.30)

Im Laplacebereich hat der Integrator die Übertragungsfunktion

H(s) =gm

s Ci. (2.31)

Ein gm-LC Resonator besitzt noch eine Spule parallel zur Kapazität, wie inAbb. 2.16. Damit entsteht ein Doppelpol mit nur einem aktiven Element, jedoch

23

2 Stand der Technik

Abb. 2.16 gm-LC-Resonator

Abb. 2.17 gm-Zelle

bei fr > 0 Hz. Die Übertragungsfunktion ist

H(s) =gms Lr

1 + s LrCr. (2.32)

Reale Schaltungsimplementierungen von Transkonduktanzverstärkern besitzennicht konstantes gm, da keine linearen aktiven Elemente existieren. Alle aktivenBauteile, sowohl Bipolar- als auch MOS-Transistoren, besitzen nichtlinearesVerhalten. Die Größe der Nichtlinearität der jeweiligen Bauelemente ist abhängigvon der Aussteuerung. Je höher die Aussteuerung ist, desto größer ist dieNichtlinearität.

Im einfachsten Fall besteht die gm-Zelle nur aus einem Transistor. Es wird jedochmeistens ein Differenzpaar (siehe Abb. 2.17) [17] verwendet. Die Spannungs-Strom-Konversion erfolgt durch die Eingangstransistoren M1 und M2. Die

24


Strom-Spannungs-Beziehung

ID = K′WL

(VGS −VTH)2 (2.33)

ist durch die quadratische Abhängigkeit nichtlinear. In der obigen Gleichung istID der Drainstrom der Transistoren. K′ ist eine Technologiekonstante. VGS istdie Gate-Source-Spannung, VTH die Einsatzspannung, W die Weite und L dieLänge der Transistoren.

Auch wenn die Eingangs-Ausgangsgleichung für die gm-Zelle mit

∆i = gm∆vin = 2K′WL

(VGS −VTH) ∆vin (2.34)

zunächst linear erscheint, ist sie es nicht, weil die Taylorreihe für gm nur biszum linearen Glied berechnet wurde. Berücksichtigt man auch den quadratischenTerm so erhält man

∆i = 2K′WL

(VGS −VTH) ∆vin + K′WL

∆v2in . (2.35)

Für Bipolar-Transistoren gilt ein ähnlicher Zusammenhang (siehe [17]). Es gibtverschiedene Methoden zur Linearisierung. Sie können in [17] nachgelesenwerden.

Der Vorteil von gm-C-Integratoren und gm-LC-Filter ist die hohe Geschwin-digkeit, die sie erreichen können. Da sie einfach aufgebaut sind und keineRückkopplung besitzen, sind sie sehr schnell und besitzen keine Probleme mitInstabilität.

Im Folgenden wird auf gm-C- und gm-LC-Filter nicht weiter eingegangen.

2.2.3 Aktive RC-Integratoren

Aktive RC-Integratoren, wie in Abb. 2.18 dargestellt, bestehen aus einem Operati-onsverstärker, in dessen Rückkoppelpfad eine Kapazität geschaltet ist, und einemEingangswiderstand. Auf Grund der virtuelle Masse des Verstärkers fließt durch

25

2 Stand der Technik

Abb. 2.18 Aktiver RC-Integrator

den Widerstand ein Strom von

iin(t) =vin(t)

Ri. (2.36)

Dieser wird, wie beim gm-C-Integrator, auf der Kapazität integriert und erzeugtso die Ausgangsspannung

vout(t) = vout(t0)− 1Ci

t∫t0

iin(τ)dτ (2.37)

= vout(t0)− 1Ci Ri

t∫t0

vin(τ)dτ . (2.38)

Im Laplacebereich hat der Integrator die Übertragungsfunktion

H(s) =1

s RiCi. (2.39)

Es wird ein idealer Operationsverstärker mit unendlicher Verstärkung, unendlichgroßem Eingangswiderstand, keinem Ausgangswiderstand, unendlicher Band-breite und keiner Strombegrenzung (engl. slewrate) angenommen.

Reale Operationsverstärker besitzen mindestens eine differenzielle Eingangsstu-fe, bei resistiven Lasten eine Ausgangsstufe und eventuell weitere Stufen imInneren. Mögliche Eingangsstufen sind in Abb. 2.19 dargestellt. Variante (a)ist ein einfaches Differenzpaar mit Stromquellen-Last. In (b) ist ein Differenz-verstärker mit gefalteter Kaskode gezeigt, während in (c) ein symmetrischer

26


(a) (b)

(c)

Abb. 2.19 Operationsverstärker-Eingangsstufen

Transkonduktanzverstärker (OTA) dargestellt ist. Zwischen- und Ausgangsstufengibt es mannigfaltig. Beispiele finden sich in [17] oder in [18].

Ein realer Operationsverstärker besitzt eine endliche Verstärkung, weshalb dievirtuelle Masse vom Referenzpotenzial abweicht. Der Effekt, der dadurch auftritt,ist ein Ladungsverlust (engl. leakage). Das heißt, die Polfrequenz des Integratorsbefindet sich nicht mehr bei 0 Hz, sondern etwas oberhalb. Wie weit oberhalbhängt von der DC-Verstärkung des Verstärkers ab [12]. Die Auswirkung derendlichen Verstärkung ist die gleiche wie bei SC-Implementierungen und wirdin Abschnitt 2.3 besprochen.

27

2 Stand der Technik

Abb. 2.20 SC-Integrator

Die Verstärkung des Operationsverstärkers ist stark nichtlinear bei großer Aus-steuerung des Ausgangs. Dies wird durch die äußere Beschaltung mit Hilfe derRückkopplung durch die Schleifenverstärkung stark gedämpft. Zusätzlich ist derWert der Ausgangsspannung von der Geschwindigkeit des Operationsverstärkersabhängig [12]. Die Frequenz der Einheitsverstärkung (UGBW) des Operations-verstärkers sollte ungefähr 1-5 mal der Abtastfrequenz entsprechen [6][12].

2.2.4 SC-Integratoren

2.2.4.1 Grundschaltung

SC-Integratoren ersetzen den Widerstand des RC-Integrators durch eine geschal-tete Kapazität, wie in Abb. 2.20 dargestellt. Die Kapazität gibt, ebenso wieder Widerstand, eine Ladungsmenge pro Zeit an die Integrationskapazität Ci

weiter. Diese Ladungsmenge ist proportional zur Eingangsspannung. Beim RC-Integrator ist die Ladung zusätzlich proportional zum Leitwert des Widerstands,beim SC-Integrator zur Schaltfrequenz und zur Eingangskapazität Cs.

In der Abtastperiode (engl. sampling phase) φ1 sind die Schalter S1 und S3

in Abb. 2.20 geschlossen und es wird das Eingangssignal auf die Kapazität Cs

geladen. In der Integrationsphase φ2 sind die Schalter S2 und S4 geschlossen unddie Ladung von Cs wird auf Ci integriert.

Die zeitliche Abfolge der Phasen ist in Abb. 2.21 aufgezeigt. Es ist entscheidend,dass die Taktflanken der beiden Phasen nicht überlappen, um Ladungsabfluss zuvermeiden. Die Ladung auf Cs nach Öffnen der Schalter S1 und S3 zum Zeitpunktt2 ist

Qs(t2) = vin(t2) Cs. (2.40)

28


Abb. 2.21 Ansteuerung SC-Integrator mit Periodendauer Ts

Nach dem Schließen der Schalter S2 und S4 sorgt die virtuelle Masse amnegativen Eingang des Operationsverstärkers dafür, dass sich die Kapazität Cs

entlädt und die Ladung auf Ci fließt. Durch wiederholte Abfolge der Phasenφ1 und φ2 wird eine diskrete Integration (Summation) des Eingangssignals vin

erreicht. Die Ausgangsspannung ist

vout(n) = vout(0) +Cs

Ci

n∑i=0

vin(t2 + nTs) . (2.41)

Im z-Bereich kann man Gl. 2.41 als

Vout(z) = V0 +Cs

Ci

z−1

1− z−1Vin(z) . (2.42)

schreiben.

2.2.4.2 Nichtverzögernder Integrator

Der in Abb. 2.20 gezeigte Integrator stellt einen verzögernden Integrator dar.Dadurch, dass in Phase φ1 abgetastet und erst in Phase φ2 integriert wird, stehtdie Summe mit dem Eingangssignal für die nächste Stufe erst mit der nächstenPhase φ1 zur Verfügung. Das Eingangssignal wird also zuerst verzögert unddann integriert. Das systemtheoretische Äquivalent mit Verstärkungsfaktor eins(Cs = Ci) ist in Abb. 2.22 abgebildet. Es besitzt die Übertragungsfunktion

H(z) =z−1

1− z−1. (2.43)

In Abschnitt 2.1.6 wurde ein Resonator vorgestellt, der neben einem verzö-gernden auch einen nichtverzögernden Integrator beinhaltet. Letzterer besitzt

29

2 Stand der Technik

Abb. 2.22 Blockdiagramm verzögernder Integrator

Abb. 2.23 Blockdiagramm nichtverzögernder Integrator

ein Blockschaltbild bei einem Verstärkungsfaktor von eins nach Abb. 2.23. DieÜbertragungsfunktion ist

H(z) =1

1− z−1. (2.44)

Realisiert wird ein solcher nichtverzögernder Integrator indem in der Schaltungaus Abb. 2.20 Schalter S3 mit φ2 und S4 mit φ1 angesteuert wird. Dadurchwird das Eingangssignal in Phase φ1 auf Ci integriert und kann noch währenddieser kombinierten Abtast- und Integrationsphase im nachfolgenden Integratorabgetastet werden [17].

Zu beachten ist dabei, dass sich das Vorzeichen der integrierten Spannungumkehrt.

2.3 Nichtidealitäten

2.3.1 Endliche Verstärkung

Damit die Schaltung in Abb. 2.20 die Gleichung 2.41 erfüllt, müsste die Verstär-kung des Operationsverstärkers unendlich groß sein. Nur dann ist die virtuelleMasse am negativen Eingang auch wirklich gleich dem positiven Eingang unddamit gleich der Bezugsmasse des Signals.

Ist die Verstärkung endlich, muss eine Differenz am Eingang des OPs vorhandensein, damit eine von Null verschiedene Ausgangsspannung erzeugt werden kann.

30


Abb. 2.24 Blockdiagramm leckender Integrator

Damit ist die virtuelle Masse nicht mehr gleich dem Massepotenzial. Deshalbbleibt zum einen auf der Abtastkapazität Ladung zurück. Zum anderen ist dieSpannung, die über der Integrationskapazität gebildet wird, betragsmäßig kleiner.Der Integrator verliert Ladung, er leckt (im engl. wird auch hier der Begriff»leakage« benutzt). Die Leckladung ist noch größer, je größer die parasitäreKapazität am negativen Eingang ist, da diese Kapazität zusätzlich mit umgeladenwerden muss und dadurch Ladung von Ci abgezogen wird.

In erster Näherung kann der Effekt der endlichen Verstärkung durch einen Faktorα in der Rückkoppelschleife von Abb. 2.22, wie in Abb. 2.24 gezeigt, modelliertwerden. Die Übertragungsfunktion lautet dann

H(z) =z−1

1− αz−1, (2.45)

wobei

α =A0

A0 + 1(2.46)

und A0 die DC-Verstärkung des Operationsverstärkers ist [19].

In Abb. 2.25 ist die Auswirkung der endlichen Verstärkung auf den Frequenzgangdes Integrators zu sehen. Die rote gestrichelte Kurve zeigt den idealen Verlauf beiunendlich großer Verstärkung. Sie steigt zu kleineren Frequenzen hin kontinu-ierlich an. Bei endlicher Verstärkung knickt die Kurve zu kleineren Frequenzenhin ab und verläuft zu 0 Hz hin horizontal. Es handelt sich um einen klassischenTiefpassverlauf, der horizontal bei DC beginnt und ab dem Pol mit 20 dB/Dekadesinkt. Der Unterschied zum kontinuierlichen Tiefpass liegt im Abflachen bei fs/2.

Diese veränderte Übertragungsfunktion der Integratoren hat Auswirkungen aufdie Übertragungsfunktionen des Delta-Sigma-Modulators. In Abb. 2.26 ist der

31

2 Stand der Technik

Abb. 2.25 Frequenzgang eines Integrators mit unterschiedlichen Verstärkungen des OPs

Abb. 2.26 NTF 2. Ordnung mit OPs mit 40 dB Verstärkung

32


Verlauf einer NTF eines Modulators zweiter Ordnung dargestellt. Man erkennt,dass sich die Frequenz überträgt, an der die Kurven abflachen. Die Änderung derForm entsteht gemäß Gl. 2.7, in der die Integratorfunktion im Nenner steht.

Für Abb. 2.26 wurde eine OP-Verstärkung von 40 dB angenommen. Da dieOrdnung gleich zwei ist, liegt die Horizontale bei 1/A2

0. Es gilt in erster Näherung

|NTF(1)| =LM∏i=1

1A0,i

. (2.47)

Es ist zu sehen, dass bei vorgegebener Ordnung die Auflösung aufgrund desAbflachens bei niedrigen Frequenzen beschränkt ist. Nur durch eine Erhöhungder Ordnung kann das Rauschniveau weiter gesenkt werden.

Zusätzlich verschärft wird das Problem durch parasitäre Kapazitäten am negati-ven OP-Eingang. Durch die endliche Verstärkung bewegt sich der Knoten undsämtliche zusätzliche Kapazitäten müssen mit umgeladen werden. Da das Netzkeine Verbindung zu einem treibenden Ausgang besitzt, kann die Ladung fürdiese Elemente nur aus der Integrationskapazität geliefert werden. Dadurch wirdder Leckeffekt verstärkt. Gleichung 2.46 wurde in [19] deshalb als

α =A0Ci

A0Ci + Cs + Cp, (2.48)

definiert, mit Cp als parasitärer Kapazität. Im Nenner können auch weitereNutzkapazitäten für weitere Pfade hinzugefügt werden.

Wie in Abschnitt 2.1.3 angesprochen, haben kaskadierte Modulatoren nochzusätzlich mit dem Auseinanderdriften der analogen und digitalen Übertragungs-funktionen bei Variation der Verstärkung Probleme. Die tatsächliche Verstärkungeines OPs kann im voraus nur grob berechnet werden. Sie variiert durchProzessstreuung, aber auch durch Umgebungsbedingungen wie Temperatur undVersorgungsspannung.

Die beschriebenen Effekte der endlichen Verstärkung lassen sich ebenfalls aufRC-Integratoren übertragen [12].

33

2 Stand der Technik

2.3.2 Bandbreite

Es gibt zwei bandbegrenzende Elemente in einem SC-Integrator: die Bandbreitedes Operationsverstärkers und die RC-Zeitkonstante, bestehend aus Schalterwi-derständen und Abtastkapazität.

Die Größe der Kapazität ist durch das maximal tolerierbare Rauschen vorgege-ben. Steht diese fest, wird der maximale Schalterwiderstand so dimensioniert,dass innerhalb der Abtastperiode der Einschwingvorgang auf die benötigteGenauigkeit erfolgen kann.

Die Bandbreite des Operationsverstärkers sorgt, falls sie zu klein ausfällt, fürein erhöhtes Rauschniveau [12] durch nichtlineare Effekte. Die Bandbreite solltemindestens um den Faktor 5-10 über der Abtastfrequenz liegen [12].

RC-Integratoren sind nur durch die Bandbreite der Verstärker beschränkt.

2.3.3 Rauschen

Ohne Rauschen könnten beliebig kleine Signale aufgelöst werden und da-mit eine unendlich hohe Auflösung realisiert werden. Eine Rauschquelle vonDelta-Sigma-Modulatoren ist das Quantisierungsrauschen, das in Abschnitt 2.1ausführlich diskutiert wurde. Weitere Quellen sind thermisches Rauschen derSchalter, das Rauschen der Operationsverstärker und der Quantisiererschaltung.

Das Rauschen der Schalterwiderstände wird auf der Abtastkapazität gespeichert[6]. Der Betrag ist durch das RC-Verhalten des Schalters und des Kondensatorsnur abhängig vom Wert der Kapazität. Die Rauschleistung ist

n2sw =

k TCs

. (2.49)

Die äquivalente Rauschspannung wird durch die Quadratwurzel berechnet. Dasowohl während der Abtast-, als auch während der Integrationsperiode zweiunabhängige Anteile entstehen, muss die Rauschleistung verdoppelt werden umdas Gesamtrauschen zu erhalten. Die Eingangskapazität muss entsprechend di-mensioniert werden, um die gewünschte Auflösung zu erreichen. Flickerrauschender Schalter spielt keine Rolle, weil am Ende des Umladevorgangs kein Strom

34


Abb. 2.27 Ersatzschaltbild eines rauschenden Transistors

mehr fließt und ein stromloser Schalter kein 1/f-Rauschen besitzt. ZusätzlicheEingangspfade können zusätzliches Rauschen erzeugen.

Das Rauschen eines Operationsverstärkers setzt sich aus thermischen und Flicker-rauschen der einzelnen Transistoren zusammen. Jede Quelle hat eine eigeneÜbertragungsfunktion zum Ausgang. Das Gesamtrauschen wird beim Entwurfdes OPs simuliert und kann schaltungstechnisch beeinflusst werden.

Das Ersatzschaltbild eines rauschenden Transistors ist in Abb. 2.27 dargestellt.Die Leistungsdichte des Stroms, der das thermische Rauschen modelliert, ist

Ni,t =83

k T gm , (2.50)

und damit proportional zur Steilheit. Die Leistungsdichte des thermischen Rau-schens ist konstant über der Frequenz. Sie fällt bei hohen Frequenzen aufgrundder Tiefpass-Charakteristik durch parasitäre Kapazitäten und thermodynamischeEffekte ab. Das 1/f-Rauschen beschreibt die PSD der Spannungsquelle

Nv,f =Kf

W L f(2.51)

und ist invers proportional zur Fläche (Weite W mal Länge L) und zur Frequenz[6]. Kf ist eine Konstante, die von der verwendeten Technologie abhängt. DasFlickerrauschen steigt bei niedrigen Frequenzen. Begrenzt wird die Frequenznach unten, durch den beobachteten Zeitraum der Schaltung.

Das Rauschen des ersten Integrators wird ungefiltert zum Ausgang des Delta-Sigma-Modulators übertragen. Das des zweiten Integrators wird erster Ordnungrauschgeformt, das des dritten zweiter Ordnung, und so weiter. Deshalb ist dasRauschen des ersten Integrators bestimmend [6]. Dieses verteilt sich jedoch im

35

2 Stand der Technik

(a) (b)

Abb. 2.28 Einfache Schalterimplementierungen

gesamten Frequenzbereich zwischen 0 Hz und fs, weshalb sich die Leistung imNutzband auf das 1/OSR-fache reduziert.

RC-Integratoren besitzen kein kT/C-Rauschen. Zusätzlich zum OP rauscht derEingangswiderstand.

Alle Rauschquellen müssen so aufeinander abgestimmt werden, dass die ge-wünschte Auflösung des Modulators erreicht wird.

2.3.4 Ladungsinjektion und Taktübersprechen

Taktübersprechen erfolgt durch parasitäre Kapazitäten der Schalter. Abb. 2.28zeigt ein Schaltbild eines NMOS- und eines CMOS-Schalters mit N- undPMOS-Transistor. Durch die Kapazitäten wird beim Schalten der Steuereingängezusätzliche Ladung in die Knoten A und B induziert, wodurch die Nutzladungauf den Knoten verfälscht wird.

Beim Schließen eines Schalters muss die Ladung, die sich im Transistorkanalbefindet, entweichen. Die Ladung wird je nach Impedanz der Knoten undabhängig von der Flankensteilheit mehr oder weniger zu A oder B fließen. DiesesPhänomen nennt man Ladungsinjektion.

Beide Effekte können durch zusätzliche Dummy-Transistoren verringert wer-den [18]. Dabei wird, wie in Abb. 2.29 dargestellt, ein zusätzlicher Transistormit gleicher Länge und halber Weite an den empfindlichen Knoten eingefügt,

36


Abb. 2.29 Kompensierter Schalter

kurzgeschlossen und mit invertiertem Taktsignal angesteuert. Durch die inverseAnsteuerung wird ein Kanal im Dummy-Transistor erzeugt, der circa die halbeLadung aus dem Schalterkanal aufnimmt. Zusätzlich wird das Taktübersprechenkompensiert, da an jedem Knoten zwei ungefähr gleich große Kapazitäten anlie-gen, die jeweils an ein positives und ein negatives Taktsignal angeschlossen sind.Die induzierte Ladung von beiden Kapazitäten gleichen sich gegenseitig aus.Dies erfordert ein negatives Taktsignal, das eine möglichst exakte Invertierungdes positiven Taktsignals darstellt, insbesondere während der Taktflanken. DieseTechnik funktioniert analog bei CMOS- und PMOS-Schaltern.

2.3.5 Nichtlinearität

Nichtlineare Komponenten erzeugen im Delta-Sigma-Modulator harmonischeOberwellen und Mischprodukte des Eingangssignals, oder verursachen zusätz-liches Rauschen im Nutzband.

Nichtlinearität entsteht bei SC-Integratoren hauptsächlich durch Aussteuerbe-grenzung und nicht konstante Verstärkung des OPs, durch spannungsveränder-liche Schalterwiderstände und durch Abweichungen der einzelnen Bauteilwerteim Rückkoppel-DAC.

Die Begrenzung des Aussteuerbereichs eines OPs geschieht nicht abrupt an denbeiden Versorgungsspannungen. Davor findet ein fließender Übergang statt. Esgilt: je höher die Aussteuerung, desto größer die Verzerrung. Deshalb besitzenDelta-Sigma-Topologien mit Eingangs-Vorwärtskopplung eine höhere Linearität,weil sie das Eingangssignal nicht im Modulator verarbeiten und dadurch internkleinere Signalaussteuerungen besitzen.

Die nicht konstante OP-Verstärkung wird durch die äußere Rückkoppelschaltungdes OPs gedämpft. Grundsätzlich gilt: je größer die Verstärkungsänderung, desto

37

2 Stand der Technik

Abb. 2.30 SC-Integrator mit DAC

größer die Verzerrung. Es ist folglich erstrebenswert einen möglichst konstantenVerstärkungsverlauf über dem Ausgangsspannungsbereich zu erhalten.

Eine große Quelle für Verzerrungen ist der Rückkopplungs-DAC, wenn er mehrals drei Zustände besitzt. In Abb. 2.30 ist ein Beispiel eines SC-Integratorsgezeigt, der die Abtastkapazität für die DAC-Operation nutzt. Dabei wird dieAbtastkapazität in n Elemente (Cs1, ...Csn) geteilt (in Abb. 2.30 sind es siebenElemente, das entspricht 3 Bit in Thermometercode-Repräsentation). Das digitaleCodewort D enthält für jede Teilkapazität ein Bit. So werden diejenigen Kapazi-täten auf die negative Referenzspannung geschaltet, welche mit einer digitalen»Null« angesteuert werden. Die anderen werden auf die positive Referenz-spannung geschaltet. Die Nichtlinearität entsteht durch Unterschiede zwischenden Teilkapazitäten. Durch fertigungsbedingte Unregelmäßigkeiten sind derenWerte nicht exakt identisch. Es entsteht eine nichtlineare DAC-Kennlinie. Es gibtzahlreiche Methoden diese Nichtlinearität zu korrigieren oder in weißes Rauschenzu transformieren (zu »verwaschen«) [6][20][21].

Die Widerstände der Schalter aus Transistoren sind spannungsabhängig. Dasspielt bei einem Integrator, wie in Abb. 2.20, an den Schaltern S2-S4 eineuntergeordnete Rolle, weil sie bei nahezu konstanten Spannungen betriebenwerden. S1 leitet das veränderliche Eingangssignal weiter und arbeitet bei unter-schiedlichen Spannungsniveaus. Dadurch verändert sich die RC-Zeitkonstante, jenach Eingangsspannung. Das führt zu Verzerrungen. Dies kann durch sogenannteBootstrapped-Schalter [22][23][24], deren Widerstandswerte höhere Linearitätaufweisen, kompensiert werden. Bei Modulatoren mit kleiner Auflösung ist eineKompensation möglicherweise nicht nötig.

38


(a) (b)

Abb. 2.31 Vergleich der Spektren von Modulatoren ohne (a) und mit (b) DAC-Nichtlinearität

Die Auswirkung einer Nichtlinearität ist in Abb. 2.31 dargestellt. Teilbild (a)zeigt das Spektrum eines vollkommen linearen Modulators. In der Simulationzu Bild (b) besitzen die Ausgangswerte im DAC eine Standardabweichungvon 1% von den idealen Werten. Es fällt auf, dass nicht nur Oberwellen desEingangssignals entstehen, sondern auch eine Transformation des Rauschensstattfindet, die die Auflösung begrenzt.

2.3.6 Jitter

Jitter bei Delta-Sigma-Modulatoren bedeutet die zeitliche Abweichung des Flan-kenwechsels von der idealen Position bei Signalen der digitalen Ansteuerung.

In SC-Modulatoren spielt Jitter nur bei der Abtastung des Eingangssignals eineRolle. Dort kann er als eine Spannung modelliert werden, die der Spannungsdiffe-renz zum idealen Abtastzeitpunkt entspricht. Ein Sinussignal x(t) mit AmplitudeA und Frequenz fin wird mit einem Spannungsfehler von

∆x = x(ti+∆t)−x(ti) ≈ ∆tddt

x(t)∣∣∣∣t=ti

= 2π fin∆t A cos(2π finti) (2.52)

abgetastet, wobei ∆t den zeitlichen Fehler beschreibt [19]. Diese Differenzspan-nung verfälscht das Eingangssignal und ist von ihm nicht mehr zu trennen.

39

2 Stand der Technik

Bei der Vereinfachung ist berücksichtigt, dass sich der Sinus nur geringfügigum den Abtastzeitpunkt ändert. Diese Annahme ist aufgrund der Überabtastunggültig. Letztere sorgt auch dafür, dass der Fehler in der praktischen Anwendungvernachlässigt werden kann [12].

Innerhalb von SC-Schaltungen spielt Jitter im Allgemeinen eine untergeordneteRolle. Weil die Umladevorgänge exponentiell abklingen, ist der Fehler, der durchdie Veränderung der Umladedauer entsteht, sehr klein.

Bei CT-Modulatoren ist Jitter ein größeres Problem, das hauptsächlich denDAC betrifft. Aufgrund der kontinuierlichen Integration erzeugt jede früher oderspäter einsetzende Spannungsänderung oder eine Abweichung der Pulsdauerein Fehlersignal, das durch die Speichereigenschaft der Integratoren im Systemnachwirkt. Die Beschreibung kann in [12] nachgelesen werden.

Es stehen für CT-Modulatoren verschiedene Methoden zu Abschwächung derAuswirkung von Jitter zur Verfügung. Sie reichen von besonders präziser Takt-erzeugung [25] bis zur Verwendung von speziell geformten DAC-Pulsen [12].

2.3.7 Leckströme

Da in SC-Schaltungen Information mittels Ladung repräsentiert wird, führt jederVerlust von Ladung zu Fehlern.

Zusätzlich zu den Leckströmen über die Kanäle der Transistoren des SchaltersS3 (Abb. 2.20) spielt bei kleinen Technologien mit Mindestgatelängen von 90 nmund kleiner auch der Gateleckstrom eine Rolle. Dieser fließt sowohl über denSchalter S3, als auch über S4, sowie über den Eingang des OPs. Bei Modula-toren mit hohen Frequenzen sind mittlere Auflösungen noch erreichbar. HoheGenauigkeit bei niedrigen Frequenzen sind jedoch nur in Prozessen mit gröberenStrukturgrößen oder mit Dickoxid-Transistoren, wie sie für Ein- und Ausgängeverwendet werden, realisierbar.

CT-Modulatoren sind von Leckströmen weniger betroffen, weil sie keine unge-triebenen Knoten besitzen. Die entstehenden Fehler verfälschen die Verstärkungder Integratoren gering.

40

2.4 Schnelle CT-Modulatoren

2.3.8 Weitere Nichtidealitäten

Auf weitere Nichtidealitäten, wie Deadzones oder Idletones in ∆Σ-Modulatoren,wird hier nicht weiter eingegangen. Sie können in [6] nachgelesen werden.

2.4 Schnelle CT-Modulatoren

Um die Bandbreite eines Delta-Sigma-Modulators zu erhöhen, muss entwederdas Überabtastverhältnis erniedrigt, oder die Abtastfrequenz erhöht werden.Ersteres ist bei hohen Bandbreiten schwierig, weil bei OSRs kleiner als achtdie Auflösung stark einbricht. Deshalb ist bei breitbandigen Modulatoren in denletzten Jahren ein Trend zur Erhöhung der Abtastrate zu sehen.

Die höchsten Abtastraten wurden mit zeitkontinuierlichen ∆Σ-Modulatoren inBiCMOS-Technologien erreicht, mit Taktraten von 3,8 bis 40 GHz [26][27][2][3].In CMOS wurden Abtastraten von 300 MHz bis 2 GHz mit CT-Modulatorenerreicht [28][4][25][29].

In Tabelle 2.1 sind die Modulatoren mit den höchsten Abtastfrequenzen und ihrenEigenschaften aufgelistet. Darin wird die Bandbreite mit BW, die Auflösungdurch die effektive Anzahl der Bits mit ENOB, die Ordnung mit LM und dieAnzahl der Quantisiererbits mit n abgekürzt. FOM ist ein Bewertungsfaktor.Es wird als Grundlage die offizielle FOM der International Solid-State CircuitsConference (ISSCC)

FOM =P

2ENOB 2 BW, (2.53)

mit der Leistungsaufnahme P, verwendet. Die Einheit ist Piko-Joule pro Um-setzung (pJ/conv) und die Bewertung besser, je niedriger die FOM ist. Es isterkennbar, dass mit extremen Abtastraten der Bewertungsfaktor – teils deutlich– steigt. Das liegt daran, dass ab einem bestimmten Punkt eine Steigerung derGeschwindigkeit nur noch mit massiv gesteigertem Leistungsaufwand erzieltwerden kann. Alle anderen Zieldaten werden untergeordnet.

41

2 Stand der TechnikR

ef.fs

BW

EN

OB

LeistungL

Mn

Implem

entierungFO

M

[3]40

GH

z120

MH

z8,3

1,6W

4.1

Bit

gm-L

C,SiG

e21,6

pJ/conv

[2]20

GH

z312,5

MH

z4,8

490m

W2.

1B

itgm

-C,SiG

e28,1

pJ/conv

[27]4,0

GH

z60

MH

z8,0

3,2W

4.1

Bit

gm-C

,InAs

104pJ/conv

[26]3,8

GH

z1

MH

z9,5

75m

W4.

1B

itgm

-LC

,SiGe

102pJ/conv

[4]2,0

GH

z1,23

MH

z12,8

∗18

mW

3.1

Bit

gm-L

C,C

MO

S1,02

pJ/conv

[25]640

MH

z20

MH

z12,0

20m

W3.

4B

itR

C,C

MO

S0,12

pJ/conv

[29]320

MH

z20

MH

z8,6

32m

W2.

3B

itgm

-C,C

MO

S2,06

pJ/conv

[28]300

MH

z15

MH

z10,3

70m

W4.

4B

itR

C,C

MO

S1,85

pJ/conv

∗N

urDaten

fürSNR

undkeine

fürSND

Rvorhanden.

Tabelle2.1

Vergleichschnelle

CT-D

elta-Sigm

a-Modulatoren

Ref.

fsB

WE

NO

BLeistung

LM

nIm

plementierung

FOM

[5]420

MH

z20

MH

z11,3

28m

W4.

4B

it2-2

Kaskade,90

nm0,27

pJ/conv

[1]240

MH

z10

MH

z10,5

20,5m

W4.

1,5B

it2-2

Kaskade,0,13

µm

0,71pJ/conv

[30]200

MH

z12,5

MH

z11,7

200m

W5.

4B

it0,18

µm

2,40pJ/conv

Tabelle2.2

Vergleichschnelle

SC

-Delta-S

igma-M

odulatoren

42

2.5 Schnelle SC-Modulatoren

2.5 Schnelle SC-Modulatoren

Die höchsten Abtastfrequenzen bei zeitdiskreten Implementierungen, die in derLiteratur vorgestellt wurden, liegen zwischen 200 MHz und 420 MHz [30][1][5].Das ist bis zu einem Faktor 5 niedriger als bei CT-Implementierungen (wenn mannur CMOS berücksichtigt).

In [30] wurde zum damaligen Zeitpunkt der schnellste SC-Delta-Sigma-Modulator vorgestellt, der mit 200 MHz getaktet war. 3 Jahre später wurde[1] veröffentlicht. In diesem Design wurde die Abtastrate um 20 % erhöhtauf 240 MHz mit besserem (niedrigerem) Bewertungsfaktor. Dieser Entwurfimplementierte eine Modulator-Kaskade, während der Modulator aus [30] eineinstufiges Konzept war. Ein weiteres Jahr später wurde in der Arbeit von [5]die Abtastrate deutlich auf 420 MHz erhöht. Der Modulator ist kaskadiert miteinem digitalen Vorwärtspfad, der das Timing entspannt. Dadurch wurde die hoheGeschwindigkeit mit einem nochmals verbesserten Bewertungsfaktor auf demNiveau von CT-Implementierungen erreicht.

In Tabelle 2.2 sind die wichtigsten Daten zu den gerade kurz beschriebenenModulatoren zusammengefasst. Die Abkürzungen sind analog zu Tabelle 2.1.

43

3Lösungsansatz

3.1 Fragestellung

In Kapitel 1 wurde bereits ausgeführt, dass in dieser Arbeit folgende Fragestel-lung zu Grunde gelegt wird:

»Wie kann man Delta-Sigma-Modulatoren in SC-Technik schneller machen?«

Die Frage ergibt sich aus dem Umstand, dass für ∆Σ-Modulatoren mit Abtastra-ten im Gigahertz-Bereich ausschließlich zeitkontinuierliche Implementierungenverwendet werden. Vor einigen Jahren wurden fast alle Delta-Sigma-Modulatorenin SC-Technik gebaut. Der Grund war, dass die Implementierungen von zeitkon-tinuierlichen Modulatoren Probleme, wie Jitterempfindlichkeit und Variation derBauteilwerte bei der Herstellung, besaßen. Durch kontinuierliche Weiterentwick-lung wurden die Probleme gelöst. Die Empfindlichkeit auf Jitter konnte durchMultibit-Quantisierung verbessert werden oder es kamen On-Chip-PLLs zumEinsatz, die weniger Jitter besaßen. Bauteilvariationen wurden durch digitaleKalibrierung korrigiert.

SC-∆Σ-Modulatoren besitzen, verglichen mit CT-Implementierungen, einigeVorteile, wie Robustheit gegenüber Prozesstoleranzen, die Skalierung der Fil-terfunktion mit der Abtastfrequenz oder die Implementierbarkeit in Digital-Technologien ohne Verwendung von Analog-Optionen. Deshalb wurde unter-sucht, ob es für SC-Implementierungen Verbesserungen gibt, die diese Schal-tungstechnik für Delta-Sigma-Modulatoren mit hohen Abtastraten im Gigahertz-Bereich attraktiv machen.

45

3 Lösungsansatz

3.2 Geschwindigkeitsgrenzen der SC-Technik

Um eine vorgegebene Abtastrate zu erreichen, muss zunächst die RC-Zeitkon-stante aus den Schalterwiderständen und der Abtastkapazität niedrig genug sein,um innerhalb der halben Periodendauer das Einschwingen auf die vorgegebeneGenauigkeit zu ermöglichen.

Bei einem linearen System muss diese Bedingung nicht immer eingehalten wer-den. Alle Fehler aufgrund unvollständigen Einschwingens wären lediglich Ver-stärkungsfehler. Diese reduzieren die Auflösung eines Delta-Sigma-Modulatorsgering. Bei Systemen mit moderater Genauigkeit kann das eventuell toleriertwerden. Zu Problemen führt unvollständiges Einschwingen durch nichtlineareEffekte, wie variable Widerstände der Schalter oder Verstärkungsvariationen derOPs.

Die Zeitkonstante hat zwei Faktoren: die Summe der Widerstände und dieKapazität. Letztere wird definiert durch das Rauschen. Wie im letzten Kapitelbeschrieben, ist die Rauschleistung invers-proportional zum Kapazitätswert (vgl.Gl. 2.49). Das bedeutet, dass eine Mindestgröße durch die geforderte Auflösungvorgegeben ist. Deshalb muss die Zeitkonstante durch den Widerstand desSchalters eingestellt werden.

SC-Schaltungen mit hoher Geschwindigkeit benötigen schnelles Einschwingen.Das wiederum bedingt niedrige RC-Konstanten. Dies kann nur mit niedrigenWiderstandswerten der Schalter erreicht werden. Der Widerstand eines Transis-torschalters ist [17]

Ron =L

2 K′W(VGS −VTH). (3.1)

K′ ist eine Technologiekonstante und die Sättigungsspannung

VDS,sat = VGS −VTH (3.2)

ist bei einem CMOS-Schalter durch die Versorgungsspannung begrenzt. Soll derWiderstand sinken, muss die Länge L der Transistoren minimal werden und dieWeite W entsprechend groß. Bei sehr hohen Geschwindigkeiten sind deshalbsehr große Schalter erforderlich. Diese besitzen große parasitäre Kapazitäten.Wie im letzten Kapitel beschrieben, verursachen diese parasitären ElementeLadungsabfluss an der virtuellen Masse des OPs. Außerdem sind für die großen

46

3.2 Geschwindigkeitsgrenzen der SC-Technik

Schalter starke Digitaltreiber notwendig, die bei hohen Taktfrequenzen viel Stromverbrauchen.

Es besteht die Möglichkeit, Transistoren mit niedrigerer Schwellenspannung(sogenannte LVT-Transistoren) einzusetzen. Dabei ist darauf zu achten, dasssich bei diesen der Kanalleckstrom im ausgeschalteten Zustand erhöht. Auf deranderen Seite kann durch die niedrigere Einsatzspannung die Weite reduziertwerden, wenn Ron gleich bleiben soll. Dadurch verringert sich die parasitäreKapazität des Schalters.

Beim Entwurf von schnellen SC-Schaltungen müssen diese Einschränkungenbeachtet und Abwägungen zwischen Leckströmen und parasitären Elementengetroffen werden.

Der zweite – und hauptsächlich – begrenzende Faktor für hohe Frequenzen vonSC-Schaltungen ist die Bandbreite der Operationsverstärker. Letztere müssen ihreAusgänge entsprechend schnell ändern, um den Ladungsfluss auf die Integrati-onskapazitäten zu ermöglichen. Da die Umladevorgänge exponentiell abklingen,ist eine Bandbreite nötig, die um das 5-10-fache höher ist, als die Abtastfrequenz.Zusätzlich wird für ein genaues Einschwingen eine hohe Verstärkung benötigt.

Hohe Bandbreite und große Verstärkung stehen jedoch im Widerspruch zueinan-der. Hohe Geschwindigkeiten benötigen hohe Ströme, weil bei einem Transistordie Transitfrequenz eine direkte Proportionalität zur Wurzel des Stromes besitzt[17]

fT ∝ gm ∝√

ID . (3.3)

Hohe Ströme verursachen niedrige Verstärkung, wegen der inversen Proportiona-lität des Stromes zur Verstärkung:

A0 ∝ ro ∝1ID

. (3.4)

Es muss ein Kompromiss aus Verstärkung und Bandbreite eingegangen werden.Dieser begrenzt die maximale Geschwindigkeit.

47

3 Lösungsansatz

3.3 Überwindung des Verstärkungs-Bandbreite-Dilemmas

Wie eben beschrieben, stehen sich Verstärkung und Breitbreite eines einstufigenVerstärkers entgegen. Das heißt, das Eine wird verringert, sobald sich dasAndere erhöht. Auch ein mehrstufiger Verstärker bringt keine Verbesserung,da dieser zwar höhere Verstärkung besitzt, die Bandbreite jedoch, wegen derkapazitiven Kompensation zum Erhalt der Phasenreserve, zurück geht. Weil einmehrstufiger Verstärker zusätzlichen Strom benötigt, ist bei kapazitiver Belastungeine einstufige Realisierung vorzuziehen.

Es muss ein Kompromiss zwischen Verstärkung und Bandbreite eingegangenwerden. Dieser steht im Widerspruch zu den Anforderungen eines schnellen undgenauen SC-Integrators. Es entsteht das Verstärkungs-Bandbreite-Dilemma.

Das Konzept zur Überwindung des Verstärkungs-Bandbreite-Dilemmas ist dieAufgabe des Kompromisses zu Gunsten der Bandbreite. Das bedeutet, derVerstärker wird für maximale Bandbreite ausgelegt. Das Sinken der Verstärkungwird in Kauf genommen. Kompensiert wird dies durch geeignete Delta-Sigma-Modulator-Architekturen, die moderate Auflösung unter Verwendung von OPsmit niedriger Verstärkung ermöglichen.

In Kapitel 2 wurde bereits die Auswirkung von niedrigen Verstärkungen derOperationsverstärker beschrieben. In Abb. 3.1 ist eine NTF vierter Ordnungdargestellt, mit

NTF(z) = (1− α z)4 (3.5)

und A0 = 23 dB – es wird die Verstärkung der Operationsverstärker aus Ab-schnitt 4.4.2 vorweggenommen. Die maximale Auflösung ist durch das Abflachenzu niedrigeren Frequenzen hin begrenzt. Eine moderate Auflösung von 10 Bitist mit einem solchen System vierter Ordnung realisierbar, insbesondere unterVerwendung von Multibit-Quantisierung.

Es existiert folglich die Möglichkeit, einen Delta-Sigma-Modulator zu entwerfen,der OPs mit kleiner Verstärkung verwendet und moderate Auflösung erreicht. Eseignen sich zwei Implementierungsformen für das Konzept: SMASH und ein-stufige Topologien höherer Ordnung. Die in [11] vorgestellte SMASH-Topologieermöglicht die Verwendung von Operationsverstärkern mit niedrigen Verstärkun-gen, weil sie als kaskadierte Topologie nicht mit digitaler Fehlerkorrektur arbeitet.

48

3.4 Delta-Sigma-Modulator-Architekturen

Abb. 3.1 NTF 4. Ordnung und OPs mit 23 dB Verstärkung

Im Gegensatz zu einfachen MASH-Topologien benötigen SMASH-Strukturenkeine Übereinstimmung von analoger und digitaler Transferfunktionen. Einstu-fige Topologien sind grundsätzlich geeignet.


3.4.1 Topologie mit Vorwärtskopplung

Im Folgenden wird zunächst auf eine neue Delta-Sigma-Modulator-Strukturmit Vorwärtskopplung eingegangen, die für eine SMASH-Implementierung ver-wendet werden kann. Topologien mit Vorwärtskopplung bieten Vorteile beiniedrigen Versorgungsspannungen, weil die Linearität und der Aussteuerbereicherhöht werden. Die Implementierung aus Abb. 2.7 hat den Nachteil, dass einAddierer vor dem Quantisierer benötigt wird (vgl. Abschnitt 2.1.2). Deshalbwurde im Rahmen der Arbeit eine neue Struktur mit Vorwärtskopplung entwickelt

49

3 Lösungsansatz

Abb. 3.2 Entwickelte Topologie mit Vorwärtskopplung

Abb. 3.3 Allgemeine Ausführung der Topologie mit Vorwärtskopplung

[31], die den Addierer einspart. Sie ist in Abb. 3.2 dargestellt. Dabei wird dasvorwärtsgekoppelte Eingangssignal nicht vor dem Quantisierer addiert, sondernvor dem letzten Integrator. Damit das Eingangssignal dennoch ohne Verzögerungzum Quantisierer gelangen kann, wird der letzte Integrator als nichtverzögernderIntegrator ausgeführt. Dies ist erforderlich, um das Eingangssignal im erstenIntegrierer noch zur selben Taktperiode abzuziehen. Die Implementierbarkeit mitmindestens einer Verzögerung pro Schleife über den Quantisierer wird durch dasVerzögerungsglied in der inneren Rückkoppelschleife sichergestellt. Zur genauenAusführung der Struktur musste zunächst die allgemeine Implementierung nachAbb. 3.3 betrachtet werden. Dabei wurden die Koeffizienten a, b, c, d und e so

50


Abb. 3.4 Vergleich von Architekturen bei starker Nichtlinearität

berechnet, dass die Gleichungen

STF(z) = 1 (3.6)

NTF(z) =(1− z−1

)2(3.7)

gelten. Es ergibt sich a = b = c = d = e = 1 und daraus die Anordnung ausAbb. 3.2.

Im Gegensatz zur Architektur aus Abb. 2.7 verarbeitet der letzte Integratordas Eingangssignal. Auftretende Nichtlinearitäten in Folge größerer Ausgangs-spannungen entstehen an einer Stelle, an der der Fehler gefiltert wird. Damitwirkt sich die Nichtlinearität gering aus. In Abb. 3.4 sind Simulationsergebnis-se dargestellt. Die Kurve zeigt den SNDR-Wert als Funktion der Amplitudedes Eingangssignals. Die Nichtlinearität wurde durch eine stark nicht lineareEingangs-Ausgangsbeziehung innerhalb der Integratoren mit der Gleichung

y = x + 0, 2 x2 + 0, 6 x3 (3.8)

51

3 Lösungsansatz

modelliert. In der Abbildung ist ersichtlich, dass die neue Topologie eine ähnlichgute Linearität besitzt, wie die Standard-Architektur mit Vorwärtskopplung (vgl.Abb. 2.7). Zum Vergleich wurden ebenfalls Simulationen der Topologie mitverteilter Rückkopplung (siehe Abb. 2.6) durchgeführt. Diese Implementierungzeigt bei starker Nichtlinearität einen starken Abfall der maximalen Auflösung.

3.4.2 SMASH

Die grundsätzliche Struktur der SMASH-Topologie wurde bereits in Abschnitt2.1.4 beschrieben. Es wurde eine Implementierung als 2-2 Kaskade untersucht,weil die resultierende Gesamtordnung des Delta-Sigma-Modulators von vier einegute Ausgangsbasis für eine Implementierung mit niedrigen OP-Verstärkungenund moderater Auflösung darstellt. Der Quantisierer wurde mit 3 Bit angenom-men.

Es galt, die passenden Untertopologien für die erste und zweite Stufe zu finden.Als erste Stufe wurde die eben beschriebene Architektur aus Abb. 3.2 verwendet.Für die zweite Stufe kam die in Abschnitt 2.1.6.2 vorgestellte Verteilung derNullstellen aus [13] näher in Betracht. Darin wird vorgeschlagen, dass zweiNullstellen eine von Null verschiedene Frequenz haben sollten indem dieseskonjugiert komplexe Nullstellenpaar mittels eines Resonators implementiertwird.

In Abb. 3.5 ist die Schaltung dargestellt, die folgende Übertragungsfunktionenbesitzt

NTF(z) = 1− δz−1 + z−2 (3.9)

STF(z) = NTF(z)− 1 = −δz−1 + z−2 . (3.10)

Dadurch werden die NTFs für die Quantisierungsfehler der ersten und zweitenStufe gleich

NTF11(z) = NTF22(z) =(1− z−1

)2 (1− δz−1 + z−2

). (3.11)

Es gilt dabei

δ = 2 cos(

2πfrfs

)(3.12)

52


Abb. 3.5 2. Stufe mit Resonator

Abb. 3.6 NTF nach Gl. 3.11

mit fr nach Gl. 2.27 [13]. Der Verlauf der Funktion nach Gl. 3.11 ist in Abb. 3.6dargestellt, in der die doppelte Nullstelle bei fr zu sehen ist.

53

3 Lösungsansatz

Abb. 3.7 Alternative 2. Stufe

Alternativ kann auch eine zweite Stufe gewählt werden, die die Übertragungs-funktionen

STF(z) = 2 z−1 − z−2 (3.13)

NTF(z) =(1− z−1

)2(3.14)

besitzt. Das dazugehörige Blockschaltbild wird in Abb. 3.7 gezeigt. Die NTFs desGesamt-Modulators sind entsprechend

NTF11(z) = NTF22(z) =(1− z−1

)4. (3.15)

Für hohe Geschwindigkeiten muss die SMASH-Topologie angepasst werden.Der digitale Addierer hinter den Quantisierern in Abb. 2.9 hat bei hohen Ge-schwindigkeiten den Nachteil, dass er eine zusätzliche Verzögerung in dieRückkopplungsschleife einfügt. In [32] wurde der digitale Addierer nur noch fürdas Ausgangssignal benutzt. Die Rückkopplungsaddition erfolgte durch separateRückkoppel-DACs, wie in Abb. 3.8 gezeigt. Dadurch wird die Verzögerung in derRückkoppelschleife eliminiert.

Da bei der SMASH Topologie das Ausgangssignal der zweiten Stufe ein zusätz-liches Eingangssignal der ersten Stufe darstellt, kann es vorkommen, dass dieerste Stufe übersteuert wird. Man kann dem entgegenwirken, indem die zweiteStufe ein gedämpftes Ausgangssignal zurück gibt und mit einem verstärktenEingangssignal angesteuert wird. Diese Skalierung der zweiten Stufe ist inAbb. 3.9 dargestellt.

54


Abb. 3.8 SMASH Implementierung mit verteilter Addition

Abb. 3.9 Skalierung der 2. Stufe

55

3 Lösungsansatz

Abb. 3.10 Allgemeine Struktur mit Rauschkopplung

Abb. 3.11 Äquivalente Darstellung der Rauschkopplung

3.4.3 Einstufige Topologien

Für die einstufigen Topologien wurde ebenfalls eine Ordnung von vier verwendet.Dadurch war auch eine gute Vergleichbarkeit mit den im letzten Unterabschnittvorgestellten SMASH-Strukturen gegeben.

In [33] wurde eine Verallgemeinerung der in Abschnitt 3.4.1 beschriebenenStruktur mit Vorwärtskopplung (vgl. Abb. 3.2) vorgestellt. Die verallgemeinerteStruktur ist in Abb. 3.10 abgebildet und wird als Rauschkopplung (engl. noisecoupling) bezeichnet. Sie ist äquivalent zur Anordnung in Abb. 3.11, bei der dasaddierte Quantisierungsrauschen vorgefiltert ist. Anders als in [33] beschrieben,muss jedoch die Gesamtstruktur auf Stabilität untersucht werden. Das liegt daran,dass sich ein zusätzlicher Integrator vor dem Quantisierer befindet. Dadurchändert sich die Impulsantwort des Filters. Es besteht die Möglichkeit, dass derEingang des Quantisierers übersteuert wird. Dies steht im Gegensatz zur SMASHTopologie, bei der die Addition der Stufen (und damit die Rauschkopplung) imDigitalteil nach dem Quantisierer erfolgt.

56


Abb. 3.12 Topologie 4. Ordnung mit Rauschkopplung

Es wurde zunächst eine Struktur nach Abb. 3.12 untersucht. Für die Dimensionie-rung ist es von Vorteil, die geringe DC-Verstärkung A0 der Operationsverstärkerzu berücksichtigen. Die Übertragungsfunktion eines verzögernden Integratorsändert sich zu

H(z) =z−1

1− α z−1(3.16)

und die eines nichtverzögernden Integrators zu

H(z) =1

1− α z−1, (3.17)

mit α nach Gl. 2.46. Es ergibt sich eine NTF für Abb. 3.12 von

NTF(z) =

(1− αz−1

)41 + (1 + c− 4α) z−1 + (b− 3α− 2cα+ 6α2) z−2+

.

+(a− bα+ 3α2 + cα2 − 4α3

)z−3 +

(α4 − α3

)z−4 (3.18)

Es wird hier die Verstärkung der OPs aus Abschnitt 4.4.2 mit A0 = 23 dBvorweggenommen. Es wurden die Koeffizienten zu a = 3/7, b = 1 und c = 11/7gesetzt. Die sich ergebenden Pole und Nullstellen sind in Abb. 3.13 aufgezeigt.Die Übertragungsfunktionen NTF(z) und STF(z) des Systems sind in Abb. 3.14dargestellt. Zum Vergleich ist zusätzlich die ideale NTF vierter Ordnung mit allenNullstellen bei DC in rot gezeigt (vgl. Gl. 2.23 mit LM = 4).

57

3 Lösungsansatz

Abb. 3.13 Pole und Nullstellen des Systems mit Rauschkopplung

Abb. 3.14 NTF (blau) und STF (schwarz) des Systems mit Rauschkopplung

58


Abb. 3.15 Topologie 4. Ordnung mit 2 nichtverzögernden Integratoren

In der Abbildung ist abermals der Einfluss der endlichen Verstärkung derOperationsverstärker ersichtlich, der sich durch das Abflachen hin zu niedrigerenFrequenzen zeigt. Für die Anwendung mit moderater Auflösungen, ist derNTF-Verlauf ausreichend, da innerhalb des Nutzbandes die NTF unterhalb von-80 dB liegt. Es ist auch zu sehen, dass bei hohen Frequenzen die NTF niedrigereVerstärkung besitzt, als die Vergleichsfunktion. Dadurch erhöht sich die Stabilität.Die 1-Norm für diese NTF beträgt

‖ntf‖1 = 7, 0 . (3.19)

Dadurch ergibt sich mit einem 3-Bit-Quantisierer ein maximaler Aussteuerbe-reich des Eingangs von -10 dBFS.

Alternativ wurde das System nach Abb. 3.15 untersucht. Der Unterschied zu demvorherigen Modulator ist der dritte Integrator, der durch einen nichtverzögerndenIntegrator ersetzt wurde. Die zugehörige NTF ist

NTF(z) =

(1− αz−1

)41 + (1 + c− 4α) z−1 + (a + b− 3α− 2cα+ 6α2) z−2+

.

+(−bα+ 3α2 + cα2 − 4α3

)z−3 +

(α4 − α3

)z−4 (3.20)

Mit den selben Koeffizienten, wie in der vorherigen Architektur, A0 = 23 dBa = 3/7, b = 1 und c = 11/7 erhält man die in Abb. 3.16 (a) dargestelltenPole und Nullstellen. Abb. 3.16 (b) zeigt die NTF (blau) und die STF (schwarz)

59

3 Lösungsansatz

(a) (b)

Abb. 3.16 Pole und Nullstellen (a) und NTF und STF (b) des Systems nach Abb. 3.15

des Delta-Sigma-Modulators. Zum Vergleich ist wieder die ideale NTF vierterOrdnung mit allen Nullstellen bei DC in rot dargestellt.

Sowohl die Lage der Pole, die weiter vom Einheitskreis entfernt liegen, als auchdie Übertragungsfunktion NTF(z) mit einem niedrigeren Maximum, deutet aufeine bessere Stabilität als das System aus Abb. 3.12 hin. Jedoch ist die 1-Norm

‖ntf‖1 = 8, 5 (3.21)

höher als in der vorherigen Topologie. Daraus ergibt sich ein kleinerer maximalerAussteuerbereich des Eingangs mit einem 3-Bit-Quantisierer von -16 dBFS.

3.4.4 Auswahl

Für die Test-Implementierung wurde die Architektur nach Abb. 3.12 gewählt. Sieist weniger komplex als die SMASH Topologie, die insgesamt zwei Quantisiererund sechs DACs benötigt. Die 1-Norm und Systemsimulationen haben außerdemgezeigt, dass die gewählte Architektur im Vergleich zur Implementierung ausAbb. 3.15 eine bessere Stabilität besitzt.

60


In Abb. 3.13 ist außerdem noch der Verlauf der Pole und Nullstellen bei Variationder Verstärkung dargestellt. Die dünnen blauen Linien zeigen den Verlauf derPole und Nullstellen von A0 = 100 bis A0 = 5. Dabei liegen die Pole undNullstellen weiter rechts je höher die Verstärkung ist. Die Implementierung ist indieser Hinsicht auch robust gegenüber Schwankungen der Verstärkung.

61

4Entwurf des Testchips

4.1 Spezifikation

Im Rahmen der Arbeit wurde ein Testchip entwickelt, der die Realisierbarkeitdes vorgeschlagenen Konzepts demonstriert. Für die Test-Implementierung galtdie Spezifikation nach Tabelle 4.1.

Es sollte gezeigt werden, dass eine Abtastfrequenz von 1 GHz auch mit Delta-Sigma-Modulatoren, die in Schalter-Kondensator-Technik gebaut sind, mit ver-tretbarem Energieeinsatz realisiert werden kann. Deshalb wurde die Abtastrateauf 1 GHz festgelegt. Die Bandbreite sollte ausreichend groß sein für kommendeKommunikationsanwendung, weshalb die Überabtastrate auf 20 festgelegt wur-de. Das entspricht einer Bandbreite von 25 MHz. Die effektive Auflösung solltemoderate 10 Bit betragen.

Parameter WertAbtastrate 1 GHzÜberabtastrate 20Bandbreite 25 MHzAuflösung 10 Bit

Tabelle 4.1 Spezifikation des Testchips

63

4 Entwurf des Testchips

(a)

(b)

Abb. 4.1 Ersatzschaltbild eines SC-Integrators

4.2 Systemsimulation

Die Systemsimulationen des Delta-Sigma-Konverters wurden in der IC-Design-umgebung mit Hilfe von Verilog-AMS durchgeführt. Das hat den Vorteil, dasssowohl die Systemsimulation als auch die endgültige Simulation auf Transistor-ebene in ein und derselben Entwicklungsumgebung durchgeführt werden können.Zudem sind einzelne Blöcke auf Transistorebene zusammen mit Hochsprachen-Blöcken simulierbar. Damit kann die Performanz der Blöcke innerhalb desSystems simuliert werden.

Es wurden Verilog-AMS-Blöcke für die einzelnen Komponenten nach [19] er-stellt. Diese Blockbeschreibung ist für die erste Abschätzung der Komponenten-Spezifikationen geeignet. Einzig die Berücksichtigung der Verstärkerbandbreitehat sich als zu entspannt modelliert gezeigt.

Deshalb wurde eine alternative Beschreibung entwickelt. Diese geht von einemSC-Integrator laut Abb. 2.20 mit einem Ersatzschaltbild nach Abb. 4.1 für die

64


Integrationsphase aus. Dabei sind A0 die DC-Verstärkung des Operationsver-stärkers und GBW das Verstärkungs-Bandbreite-Produkt des Verstärkers. DasEingangssignal des Integrators wird auf den Kondensator Cs geladen. DieSpannung über der Kapazität ist am Ende der Abtastphase

Vs = Vin exp(− Ts

2 Rs Cs

), (4.1)

mit der Eingangsspannung Vin und der Periodendauer Ts, sowie den zusammen-gefassten Schalterwiderständen Rs. Der Faktor zwei entsteht, weil nur die halbePeriode von Ts zur Abtastung zur Verfügung steht. Wenn Rs klein genug ist, kannman auch

Vs = Vin (4.2)

annehmen.

Für die Integrationsphase können nach Abb. 4.1 (b) die Differentialgleichungen

vin(t) = −RsCsv′s(t)− vs(t) (4.3)

−A0vin(t) =A0

2πGBWv′out(t) + vout(t) (4.4)

Csv′s(t) = Ci (v′in(t)− v′out(t)) (4.5)

und die Anfangsbedingungenvs(0) = Vs (4.6)

vin(0) =Vout

A0(4.7)

vout(0) = Vout (4.8)

aufgestellt werden. Dabei kann Vs nach einer der obigen Gleichungen eingesetztwerden. Vout ist die Ausgangsspannung der vorherigen Integrationsphase. AlsLösung der Gln. 4.3 - 4.8 für die Ausgangsspannung findet sich

vout(t) = A0k2k5

(1− k4+k6

2k6exp

(−k4−k6

2A0t)

+ k4−k62k6

exp(−k4+k6

2A0t))

Vs

+(

(1+A0)k1k5

+ k2(k4+k6)2k5k6

exp(−k4−k6

2A0t)

−k2(k4−k6)2k5k6

exp(−k4+k6

2A0t))

Vout .

(4.9)

65


Die Konstanten wurden alsk1 =

1RsCs

k2 =1

RsCi

k3 = 2πGBW (4.10)

k4 = k3 + A0 (k1 + k2 + k3)

k5 = k1 + A0k1 + k2

k6 =√

k24 − 4A0k3k5

definiert. Der Term unter der Wurzel ist immer positiv. Deshalb sind alle Wertevon k6 reell. Die Exponentialfunktionen mit dem Exponenten−(k4−k6)/(2A0)trepräsentieren eine schnell abklingende Komponente, die vernachlässigt werdenkann, wenn die Werte zu Beginn des Einschwingvorgangs nicht von Bedeutungsind.

Die obige Lösung ist nur gültig, solange der Verstärker nicht in die Strombegren-zung kommt. Das ist der Fall, wenn zum Zeitpunkt t = 0 die Ableitung

v′out(0) =k2(k4 + k6)(k4 − k6)

4k5k6Vs −

k2(k4 + k6)(k4 − k6)4A0k5k6

Vout (4.11)

betragsmäßig kleiner als der maximale Spannungsanstieg bei Strombegrenzung(SR) ist:

− SR < v′out(0) < SR . (4.12)

Kommt es zur Strombegrenzung, ist der Ausgang nicht mehr abhängig vomEingang. Es gilt dann

vout(t) = Vout ± SR t . (4.13)

Je nach Steigung, muss der zweite Term addiert oder subtrahiert werden. ImFolgenden wird angenommen, dass v′out positiv ist. Für negative Steigungen mussSR lediglich invertiert werden. Der Zeitpunkt, zu dem die Phase der Strombegren-zung endet, wird als t0 definiert. Zu diesem Zeitpunkt gilt Gl. 4.3 - 4.5 wieder,jedoch mit anderen Anfangsbedingungen:

vs(t0) = Vs −SR

2πGBWk1

k2− SR t0

k1

k2

(1 +

1A0

)(4.14)

66


vin(t0) = − SR2πGBW

− Vout + SR t0

A0(4.15)

vout(t0) = Vout + SR t0 . (4.16)

Die letzte Bedingung folgt direkt aus Gl. 4.13. Die Zweite wird aus Gl. 4.4 undder Letzten errechnet. Die Erste wird aus den beiden letzten Bedingungen undfolgenden Zusammenhängen bestimmt:

vs(t0) = Qs(t0)/Cs

Qs(t0) = Qges(0)− Ci (vout(t0)− vin(t0)) (4.17)

Qges(0) = CsVs + CiVout(1 + 1/A0).

Die Lösung für das Ausgangssignal ist damit

vout(t) =

Vo + SR t t ≤ t0

SR(2A0+(k4+k6)t0)2k6

exp(−k4−k6

2A0(t− t0)

)−SR(2A0+(k4−k6)t0)

2k6exp

(−k4+k6

2A0(t− t0)

)+A0k2

k5

(1− k4+k6

2k6exp

(−k4−k6

2A0(t− t0)

)t > t0

+k4−k62k6

exp(−k4+k6

2A0(t− t0)

))Vs

+(

(1+A0)k1k5

+ k2(k4+k6)2k5k6

exp(−k4−k6

2A0(t− t0)

)−k2(k4−k6)

2k5k6exp

(−k4+k6

2A0(t− t0)

))Vout

(4.18)Diesmal kann keine Exponentialfunktion vernachlässigt werden, weil sonst ander Stelle t0 eine Unstetigkeit auftritt.

Zur Bestimmung des Zeitpunkts t0 muss ein Differentialgleichungssystem ausGl. 4.3 und 4.5 mit den Anfangsbedingungen nach Gl. 4.6 und 4.8 nach vin gelöstwerden. Diese Lösung wird Gl. 4.15 gleichgesetzt und nach t0 aufgelöst.

Mit diesen Lösungen kann nun ein Modell erstellt werden. Die Berechnungenkönnen sehr vereinfacht werden, indem alle konstanten Terme in einer Initialisie-rung vorberechnet werden. Falls keine Strombegrenzung des Verstärkers auftritt

67


Abb. 4.2 Implementierte Topologie 4. Ordnung

sind nur zwei Additionen und zwei Multiplikationen zur Lösung erforderlich.Im anderen Fall müssen zwei Exponentialfunktionen, acht Additionen und zehnMultiplikationen zusätzlich berechnet werden. Es entsteht damit ein effizientesModell.

4.3 Systementwurf

Im vorangegangenen Kapitel wurde die Delta-Sigma-Modulator-Topologie be-reits ausgewählt. Sie ist in Abb. 4.2 nochmals gezeigt.

Das schaltungstechnisch implementierte System ist schematisch in Abb. 4.3dargestellt. Die Abbildung ist der Übersichtlichkeit halber nicht differenziellgezeichnet, das System wurde jedoch differenziell implementiert. Die gestrichelteingezeichneten Invertierer sind im Differenziellen nicht nötig, weil sie jeweilsmittels Anschluss des positiven Ausgangs der Vorstufe an den negativen Eingangder Folgestufe, und umgekehrt, realisiert werden können.

Es fällt auf, dass das Eingangssignal über Widerstände und nicht über Abtast-kapazitäten eingespeist wird. Der Grund liegt in der externen Einspeisung desSignals über Pads, die mit Bonddrähten mit der Platine verbunden werden. DieInduktivität der Bonddrähte, zusammen mit der Abtastung, verfälscht das Signalzu sehr. In einem System, in dem keine Verbindungen mit hohem Induktivitätsbe-lag vorhanden sind, kann ein normales SC-Netzwerk verwendet werden und derModulator arbeitet vollkommen zeitdiskret.

68

4.3 Systementwurf

Abb. 4.3 Schematische Darstellung des Delta-Sigma-Modulators

69


Der Quantisierer erzeugt 3 Bit. Damit werden für die DACs sieben Einzelele-mente benötigt. Diese sind am Eingang des ersten und des vierten Integrators zusehen.

Der erste Integrator ist konventionell verzögernd ausgeführt. Er hat ein Verstär-kungsverhältnis von eins, mit einer Abtastkapazität von insgesamt 300 fF. Damitist bei Raumtemperatur das kT/C-Rauschen am Eingang gleich

vn,rms =

√2 k T

OSR C= 37µV . (4.19)

Der Faktor OSR im Nenner ergibt sich durch die Überabtastung. Genau wie imFall der Überabtastung bei Quantisierung verteilt sich auch hier das Rauschenim ganzen Bereich der Abtastfrequenz. Dadurch sinkt nach der Filterung imDigitalteil der Anteil im Nutzband leistungsbezogen um den Faktor OSR. DerFaktor zwei im Zähler entsteht, weil einmal das Rauschen beim Abtastenfestgehalten wird und danach ein neuerlicher Rauschanteil durch die Integrationzustande kommt.

Der Widerstand für das Eingangssignal ist 3,23 kΩ groß. Damit ergibt sich mit der300 fF Integrationskapazität ein Verstärkungsfaktor der äquivalent zum Abtastenmit 300 fF Abtastkapazität wäre. Die Rauschspannung des Widerstandes beträgt

vn,rms =

√4 k T BW R

OSR= 164µV. (4.20)

Als Bandbreite (BW) wird dabei die Grenzfrequenz des Verstärkers von ca.10 GHz verwendet (siehe Abschnitt 4.4.2).

Der Verstärker besitzt eine Rauschspannung von 280µV. Das Gesamtrauschendes ersten Integrators ist damit

vn,tot =√

v2n,c + v2

n,r + v2n,a = 328µV, (4.21)

mit dem Kapazitätsrauschen vn,c, dem Widerstandsrauschen vn,r und dem Ver-stärkerrauschen vn,a.

Bei einem Eingangsbereich von 0,8 V und einem maximalen Eingangssignal von-10 dBFS ist das ausreichend für 10 Bit Genauigkeit. Es bleibt noch ein Rest fürzusätzliche Rauschanteile anderer Komponenten.

70

4.4 Schaltungsentwurf

Der zweite Integrator ist ebenfalls konventionell aufgebaut mit einer Verstärkungvon eins. Lediglich die Kapazitäten wurden halbiert. Das ist möglich, weildas Rauschen der 300 fF Kapazitäten sehr klein ist und das Rauschen dieserStufe mit erster Ordnung rauschgeformt wird. Die dritte Stufe ist verzögernd.Zwar wird mit dem Abtasten integriert, danach wird aber erst mit der nächstenTaktphase das Signal weiter gegeben und mit der darauffolgenden Taktphase imletzten Integrator verarbeitet. Durch die direkte Integration ist die Invertierungdes Signals nötig. Der letzte Integrator dient gleichzeitig als Summationspunkt.Die Invertierung des Signals des zweiten Integrators ist nötig, weil dieser Pfadnicht verzögernd ausgeführt wurde. Das wiederum ist nötig, weil φ2 schon fürdie Rückkopplung des Ausgangs benötigt wird. Da die Integrationskapazitätnunmehr 75 fF – ein Viertel der Integrationskapazität des ersten Integrators –beträgt, ist der Widerstand für das Eingangssignal viermal so groß, wie derdes ersten Integrators. Die Verstärkungswerte der Pfade entsprechen denen inAbb. 4.2. Bezogen auf das Rauschen ist die Reduzierung der Kapazität und dieErhöhung des Widerstandes unproblematisch, da das Rauschen dieser Stufe 4.Ordnung gefiltert wird. Dadurch wird das Rauschen bei der Übertragung zumAusgang stärker gedämpft als es durch die Werteanpassung ansteigt.

Weil das Eingangssignal nicht abgetastet sondern kontinuierlich integriert wird,ist eine vollständige Subtraktion des Signals am ersten Integrator nicht gegeben.Da das Eingangssignal überabgetastet wird, ist die Änderung des Eingangssignalsinnerhalb einer halben Taktperiode gering und kann vernachlässigt werden.

Die Verzögerung in der inneren Rückkopplung aus Abb. 4.2 ist inhärent gegeben,weil der Quantisierer am Ende der Phase φ1 entscheidet und die Rückkopplungerst zur Phase φ2 erfolgt.

In Tabelle 4.2 werden die verwendeten Spannungen der Implementierung aufge-listet.


4.4.1 Verwendete CMOS-Technologie

Der Entwurf wurde in einer 90 nm-CMOS-Technologie mit 9 Metalllagen derFirma UMC durchgeführt. Die Versorgungsspannung liegt bei maximal 1,2 Vbei Verwendung der Transistoren mit kleinster Gate-Länge. 90 nm-Transistoren

71


Parameter Wert BeschreibungVDD 1,2 V Positive VersorgungsspannungVSS 0,0 V Negative VersorgungsspannungVcm 0,6 V Mittlere ReferenzspannungVrefp (V+) 1,0 V Positive ReferenzspannungVrefn (V−) 0,2 V Negative ReferenzspannungVswing 0,8 V Aussteuerbereich

Tabelle 4.2 Spannungen des Testchips

sind in zwei Varianten verfügbar, als Standard-Transistoren und mit kleine-ren Leckströmen. Letztere beziehen sich sowohl auf den Kanalleckstrom imausgeschalteten Zustand als auch auf Gate-Leckströme. Die Standard-90 nm-Transistoren sind schneller als die Transistoren mit kleineren Leckströmen.Darüber hinaus existieren noch zu beiden Typen Untertypen mit niedrigerer,höherer und leicht negativer Schwellenspannung.

Es besteht die Möglichkeit 2,5 V-Dickoxid-Transistoren zu verwenden, die fürdie Ein- und Ausgänge (IOs) zur Verfügung stehen. Sie sind die langsamstenverfügbaren Transistoren.

Als passive Bauelemente stehen Metallkapazitäten zur Verfügung, sowohl MIM-Typen als auch Metallfinger-Kapazitäten. Außerdem existiert eine Vielzahl anPolysilizium-Widerstandstypen.

4.4.2 Operationsverstärker

4.4.2.1 Auswahl

Der Operationsverstärker sollte einstufig gebaut werden, damit er eine möglichsthohe Bandbreite erreicht. Ein mehrstufiger Verstärker wäre langsamer, weil dienötige kapazitive Kompensation der Stufen die Bandbreite verringert.

Als Bandbreite wird in Verbindung mit dem Verstärker das Verstärkungs-Band-breite-Produkt (GBW) benutzt. Bei einem einpoligen Verstärker stimmt dieGBW mit der Frequenz des Einheitsverstärkung (UGBW) überein. Bei einermehrpoligen Verstärkungsfunktion liegt die GBW höher. Da der Verstärker

72


jedoch in einem rückgekoppelten System eingesetzt wird und damit auf Stabilitätgeachtet werden muss, ist der Unterschied gering und deshalb werden beideBegriffe synonym benutzt.

Bei der Auswahl der Verstärkertopologie wurde berücksichtigt, dass die Band-breite die höchste Priorität besitzt und die Verstärkung eine untergeordnete Rollespielt. Außerdem sollte der Aussteuerbereich möglichst groß sein, damit beider geringen Versorgungsspannung von 1,2 V der Signalbereich groß sein kann.Damit sind Kaskoden nicht nötig.

Es wurden die drei Typen von Verstärkern aus Abb. 4.4 untersucht [17]: Ein-fache Differenzstufe mit Stromquellenlast (a), Gefaltete Kaskode (b) und sym-metrischer Transkonduktanzverstärker (c). Im restlichen Abschnitt werden dieBezeichnungen a, b und c synonym für die in Abb. 4.4 gezeigten Topologienverwendet.

Wie man in der Abbildung leicht erkennt, hat der symmetrische OTA den größtenAussteuerbereich, der zwei VDS,sat-Spannungen unter der Versorgungsspannungliegt,

Vswing,c = VDD −VDS,sat,P −VDS,sat,N , (4.22)

wobei davon ausgegangen wird, dass alle Spannungen positiv gezählt werden.Die anderen beiden Verstärker haben in diesen Ausführungen einen maximalenAusgangsaussteuerbereich von

Vswing,a = VDD −VDS,sat,P − 2 VDS,sat,N (4.23)

für den Verstärker (a) und

Vswing,b = VDD − 2 VDS,sat,P −VDS,sat,N (4.24)

für (b).

Gegen die einfache Differenzstufe spricht, dass sie über weniger Freiheitsgradeim Design verfügt. Einige Designparameter beeinflussen sich gegenseitig negativ.So sollte zum Beispiel VDS,sat von M1 niedrig sein, für einen hohen Aussteuerbe-reich, aber gleichzeitig hoch für ein hohes gm, das die Geschwindigkeit bestimmt,weil in erster Näherung

GBW =gm1

2πCL(4.25)

73


(a) (b)

(c)

Abb. 4.4 Schaltplan verschiedener einstufiger OPs

gilt [17], mit CL als Lastkapazität. Dadurch ergeben sich zu viele Einschränkun-gen für das Design, so dass die einfache Differenzstufe als Implementierungsop-tion ausscheidet.

Die Wahl zwischen den anderen beiden Verstärker-Topologien ist komplexer. Inbeiden sind Eingangs- und Ausgangspfad getrennt. Das verbraucht mehr Strom,gestattet jedoch eine flexiblere Dimensionierung beim Entwurf für maximaleAussteuerung. Zur Untersuchung der besseren Eignung bezüglich der Geschwin-digkeit wird die Bandbreite und die Frequenz des nichtdominanten Pols beiderVerstärker-Topologien verglichen. Die Bandbreite des Verstärkers mit gefalteterKaskode ist definiert wie in Gl. 4.25. Die Frequenz des nichtdominanten Pols ist

74


fnd,b =gm5

2πCn, (4.26)

wobei Cn die parasitäre Kapazität des Knoten N zwischen M1, M3 und M5 ist.

Die Bandbreite des symmetrischen OTAs ist

GBWc = Bgm1

2πCL. (4.27)

mit B als Spiegelverhältnis, dem Verhältnis der Größen der Transistoren M5/M3.Bei gleicher Länge gilt

B =W5

W3. (4.28)

Der nichtdominante Pol liegt bei

fnd,c =gm3

2πCn. (4.29)

Cn ist auch hier die parasitäre Kapazität des Knotens N zwischen M1, M3 undM5.

Die höchsten Ströme fließen in beiden Fällen in den Ausgangspfaden. Beidewerden für niedriges VDS,sat ausgelegt, damit der Aussteuerbereich hoch ausfällt.Bei gleichem VDS,sat skaliert die Transistorweite proportional mit dem Strom.

Im Folgenden wird angenommen, dass die Kapazitäten zwischen Drain oderSource und Bulk und zwischen Drain oder Source und Gate gleich groß sind,wie in [17].

Nimmt man für gleiche Strombegrenzung (slewrate) gleiche Ströme für denAusgangspfad an, so sind beide M5 in beiden Topologien gleich groß. M3 istim Fall (b) doppelt so groß, weil der doppelte Strom fließt. M1 wird als gleichgroß zu M5 angenommen. Im Fall (c) wird M3 als 1/B mal so groß angenommen,und M1 als genauso groß wie M5.

Die Gesamtkapazität am Knoten N ist für die gefaltete Kaskode 4 CGS5, währendsie für den symmetrischen OTA (2 + 2/B) CGS5 ist. Damit ergibt sich

fnd,b =gm5

2π 4 CGS5(4.30)

75


Abb. 4.5 Verlauf der Frequenz des nichtdominanten Pols über dem Spiegelverhältnis B

undfnd,c =

gm3

2π (2 + 2B ) CGS5

. (4.31)

Da die Transistorgrößen als fest angenommen werden und VGS sich einstellt, ist

gm ∝√

ID. (4.32)

Da nun durch M3 in (c) ein Strom von 1/B des Ausgangspfadstromes fließt, gilt

gm3,c =gm5√

B(4.33)

und damitfnd,c =

gm5

2π√

B (2 + 2B ) CGS5

. (4.34)

Normalisiert man beide Funktionen der nichtdominanten Pole ergeben sich dieVerläufe in Abb. 4.5. Man erkennt, dass der Pol des Verstärkers mit gefalteterKaskode immer bei höheren Frequenzen liegt.

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Abb. 4.6 Verlauf der Polfrequenz bei Veränderung des Faktors n

Das würde für eine Implementierung der Schaltung aus Abb. 4.4 (b) sprechen.Simulationen zeigen jedoch, dass dies nicht zutrifft. Erklärt werden kann dasPhänomen mit der Tatsache, dass die Geschwindigkeit der Schaltung sehr hochist und dadurch hohe Ströme im Verstärker benötigt werden. Das bedeutet, dassdie Transistoren in einem Bereich arbeiten, in dem die Steigung der gm(ID)-Funktion deutlich abflacht. Ein erhöhter Strom liefert folglich deutlich wenigergm-Zuwachs als proportional zur Wurzel der Stromdifferenz. Im Umkehrschlussbedeutet es auch, dass bei Verringerung des Stromes, gm geringer fällt als dieWurzel der Stromdifferenz. Ersetzt man in Gl. 4.34 die Quadratwurzel durch dien-te Wurzel ergibt sich

fnd,c =gm5

2π n√

B(2 + 2B )CGS5

. (4.35)

Sieht man sich nun die Verläufe beider normierter Polfrequenzen für unterschied-liche Werte von n an (mit n > 2), so sieht man in Abb. 4.6, dass zuerst beiniedrigen Werten von B und bei zunehmenden Werten von n auch bei hohenWerten von B der symmetrische OTA eine höhere Frequenz des nichtdominantenPols besitzt.

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Abb. 4.7 Verwendeter Operationsverstärker

Die Bandbreite des symmetrischen OTAs ist um den Faktor

GBWc

GBWb=

Bn√

B(4.36)

größer als die des Verstärkers mit gefalteter Kaskode. Außerdem ist die Gesamt-stromaufnahme durch das Spiegelverhältnis kleiner. Deshalb wird der Verstärkerals symmetrischer OTA ausgeführt.

4.4.2.2 Entwurf

Simulationen haben gezeigt, dass die höchsten Geschwindigkeiten nicht durchdie GBW, sondern durch die Stabilität in Form des nichtdominanten Polsbeschränkt sind. Aus diesem Grund wurde eine PMOS-Eingangsstufe gewählt.Dadurch bestehen die Stromspiegel aus NMOS-Transistoren, wodurch sich beigleicher VDS,sat im Ausgangszweig kleinere Weiten und damit kleinere para-sitäre Kapazitäten ergeben und dadurch ein höherfrequenter, nichtdominanterPol entsteht. Die maximale Spannung VDS,sat wurde mit 200 mV festgelegt, umeinen Signalbereich von 0,8 V zu erreichen.

Die Gesamtschaltung des Verstärkers ist in Abb. 4.7 dargestellt. Rechts ist das

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Abb. 4.8 Schaltung der Gleichtaktrückkopplung

Biasing dargestellt (M9 - M13). Der Kern ist die symmetrische OTA-Stufe,bestehend aus den Transistoren M0 - M8. Er ist eine Spiegelung des Verstärkersaus Abb. 4.4 (c), bei dem die NMOS- durch PMOS-Transistoren ersetzt wurdenund umgekehrt. Das Spiegelverhältnis der NMOS-Stromspiegel wurde auf 7,5dimensioniert, da dies den besten Kompromiss aus Phasenreserve und Bandbreitedarstellte. Der Strom in den Eingang »IBias« wurde auf 200µA festgelegt. DasStromverhältnis von M13 zu M0 beträgt 20.

Da der Verstärker differenziell ausgeführt wird, benötigt er eine Gleichtaktrück-kopplung (CMFB) [18]. Weil der Delta-Sigma-Modulator selbst auch getaktetist, bietet es sich an, das CMFB aus geschalteten Kapazitäten zu implementieren.Die verwendete Schaltung für die Gleichtaktrückführung ist die Schaltung aus[34], abgebildet in Abb. 4.8. Diese besitzt keine statische Stromaufnahme. DerTakt für die Ansteuerung ist durch die externe Verstärkerbeschaltung bereitsvorhanden und die Schaltung regelt auch bei einem großen Aussteuerbereich.Die Referenzspannung, auf die geregelt wird, ist die mittlere ReferenzspannungVcm = 0, 6 V, die halbe Versorgungsspannung.

Das Kleinsignalverhalten der Verstärkerschaltung wurde simuliert, indem mittelseiner Transientensimulation der Arbeitspunkt ermittelt und anschließend miteiner Stabilitätsanalyse die Gleichspannungsverstärkung, die Bandbreite und diePhasenreserve bestimmt wurden.

Die vier Integratoren des Delta-Sigma-Modulators benötigen jeweils einen Ver-stärker. Alle vier Verstärker sind identisch im Aufbau, wurden jedoch mitunterschiedlichen Biasströmen betrieben.

Ein Verlauf der komplexen Übertragungsfunktion des Verstärkers des ersten Inte-grators ist im Bode-Diagramm in Abb. 4.9 dargestellt. Die Frequenz der UGBW

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Abb. 4.9 Bode-Diagramm des ersten Verstärkers

ist gestrichelt eingezeichnet. Die erreichten Parameter aller Verstärker sind inTabelle 4.3 aufgelistet. Die Bode-Diagramme der restlichen Verstärker sehenAbb. 4.9 sehr ähnlich, weshalb sie nicht mehr gezeigt sind. Die Verstärkungensind mit etwas mehr als 20 dB, wie erwartet niedrig, aber ausreichend für denDelta-Sigma-Modulator. Die Bandbreiten sind mit über 8 GHz groß und diePhasenreserven mit etwas über 40 ° für einen differenziellen Verstärker geradenoch akzeptabel. Die höchste Leistungsaufnahme besitzt der letzte Integrator.Der Grund dafür ist, dass dieser den Quantisierer treiben muss, der eine resistiveEingangsbeschaltung besitzt (siehe Abschnitt 4.4.4).

Da sich bei Änderungen des Stroms in den Operationsverstärkern die Gleichtakt-spannung ändert, wurde in den Verstärkern der Transistor M9 kleiner ausgeführtund parallel schaltbare Dioden angebracht. Dadurch ist die Gleichtaktspannungeinstellbar.

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Parameter Verstärker 1 Verstärker 2 & 3 Verstärker 4Biasstrom 200µA 150µA 400µADC-Verstärkung 22,9 dB 23,2 dB 22,0 dBBandbreite 9,3 GHz 8,3 GHz 11,4 GHzPhasenreserve 42,9 ° 43,0 ° 43,4 °

Tabelle 4.3 Parameter der Verstärker

Das Rauschen der Verstärker wird dominiert vom 1/f-Rauschen der TransistorenM3/M4. Diese Transistoren sind die kleinsten im Entwurf und haben deshalbhohes Flickerrauschen. Das Rauschen dieser Transistoren lässt sich auch nichterniedrigen, weil dadurch deren Größe steigen müsste (vgl. Gl. 2.51), waswiederum den nichtdominanten Pol senken und die schon niedrige Phasenreserveverringern würde.

Das Gesamtrauschen des ersten Verstärkers wurde mitsamt seiner externenBeschaltung als Integrator simuliert. Der Wert der Rauschspannung liegt bei

vn,rms = 280µV . (4.37)

Für den Testchip wurden Frequenzen unterhalb von 10 kHz nicht berücksichtigt,weil bei einer Abtastung mit 1 GHz und 216 FFT-Punkten diese Frequenzen nichterfasst werden. In der Praxis kann mit Hilfe der korrelierten Abtastung das 1/f-Rauschen deutlich gesenkt werden [35], sodass die Performanz ebenfalls nichtbeeinträchtigt wird. Die Werte der nachfolgenden Verstärker sind etwas höher,wegen der Rauschformung jedoch vernachlässigbar.

Das transiente Verhalten wurde innerhalb des Gesamtmodulators simuliert. Eswird in Abschnitt 4.4.6 besprochen.

4.4.3 Integratoren

Die Schaltungsimplementierungen der einzelnen Integratoren sind in Abb. 4.3dargestellt. Aus ihr können die Werte der Kapazitäten und Widerstände entnom-men werden. Die Kapazitäten sind als Metallfinger-Kapazitäten ausgeführt, die

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Widerstände bestehen aus Polysilizium. Die Dimensionierung der Operations-verstärker ist in Abschnitt 4.4.2 beschrieben. In diesem Abschnitt werden dieSchalter und Systemaspekte der Integratoren behandelt.

Ein Unterschied zu Abb. 4.3 liegt in der differenziellen Ausführung für bessereStörunterdrückung. Dabei wurden die Werte für Widerstände und Kapazitätenbeibehalten und nur ihre Anzahl verdoppelt. Die Verstärkung von »-1« kannnun mittels Anschluss des positiven Ausgangs der Vorstufe an den negativenEinganggang der Folgestufe, und umgekehrt, implementiert werden.

Die Realisierung der DAC-Rückkopplung erfolgte nicht über separate Konden-satoren zusätzlich zu den Eingangskapazitäten, was die kapazitive Belastung derVerstärker verringert. Außerdem verringert es zudem die parasitäre Kapazität ander virtuellen Masse.

Es kamen fünf verschiedene Schaltertypen zum Einsatz. Die Größe wird überparallele Instanziierung variiert und an die verschieden großen Kondensatoren inden Integratoren angepasst. Die Schalter an den virtuellen Massen, den Eingängender Verstärker, sind als einzige vollkompensiert. Das heißt, sie besitzen aufbeiden Seiten Dummytransistoren, weil sie beidseitig ladungssensitiv sind. Alleanderen Schalter enthalten nur auf der Seite, die mit der Kapazität verbundenist, eine Kompensation. Die gegenüberliegenden Knoten befinden sich nicht imSignalpfad.

Die Schalter für die virtuellen Massen und für das Mittenpotenzial (in Abb. 4.3als Masse dargestellt) sind NMOS-Schalter mit niedriger Schwellenspannung(LVT). Sie werden bei annähernd konstanter Spannung betrieben und besitzendadurch einen kleineren Widerstand im eingeschalteten Zustand. Für die Refe-renzspannungen werden NMOS- für die negative und PMOS-Schalter für die po-sitive Referenz verwendet. Beide besitzen reguläre Schwellenspannung, weil dieGate-Source-Spannungen groß sind, wenn sie leitend sind. Die Eingangsschaltersind die einzigen CMOS-Typen, weil Spannungen über den vollen Bereichzwischen den beiden Referenzspannungen vorkommen können. Sie besitzenebenfalls reguläre Schwellenspannung, weil durch die komplementäre Strukturder Widerstand bereits gering ist.

Es wurde beim Entwurf darauf geachtet, dass die parasitären Kapazitäten derSchalter möglichst klein sind. So erhält man mit Transistoren mit niedrigerSchwellenspannung kleinere Geometrien. Die größeren Leckströme im aus-geschalteten Zustand fallen aufgrund der hohen Geschwindigkeit und damit

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kurzen Haltephasen weniger ins Gewicht. Die Verwendung von Schaltern mitnur NMOS- oder nur PMOS-Typen erzeugt weniger Parasiten, als kompletteCMOS-Varianten.

Für die Taktansteuerung wurden in jedem Integrator Treiber integriert, die dieSchalter mit, für die Geschwindigkeit entsprechenden steilen Flanken, ansteuern.Jede Schaltergruppe hat für beide Seiten der differenziellen Implementierungeigene Digitalpuffer. Der Entwurf und die Optimierung der Stufenanzahl undTreiberstärken erfolgte manuell.

4.4.4 Quantisierer

Der Quantisierer ist ein Flash-Konverter und erzeugt 3 Bit mit sieben Stufen. Dasdem Eingangssignal entsprechende digitale Wort wird mit Hilfe von parallelenKomparatoren ermittelt. Diese bestehen jeweils aus einem Vorverstärker, demEntscheider und einem RS-Flipflop.

Die eigentliche Digitalisierung erfolgt in der Entscheiderstufe. Sie ist an dieSchaltung in [36] angelehnt. Die verwendete Schaltung ist in Abb. 4.10 darge-stellt. Es wurden im Vergleich zur Originalschaltung lediglich die TransistorenM9 und M10 eingefügt. Diese Implementierung besteht aus zwei kreuzgekop-pelten Invertern (M3 - M6). Deren Knoten werden alle durch die TransistorenM7 - M10 auf das Versorgungspotenzial VDD gezogen werden, während dasTaktsignal »Clk« auf VSS-Niveau liegt. M0 ist in diesem Zustand geschlossen.Schaltet »Clk« auf VDD, schließen M7 - M10 und M0 öffnet sich. Dadurchwerden die Knoten der Inverter zu niedrigeren Potenzialen gezogen. Durch die amDifferenzpaar anliegende Eingangsspannungsdifferenz wird eine Seite schnellergegen VSS gezogen. Dadurch kippen die Inverter jeweils in gegensätzlicheZustände: entweder gegen VDD oder gegen VSS. Die dediziert abgebildetenInverter sorgen für eine gleichmäßige Last an beiden Ausgängen, um einensystematischen Offset zu verhindern.

Der Vorteil dieser Schaltung ist, dass sie keinen statischen Stromverbrauchbesitzt, sondern nur Strom benötigt, wenn sich das Taktsignal ändert. Dadurchist sie sehr stromsparend.

Jedes Mal, wenn sich das Taktsignal ändert, wird ein Ausgang komplett vonVDD auf VSS gezogen. Das erzeugt, durch kapazitive Kopplung, eine Störungder Schaltung davor. Der Vorverstärker schützt Letztere vor dem rückwärtigen

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Abb. 4.10 Entscheiderschaltung des Komparators

Abb. 4.11 Vorverstärker des Komparators

Übersprechen (engl. kickback). Außerdem reduziert der Verstärker den großenOffset der Entscheiderstufe.

Der Verstärker ist in Abb. 4.11 aufgezeigt. Es handelt sich um eine einfacheDifferenzstufe mit kreuzgekoppelter Last. Diese Lastschaltung [17] hat nicht nureinen großen Ausgangswiderstand, sondern erlaubt auch einen volldifferenziellenVerstärker ohne Gleichtaktrückkopplung. Der Verstärker erreicht eine Bandbreitevon über 10 GHz und eine Verstärkung von 14 dB mit 2,3 mW Leistungsver-brauch.

84


Die Schaltung des gesamten Quantisierers ist in Abb. 4.12 abgebildet. Das Bildzeigt die sieben Komparatoren mit Vorverstärker und ausgangsseitigem Flipflopsowie die Eingangsschaltung.

Diese Eingangsschaltung (ähnlich der in [28]) besteht aus Widerstandsketten, diezwei Spannungsteiler zwischen dem positiven Referenzpotenzial und der positi-ven (InP) sowie der negativen Eingangsspannung (InN) bilden. Alle Widerständebesitzen den identischen Wert von 25 Ω. Diese Schaltung sorgt auch dafür, dassdie Verstärker entweder übersteuert werden, also leicht entscheiden können, oderaber die Spannungen im oberen Teil des Aussteuerbereichs liegen, so dass derVorverstärker im optimalen Arbeitspunkt die kritischen Entscheidungen treffenkann. Die Eingangsdifferenz des i-ten (i = 0, 1, ..., 6) Vorverstärkers ist

∆Vcomp,i = (Vrefp −Vinp)0, 5 + i

7− (Vrefp −Vinn)

6, 5− i7

. (4.38)

Mit

Vinp = Vcm +Vin

2(4.39)

Vinn = Vcm −Vin

2(4.40)

erhält man schließlich

∆Vcomp,i =−6 + 2 i

7(Vrefp −Vcm) +

Vin

2. (4.41)

Damit werden Funktionen in Abhängigkeit von der Eingangsspannung mitgleicher Steigung erzeugt, deren Nulldurchgänge äquidistant verteilt sind und denSchaltschwellen des Quantisierers entsprechen.

Nachteilig an dieser Eingangsschaltung ist die resistive Belastung des letztenVerstärkers. Dadurch steigt zum einen die Stromaufnahme, zum anderen sinktdessen Verstärkung. Letzteres spielt jedoch keine große Rolle, da die Verstärkungbereits niedrig ist und nur sehr gering fällt. In Tabelle 4.3 ist die resistive Lastberücksichtigt.

Eine Alternative zu der Widerstandskette wäre ein SC-Netzwerk. Dieses belastetden vierten Integrator mit einer großen kapazitiven Last. Die muss zusätzlich zur

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Abb. 4.12 3 Bit-Quantisierer

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Abb. 4.13 Blockschaltbild zur Taktverteilung

Abb. 4.14 Schaltung des Takteingangs

Integration in der selben Taktphase umgeladen werden. Dies verlangsamt denletzten Integrator, weshalb die Wahl auf das Widerstandsnetzwerk fiel.

4.4.5 Sonstige Komponenten

Takterzeugung und -verteilung

Die Taktverteilung ist in Abb. 4.13 grob dargestellt. Das Taktsignal wird vonaußen zugeführt. Um ein Tastverhältnis von 50/50 zu erhalten, wird die doppelteFrequenz zugeführt und in der Eingangsschaltung (siehe Abb. 4.14) geteilt. Eskann ein Rechteck- oder Sinussignal verwendet werden.

Für den analogen Teil wird ein Takt mit nicht überlappenden Flanken generiert.Für dessen Erzeugung wurde die Schaltung aus Abb. 4.15 verwendet.

Die beiden analogen Taktphasen verlaufen ähnlich, wie in Abb. 2.21 dargestellt.Aus diesen Signalen werden alle im analogen Teil benötigten Taktsignale abge-leitet. Die Schalter sind teilweise sehr groß. Deshalb benötigen sie Treiber, diegroße kapazitive Lasten umladen können. Diese sind kaskadiert aufgebaut, umdie Vorstufen nicht zu sehr zu belasten.

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Abb. 4.15 Generator von nicht überlappenden Flanken

Der Teil für den Digitalteil wird zusammen mit der digitalen Verarbeitungbeschrieben.

Bias

Das Strom-Biasing wurde einstellbar realisiert. So kann für die einzelnen Ver-stärker jedes Integrators und die Vorverstärker der Komparatoren getrennt einseparater Strom eingestellt werden. Das ermöglicht mehr Flexibilität bei derMessung und kann helfen Prozessschwankungen auszugleichen. Die Stromstärkewird mit jeweils 6 Bit binär gewichtet eingestellt. Die Gleichtaktspannungen, diesich, wie weiter oben beschrieben, mit dem Strom ändern sind ebenfalls mitjeweils 6 Bit einstellbar.

Digitale Verarbeitung

Die Rohdaten des Quantisierers werden über Standard-CMOS-Ausgangstreiberausgegeben. Diese arbeiten jedoch nicht bei einer Frequenz von 1 GHz, bezie-hungsweise 500 MHz1. Die Erfassung der Daten bei so hohen Geschwindigkeitenbenötigt außerdem spezielle Messgeräte.

Deshalb werden die Daten parallelisiert. Zunächst wird aus den sieben Kompara-torwerten, die im Thermometercode vorliegen, ein 3 Bit-Wort erzeugt. Jeweils 4dieser 3 Bit-Worte werden gespeichert und anschließend parallel mit einem Taktvon 250 MHz ausgegeben. Diese Datenrate kann ein CMOS-Ausgangstreiberverarbeiten und mit einem Standard-Logik-Analysator aufgenommen werden.

1Die Frequenz der Daten halbiert sich, bei Daten die synchron zur steigenden oder fallendenTaktflanke ausgegeben werden, im Vergleich zur Taktfrequenz.

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Konfiguration Bits BeschreibungBiasstrom Integratoren 4 x 6 6 Bit-Wort pro IntegratorBiasstrom Quantisierer 1 x 6 Alle Vorverstärker erhalten gleichen BiasGleichtakt Integratoren 4 x 6 6 Bit-Wort pro Integrator

Phase Takteingang 1 x 4 Für digitalen ParallelisiererPhase Taktausgang 1 x 4 Für digitalen Taktausgang

Pads 4 x 1 Slewrate- und Stromkontrolle für PadsReset 1 Modulator-Reset (invertiert)

Ausgang 1 Ausgangspuffer des Schieberegisters

Tabelle 4.4 Einstellmöglichkeiten des Konfigurationsregisters

Ein Schaltbild der digitalen Ausgangsschaltung ist in Abb. 4.16 zu sehen. In die-sem ist neben den Addierern für die Thermometer-Binär-Konversion und den Par-allelisierern auch die Taktverarbeitung zu sehen. Diese besteht aus einem Teiler,der durch vier teilt, und zwei Verzögerungsblöcken. Letztere ermöglichen für denEingangs- sowie für den Ausgangstakt einen programmierbaren Phasenversatzmit bis zu 360 ° und 16 Abstufungen zu Testzwecken. Die Verzögerungsblöckesind, wie in Abb. 4.17 dargestellt, aufgebaut.

Konfiguration

Für die Systemkonfiguration wurde ein seriell-beschreibbares Schieberegisterimplementiert. Damit werden die im vorletzten Abschnitt beschriebenen Bitsgesetzt. Außerdem können die Flankensteilheit der Ausgangstreiber und diePhasenschieber für die digitalen Takte eingestellt werden. Zuletzt enthält dasSchieberegister ein Bit, dass die Integratoren zurücksetzt. Dieses Resetbit ist dasletzte im Schieberegister und wird mit dem Rücksetzen des Schieberegisters beimEinschalten gesetzt, so dass der Modulator im Reset eingeschaltet wird. Durch dieKonfiguration wird das Bit schließlich zurückgenommen und der Modulator kannarbeiten. Alle Einstellmöglichkeiten des Registers sind in Tabelle 4.4 aufgelistet.

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Abb. 4.16 Digitalteil

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Abb. 4.17 Programmierbarer Phasenschieber

Minimale Implementierung

Für den Testchip waren einige Implementierungsdetails nicht notwendig, weilsie Nichtidealitäten abschwächen, die nachträglich korrigiert werden können.Um die Anzahl der möglichen Fehler zu minimieren wurden diese Teile nichtimplementiert.

So wurde beispielsweise die lineare Korrektur des DACs ausgespart. Da derDelta-Sigma-Modulator bei sehr hohen Geschwindigkeiten arbeitet, und ei-ne Vorwärtskopplung verwendet, bei der die Quantisiererentscheidung sofortrückgekoppelt wird, sollte keine zusätzliche digitale Berechnung innerhalb desRückkoppelpfades ausgeführt werden. Damit scheiden klassische Methoden derdigitalen Elementeverwürfelung (DEM [20] oder DWA [6]) aus.

Ein in [21] vorgestellter Linearisierungs-Algorithmus arbeitet mit Tabellen imDigitalteil. Dabei wird zunächst die Abweichung jedes Elements ermittelt und ineiner Tabelle gespeichert. Die Ermittelung erfolgt über digitale Ansteuerung, einzusätzliches DAC-Element und einem Multiplexer in der Rückkopplungsschleife.Der Multiplexer hat lediglich eine Verzögerung von einem Gatter und ist deshalbschnell genug für eine Vorwärtskopplung mit geringer Verzögerung. Mit Hilfeder Tabelle, wird jeder Ausgangswert mit seinem Korrekturwert multipliziert.Dadurch wird erreicht, dass die Fehler im DAC und im Ausgang gleich großsind. In der Systemtheorie ist dies gleichzusetzen mit einem Fehler, der im Quan-tisierer entsteht. Dieser Fehler aus der Nichtlinearität des DACs wird dadurchrauschgeformt und im Nutzband deutlich gedämpft. Weil dieses Verfahren auch

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Parameter Wert BeschreibungType Tiefpass

Stufen 3Grenzfrequenz Durchlassbereich 0,05 / fs normiert auf fs

Frequenz Dämpfungsbereich 0,06 / fs normiert auf fsWelligkeit 0,01 dB DurchlassbereichDämpfung 120 dB Dämpfungsbereich

Dezimation 20 GesamtDezimation 1 5 in Stufe 1

Dezimation 2/3 2 in Stufe 2 und 3

Tabelle 4.5 Filterparameter

im Nachhinein angewendet werden kann2 und die DAC-Korrektur nicht Teilder Arbeit ist, wurde sie zu Gunsten der Einfachheit weggelassen. Bei einervorgegebenen Auflösung von 10 Bit ist die Korrektur voraussichtlich nicht nötig.

Das gleiche Prinzip gilt für die Offset-Korrektur. Es existiert mit korreliertemAbtasten [35] eine Methode den entscheidenden Offset des ersten Verstärkers zueliminieren und das 1/f-Rauschen des Verstärkers zu dämpfen. Auch dies wurdezu Gunsten der Einfachheit weggelassen, weil der Offset im Nachhinein digitalkorrigiert werden kann.

4.4.6 Gesamtsystem

Nach dem Entwurf aller Einzelkomponenten wurde das Gesamtsystem komplettsimuliert. In Abb. 4.18 (a) ist das Spektrum der Leistungsdichte bei Abtastfre-quenz dargestellt. Es zeigt eine leicht höhere Resonanz unterhalb von 100 MHz,als die ideale Übertragungsfunktion in Abb. 3.14. Das System bleibt jedoch stabil.Das Ausgangssignal wurde mit Hilfe von Matlab gefiltert und dezimiert. DieEigenschaften des Filters sind in Tabelle 4.5 aufgelistet.

Abb. 4.18 (b) zeigt das Spektrum des gefilterten und dezimierten Signals beiNyquistfrequenz. Das Eingangssignal hat eine Amplitude von -20 dB. Wird das

2Die Werte der Tabelle können durch ausprobieren gefunden werden.

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(a)

(b)

Abb. 4.18 Leistungsdichtespektrum bei (a) Abtast- und (b) Nyquistfrequenz93


Abb. 4.19 Leistungsdichtespektrum nach Transientensimulation mit Rauschen

SNDR berechnet, ergibt sich ein Wert von 55 dB. Damit wäre eine maximaleAuflösung mit 10 Bit, das entspricht 62 dB SNDR, möglich.

Eine zusätzlich durchgeführte Transientensimulation mit Rauschen diente alsNachweis der korrekten Rauschberechnungen. Das Spektrum des Ausgangssi-gnals bei kurzgeschlossenem Eingängen zeigt Abb. 4.19. Darin ist zu sehen,dass mit Rauschen der Frequenzverlauf bei hohen Frequenzen – insbesondereunterhalb von 100 MHz – mehr dem theoretischen Verlauf entspricht. Außerdemsieht man das erwartete, leicht erhöhte Rauschniveau.

4.5 Layout

Ein Bild des fertigen Layouts in der IC-Designumgebung ist in Abb. 4.20dargestellt. Der Delta-Sigma-Modulator verläuft horizontal mittig von links nachrecht. Das heißt, der erste Integrator ist links, der zweite rechts davon, etc. Die

94

4.5 Layout

Abb. 4.20 Gesamtlayout des Chips

Integratoren sind symmetrisch aufgebaut. Mittig befindet sich der Operationsver-stärker. Oben verläuft die eine Seite der differenziellen Verarbeitung, die andereunterhalb. Beide Seiten besitzen eigene Takttreiber.

Die Versorgungs- und Referenzspannungen sind über mehrere redundante Padsnach außen verbunden und intern netzartig verdrahtet. Das reduziert zum einenden Einfluss der Bonddrahtinduktivitäten und senkt zum anderen den effektivenLeitungswiderstand.

Die Größe des Layouts ist bestimmt durch die Anzahl der Pads. Deshalbwurden die freien Flächen zur Entkopplung genutzt. Diese Entkopplung erfolgte

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Blockname Größe / mm2

Integratoren (inkl. Takttreiber) 0,14Quantisierer 0,015Konfiguration 0,006Bias 0,004Takterzeugung 0,008Digitalteil 0,007

Tabelle 4.6 Blockgrößen

zwischen VDD und VSS, aber auch zwischen den Referenzen und VSS und denReferenzspannungen untereinander. Das sorgt für weniger Störungen auf denVersorgungsspannungen und den Referenzen, die nicht mit eigenen Treibern ge-puffert sind. Um Resonanzen der Entkopplungskapazitäten mit den Induktivitätender Bonddrähte zu dämpfen, wurden serielle Widerstände eingefügt.

Der Testchip ist 1,875 mm x 1,875 mm groß. Die Größe der einzelnen Blöcke istin Tabelle 4.6 aufgelistet.

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5Messungen und Ergebnisse

5.1 Messsystem

Der Chip, dessen Design im letzten Kapitel beschrieben worden ist, wurde beider Firma UMC gefertigt und anschließend vermessen. Ein Foto eines Dies ist inAbb. 5.1 zu sehen.

Den Messaufbau für die Ermittlung der Leistungsdaten des entworfenen Test-chips zeigt Abb. 5.2. Der Testchip (DUT) ist auf einer Testplatine unterge-

Abb. 5.1 Foto des Chips

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5 Messungen und Ergebnisse

Abb. 5.2 Messaufbau

bracht. Die Spannungsversorgung erfolgt über ein externes Netzteil mit 4 V.Das Konfigurationsregister des Chips wird von einem Steuer-PC aus, über eineUSB-Schnittstelle, programmiert. Den Takt stellt ein HP 8665A Signal-Generatorzur Verfügung, der Signale bis 4,2 GHz bereitstellt. Das Eingangssignal wirdvon einem Tektronix AFG 3022B 2-Kanal Arbiträrgenerator erzeugt, dessenbeide Ausgänge zu einem differenziellen Ausgang geschaltet werden können.Der Generator kann Frequenzen bis 25 MHz bereitstellen. Die Daten vom Chipwerden von einem Agilent 16702B Logik-Analysator mit maximal 400 MHzState-Mode erfasst, so dass die Daten mit dem vom Chip ausgegebenen 250 MHzTakt synchron gespeichert werden können. Der Logik-Analysator wird von einemPC über Ethernet gesteuert. Der PC übernimmt nach den Messungen die Datenund verarbeitet sie in Matlab.

Eine systematische Übersicht der Blöcke auf der Platine ist aus Abb. 5.3 ersicht-lich, während Abb. 5.4 ein Foto der Platine zeigt. Die Platine besitzt 6 Lagen. Alle

98

5.1 Messsystem

Abb. 5.3 Systematische Blockübersicht der Platine

Signale werden in der obersten Lage geführt, die bei minimaler Leiterbreite einenWellenwiderstand von 50 Ω besitzt.

Die Spannungsversorgung erfolgt durch ein externes Labornetzgerät. Die Fil-terung der Versorgungsspannung wird mit Hilfe von BNX002-Filtern vorge-nommen. Aus der gefilterten Eingangsspannung generieren Regler die Span-nungen für die verschiedenen Bauteilgruppen. Für bessere Wärmeabfuhr wer-den die Spannungsregler in TO263-5- und TO263-7-Gehäusen verwendet. DieAusgangsspannung aller Regler ist über Potenziometern einstellbar. Alle Ver-sorgungsspannungen werden mit Hilfe von Keramik-Kondensatoren mit nied-rigen Reihenwiderstand (ESR) und direkter Kopplung übereinanderliegenderVersorgungs- und Masse-Lagen gestützt.

Die Konfiguration des Chips erfolgt mittels einer DLP 2232M-G Tochterplatine,die die USB-Daten mit einem FTDI FT2232D Chip empfängt, decodiert und andie Hauptplatine übergibt. Um Störungen der Hauptplatine zu vermeiden, werden

99


Abb. 5.4 Foto der Messplatine

die Signale der Tochterplatine mittels Optokoppler übergeben. Anschließendwerden die Steuersignale auf 1,2 V-Pegel herabgesetzt und zum Chip geleitet.

Die auf dem Chip benötigten Referenzspannungen werden mit Hilfe von einstell-baren Widerstandsteilern generiert und von diskreten Operationsverstärkern mithoher Bandbreite gepuffert. Die Stabilisierung der Ausgänge der OPs erfolgt mitkeramischen Blockkondensatoren.

Das Taktsignal wird über eine SMA-Buchse eingespeist und mit einer 50 Ω-Leitung zum Chip geleitet, ebenso wie beide Signale des differenzielle Eingangs.

Die Ausgänge des Chips sind mit einem Pfostenstecker verbunden, an dem direktder Logik-Analysator angeschlossen werden kann.

Der Testchip wurde leitend auf die Platine geklebt, sodass das Substrat nie-derohmig an VSS angeschlossen ist. Die Anschlussleitungen des Chips sinddirekt auf die Platinenleiterbahnen gebondet. Das Layout ist so ausgeführt,dass die Bonddrähte möglichst kurz sind, wodurch ihre parasitäre Induktivität

100

5.2 Ergebnisse

Abb. 5.5 Foto der Chipmontage

gering ausfällt. In Abb. 5.4 ist der Chip zum Schutz unter einer, mit Klebebandbefestigten, Abdeckung untergebracht. Abb. 5.5 zeigt die Montage des Chipsmittels Chip-on-Board (COB) ohne Deckel auf der Platine.

Alle im Folgenden aufgeführten Messungen erfolgten mit diesem Messsystem.Es wurden drei Platinen bestückt, wovon eine wegen eines defekten Ausgangs-treibers auf dem Chip keine sinnvollen Ergebnisse produzierte. Die beiden ver-bliebenen Platinen lieferten ähnliche Performanzergebnisse der beiden Testchips.

5.2 Ergebnisse

5.2.1 Vorbemerkungen

Es wurden zunächst Messungen mit niedrigen Taktfrequenzen durchgeführt. Diesist bei einem zeitdiskreten System möglich, weil alle Übertragungsfunktionen mitder Abtastfrequenz skalieren.

101


Durch das starke 1/f-Rauschen der Integratoren und dem Gateleckstrom, der zuLadungsabfluss auf den Kapazitäten und empfindlichen Knoten führt ist jedocheine Mindestfrequenz für einen performanten Betrieb nötig.

Bemerkenswert ist, dass der Modulator während der gesamten Messungen keineinziges Mal Instabilität aufwies. Selbst bei Einspeisung großer Eingangssignale,die über die Referenzspannungen hinausgingen, stabilisierte sich der Modulatorbei kleineren Signalamplituden sehr schnell. Die gewählte Implementierung istalso sehr robust gegenüber Instabilität.

5.2.2 Erste Messungen

Eine erste Messung mit guten Ergebnissen ist in Abb. 5.6 dargestellt. Dereingespeiste Takt besaß eine Frequenz von 1,4 GHz, was zu einem Modulatortaktvon 700 MHz führte. Verwendet wurde ein großes differenzielles Eingangssignalvon 480 mVpp mit einer Frequenz von 1 MHz. Abb. 5.6 zeigt eine gute Überein-stimmung mit der theoretischen Kurve aus Abb. 3.14. Es ist eine etwas stärkereAusprägung des Resonanzpeaks ersichtlich als in Abb. 3.14, aber weniger alsin der Simulation in Abb. 4.18 (a), was vermutlich auf parasitäre Effekte, diedämpfend wirken, zurückzuführen ist.

In Abb. 5.6 sind die harmonischen Frequenzanteile der Grundschwingung von1 MHz deutlich wahrnehmbar. Zunächst musste geklärt werden, wie gut dasSignal der Quelle ist. Dazu wurden die Spektren der Quelle bei verschiedenenFrequenzen mit einem Agilent 4395A Spektrumanalysator ermittelt. Die Ergeb-nisse sind in den Abb. 5.7 (a-d) dargestellt.

Der Sprung bei 1 MHz im Rauschspektrum resultierte aus der Bereichsumschal-tung des Spektrumanalysators. Das Rauschniveau konnte durch Verringerungder Messbandbreite gesenkt werden, es kam daher vom Messgerät. Es wurdenicht weiter gesenkt, weil die harmonischen Anteile der Grundwelle in dieserEinstellung gut zu sehen und die Messzeiten kurz waren.

Abb. 5.7 (a) zeigt harmonische Verzerrungen von etwas weniger als -60 dBcbei einem Signal mit 1 MHz Frequenz. Das bedeutet, eine höhere Performanzals 11 Bit (entspricht einem SNDR von 68 dB bei einem Sinussignal) ist mitdiesem Eingangssignal nicht messbar. Es ist für diese Arbeit jedoch ausreichend,weil 10 Bit Auflösung definiert ist. Außerdem fällt auf, dass die harmonischeVerzerrung mit höheren Frequenzen ansteigt (Abb. 5.7 (b-d) ). Es sind mit höheren

102

5.2 Ergebnisse

Abb. 5.6 Rauschdichte, gemessen bei 700 MHz Takt und 1 MHz Eingangssignal

Eingangsfrequenzen sinkende SNDR-Werte am Modulatorausgang zu erwarten,weil schon das Eingangssignal verzerrt ist. Deshalb wurden die Messungen beieiner Frequenz des Eingangssignals von 1 MHz ausgeführt.

Es ist jedoch auch festzuhalten, dass das Eingangssignal keine signifikanten,geradzahligen Harmonischen enthält, das Ausgangsspektrum in Abb. 5.6 schon.Diese Verzerrungen kommen deshalb vom Modulator selbst.

5.2.3 High-Performance-Messungen

Die höchste Auflösung erreicht der Modulator bei 850 MHz. Das SNDR beträgtdann 64,4 dB bei einer Eingangsfrequenz von 1 MHz. Zu höheren Abtastfrequen-zen fällt die Performanz ab.

Abb. 5.8 zeigt eine Darstellung des Leistungsdichte-Spektrums mit maximalerAuflösung. Das Spektrum ist bei Überabtastung, mit einen Modulatortakt von850 MHz, zu sehen. Es ist eine Dämpfung bei hohen Frequenzen gegenüber der

103


(a) (b)

(c) (d)

Abb. 5.7 Spektrum der Ausgangssignale des Signalgenerators bei 1, 2, 4 und 8 MHz

Kurve in Abb. 5.6 zu erkennen. Das Leistungsdichte-Spektrum des Ausgangssi-gnals nach Filterung – als Filter wurde derselbe Filter, wie in Abschnitt 4.4.6verwendet – und Herabsetzung der Abtastfrequenz auf die Nyquistfrequenzist in Abb. 5.9 abgebildet. Die Harmonischen begrenzen die Auflösung. DasRauschniveau liegt wenige Dezibel darunter.

Die Kurve des SNDR über der Amplitude des Eingangssignals zeigt Abb. 5.10.Die Frequenz des Eingangssignal ist dabei jeweils 1 MHz. Der Generator konntekeine Amplituden kleiner 0,04 Vpp erzeugen, weshalb die Kurve bei relativ hohenAmplituden beginnt und linear dargestellt ist.

104

5.2 Ergebnisse

Abb. 5.8 Rauschdichte, gemessen bei 850 MHz Takt und 1 MHz Eingangssignal

Abb. 5.9 Rauschdichte bei Nyquistfrequenz

105


Abb. 5.10 SNDR über Eingangsamplitude

Taktfrequenz / MHz SNDR / dB850 64,4900 61,2950 55,11000 43,5

Tabelle 5.1 SNDR bei höheren Taktfrequenzen

5.2.4 Variation der Taktfrequenz

Wie bereits erwähnt, konnte die höchste Auflösung bei 850 MHz erreicht werden.Die Auflösung bei 700 MHz ist etwa genauso hoch wie bei 850 MHz. Liegt dieTaktfrequenz darüber, sinkt die Auflösung. Die erhaltenen maximalen SNDR-Werte bei den entsprechenden Frequenzen zeigt Tabelle 5.1.

Die Rauschdichte bei einer Modulatorfrequenz von 1 GHz zeigt Abb. 5.11. Die

106

5.2 Ergebnisse

Abb. 5.11 Rauschdichte, gemessen bei 1 GHz Takt und 1 MHz Eingangssignal

in Abb. 5.8 bereits vorhandene Dämpfung bei hohen Frequenzen nimmt mitsteigendem Takt zu. Die Rauschanteile der hohen Frequenzen verteilen sich imgesamten Spektrum und erhöhen das Grundrauschen. In Abb. 5.11 ist das erhöhteNiveau des Grundrauschens gegenüber Abb. 5.8 deutlich zu sehen.

5.2.5 Stromaufnahme

Die Stromaufnahme kann über den extern eingespeisten Biasstrom eingestelltwerden. Zusätzlich besitzt jede Baugruppe einen Stromspiegel, der über dasKonfigurationsregister programmiert werden kann. Es stehen 6 Bit pro Baugruppezur Verfügung (siehe Tabelle 4.4).

In Abb. 5.12 ist grafisch das SNDR über dem Stromverbrauch des Analogteilsdargestellt. Hier ist ein stetiges Absinken der Auflösung zu kleineren Leistungs-aufnahmen hin ersichtlich, aber auch eine Sättigung. Diese sorgt für ein Absinkender Performanz nach überschreiten von 95 mA. Das bedeutet, dass eine weitere

107


Abb. 5.12 SNDR über Stromaufnahme des Analogteils

Stromerhöhung nicht zu einer Verbesserung der Auflösung beiträgt. Das Designist diesbezüglich ausgereizt.

Die Stromaufnahme des Digitalteils liegt mit 850 MHz bei 61,7 mA. Es handeltsich bei den digitalen Blöcken lediglich um die Takterzeugung und -verteilungmit Treibern. Die Stromaufnahme ist proportional zur Taktfrequenz.

5.3 Diskussion

Um die Ergebnisse zu bewerten wird zunächst ein Bewertungsfaktor (FOM)berechnet, mit dessen Hilfe die Messergebnisse des Entwurfs mit den Delta-Sigma-Modulatoren aus Abschnitt 2.5 verglichen werden können. Es wird dieFOM aus Gl. 2.53 verwendet.

108

5.3 Diskussion

Parameter WertAbtastfrequenz 850 MHzOSR 20Bandbreite 21,25 MHzSNDR max. 64,4 dBVersorgungsspannung 1,2 VLeistung analog 114 mWLeistung digital 74 mWLeistung gesamt 188 mWAussteuerbereich (diff.) 1,6 VFOM 3,3 pJProzess 90 nm 1P9M CMOSFläche (Kern) 0,18 mm2

Tabelle 5.2 Überblick Ergebnisse des Testchip

Das maximale SNDR von 64,4 dB entspricht nach

ENOB =SNDR− 1, 76

6, 02(5.1)

gleich 10,4 effektiven Bits. Die Gesamtleistungsaufnahme ist

P = VDD (Ianalog + Idigital) (5.2)

gleich 188 mW. Die Bandbreite errechnet sich mit

BW =fs

2 OSR(5.3)

zu 21,25 MHz. Mit diesen Parametern kann nun die FOM mit 3,3 pJ pro Umset-zung berechnet werden. Alle wichtigen Messergebnisse und Werte des Testchipssind in Tabelle 5.2 nochmals zusammengefasst.

Die Zielmarke von 1 GHz Abtastfrequenz wurde knapp verfehlt. Das rapideAbfallen der Performanz bei einer relativ kleinen prozentualen Erhöhung derAbtastrate lässt auf ein chip-internes Phänomen schließen. Wahrscheinlich sorgt

109


eine Resonanz der internen Entkopplungskapazitäten mit den Induktivitäten derBonddrähte für diesen Abfall der Auflösung. Es kommen für mögliche Reso-nanzen sowohl die Versorgungsspannungen als auch die Referenzspannungen inFrage. Durch eine bessere Entkopplung der Versorgungsspannungen und interneReferenztreiber wäre es eventuell möglich die anvisierte Taktfrequenz von 1 GHzzu erreichen.

Verglichen mit [30] wird ein etwa 50 % höherer Bewertungsfaktor erreicht.1

Das ist für die deutlich höhere Abtastrate und einer beinahe doppelt so hohenBandbreite vertretbar.

Die FOM ist verglichen mit [5] um etwa den Faktor 12 höher. Das liegtmitunter daran, dass bei der Implementierung nach [5] ein digitaler Vorwärtspfadimplementiert wurde. Dieser führt im Gesamtsystem zu einem entspannterenTiming.

Eine solche Architektur könnte bei der Test-Implementierung die hohe Strom-aufnahme im letzten Integrator deutlich senken. Es wäre eventuell auch einModulator dritter Ordnung möglich, der zusätzlich weniger Energie verbraucht.Eine Senkung der Leistungsaufnahme des Digitalteils ist bei Synthese mitSoftware zu erwarten. Außerdem ist eine Verbesserung des Rausch- und Verzer-rungsverhaltens möglich.

Obgleich der Bewertungsfaktor nicht zu den besten zählt, wurde mit demTestchip folgendes gezeigt: Abtastfrequenzen von 1 GHz mit SC-Delta-Sigma-Modulatoren sind möglich, und das Konzept der Überwindung des Verstärkungs-Bandbreite-Dilemmas funktioniert.

1Niedriger bedeutet besser.

110

6Zusammenfassung undAusblick

6.1 Zusammenfassung

In der vorliegenden Arbeit wurde ein Konzept zur Steigerung der Taktfrequenzvon Delta-Sigma-Modulatoren in Schalter-Kondensator-Technik entwickelt.

Zunächst wurden die Geschwindigkeitsgrenzen der SC-Technik für den Ent-wurf von schnellen Delta-Sigma-Modulatoren untersucht. Als hauptsächlichbegrenzender Faktor stellte sich die Bandbreite der Operationsverstärker heraus.Diese Begrenzung besteht aufgrund des Verstärkungs-Bandbreite-Dilemmas, beidem ein Kompromiss zwischen Bandbreite und Verstärkung im Entwurf derOperationsverstärker eingegangen werden muss.

Das Konzept zur Steigerung der Taktfrequenz von SC-∆Σ-Modulatoren beruhtauf der Überwindung dieses Dilemmas. Dabei werden die verwendeten Verstärkerfür maximale Geschwindigkeit dimensioniert. Die damit einhergehende nied-rige Verstärkung wird durch die Wahl und Dimensionierung der Delta-Sigma-Modulator-Architektur kompensiert.

Weitere Untersuchungen erstreckten sich auf verschiedene Modulator-Strukturenund deren Fähigkeit, moderate Auflösung bei niedrigen OP-Verstärkungen zuermöglichen. Als geeignet wurden kaskadierte SMASH-Implementierungen undeinstufige Modulatoren höherer Ordnung identifiziert. Die Wahl für eine Test-Implementierung fiel schließlich auf eine einstufige Topologie vierter Ordnungmit Vorwärts- und Rauschkopplung.

111

6 Zusammenfassung und Ausblick

Der Testchip wurde in einer Standard-90 nm-CMOS-Technologie mit 1,2 V Ver-sorgungsspannung entworfen. Der Delta-Sigma-Modulator besitzt einen internen3 Bit-Quantisierer. Die Verstärker bestehen aus einstufigen symmetrischen Trans-konduktanzverstärkern mit PMOS-Eingangsstufen, die hohe Bandbreiten durchhochfrequente, nichtdominante Pole ermöglichen. Da die Verstärkungen niedrigsein durften, konnte auf Kaskoden verzichtet werden. Dies erhöhte den Aussteu-erbereich auf 0,8 V. Das komplette System wurde für maximale Geschwindigkeitdimensioniert. In der Arbeit sind alle entworfenen Komponenten und wichtigeAspekte des Layouts ausführlich beschrieben. Das Gesamtsystem wurde durchSimulationen verifiziert und anschließend beim Halbleiterhersteller gefertigt.

Der Testchip erreichte bei Messungen eine Abtastrate von 850 MHz mit ei-nem maximalen SNDR von 64,4 dB. Das entspricht einer effektiven Auflösungvon 10,4 Bit. Das Überabtastverhältnis betrug 20, was einer Bandbreite von21,25 MHz gleichkommt. Die Messung der Leistungsaufnahme des gesam-ten Delta-Sigma-Modulators ergab 188 mW, wobei 114 mW im analogen Teilverbraucht wurde. Die digitale Ansteuerung konsumierte 74 mW. Der ∆Σ-Modulator besitzt damit einen Bewertungsfaktor von 3,3 pJ pro Umsetzung.

Der Testchip erreicht mit 850 MHz mehr als die doppelte Abtastfrequenzverglichen mit vorherigen Implementierungen. Der Bewertungsfaktor ist unterBerücksichtigung der hohen Geschwindigkeit angemessen. Der Entwurf bietetdarüber hinaus noch Optimierungsmöglichkeiten.

Zusätzlich wurde eine neuartige Delta-Sigma-Modulator-Struktur mit Vorwärts-kopplung entwickelt. Ihre Linearität ist ebenso gut, wie die herkömmlicher Struk-turen mit Vorwärtskopplung. Die neue Architektur besitzt zudem den Vorteil, dasssie keinen zusätzlichen Addierer vor dem Quantisierer benötigt.

Im Rahmen der Arbeit wurde gezeigt, dass hohe Abtastfrequenzen und Band-breiten mit SC-∆Σ-Modulatoren für Kommunikationsanwendungen möglichsind, und das Konzept zur Überwindung des Verstärkungs-Bandbreite-Dilemmasfunktioniert.

Die Arbeit erweitert den Stand der Technik in dreierlei Hinsicht. Erstens wurdedas Konzept zur Überwindung des Verstärkungs-Bandbreite-Dilemmas einge-führt. Zweitens erreichte die Test-Implementierung eine deutliche Erhöhung derTaktfrequenz von Delta-Sigma-Modulatoren in SC-Schaltungstechnik. Drittenswurde eine neue ∆Σ-Modulator-Topologie entwickelt.

112

6.2 Ausblick

6.2 Ausblick

Die vorliegende Arbeit zeigt, dass Abtastraten von 1 GHz bei SC-Modulatorenmöglich sind. Wie in Kapitel 5 ausführlich beschrieben, besitzt der entworfeneTestchip noch Optimierungspotenzial. Weitere Untersuchungen müssten zeigen,mit welchen Mitteln ein Bewertungsfaktor von unter 0,25 pJ möglich ist. Hinwei-se dazu wurden in Kapitel 5 gegeben.

Da ein nicht unerheblicher Anteil der Leistung im Digitalteil verbraucht wird,sind Optimierungen in diese Richtung notwendig, insbesondere um Taktraten vondeutlich über 1 GHz zu ermöglichen.

Das Konzept kann zudem bei größeren minimalen Strukturbreiten eingesetztwerden, um die maximal realisierbaren Frequenzen dort zu erhöhen.

Da auch Delta-Sigma-Modulatoren, die im zeitkontinuierlichen Bereich mit Ope-rationsverstärkern arbeiten, von dem Verstärkungs-Bandbreite-Dilemma betrof-fen sind, ist es eventuell möglich, das Konzept auf diese Art der ∆Σ-Modulatorenanzuwenden.

113

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Konzept für einen schnellen Delta-Sigma-Modulator in ... · Konzept für einen schnellen Delta-Sigma-Modulator in Switched Capacitor CMOS-Technologie Der Technischen Fakultät der