High Speed Standard Cell Design and Parasitics … · 3 Additionneur CLA 4 bits ... Les signaux G et A sont utilisés pour des additionneurs de plus de 4 bits (16, 32, ... 4 et 6

PROJET DE SEMESTRE

High Speed Standard Cell Design and

Parasitics Measurement

Etudiant: Neil Joye

Assistant: S. Badel

Professeur: Y. Leblebici

1

Tables des matières 1

Introduction ..................................................................................................................... 3

2 Composants de base ........................................................................................................ 4 2.1 Technologie................................................................................................................. 4 2.2 Cellule de base (GATE_21) ........................................................................................ 4 2.2.1 Fan-out de la cellule de base .............................................................................. 5 2.2.3 Délai ................................................................................................................... 8 3 Additionneur CLA 4 bits ................................................................................................ 9 3.1 Placement et routage ................................................................................................. 10 3.1.1 Longueur des interconnexions ......................................................................... 11 3.1.2 Surface.............................................................................................................. 13 3.1.3 Nombre de vias................................................................................................. 13 3.2 Simulation ................................................................................................................. 14 3.3 Etude du chemin critique........................................................................................... 16 3

.4 Etude sur la longueur des interconnexions................................................................ 18

4 Additionneur CLA 4 bits avec nouvelle version du composant de base .................. 20 4.1 Caractéristiques générales ......................................................................................... 21 4.2 Chemins critiques...................................................................................................... 21 4.3 Longueur des interconnexions .................................................................................. 22 4

.4 Routage...................................................................................................................... 22

5 Conclusion...................................................................................................................... 24

2

1 Introduction

A l’origine, le but de ce projet était de créer un circuit digital classique tel qu’un additionneur ou un multiplieur à l’aide d’une bibliothèque de composants différentiels ultra-rapides (current-mode logic) et des outils de placement et routage adaptés. Une fois cette conception effectuée, une étude sur le dimensionnement des composants de base de ce circuit en fonction de leur fan-out aurait été réalisée afin d’obtenir une vitesse maximale de fonctionnement. Malheureusement, la bibliothèque de composants ultra-rapides n’est, à ce jour, pas encore disponible. Il a donc fallut se contenter de réaliser un circuit digital à l’aide d’une bibliothèque de composants différentiels standard.

La fonction logique qui a été finalement réalisée est un additionneur 4 bits. Elle a été

choisie d’une part étant une fonction de base extrêmement utilisée et de plus elle peut servir comme point de départ pour réaliser d’autres fonctions tel qu’un multiplieur. L’architecture choisie sera présentée dans les sections suivantes.

Une fois que cette fonction a été conçue en layout, une étude plus détaillée de ces caractéristiques telles que la fréquence maximale de fonctionnement, la surface du circuit ou la longueur totale des interconnexions internes a été réalisée. Ceci peut s’avérer être très utile le jour où cette même fonction logique sera effectuée avec la bibliothèque de composants différentiels ultra-rapides.

3

2 Composants de base

2.1 Technologie Les circuits qui seront créés dans ce projet utilise la technologie 0.18 µm et une

bibliothèque de portes différentielles. Celles-ci sont principalement utilisées pour leur vitesse plus élevée et leur immunité au bruit. De plus, tous les signaux ont leur complément. Il est n’est donc pas nécessaire d’utiliser d’inverseur. Par contre cette propriété induit une plus grande surface et un routage beaucoup plus compliqué (deux fois plus d’interconnexions à effectuer).

Figure 1 : Schéma de principe d’une porte différentielle à une entrée et une sortie

Il est à noter que la tension vdd (niveau logique haut) est égale à 1.8 V et que la tension

gnd (niveau bas) vaut 1.4 V.

2.2 Cellule de base (GATE_21) L’additionneur qui sera effectué dans ce projet est constitué uniquement de portes AND,

OR et XOR. Celles-ci sont en fait différentes configurations des entrées et sorties d’une cellule de base appelée “GATE_21”. Cette dernière est une porte différentielle à deux signaux d’entrées et une sortie.

Figure 2 : Schéma détaillé de la cellule GATE_21

4

Le transistor Tn correspond à la source de courant du schéma 1 et les deux transistors Tp aux deux résistances du même schéma.

Dimensionnement des transistors

Ta, Tb et Tc : l = 180 nm w = 3.06 µm

Tp : l = 180 nm w = 960 nm

Tn : l = 980 nm w = 1.44 µm A partir de ce composant de base, il est possible de créer toutes les fonctions logiques qui

seront utilisées par la suite.

Figure 3 : Configuration de la cellule de base afin de produire les fonctions logiques de

bases désirées

2.2.1 Fan-out Pour commencer, il est intéressant d’étudier la cellule de base qui sera utilisée par la suite

(GATE_21). La première propriété à mesurer est le fan-out. Deux cas distincts ont été pris en compte : - Quand la sortie est connectée aux entrées a et _a (voir figure 2). - Quand la sortie est connectée aux entrées b et _b ou c et _c (voir

figure 2). Le fan-out du composant de base a été mesuré à partir d’une porte AND connectée aux

entrées d’autres portes AND. Les résultats sont identiques si des portes OR ou XOR sont employées. Le fan-out de la cellule de base est également indépendant des entrées (a, b ou c sur le figure 2) sur lesquelles la sortie est connectée.

5

Résultats

C

i-dessous se trouvent les résultats des simulations après extraction.

Figure 4 : Fan-out = 9

a0 est l’entrée de la porte dont on mesure le fan-out. s1 et _s1 sont les sorties de cette même cellule.

Figure 5 : Fan-out = 10

a0 est l’entrée de la porte dont on mesure le fan-out. s1 et _s1 sont les sorties de cette même cellule.

Le composant de base perd sa fonctionnalité si l’on connecte plus de neuf entrées

(d’autres portes GATE_21) à sa sortie. Le fan-out de cette cellule de base, donc également des portes AND, OR et XOR à 2 entrées, vaut 9.

6

2.2.2 Tension de sortie

Après que les simulations pour la détermination du fan-out ont été effectuées, il a été remarqué que les tensions de sorties du composant de base GATE_21 ne sont pas précisément égales à 1.8 V pour le niveau logique haut et 1.4 V pour le niveau bas. D’après les mesures du fan-out, le niveau de sortie haut vaut plutôt 1.795 V (± 0.002 V) et le niveau bas 1.334 V (± 0.002 V). Il est a remarqué que ces valeurs dépendent également de la charge, mais ici ce n’est que les ordres de grandeurs qui sont intéressants.

Pour des portes à plusieurs étages, qui est le cas présent ici (l’étage inférieur est Ta et le supérieur est Tb ou Tc), les transistors des paires différentielles inférieures ne sont pas saturées. Il est donc plus difficile de commuter la totalité du courant. Ceci explique la tension du niveau logique haut. Pour le niveau bas, la différence entre la valeur mesurée et la valeur théorique est principalement due au courant traversant les transistors de type p (voir figure 2). Si l’écart est trop grand, cela peut provenir soit du courant qui est plus important que prévu, soit de la résistance du transistor p qui est trop élevée. C’est une question de dimensionnement des transistors.

Ce phénomène n’a aucune conséquence sur le fonctionnement logique du composant de base. Les niveaux logiques haut et bas sont détectés correctement par les entrées d’autres portes.

Par contre un signal faisant une transition du niveau haut au niveau bas atteindra plus rapidement le seuil logique (considéré comme étant 1.6 V) que son complément et vice et versa. Ceci est correct pour autant que les délais dus aux interconnexions pour le signal d’entrée et son complément soient du même ordre de grandeur.

Figure 6 : Niveaux logiques des signaux de sorties de la porte AND.

C’est un zoom sur la simulation effectuée avec un fan-out de 9 (voir figure 4).

7

2.2.3 Délai

Une porte AND est de nouveau utilisée pour déterminer une caractéristique du composant de base GATE_21. Les résultats obtenus sont identiques qu’avec l’utilisation de portes OR ou XOR.

Le tableau ci-dessous présente les délais entre les signaux d’entrées et de sorties d’une porte logique AND à vide. Ces données ont été mesurées sur des simulations après extraction (de la résistance et de la capacité).

In_1 In_2 Out [ps] _Out [ps]

/ 1 49.2 43.3 \ 1 43.6 48.8 1 / 27.3 30.0 1 \ 27. 3 25.1

Tableau 1 : Délai à vide de la cellule de base GATE_21

Le délai est à peu près 20 ps supérieur si la variation de signal d’entrée s’effectue sur In_1

plutôt que In_2 (voir figure 3). Ceci est dû au fait que ce signal correspond à l’entrée sur le transistor Ta de la cellule GATE_ 21 (voir figure 2). Il est facilement compréhensible qu’une variation de signal d’entrée sur les transistors Tb ou Tc induit un délai plus faible qu’un changement sur Ta car le courant passera toujours par le même transistor Ta. Le “chemin” du courant est donc modifié que pour un transistor (Tb ou Tc). Par contre si une variation sur le signal d’entrée a intervient, le courant passera par deux nouveaux transistors.

8

3 Additionneur CLA 4 bits

L’additionneur choisit pour ce projet est un Carry-Lookahead Adder de 4 bits. Il a été choisit à la place du Carry-Ripple Adder ou du Carry-Skip Adder car il a une architecture plus omplexe et donc plus intéressante. c

Figure 7: Schéma du Carry-Lookahead Adder

gi = xi * yi gi est le signal generate (génère un bit 1 à la sortie si) ai = xi + yipi = xi xor yi pi est le signal propagate (propage le signal carry i-1)

Les signaux G et A sont utilisés pour des additionneurs de plus de 4 bits (16, 32, etc.).

Dans ce projet, ils ne sont jamais employés.

Figure 8 : Schéma de principe du Carry-Lookahead Generator (CLG_4)

9

Voici les expressions des signaux carry pour chaque bit : c1 = g0 + a0 c0c2 = g1 + g0 a1 + a1 a0 c0c3 = g2 + g1 a2 + g0 a2 a1 + a2 a1 a0 c0c4 = g3 + g2 a3 + g1 a3 a2 + g0 a3 a2 a1 + a3 a2 a1 a0 c0

Les portes AND à trois et quatre entrées sont élaborées à partir de AND à deux entrées.

3.1 Placement et routage

Tout d’abord, Cadence chip assembly router, qui est l’outil fournit par Cadence, a été utilisé. Malheureusement ce logiciel n’a pas réussi à effectuer le placement et routage de l’additionneur 4 bits. Ceci est dû au fait que le style de design utilisé est en semi-custom et que cet outil n’est pas adapté pour faire le routage de ce genre de circuit. Il a donc été décidé d’employer Silicon Ensemble pour le placement et routage. De plus, ce dernier outil effectue le routage beaucoup plus rapidement (une dizaine de seconde contre quelques minutes pour Cadence chip assembly router).

Avant de commencer, il est bon de mentionner que les couches de métal 1, 3 et 5 sont utilisées principalement pour les connexions verticales et que les couches 2, 4 et 6 pour les connexions horizontales. De plus le routage des lignes de puissances, c’est-à-dire vdd, gnd, nbias et pbias se fait en métal 2.

C

i-dessous est présenté le layout de la cellule de base GATE_ 21 :

Figure 9 : Layout du composant de base GATE_21

10

Afin de trouver la meilleure configuration possible concernant surtout la rapidité et la surface de l’additionneur, plusieurs placements et routage ont été effectués. Les paramètres qui ont varié d’un circuit à un autre sont le nombre de rangée et leur ordre (gnd-vdd-vdd-gnd ou gnd-vdd-gnd-vdd), la couche de métal et la position des pins.

Il est à noter que si l’ordre gnd-vdd-gnd-vdd est utilisé, il faut laisser un espace entre deux rangées. Pour tous les circuits qui vont suivre, cet écartement vaudra 0.64 µm. Cet intervalle est la distance minimum requise pour pouvoir router une ligne de métal 2 horizontal (en tenant compte des vias qui vont avec) entre les lignes de puissances vdd et gnd.

Il est à noter que par défaut, les pins du haut et du bas sont sur la couche de métal 3 et les

pins se trouvant sur le côté gauche et droit sont sur le métal 2. Ces dernières posent problèmes car dans la très grande majorité des cas (voir tout le temps), elles empêchent le placement correct des cellules FILLER. Celles-ci ont comme utilité d’assurer la continuité des lignes d’alimentation vdd, gnd, pbias et nbias.

La solution à ce problème est de mettre les pins gauches et droits sur des couches de métal supérieures. Deux variantes ont été testées. La première est de définir ces pins étant sur la couche de métal 3. Du fait que celle-ci est utilisée pour les connexions verticales, aucun pin ne sera placé à gauche ou à droite du circuit mais seulement en haut et en bas. La deuxième variante est de définir les pins des côtés étant sur la couche de métal 4. Avec cette solution, la réparation des pins redevient homogène.

Deux exemples de layout sont donnés en Annexe 1.

3.1.1 Longueur des interconnexions

Le tableau ci-dessous donne la longueur totale des interconnexions du circuit pour les 16 variantes effectuées. La dénomination “Flip” veut dire que les rangées sont dans l’ordre gnd-vdd-vdd-gnd et “SansFlip” dans l’ordre gnd-vdd-gnd-vdd. Le mot Metal_X détermine sur

uelle couche sont les pins gauches et droits. q

Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal42 3'630 2’863 3’148 2’908 3 2’847 2’977 2’977 2’681 4 2’980 2’676 2’676 2’855 5 2’897 3’140 3’140 3’000 6 3’114 2’556 2’556 2’550

Tableau 2 : Longueur totale des interconnexions des différentes variantes de circuit.

Les résultats sont donnés en µm.

11

Longueur totale des interconnexions en fonction du circuit

2500

2600

2700

2800

2900

3000

3100

3200

3300

3400

3500

2a 2b 2c 2d 3a 3b 3c 3d 4a 4b 4c 4d 5a 5b 5c 5d 6a 6b 6c 6d

Type de circuit

Lon

gueu

r to

tale

des

inte

rcon

nexi

ons [µm

]

Figure 10 : Longueur totale des interconnexions.

Pour le type de circuit, le chiffre détermine le nombre de rangée présente. a = Flip-Metal_3. b = Flip-Metal_4. c = SansFlip-Metal_3. d = SansFlip-Metal_4.

Figure 11: Distribution des longueurs d’interconnexion sur les différentes couches de

métal en fonction du nombre de rangée

Premièrement, aucune interconnexion n’est placée sur la couche de métal 1. Ceci est dû au fait que la cellule de base GATE_ 21 utilise que cette couche et qu’une barrière verticale de métal 1 est définie dans le FILLER. Deuxièmement, les couches utilisées pour le routage sont

12

principalement les métaux 2, 3 et 4. La couche de métal 5 est que rarement employée et le métal 6 est complètement absent de ces circuits.

Plus le nombre de rangée augmente, plus le circuit devient long verticalement et court horizontalement. Ceci entraîne que les couches de métal utilisées principalement pour la direction verticale sont de plus en plus présentent. C’est surtout le cas de la couche de métal 3.

3.1.2 Surface

Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal42 4’589 4’656 4’765 4’835 3 4’589 4’684 4’756 4’877 4 4’589 4’717 4’745 4’877 3 4’589 4’743 4’737 4’894 6 4’589 4’777 4’723 4’920

Tableau 4 : Surface des différents circuits.

Les résultats sont donnés en µm2.

Les circuits avec les rangées dans l’ordre gnd-vdd-gnd-vdd ont des surfaces plus grande car il doit y avoir un espace minimum entre chaque rangée (0.64 µm). Il y a également une perte de surface si les pins gauches et droits sont sur la couche de métal 4 car ceux-ci doivent avoir un léger espace additionnel afin que le placement des composants se fasse correctement.

3.1.3 Nombre de vias

Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal42 535 502 528 510 3 473 500 494 483 4 502 536 500 508 3 473 525 510 516 6 508 518 485 509

Tableau 4 : Nombre total de via pour les différents circuits

Nombre total de via en fonction du circuit

440450460470480490500510520530540550

2a 2b 2c 2d 3a 3b 3c 3d 4a 4b 4c 4d 5a 5b 5c 5d 6a 6b 6c 6d

Type de circuit

Nb

tota

l de

vias

Figure 12 : Nombre total de via.

Pour la détermination du type de circuit → Idem que le graphique à la page précédente.

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Comme première remarque, il peut être affirmé que les circuits les plus courts ne sont pas forcement ceux avec le nombre via le plus faible.

Par la suite, il faudra entre autre déterminer si la longueur des interconnexions ou le nombre de via influence la rapidité du circuit et dans quelle proportion.

3.2 Simulation

Le but est de trouver le délai maximum pour chaque variante de circuit afin de déterminer la fréquence maximum de fonctionnement. Il faut donc mesurer le délai de l’entrée à la sortie pour chaque transition. Seulement une transition est considérée à la fois, pas des transitions simultanées.

Ces simulations ont été fait après extraction de la résistance et de la capacité. Ceci a été effectué avec l’outil Assura.

Tout d’abord le délai maximum a été déterminé pour quatre circuits : “6 Rangées – Sans

Flip – Métal 4”, “6 Rangées – Flip – Métal 4”, “4 Rangées – Flip – Métal 4” et “3 Rangées – Sans Flip – Métal 4”. Ces circuits ont été choisis car ce sont ceux avec la longueur totale d’interconnexion la plus faible, donc qui ont le plus de chance d’être les plus rapides.

Les résultats de ces simulations après extraction sont donnés en Annexe 2. Il est à noter que c’est toujours le signal xi qui varie et yi qui reste constant car c’est dans cette configuration que le délai de génération des signaux internes gi et ai est le plus grand (ceci a été vérifié par simulation). Ce phénomène est dû au fait que les signaux d’entrées xi sont connectés à l’entrée a du composant de base (voir “ Délai du composant de base” à la section 2.2.3 et la figure 2).

La principale conclusion de ces mesures est que le chemin critique pour ces quatre circuits

est x0 → g0 → c3 → s3 (voir Annexe 2). Maintenant que le chemin critique est connu, la prochaine étape est la détermination du

délai maximum pour toutes les variantes de circuit qui ont été construits. L’hypothèse que chaque circuit a le même chemin critique a été faite pour cette mesure.

Le tableau ci-dessous donne la fréquence maximum de fonctionnement. Cette valeur est

l’in erse du délai du chemin critique (délai maximum). v Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal4

2 1.80 1.89 Pas mesuré 1.87 3 1.90 1.86 1.90 1.90 4 1.98 1.89 1.91 1.90 3 1.96 1.91 1.88 1.93 6 1.89 1.97 1.96 1.94

Tableau 5 : Fréquence maximum de fonctionnement des différentes variante de circuit.

Le résultat est donné en GHz.

14

La fréquence maximum de fonctionnement en fonction de la longueur totale des interconnexions

1.78

1.80

1.82

1.84

1.86

1.88

1.90

1.92

1.94

1.96

1.98

2.00

2500 2700 2900 3100 3300 3500 3700

Longueur totale des inerconnexions [mm]

f_m

ax [G

Hz]

Figure 13 : Fréquence maximum en fonction de la longueur totale des interconnexions

Une conclusion importante est que le circuit le plus rapide n’est pas forcement celui avec

la longueur totale d’interconnexion la plus petite. Ce qui détermine le délai maximum est surtout la longueur totale des interconnexions du chemin critique. A partir de maintenant, l’étude de l’additionneur va donc principalement se focaliser sur ce chemin critique.

En Annexe 3, le détail de tous les délais du circuits le plus rapides (4 Rangées – Flip –

Métal 3) est donné. Ceci principalement pour vérifier l’hypothèse que le chemin x0 → g0 → c3 → s3 est bien le chemin critique.

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3.3 Etude du chemin critique

Le tableau ci-dessous présente la longueur totale des interconnexions sur le chemin critique des différents circuits. Le détail des longueurs interconnexion par interconnexion est fournit en Annexe 4.

Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal42 325.12 / 324.48 237.69 / 251.38 Pas mesuré 245.23 / 247.29 3 267.52 / 260.48 284.66 / 279.93 250.24 / 241.28 230.90 / 233.85 4 207.36 / 221.44 240.75 / 238.83 269.44 / 268.80 203.13 / 196.73 3 199.04 / 192.64 241.39 / 247.15 259.84 / 259.20 234.74 / 237.55 6 240.64 / 235.52 216.43 / 218.35 196.48 / 192.00 253.94 / 242.42

Tableau 6 : Longueur totale des interconnexions sur le chemin critique.

Le premier nombre est la longueur du chemin x0 → s3 et le deuxième la longueur du chemin _x0 → _s3.

Il n’y a pas vraiment de grande différence de longueur totale entre les deux chemins

critiques x0 → s3 et _x0 → _s3. La différence maximum est à peu près égale à 14 µm pour la longueur totale et 11 µm (voir Annexe 4) pour une interconnexion et son complément. Ceci est un point positif car l’outil de routage (Silicon Ensemble) n’est pas prévu pour router des composants différentiels.

D’après les valeurs en Annexe 4, il peut être conclu que les interconnexions internes au

sous-bloc Carry-Lookahead Generator sont beaucoup plus courtes que les interconnexions entre sous-blocs (par exemple le net 63 entre Gap et CLG_4).

Il est maintenant intéressant d’étudier la relation “Longueur du chemin critique en

fonction de la fréquence maximum de fonctionnement”. Le tableau ci-dessous présente la somme des interconnexions les plus longues du chemin

critique. Ceci veut dire que cette distance est calculée en prenant à chaque fois la longueur maximum entre l’interconnexion du chemin x0 → g0 → s3 et son complément du chemin _x0→ _g0 → _s3. Cette valeur devrait correspondre à la longueur “réelle” du délai maximum.

Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal4

2 336.64 254.97 Pas mesuré 258.81 3 273.92 289.14 252.80 243.06 4 224.00 279.68 284.16 210.17 3 204.80 250.99 264.32 246.76 6 247.04 224.75 200.96 262.26

Tableau 7 : Longueur “maximum” du chemin critique

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Fréquence en fonction de la longueur du chemin critique

1.78

1.80

1.82

1.84

1.86

1.88

1.90

1.92

1.94

1.96

1.98

2.00

190 210 230 250 270 290 310 330 350

Longueur du chemin critique [µm]

Fréq

uenc

e [G

Hz]

Figure 14 : Fréquence en fonction de la longueur du chemin critique

Il peut être conclu que la longueur du chemin critique a plus d’influence sur la fréquence

maximum de fonctionnement de l’additionneur que la longueur totale des interconnexions de tout le circuit. Par contre la variante la plus rapide n’est pas celle avec le chemin critique le plus court. Une étude plus détaillée du chemin critique va maintenant être effectuée.

Premièrement, il est intéressant d’analyser la distribution du chemin critique sur les

différentes couches de métal. La figure ci-dessous expose ceci pour les circuits avec la longueur totale du chemin critique la plus faible.

Figure 15 : Distribution des interconnexions du chemin critique sur les différentes couches de

métal

17

Les circuits “4 Rangées – Flip – Métal 3” et “6 Rangées – Flip – Métal 4” ont comme fréquence de fonctionnement maximale respectivement 1.98 et 1.97 GHz. Ce sont les deux circuits les plus rapides. Par contre ce ne sont pas ceux avec le chemin critique le plus court, ce sont plutôt les circuits “6 Rangées – Sans Flip – Métal 3” et “5 Rangées – Flip – Métal 3” qui ont eux une fréquence maximum de 1.96 GHz.

Le fait que les circuits les plus rapides ne sont pas ceux avec le chemin critique le plus court est dû au fait qu’ils ont une plus grande proportion d’interconnexions sur des couches élevées (surtout métal 4 dans notre cas, voir figure ci-dessus). Comme les capacités équivalentes entre le substrat et les couches de métal supérieures ont une plus petite valeur que celles avec les couches de métal inférieures, ceci entraîne que ces circuits sont un peu plus rapides.

Pour ce qui est du circuit “4 Rangées – Sans Flip – Métal 4”, il est plus court que les deux circuits les plus rapides tout en étant passablement plus lent. Comme sa distribution sur les différentes couches de métal n’explique pas sa lenteur, il doit sûrement avoir des capacités équivalentes avec les autres interconnexions du circuit relativement grandes. Ceci reste à prouver avec des mesures de capacités qui n’ont pas pu être faite dans le cadre de ce projet.

3.4 Etude sur la longueur des interconnexions

Cette section n’a pour but que de fournir une idée générale quant à la répartition des longueurs d’interconnexions des différents circuits.

La figure ci-dessous exhibe la répartition du nombre d’interconnexions en fonction de

différentes plages de longueurs pour cinq circuits différents. Ces cinq circuits sont “4 Rangées – Flip – Métal 3”, “6 Rangées – Flip – Métal 4”, “6 Rangées – Sans Flip – Métal 3”, “5 Rangées – Flip – Métal 3” et “3 Rangées – Flip – Métal 3”. Ils font pour la plupart partit des circuits avec les interconnexions les plus courtes.

Afin d’avoir une meilleure représentation, un script sera prochainement produit afin d’obtenir ces statistiques plus rapidement. Il sera donc possible d’avoir un plus grand échantillon d’analyse.

Répartition du nombre d’interconnexions en fonction de différentes plages de longueur

0

20

40

60

80

100

120

140

0_5

10_1

520

_25

30_3

540

_45

50_5

560

_65

70_7

580

_85

90_9

5

100_

105

110_

115

120_

125

130_

135

140_

145

Plage de longueur [µm]

Nb

d'in

terc

onne

xion

s

Figure 16 : Réparation du nombre d’interconnexions en fonction de différentes plages de

longueurs pour cinq circuits différents

18

La plus grande partie des interconnexions ont une longueur inférieure à 20 µm. Ceci correspond principalement aux interconnexions internes aux sous-blocs tels que CLG_4 (voir figure 7).

Il est à noter qu’il n’y a pas d’énorme différence de résultats entre les circuits. Maintenant, une étude sur les longues interconnexions va être faite. Le tableau ci-dessous

expose toutes les interconnexions ayant une longueur supérieure à 100 µm et le nombre de fois quelles sont supérieures à cette distance dans toutes les variantes de circuit. Le détail de cette mesure se trouve en Annexe 5.

Net Signal Nb fois que l’interconnexion

est supérieure à 100 µm _c0 _c0 9 c0 c0 7

net 76 a1 9 net 75 _a1 8 net 74 a2 8 net 73 _a2 10 net 72 a3 4 net 71 _a3 3 net 70 _g0 4 net 69 g1 4 net 68 _g1 4 net 63 g0 4

I5/net 68 Signal interne à CLG_4

1

I5/net 67 Signal interne à CLG_4

1

Tableau 8 : Tableau de toutes les interconnexions ayant une longueur supérieure à 100

µm et le nombre de fois quelles ont une distance plus grande que cette valeur. Tout d’abord, il est à noter que cette étude sert uniquement à donner une idée générale sur

quelles interconnexions ont les distances les plus longues. C’est principalement les signaux c0, a1, a2 et leur complément qui sont les plus longs. De

plus, avec l’aide de l’Annexe 5, il peut être vu qu’il y a très peu d’interconnexions qui sont supérieure à 140 µm. L’interconnexion ayant la distance la plus grande est 180 µm.

19

4 Additionneur CLA 4 bits avec nouvelle version du composant de base

L’additionneur avec une nouvelle variante du composant de base GATE_21 va être

étudiée. La principale différence est que les pins d’entrées et sorties ne sont plus positionnés d’une manière symétrique (voir figure ci-dessous). Le but est de regarder si le routage est facilité par rapport à la version utilisée jusqu’à présent.

Figure 17 : Vue abstract du nouveau composant de base

Le layout de cette cellule n’est pas encore réalisé. Il a donc été impossible d’accomplir des

simulations après extraction afin de mesurer la fréquence maximum de fonctionnement.

20

4.1 Caractéristiques générales

P

remièrement, la longueur totale des interconnexions et le nombre total de via est mesuré.

Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal42 3’236 2’854 Pas mesuré 2’885 3 2’771 2’772 2’792 2’692 4 2’944 2’971 2’854 2’880 3 2’806 3’031 3’236 3’014 6 2’813 2’668 2’718 2’548

Tableau 9 : Longueur totale des interconnexions des différentes variantes de circuit.

Le résultat est donné en µm.

Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal42 577 610 Pas mesuré 626 3 554 594 566 583 4 611 594 572 607 3 592 591 578 610 6 564 614 563 596

Tableau 10 : Nombre total de via pour les différents circuits

En gros si l’on compare ces résultats avec ceux obtenus avec la première version de

GATE_ 21 (voir section 3.1.1 et 3.1.3), la longueur totale des interconnexions est légèrement plus courte (en moyenne 50 µm). Par contre il y a plus de via (en moyenne 85 de plus). Ce dernier point est dû au fait que les nouveaux circuits utilisent plus de couches de métal. Ceci sera développé plus en détail par la suite.

4.2 Chemins critiques

Une première hypothèse qui est que le chemin critique est le même que pour l’ancienne version du composant de base (x0 → g0 → s3) est faite.

Le tableau ci-dessous donne les longueurs du chemin critique des différents circuits. Cette

fois-ci, seul le chemin x0 à s3 est considéré et non son complément (_x0 → _g0 → _s3) car ce tableau ne sert qu’à avoir une idée générale des caractéristiques du nouveau circuit.

Le détail de ces mesures est donné en Annexe 6.

Nb de rangée Flip-Metal_3 Flip-Metal_4 SansFlip-Metal_3 SansFlip-Metal42 275.20 235.52 Pas mesuré 261.76 3 258.56 262.40 218.88 254.72 4 215.68 231.04 286.08 204.80 3 195.84 223.36 254.76 263.68 6 224.00 227.84 200.32 209.92

Tableau 11 : Longueur totale des interconnexions sur le chemin critique.

21

Ce tableau sera très utile le jour où le layout de cette nouvelle cellule de base sera faite. Il sera alors possible de prédire les circuits qui seront les plus rapides.

A première vue, les longueurs du chemin critique sont comparables à celles mesurées avec la première version de GATE_21. La fréquence de fonctionnement de ces nouveaux circuits doit donc être à peu près identique que précédemment.

4.3 Longueur des interconnexions

La même étude sur la longueur des interconnexions et le nombre d’interconnexion ayant une longueur supérieure à 100 µm a été réalisée (voir section 3.4). Les résultats de ces mesures ne sont pas mis dans ce rapport parce qu’ils sont pratiquement identiques à ceux obtenus avec la première version de la cellule de base.

4.4 Routage

Cette section a comme but d’analyser la différence de routage qu’il peut y avoir entre les circuits utilisant l’ancienne version du composant de base (section 3) et ceux employant la nouvelle (section 4).

L

es deux figures ci-dessous proviennent les deux du circuit “4 Rangées – Flip – Métal 3”.

Figure 18 : Zoom sur le routage d’un circuit utilisant l’ancienne version du composant de

base

22

Figure 19 : Zoom sur le routage avec la nouvelle version de la cellule de base.

Dans l’ancienne version, beaucoup d’interconnexions (surtout horizontales) ont tendance

à être routées une sur l’autre. C'est-à-dire que deux interconnexions ont le même tracé mais une sur la couche de métal 2 et l’autre sur la couche de métal 4 par exemple. Ceci est dû au fait que les pins sont positionnés de sorte qu’il y ait une symétrie verticale et horizontale dans le composant de base (voir figure 9).

Avec la nouvelle version, la symétrie des pins est annulée. Ceci entraîne qu’il y a beaucoup moins de lignes de métal une sur l’autre. Par contre, deux interconnexions provenant de la même porte logique ont une très forte chance d’être parallèle et d’être sur la même couche de métal.

En bref, la nouvelle version a instauré plus de parallélisme entre les différentes interconnexions. De plus, il y a fortement moins de lignes de métal superposées. Il serait donc très intéressant dans une future étude de mesurer les capacités entre les interconnexions. Ceci peut avoir un effet sur la fréquence la fréquence de fonctionnement maximum.

Comme il avait été mentionné auparavant, la nouvelle version de la cellule de base induit

une utilisation de plus de couche de métal. L’usage du métal 1 est dû au fait qu’une nouvelle définition de la cellule FILLER a été

employée où la barrière verticale de métal 1 a été supprimée. Ce changement permet le routage en métal 1 entre les différentes portes logiques.

Les nouvelles versions de l’additionneur utilisent également un peu plus la couche de métal 5. Ceci est dû à un changement dans la définition de la taille des vias.

La couche de métal 6 est quant à elle pratiquement pas utilisée (négligeable).

23

5 Conclusion

Tout d’abord, l’étude de la porte différentielle de base à partir de laquelle toutes les fonctions logiques employées sont construites a été réalisée. Deux résultats sont particulièrement intéressants. Le premier est que le fan-out de ce composant de base est égale à neuf. Le second est que sont délai dépend de l’entrée sur laquelle est appliquée la transition logique. Le résultat peut passer pratiquement du simple au double suivant quel signal d’entrée subit le changement.

Ensuite la deuxième partie de ce projet a été la réalisation de plusieurs variantes d’un Carry-Lookahead Adder de 4 bits. Ceux-ci ont été conçus à partir d’une bibliothèque de portes différentielles et à l’aide de Silicon Ensemble pour le placement et routage. La principale conclusion des simulations qui ont ensuite été accomplies est que la fréquence de fonctionnement maximum dépend principalement de la longueur du chemin critique. Celui-ci est dans le cas de l’additionneur 4 bits le chemin x0 → g0 → s3. De plus, cette fréquence dépend également de la capacité “Substrat-métal” et donc de la distribution des interconnexions sur les différentes couches de métal. Plus les interconnexions sont sur des couches élevées, plus la fréquence maximum à tendance à croître. Le délai maximum semble également dépendre légèrement des capacités entre les différentes interconnexions.

La dernière partie de ce projet a consisté à concevoir les mêmes circuits que précédemment mais en utilisant une nouvelle version du composant de base. Celle-ci a comme différence avec l’ancienne version que les pins ne sont plus placés symétriquement. Cette nouvelle caractéristique n’a pas vraiment provoqué de grands changements dans la longueur totale du chemin critique. Par contre le routage est beaucoup plus parallèle. C'est-à-dire qu’un signal et son complément seront routés parallèlement sur la même couche de métal plutôt que superposé sur deux couches comme avec l’ancienne version. Il a malheureusement été impossible de faire des simulations pour la détermination de la fréquence maximum car le layout de cette nouvelle version de composant de base n’est, à ce jour, pas encore disponible.

Comme futurs travaux, il serait d’une part intéressant de terminer le layout de la nouvelle

version du composant de base et réaliser les simulations permettant de déterminer la fréquence maximum de fonctionnement de l’additionneur. Ceci permettrait de définir si le routage de cette nouvelle version influence beaucoup cette caractéristique.

Il serait également très intéressant de réaliser un circuit beaucoup plus grand qu’un additionneur 4 bits afin de voir comment le placement et routage se comporte avec ce genre de circuit. De plus, le circuit réalisé dans le cadre de ce projet est purement combinatoire, donc une fonction séquentielle pourrait également induire des caractéristiques très différentes. Rien que le routage du signal d’horloge pourrait être très intéressant à étudier.

En bref, ce projet est une bonne base de travail pour différentes études du comportement de circuits utilisant une bibliothèque de portes différentielles.

Lausanne, le 23.06.2004 Neil Joye

24

ANNEXE 1 – Exemples de layout de l’additionneur

Pour des raisons de lisibilités, les figures ci-dessous utilisent la vue abstract pour les différentes portes logiques.

Figure 20 : Placement et routage de la variante “4 Rangées – Flip – Métal 3”

Figure 21 : Placement et routage de la variante “4 Rangées – Sans Flip – Métal 4”

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ANNEXE 2 – Délais des entrées aux sorties de l’additionneur

Le délai sur la sortie s0 n’a pas été pris en compte car il est égale au délai d’une porte XOR (donc GATE_21) plus un petit délai d’interconnexion. Il n’est donc pas vraiment intéressant car très petit.

6 Rangées – Sans Flip – Métal 4

g3 g2 g1 g0 a3 a2 a1 a0 c0 c4 [ps] _c4 [ps] 0 0 0 0 1 1 1 1 / 120 116 0 0 0 0 1 1 1 1 \ 117 119 0 0 0 0 1 1 1 / 1 373 368 0 0 0 0 1 1 1 \ 1 362 365 0 0 0 0 1 1 / 1 1 361 356 0 0 0 0 1 1 \ 1 1 353 356 0 0 0 0 1 / 1 1 1 376 372 0 0 0 0 1 \ 1 1 1 369 372 0 0 0 0 / 1 1 1 1 323 319 0 0 0 0 \ 1 1 1 1 317 319 0 0 0 / 1 1 1 1 0 408 413 0 0 0 \ 1 1 1 1 0 413 409 0 0 / 0 1 1 1 1 0 307 313 0 0 \ 0 1 1 1 1 0 313 309 0 / 0 0 1 1 1 1 0 282 287 0 \ 0 0 1 1 1 1 0 288 285 / 0 0 0 1 1 1 1 0 194 201 \ 0 0 0 1 1 1 1 0 201 196

g3 g2 g1 g0 a3 a2 a1 a0 c0 s3 [ps] _s3 [ps] X 0 0 0 X 1 1 1 / 187 189 X 0 0 0 X 1 1 1 \ 188 187 X 0 0 0 X 1 1 / 1 429 431 X 0 0 0 X 1 1 \ 1 425 423 X 0 0 0 X 1 / 1 1 418 420 X 0 0 0 X 1 \ 1 1 416 416 X 0 0 0 X / 1 1 1 371 373 X 0 0 0 X \ 1 1 1 370 368 X 0 0 / X 1 1 1 0 512 515 X 0 0 \ X 1 1 1 0 514 512 X 0 / 0 X 1 1 1 0 351 354 X 0 \ 0 X 1 1 1 0 354 352 X / 0 0 X 1 1 1 0 215 218 X \ 0 0 X 1 1 1 0 218 216

26

g3 g2 g1 g0 a3 a2 a1 a0 c0 s2 [ps] _s2 [ps] X X 0 0 X X 1 1 / 191 193 X X 0 0 X X 1 1 \ 194 191 X X 0 0 X X 1 / 1 364 366 X X 0 0 X X 1 \ 1 361 359 X X 0 0 X X / 1 1 354 357 X X 0 0 X X \ 1 1 354 351 X X 0 / X X 1 1 0 367 370 X X 0 \ X X 1 1 0 370 367 X X / 0 X X 1 1 0 244 247 X X \ 0 X X 1 1 0 248 245

g3 g2 g1 g0 a3 a2 a1 a0 c0 S1 [ps] _s1 [ps] X X X 0 X X X 1 / 188 192 X X X 0 X X X 1 \ 190 188 X X X 0 X X X / 1 295 300 X X X 0 X X X \ 1 293 291 X X X / X X X 1 0 225 232 X X X \ X X X 1 0 231 227

6 Rangées – Flip – Métal 4

g3 g2 g1 g0 a3 a2 a1 a0 c0 c4 [ps] _c4 [ps] 0 0 0 0 1 1 1 1 / 122 116 0 0 0 0 1 1 1 1 \ 119 119 0 0 0 0 1 1 1 / 1 368 362 0 0 0 0 1 1 1 \ 1 358 358 0 0 0 0 1 1 / 1 1 362 357 0 0 0 0 1 1 \ 1 1 354 354 0 0 0 0 1 / 1 1 1 366 361 0 0 0 0 1 \ 1 1 1 360 360 0 0 0 0 / 1 1 1 1 315 309 0 0 0 0 \ 1 1 1 1 309 309 0 0 0 / X 1 1 1 0 393 397 0 0 0 \ X 1 1 1 0 399 393 0 0 / 0 X 1 1 1 0 293 297 0 0 \ 0 X 1 1 1 0 300 294 0 / 0 0 X 1 1 1 0 275 279 0 \ 0 0 X 1 1 1 0 282 276 / 0 0 0 1 1 1 1 0 179 182 \ 0 0 0 1 1 1 1 0 185 179

27



g3 g2 g1 g0 a3 a2 a1 a0 c0 s1 [ps] _s1 [ps] X X X 0 X X X 1 / 189 193 X X X 0 X X X 1 \ 193 189 X X X 0 X X X / 1 299 302 X X X 0 X X X \ 1 292 295 X X X / X X X 1 0 223 229 X X X \ X X X 1 0 228 224

28


g3 g2 g1 g0 a3 a2 a1 a0 c0 c4 [ps] _c4 [ps] 0 0 0 0 1 1 1 1 / 129 118 0 0 0 0 1 1 1 1 \ 122 122 0 0 0 0 1 1 1 / 1 387 377 0 0 0 0 1 1 1 \ 1 375 375 0 0 0 0 1 1 / 1 1 374 363 0 0 0 0 1 1 \ 1 1 363 363 0 0 0 0 1 / 1 1 1 386 376 0 0 0 0 1 \ 1 1 1 376 376 0 0 0 0 / 1 1 1 1 327 316 0 0 0 0 \ 1 1 1 1 317 317 0 0 0 / X 1 1 1 0 411 410 0 0 0 \ X 1 1 1 0 416 410 0 0 / 0 X 1 1 1 0 304 303 0 0 \ 0 X 1 1 1 0 308 302 0 / 0 0 X 1 1 1 0 282 281 0 \ 0 0 X 1 1 1 0 286 280 / 0 0 0 1 1 1 1 0 187 186 \ 0 0 0 1 1 1 1 0 190 184



29



g3 g2 g1 g0 a3 a2 a1 a0 c0 c4 [ps] _c4 [ps] 0 0 0 0 1 1 1 1 / 124 118 0 0 0 0 1 1 1 1 \ 119 122 0 0 0 0 1 1 1 / 1 382 376 0 0 0 0 1 1 1 \ 1 371 376 0 0 0 0 1 1 / 1 1 365 360 0 0 0 0 1 1 \ 1 1 357 361 0 0 0 0 1 / 1 1 1 382 376 0 0 0 0 1 \ 1 1 1 371 375 0 0 0 0 / 1 1 1 1 324 318 0 0 0 0 \ 1 1 1 1 315 319 0 0 0 / 1 1 1 1 0 401 403 0 0 0 \ 1 1 1 1 0 406 402 0 0 / 0 1 1 1 1 0 302 305 0 0 \ 0 1 1 1 1 0 308 304 0 / 0 0 1 1 1 1 0 267 269 0 \ 0 0 1 1 1 1 0 272 268 / 0 0 0 1 1 1 1 0 177 179 \ 0 0 0 1 1 1 1 0 181 177


30



31

ANNEXE 3 – Délais des entrées aux sorties de l’additionneur le plus rapide


g3 g2 g1 g0 a3 a2 a1 a0 c0 c4 [ps] _c4 [ps] 0 0 0 0 1 1 1 1 / 127 123 0 0 0 0 1 1 1 1 \ 123 128 0 0 0 0 1 1 1 / 1 391 386 0 0 0 0 1 1 1 \ 1 378 384 0 0 0 0 1 1 / 1 1 382 377 0 0 0 0 1 1 \ 1 1 371 377 0 0 0 0 1 / 1 1 1 395 390 0 0 0 0 1 \ 1 1 1 385 390 0 0 0 0 / 1 1 1 1 338 333 0 0 0 0 \ 1 1 1 1 328 334 0 0 0 / X X X 1 0 406 411 0 0 0 \ X X X 1 0 410 410 0 0 / 0 X X 1 X 0 300 305 0 0 \ 0 X X 1 X 0 305 304 0 / 0 0 X 1 X X 0 273 278 0 \ 0 0 X 1 X X 0 278 278 / 0 0 0 1 X X X 0 182 186 \ 0 0 0 1 X X X 0 186 185

g3 g2 g1 g0 a3 a2 a1 a0 c0 s3 [ps] _s3 [ps] X 0 0 0 X 1 1 1 / 198 202 X 0 0 0 X 1 1 1 \ 202 199 X 0 0 0 X 1 1 / 1 410 414 X 0 0 0 X 1 1 \ 1 415 408 X 0 0 0 X 1 / 1 1 401 405 X 0 0 0 X 1 \ 1 1 404 401 X 0 0 0 X / 1 1 1 392 396 X 0 0 0 X \ 1 1 1 392 388 X 0 0 / X X X 1 0 501 506 X 0 0 \ X X X 1 0 505 501 X 0 / 0 X X 1 X 0 344 349 X 0 \ 0 X X 1 X 0 349 345 X / 0 0 X 1 X X 0 215 220 X \ 0 0 X 1 X X 0 220 217

32

g3 g2 g1 g0 a3 a2 a1 a0 c0 s2 [ps] _s2 [ps] X X 0 0 X X 1 1 / 199 203 X X 0 0 X X 1 1 \ 203 198 X X 0 0 X X 1 / 1 382 386 X X 0 0 X X 1 \ 1 378 374 X X 0 0 X X / 1 1 374 378 X X 0 0 X X \ 1 1 373 369 X X 0 / X X X 1 0 370 373 X X 0 \ X X X 1 0 373 369 X X / 0 X X 1 X 0 249 252 X X \ 0 X X 1 X 0 254 250


33

ANNEXE 4 – Longueur des interconnexions sur le chemin critique

L’ordre dans lequel les différents nets sont inscrit est l’ordre d’apparition de ces nets sur le

chemin critique.

Circuit avec 6 rangées

x0 → s3 Flip-Métal_3 Flip-Métal_4 SansFlip-Métal_3 SansFlip-Métal4x0 33.92 23.29 32.00 17.92

net63 77.44 88.32 67.20 98.56 I5/net121 12.80 13.44 17.28 4.48 I5/net74 9.60 21.76 16.00 19.84 I5/net68 14.72 8.32 10.24 8.96

I5/G 41.60 49.53 36.48 89.21 net42 28.80 7.68 11.52 12.80

s3 21.76 4.09 5.76 2.17

_x0 → _s3 Flip-Métal_3 Flip-Métal_4 SansFlip-Métal_3 SansFlip-Métal4_x0 38.40 25.85 27.52 18.56


I5/_G 42.88 50.17 36.48 83.45 net41 29.44 10.24 9.60 14.08

_s3 21.12 3.45 6.40 5.37




I5/G 39.68 9.21 42.88 29.69 net42 12.16 50.56 68.48 35.84

s3 20.48 2.81 8.32 2.17



I5/_G 33.92 10.49 44.16 28.41 net41 13.44 53.12 66.56 37.12

_s3 19.20 4.73 8.32 5.37

34




I5/G 50.56 70.01 73.60 50.56 net42 9.60 14.72 8.96 16.64

s3 10.24 15.61 6.40 2.17



I5/_G 51.20 70.01 73.60 46.08 net41 8.32 89.60 69.76 14.72

_s3 10.24 15.61 6.40 5.37




I5/G 67.84 88.57 39.68 42.24 net42 17.92 14.08 19.84 19.84

s3 9.60 20.48 21.76 2.17



I5/_G 69.76 83.84 41.60 47.36 net41 16.00 15.36 19.84 21.12

_s3 9.60 19.84 21.12 5.37

35


x0 → s3 Flip-Métal_3 Flip-Métal_4 SansFlip-Métal4 x0 23.68 37.76 29.44

net63 126.08 98.56 101.12 I5/net121 9.60 7.68 12.80 I5/net74 8.96 7.68 12.80 I5/net68 101.12 21.76 7.68

I5/G 36.48 46.72 68.48 net42 7.68 14.72 8.82

s3 11.52 2.81 4.09

x0 → s3 Flip-Métal_3 Flip-Métal_4 SansFlip-Métal4 _x0 25.60 34.81 25.60


I5/_G 38.40 52.48 72.32 net41 10.24 14.72 10.88

_s3 10.24 4.73 3.45

36

ANNEXE 5 – Nombre d’interconnexions de longueur supérieure à 100 µm


Net Longueur de l’interconnexion [µm]net 73 138 net 72 134




Net Longueur de l’interconnexion [µm]net 73 101 net 76 106 net 75 100 net 74 105




Net Longueur de l’interconnexion [µm]net 75 102


Net Longueur de l’interconnexion [µm]_c0 115 c0 121

net73 104 net 76 184 net 74 120 net 69 106 net 68 122

37



net 73 102 net 72 114 net 71 101 net 74 113



net 73 132 net 72 114 net 71 116 net 76 108 net 75 107 net 74 138



net 73 139 net 74 140






Net Longueur de l’interconnexion [µm]_c0 105

net 73 118 net 74 124 net 69 108 net 68 111

38


Net Longueur de l’interconnexion [µm]net 70 106 net 76 112 net 75 109 net 63 115


Net Longueur de l’interconnexion [µm]net 70 108 net 76 125 net 69 106 net 68 104 net 63 107


Net Longueur de l’interconnexion [µm]_c0 101



net 63 102 2 Rangées – Flip – Métal 3

Net Longueur de l’interconnexion [µm]net 73 103 net 72 148 net 70 115 net 71 161 net 76 103 net 75 115 net 69 104 net 68 109 net 63 126

I5 / net 68 101 I5 / net 67 103



39



net 70 106 net 76 136 net 75 134

40

ANNEXE 6 – Longueur des interconnexions sur le chemin critique pour les circuits utilisant la deuxième version du

composant de base (section 4) Circuit avec 6 rangées

x0 → s3 Flip-Métal_3 Flip-Métal_4 SansFlip-Métal_3 SansFlip-Métal4_x0 23.04 18.56 30.08 30.08


I5/_G 57.60 78.08 69.76 18.56 net41 8.96 26.88 9.60 21.76

_s3 21.76 1.92 6.40 5.12 Circuit avec 5 rangées



I5/_G 24.32 8.96 50.56 46.72 net41 12.80 49.92 40.96 8.96




I5/_G 24.32 16.00 78.72 43.52 net41 26.88 21.12 14.72 16.64

_s3 10.88 9.60 6.40 3.20

41




I5/_G 93.44 72.32 35.84 96.00 net41 9.60 8.96 8.96 8.96


x0 → s3 Flip-Métal_3 Flip-Métal_4 SansFlip-Métal4 _x0 20.48 17.28 23.68


I5/_G 20.48 53.12 73.60 net41 8.32 21.12 9.60

_s3 10.88 8.96 10.88

42

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High Speed Standard Cell Design and Parasitics … · 3 Additionneur CLA 4 bits ... Les signaux G et A sont utilisés pour des additionneurs de plus de 4 bits (16, 32, ... 4 et 6