FJDL7204-003-03 - lapis-semi.com · fjdl7204-003-03 発行日： 2011 年10 月14 日 ml7204-003 voip codec 1/215 概要 ml7204-003 はvoip 向け音声コーデックです。本lsi

FJDL7204-003-03発行日： 2011 年 10 月 14 日

ML7204-003 VoIP CODEC

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■ 概要 ML7204-003 は VoIP 向け音声コーデックです。本 LSI は Speech CODEC として G.729.A/G.711 を選択

可能で、PLC（Packet Loss Concealment）機能をサポートしています。また、32ms の遅延に対応するエコーキャンセラ、FSK 検出/生成、DTMF 検出/生成、トーン検出/生成機

能などを備えており、TA、Router 等に VoIP 機能を付加する場合に適な LSI です。

■ 特長 ●電源電圧

ディジタル電源電圧（DVDD0,1,2） 3.0～3.6V アナログ電源電圧（AVDD） 3.0～3.6V

●Speech CODEC: G.729.A(8kbps) / G.711(64kbps)-law,A-law （送信、受信で個別設定可能）

ITU-T G.711 AppendixⅠ準拠 PLC（Packet Loss Concealment）機能サポート 2 チャネル処理機能サポート (3 者通話向け)

●送信・受信データ転送用 FIFO バッファ(640byte)内蔵 Frame/DMA（スレーブ）インタフェース選択可能 ●32ms の遅延に対応するエコーキャンセラ ●無通話時雑音を低減する Range Controller 機能搭載 ●DTMF 検出機能 ●DTMF 生成機能(トーン生成機能により、DTMF 信号の生成が可能です) ●トーン検出機能 2 系統（1650Hz,2100Hz ＊検出周波数変更可能） ●トーン生成機能 2 系統 ●FSK 検出機能 ●FSK 生成機能 ●16bit タイマ 1ch 内蔵

●ダイヤルパルス検出機能（汎用入出力ポートの 2 次機能） ●ダイヤルパルス送出機能（汎用入出力ポートの 2 次機能） ●汎用入出力ポート :7 ポート搭載（一部 2 次機能割り当て有り） ●Linear PCM CODEC を 2 系統内蔵(CODEC_A、CODEC_B) ●アナログインタフェース

CODEC_A 側 :入力アンプ、出力アンプを各 1 系統内蔵 (10k駆動 CODEC_B 側 :入力アンプ、出力アンプを各 1 系統内蔵 (10k駆動

●PCM インタフェース符号化形式: 16bit Linear / G.711(64kbps)-law,A-law 選択可能 ●PCM シリアル伝送レート: 64kHz～2.048MHz（出力時は 2.048MHz 固定）

●PCM タイムスロットアサイメント機能（入出力個別に入力 2 スロット、出力 1 スロットまでの設定可能）

μ-law/A-law 設定時：大 32 スロット対応（BCLK : 2.048MHz の場合）

16 ビット Liner 設定時：大 16 スロット対応（BCLK : 2.048MHz の場合）

FJDL7204-003-03

ML7204-003

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●マスタークロック周波数: 12.288 MHz(水晶振動子/外部入力)

●ハードウェア、ソフトウェアパワーダウン可能 ●パッケージ：

64 ピンプラスチック QFP （QFP64-P-1414-0.80-BK） (製品名 : ML7204-003GA)

FJDL7204-003-03

ML7204-003

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■ ブロック図

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0P

AMP

0

Linear PCM

Codec(A系)

D/A0

LPF

A/D0

BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ AMP1

Linear PCM

Codec(B系)

D/A1

LPF

A/D1

BPF

STGAIN

B

TXGAINB TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREF

AVREF

SYNC(8kH

z)

OSC

12.288MHz

PLL

XI

XO

CKGN

MCK

TXDETB

Echo Canceller

+

-

AFF

LPAD

GPAD

ATTs

Cent

erCli

p

Sin

Rout

Sout

Rin

CODECB_

TXEN

COD

ECB_RX

EN

CODE

CA_RXE

N

CODECA_T

XEN

LPEN0

TXGAIN_S

C

TXGEN SC_TXEN

INTB/

GPIOA[6]

A0-A7

8b

D0-D15

16b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMA

Controller

Control

Register

INT

DPGEN

DPDET

GPI

O0

GPIO

2

DP_DET

TIMER

FDET_FER

/FDET_

OER

DTMF_

DET

TONE0_

DET

TONE1_

DET

DP_

DET

DTMF_CODE

[3:0]

FDET

_RQ

FGEN_F

LAG

PCM_RXEN

1

RXGAIN_P

CM1

RXGAIN_PCM

0

PCM_RX

EN0

RX_SIG

RXDET

RXGA

IN_SC

SC_RXE

N

TX

Buffer0

RX

Buffer0

Bus Control

Unit

TX

Buffer1

RX

Buffer1

RXGAIN

_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

T S W

CH2

G.711

T S W

G.729.A

Decod

erCH

1

RXGAIN

_CH2

RX1TX2

_GAIN

RX2TX

1_GAIN

RXGENB

RXGENA

各種生

成器

パス

TONE_GEN1

(TONEC/D)

FSK_GEN

TONE_GEN0

(TONEA/B)

TGEN1_EX

FLAG

TGEN0

_EXFLAG

FGEN_

FLAG

RXGEN

TXGEN

RXGENA

RXGENB

RXGEN

A_EN

RXGENB

_EN

RXGEN

LPEN1

GPIOC[7:0]

GPIOB[5:0]

GPIOA[3:0]

46

8

ACK0B/

GPIOA[4]

ACK1B/

GPIOA[5]

TIMOVF

TIM

OVF

TST1

TST0

PDNB

CLKOUT

TXGAIN

_CH1

TXGAIN

_CH2

100

ピン

パッ

ケー

ジの

場合だ

け使用

可能

です。

(注

）入

出力

端子

につ

いて

DC

_EN D

C_E

N

PCM_TXEN

1TXGA

IN_PCM1

RX_SIG

ATTr

各種検

出器

パス

DTMF_REC

DTMF_C

ODE[3:

0]

DTMF_D

ET

FSK_DET

FDET_D

[7:0]

FDET_R

QFDET_F

ER/FDE

T_OER

TXDETA

TXDETB

TONE_DET0

TONE0_

DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1

CONT

P/S

S/P

PCM Codec

RXGAIN

_ITS2

RXGAIN_

ITS1

G.711

Decoder

G.711

Encoder

G.711

Encoder

G.711

Decoder

RXGA

IN_PCM

2

TXGAIN_P

CM2

RXDET_PCM

RXDET_PCM

TONE_DET1

TONE1_

DET

RXDET

PCM_TX

EN2

PCM

_RXEN2

GC

OTS2

CONT

ITS3

CONT

ITS1

CONT

ITS2

CONT

PCM_

TXEN0

TXGAIN_P

CM0

RC0

RC1

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ML7204-003

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■ 端子接続（上面図）

64 ピンプラスチック QFP

49

AVREF

VFRO0

VFRO1

AVDD

50

51

52

53

54

55

56

57

58

59

60

61

62

63

64

32

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

48 47 46 45 44 43 42 41 40 39 38 37 36 35 34 33DGND0

DGND1

VBG

VREGOUT

TST1

TST0

PCMO

PCMI

BCLK

SYNC

DVDD1

RDB

WRB

CSB

FR0B

FR1B

DVDD0

A0A1A2A3A4A5A6A7

DGND2

XI

XO

DVDD2

GPIOA[0]/DPI

GPIOA[1]

GPIOA[2]/DPO

GPIOA[3]

PDNB

INTB/GPIOA[6]

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

CLKSEL

AIN1N

GSX1

AIN0P

AIN0N

GSX0

AGND

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

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ML7204-003

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■ 端子説明

ピン番号

QFP64

端子名 I/O PDNB

= “0”

説明

1 TST1 I “0” テスト制御入力 1 通常”0”を入力してください。

2 TST0 I “0” テスト制御入力 0 通常”0”を入力してください。

3 PCMO O “Hi-z” PCM データ出力【オープンドレイン出力端子】

4 PCMI I I PCM データ入力

I CLKSEL=”0”

PCM シフトクロック入力

5 BCLK

I/O

“L” CLKSEL=”1”

PCM シフトクロック出力

I CLKSEL=”0”

PCM 同期信号 8kHz 入力

6 SYNC

I/O

“L” CLKSEL=”1”

PCM 同期信号 8kHz 出力

7 DVDD0 — — ディジタル電源

8 ACK0B／GPIOA[4] I/O I 送信バッファ DMA アクセスアクノリッジ信号入力 (1 次機能)

汎用入出力ポート A[4] (2 次機能) 【5V トレラント端子】

9 ACK1B／GPIOA[5] I/O I 受信バッファ DMA アクセスアクノリッジ信号入力 (1 次機能)


10 FR0B

(DMARQ0B)

O ”H” FR0B:(FD_SEL=”0”)

送信バッファフレーム信号出力

DMARQ0B: (FD_SEL =”1”)

送信バッファ DMA アクセスリクエスト信号出力

11 FR1B

(DMARQ1B)

O “H” FR1B: (FD_SEL =”0”)

受信バッファフレーム信号出力

DMARQ1B: (FD_SEL =”1”)

受信バッファ DMA アクセスリクエスト信号出力

12 INTB／GPIOA[6] I/O “H” 割り込み要求出力(1 次機能)


13 CSB I I チップセレクト制御入力

14 RDB I I リード制御入力

15 WRB I I ライト制御入力

16 DGND0 — — ディジタルグランド（0.0 V）

17 D0 I/O I データ入出力








FJDL7204-003-03

ML7204-003

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ピン番号

QFP64

端子名 I/O PDNB

= “0”

説明

25 D8 I/O I データ入出力。8bit バスアクセス(BW_SEL=”1”)で使用する場合には

入力を固定してください。
















34 A0 I I アドレス入力








42 PDNB I “0” パワーダウン入力

“0” パワーダウンリセット

”1” 通常動作

43 CLKSEL I I SYNC、BCLK 入出力制御入力

“0” SYNC、BCLK は入力

“1” SYNC、BCLK は出力

44 DGND1 — — ディジタルグランド（0.0 V）

45 GPIOA[0]／DPI I/O I 汎用入出力ポート A[0] 【5V トレラント端子】

／２次機能ダイヤルパルス検出用入力端子

46 GPIOA[1] I/O I 汎用入出力ポート A[1] 【5V トレラント端子】

47 GPIOA[2]／DPO I/O I 汎用入出力ポート A[2] 【5V トレラント端子】

／２次機能ダイヤルパルス送出用出力端子

48 GPIOA[3] I/O I 汎用入出力ポート A[3] 【5V トレラント端子】

49 AVDD — — アナログ電源

50 AIN0P I I AMP0 非反転入力

51 AIN0N I I AMP0 反転入力

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ML7204-003

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ピン番号

QFP64

端子名 I/O PDNB

= “0”

説明

52 GSX0 O “Hi-z” AMP0 出力(10kΩ駆動)

53 GSX1 O “Hi-z” AMP1 出力(10kΩ駆動)

54 AIN1N I I AMP1 反転入力

55 AVREF O “L” アナログ信号グランド（1.4 V）

56 VFRO0 O “Hi-z” AMP2 出力(10kΩ駆動)

57 VFRO1 O “Hi-z” AMP3 出力(10kΩ駆動)

58 AGND — — アナロググランド（0.0V）

59 DGND2 — — ディジタルグランド（0.0V）

60 XI I I 12.288MHz 水晶振動子 I/F、12.288MHz クロック入力

61 XO O “H” 12.288MHz 水晶振動子 I/F


63 VREGOUT — — 内部レギュレータ電圧出力端子（約 2.5V）

64 VBG — — 内部レギュレータ基準電圧出力端子

※:PDNB=”0”での端子状態について “I” :端子に High レベル、または Low レベルの信号を入力してください。 “0” :端子に Low レベルの信号を入力してください。 “H” :端子から High レベルの信号が出力されます “L” :端子から Low レベルの信号が出力されます “Hi-Z” :端子が Hi-Z 状態となります。

FJDL7204-003-03

ML7204-003

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■ 絶対大定格

項目記号条件定格単位

アナログ電源電圧 AVDD － -0.3 ～ 4.6 V

ディジタル電源電圧 DVDD － -0.3 ～ 4.6 V

アナログ入力電圧 VAIN アナログ端子 -0.3 ～ AVDD + 0.3 V

VDIN1 ノーマルディジタル端子 -0.3 ～ DVDD + 0.3 V

DVDD=3.0~3.6V -0.3 ～ 6.0 V

ディジタル入力電圧

VDIN2 5V トレラント端子

DVDD＜3.0V -0.3 ～ DVDD+0.3 V

出力電流 IO － -20～20 mA

許容損失 PD Ta=60℃、1 パッケージ当たり 350 mW

保存温度 Tstg － -65 ～ +150 ℃

■ 推奨動作条件 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)

項目記号条件 Min. Typ. Max. 単位

アナログ電源電圧 AVDD － 3.0 3.3 3.6 V

ディジタル電源電圧 DVDD － 3.0 3.3 3.6 V

動作温度範囲 Ta － -20 － 60 ℃

VIH1 ノーマルディジタル端子 0.75×

DVDD

－ DVDD+

0.3

V ディジタル高レベル入力電圧

VIH2 5V トレラント端子 0.75×

DVDD

－ 5.5 V

ディジタル低レベル入力電圧 VIL ディジタル端子 -0.3 － 0.19×

DVDD

V

ディジタル入力立ち上がり時間 tIR ディジタル端子－ 2 20 ns

ディジタル入力立ち下がり時間 tIF ディジタル端子－ 2 20 ns

ディジタル出力負荷容量 CDL ディジタル端子－－ 50 pF

ディジタル出力負荷抵抗 RDL プルアップ抵抗、PCMO 500 －－ Ω

AVREF 用バイパスコンデンサ容量 Cvref AVREF-AGND 間 2.2+0.1 － 4.7+0.1 F

VREGOUT 用バイパスコンデンサ容量 Cvout VREGOUT-DGND 間－ 10+0.1 － F

VBG 用バイパスコンデンサ容量 CVBG VBG-DGND 間－ 150 － pF

マスタークロック周波数 Fmck MCK -0.01% 12.288 +0.01% MHz

PCM シフトクロック周波数 Fbclk BCLK（入力時） 64

(±0.1%)

－ 2048

(±0.1%)

kHz

PCM 同期信号周波数 Fsync SYNC（入力時） -0.1% 8.0 +0.1% kHz

クロックデューティ比 DRCLK MCK、BCLK(入力時) 40 50 60 %

tBS BCLK to SYNC(入力時) 100 －－ ns PCM 同期タイミング

tSB SYNC to BCLK(入力時) 100 －－ ns

PCM 同期信号幅 tWS SYNC(入力時) 1BCLK － 100 s

（注意）電源の立ち上げ/立ち下げ順序について本 LSI に供給するアナログ電源電圧（AVDD）、ディジタル電源電圧(DVDD)は同時に立ち上げて頂く事

を推奨致します。但し、電源回路構成上、同時立ち上げが困難な場合、DVDD→AVDD の順番で立ち上

げて頂く事を推奨致します。また、電源の立ち下げ順序は、立ち上げ時と逆の順番で行うことを推奨致します

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■ 電気的特性

● 直流特性 (特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


ISS スタンバイ状態

(PDNB=”0”,DVDD=AVDD=3.3V,Ta=25℃)

－ 200 500

A

IDD1 動作状態 1

Speech CODEC 起動/PCM I/F 未使用

SC_EN=”1”,

AFEA_EN=”0”, AFEB_EN=”1”

XI,XO 12.288MHz 水晶振動子を接続

－ 45

55

mA

電源電流

IDD2 動作状態 2

Speech CODEC 起動/PCM I/F 使用

SC_EN=”1”,

PCMI1_EN=”1”, PCMO1_EN=”1”

AFEA_EN=”0”, AFEB_EN=”0”)

XI,XO 12.288MHz 水晶振動子を接続

－ 50 65 mA

IIH Vin=DVDD － 0.01 10 A ディジタル入力端子

入力リーク電流 IIL Vin=DGND -10 -0.01 － A

IOZH Vout=DVDD － 0.01 10 A ディジタル I/O 端子

出力リーク電流 IOZL Vout=DGND -10 －－ A

高レベル出力電圧 VOH ディジタル出力端子、入出力端子

IOH=4.0mA

IOH=0.5mA(XO 端子)

0.78×

DVDD

－－ V

VOL1 ディジタル出力端子、入出力端子

IOL=-4.0mA

IOL=-0.5mA(XO 端子)

－－ 0.4 V 低レベル出力電圧

VOL2 オープンドレイン出力端子

IOL=-12.0mA

－－ 0.4 V

CIN1 入力端子－ 6 － pF 入力容量 *1

CIN2 入出力端子－ 10 － pF

注記 : *1 設計保証値

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● アナログインタフェース

(特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃)


入力抵抗 *1 RIN AIN0N,AIN0P,AIN1N 10 －－ MΩ

出力負荷抵抗 RL GSX0,GSX1,VFRO0,VFRO1 10 －－ kΩ

出力負荷容量 CL アナログ出力端子－－ 50 pF

オフセット電圧 VOF VFRO0,VFRO1 -40 － 40 mV

出力電圧レベル *2 VO GSX0,GSX1,VFRO0,VFRO1

RL=10kΩ、AMP 入力 1.3Vpp

1.158 1.3 1.458 Vpp

注記 : *1 設計保証値 *2 –7.7dBm(600Ω)=0dBm0、+3.17dBm0=1.3Vpp

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● 交流特性 Speech CODEC = G.711(-law)モード時

(特に指定のない場合は、AVDD=3.0～3.6V、DVDD0,1,2=3.0～3.6V、AGND=DGND0,1,2=0.0V、Ta= -20～60℃) 条件

項目記号周波数(Hz) レベル(dBm0)

Min. Typ. Max. 単位

LT1 0～60 25 －－ dB

LT2 300～3000 -0.15 － 0.20 dB

LT3 1020 基準－

LT4 3300 -0.15 － 0.80 dB

LT5 3400 0 － 0.80 dB

送信周波数特性

LT6 3968.75

0

13 －－ dB

LR2 0～3000 -0.15 － 0.20 dB

LR3 1020 基準－

LR4 3300 -0.15 － 0.80 dB

LR5 3400 0 － 0.80 dB

受信周波数特性

LR6 3968.75

0

13 －－ dB

SDT1 3 35 －－ dBp

SDT2 0 35 －－ dBp

SDT3 -30 35 －－ dBp

SDT4 -40 28 －－ dBp

送信信号対雑音比

[*1]

SDT5

1020

-45 23 －－ dBp

SDR1 3 35 －－ dBp

SDR2 0 35 －－ dBp

SDR3 -30 35 －－ dBp

SDR4 -40 28 －－ dBp

受信信号対雑音比

[*1]

SDR5

1020

-45 23 －－ dBp

GTT1 3 -0.2 － 0.2 dB

GTT2 -10 基準－

GTT3 -40 -0.2 － 0.2 dB

GTT4 -50 -0.6 － 0.6 dB

送信レベル間損失誤差

GTT5

1020

-55 -1.2 － 1.2 dB

GTR1 3 -0.2 － 0.2 dB

GTR2 -10 基準－

GTR3 -40 -0.2 － 0.2 dB

GTR4 -50 -0.6 － 0.6 dB

受信レベル間損失誤差

GTR5

1020

-55 -1.2 － 1.2 dB

NIDLT －アナログ入力

=AVREF

－－ -70 dBm0p無通話時雑音

[*1]

NIDLR － PCMI=”1” －－ -70 dBm0p

送信絶対レベル [*2] AVT 1020 0 0.285 0.320 0.359 Vrms

受信絶対レベル [*2] AVR 1020 0 0.285 0.320 0.359 Vrms

注記：*1 P-メッセージフィルタ使用 *2 0.320Vrms=0dBm0=-7.7dBm(600Ω)

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● 交流特性(ゲイン設定) Speech CODEC = G.711(-law)モード時



送受ゲイン設定精度 GAC 設定ゲインに対して -1.0 － 1.0 dB

● 交流特性(トーン出力) Speech CODEC = G.711(-law)モード時



周波数偏差 fDFT 設定周波数に対して -1.5 － 1.5 %

出力レベル oLEV 設定ゲインに対して -2.0 － 2.0 dB

● 交流特性(DTMF 検出器、その他検出器) Speech CODEC = G.711(-law)モード時



検出レベル精度 dLAC 設定検出レベルに対して -2.5 － 2.5 dB

● 交流特性(エコーキャンセラ)



エコー減衰量 eRES －－ 35 － dB

消去可能エコー遅延時間 tECT －－－ 32 ms

測定方法

Sin Sout

Delay

White noise generator

Rout Rin

ATT

E.R.L(echo return loss)

Echo delay time

Echo Canceller

LPF5kHz

LevelMeter

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● PDNB,XO,AVREF タイミング



パワーダウン信号パルス幅 tPDNB PDNB 端子 250 －－ s

AVDD 供給遅延時間 tAVDDON － 0 －－ ns

発振起動時間 txtal －－－ 20 ms

AVREF=1.4(90%)

C5=4.7F,C6=0.1F

(図 9を参照してください)

－－ 600 ms AVREF 立ち上がり時間 tAVREF

AVREF=1.4(90%)

C5=2.2F,C6=0.1F

(図 9を参照してください)

－－ 300 ms

図 1 PDNB,XO,AVREF タイミング

（注意） AVREF 用コンデンサ（C5）の容量は、AVREF の立ち上がり時間とアナログ特性に影響します。アナログ

特性を重視する場合には 4.7F を、AVREF 立ち上がり時間を重視する場合には 2.2F としてください。

なお、前述のアナログ特性に関する電気的特性は、どちらの容量でも保証されるものです。

PDNB0V

DVDD

tPDNB

DVDDAVDD 0V

DVDDAVDD

VREGOUT0V

約2.5VtAVDDON

AVREF

約1.4V

XO

0V

AVDD

txtal

0V

tAVREF

90%DVDD AVDD

90%

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● PCM インタフェース



ビットクロック周波数 fBCLK CDL=20pF（出力時） -0.1% 2.048 +0.1% MHz

ビットクロック・デューティー比 dBCLK CDL=20pF（出力時） 45 50 55 %

同期信号周波数 fSYNC CDL=20pF（出力時） -0.1% 8 +0.1% kHz

同期信号・デューティー比 dSYNC1 CDL=20pF（出力時）

BCLK=2.048MHz 出力時

45 50 55 %

tBS BCLK to SYNC（出力時） 100 －－ ns 送受信同期タイミング

tSB SYNC to BCLK(出力時) 100 －－ ns

入力セットアップ時間 tDS 50 －－ ns

入力ホールド時間 tDH

PCMI 端子

50 －－ ns

tSDX －－ 100 ns ディジタル出力遅延時間

tXD1 －－ 100 ns

tXD2 －－ 100 ns ディジタル出力ホールド時間

tXD3

PCMO 端子

プルアップ抵抗 RDL=500Ω

CDL=50pF

－－ 100 ns

0 1

MSB LSB

tWS

tDS tDH

BCLK

SYNC

PCMI

tBS tSB

2 3 4 5 6 7 8 - 16

G.711

LSB

16bitリニア

図 2 PCM インタフェース入力タイミング(ロングフレーム)

0 1

tWS

tDS tDH

BCLK

SYNC

PCMI

tBS tSB

2 3 4 5 6 7 8 9 -

MSB LSB

G.711

17

LSB

16bitリニア

図 3 PCM インタフェース入力タイミング(ショートフレーム)

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ML7204-003

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LSB

tWS

BCLK

SYNC

PCMO

tBS tSB

MSB

tSDX

tXD2 tXD3

G.711

LSB

tXD3

16bitリニア

0 1 2 3 4 5 6 7 8 9 - 17

tXD1

図 4 PCM インタフェース出力タイミング(ロングフレーム)

LSB

tWS

BCLK

SYNC

PCMO

tBS tSB

MSB

tXD1 tXD2 tXD3

G.711

LSB

16bitリニア

tXD3

0 1 2 3 4 5 6 7 8 9 10 - 18

図 5 PCM インタフェース出力タイミング(ショートフレーム)

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● コントロールレジスタインタフェース



アドレス・セットアップ時間(リード時) tRAS 10 －－ ns

アドレス・ホールド時間(リード時) tRAH 0 －－ ns

アドレス・セットアップ時間(ライト時) tWAS 10 －－ ns

アドレス・ホールド時間(ライト時) tWAH 10 －－ ns

ライトデータ・セットアップ時間 tWDS 20 －－ ns

ライトデータ・ホールド時間 tWDH 10 －－ ns

CSB セットアップ時間(リード時) tRCS 10 －－ ns

CSB ホールド時間(リード時) tRCH 0 －－ ns

CSB セットアップ時間(ライト時) tWCS 10 －－ ns

CSB ホールド時間(ライト時) tWCH 10 －－ ns

WRB パルス幅 tWW 10 －－ ns

リードデータ出力遅延時間 tRDD －－ 20 ns

リードデータ出力ホールド時間 tRDH 3 －－ ns

RDB パルス幅 tRW 25 －－ ns

CSB ディスエーブル時間 tCD

CL=50pF

10 －－ ns

図 6 コントロールレジスタインタフェース

A7-A0入力

D7-D0入出力

CSB入力

WRB入力

RDB入力

ライトタイミングリードタイミング

tWAS tWAH

tWDS tWDH

tWCH

tRDD

tRCS

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tWCS tRCH

tRAS tRAH

tCD

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● 送信、受信バッファインタフェース(フレームモード時)



FR1B セットアップ時間 tF1S 3 －－ ns

FR1B 出力遅延時間 tF1D －－ 20 ns







CSB セットアップ時間(リード時) tRCS 10 －－ ns

CSB ホールド時間(リード時) tRCH 0 －－ ns

CSB セットアップ時間（ライト時） tWCS 10 －－ ns

CSB ホールド時間(ライト時) tWCH 10 －－ ns


FR0B セットアップ時間 tF0S 3 －－ ns

FR0B 出力遅延時間 tF0D －－ 20 ns




CSB ディスエーブル時間 tCD

CL=50pF

10 －－ ns

図 7 送信、受信バッファインタフェース(フレームモード時)

A7-A0入力

D15-D0入出力

CSB入力

WRB入力

RDB入力


tWAS tWAH

tWDS tWDH

tWCH

tRDD

tRCS

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tWCS tRCH

tRAS tRAH

FR1B出力

FR0B出力

tF1S tF1D

tF0S tF0D

tCD

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● 送信、受信バッファインタフェース(DMA モード時)



DMARQ1B セットアップ時間 tDR1S 3 －－ ns

tDR1RD －－ 30 ns DMARQ1B 出力遅延時間

tDR1FD －－ 30 ns







ACK0B セットアップ時間 tAK0S 10 －－ ns

ACK0B ホールド時間 tAK0H 0 －－ ns

ACK1B セットアップ時間 tAK1S 10 －－ ns

ACK1B ホールド時間 tAK1H 10 －－ ns


DMARQ0B セットアップ時間 tDR0S 3 －－ ns

tDR0RD －－ 30 ns DMARQ0B 出力遅延時間

tDR0FD －－ 30 ns




ACKB ディスエーブル時間 tAD

CL=50pF

10 －－ ns

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図 8 送信、受信バッファインタフェース(DMA モード時)

A7-A0入力

D15-D0入出力

ACK0B入力

WRB入力

RDB入力


tWAS tWAH

tWDS tWDH tRDD

tAK0S

tRDH

tWW tRW

A1

D1入力

A2

D2出力

tAK0H

tRAS tRAH

DMARQ1B出力

DMARQ0B出力

tDR1S

tDR1RD

tDR0S

tDR0RD

ACK1B入力

tAK1HtAK1S tAD

tDR1FD

tDR0FD

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■ 端子機能説明

● AIN0N、AIN0P、GSX0、AIN1N、GSX1 送信アナログ入力及び送信レベル調整用端子です。AIN0N,AIN1N は内部送信アンプ AMP0,AMP1の反転入力端子、AIN0P は AMP0 の非反転入力端子に接続されています。また GSX0,GSX1 は

AMP0,AMP1 の出力端子に接続されています。レベル調整は図 9を参照してください。パワーダウン時(PDNB=”0”または SPDN=”1”)には GSX0 ,GSX1 の出力はハイインピーダンス状態にな

ります。アプリケーションにおいて、AMP0 を使用しない場合には GSX0 と AIN0N を短絡し、AIN0P と

AVREF を接続してください。AMP1 を使用しない場合には GSX1 と AIN1N を短絡してください。

● VFRO0、VFRO1

受信アナログ出力端子です。VFRO0 ,VFRO1 は内部受信アンプ AMP2,AMP3 の出力端子に接続され

ています。VFRO0 ,VFRO1 の各出力信号はそれぞれ VFRO0 選択レジスタ（VFRO0_SEL）、VFRO1 選

択レジスタ（VFRO1_SEL）で出力選択が可能です。選択時(”1”)の場合には受信信号を出力し、非選択

時(“0”)には AVREF(約 1.4V)を出力します。パワーダウン時にはこれらの出力端子はハイインピーダン

ス状態になります。出力信号は DC カップリング用のコンデンサを通して使用することを推奨します。

（注意）通話中に、出力選択を変更した場合には微小ノイズが発生しますので、通話を開始する前に出力選択

を行い、その後通話を開始することを推奨します。リセット解除時、リセット時には VFRO0,VFRO1 の出力を AVREF 出力側に選択した状態で行うことを

推奨します。

図 9 アナログインタフェース

C4 VFRO110kΩ

Out : Max 1.3Vp-p

AMP3

D/A1

D/A0C3 VFRO010kΩ

Out : Max 1.3Vp-p

AMP2

VREFAVREF

C6 0.1μF

C52.2～4.7μF

+

R1

R2

AIN0N

GSX0

10kΩ

AIN0P

C1Gain = R2/R1 <= 32(+30dB)R1 : VariableR2 : Max 500k

AMP0

A/D0

AIN1N

GSX1

10kΩR3

R4

C2

Gain = R4/R3 <=32(+30dB)R3 : VariableR4 : Max 500k

AMP1

A/D1

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● AVREF

アナログ信号グランド電位の出力端子です。出力電位は約 1.4V で GND 端子との間にバイパスコンデ

ンサ 2.2～4.7F（アルミ電解タイプ）と 0.1F（セラミックタイプ）を並列に入れてください。AVREF はパワ

ーダウン時 0.0V 出力となります。パワーダウン解除後(PDNB=”1”かつ SPDN=”0”)から立ち上がり始め

ます。

● XI、XO マスタークロック用水晶振動子接続、マスタークロック用クロック入力端子です。 PDNB によるパワーダウン、SPDN によるソフトパワーダウン時には発振は停止します。パワーダウン解

除後に発振起動し、発振安定待ち時間(約 21.3ms)をカウント後、LSI 内部にクロックが供給されます。水

晶振動子、マスタークロックの入力例を図 10に示します。

図 10 発振回路、クロック入力例 (注意) 発振回路の接続は、XI-XO 間に 12.288MHz の水晶振動子及び帰還用 1Mの抵抗（R）を接続してく

ださい。XI-GND 間及び XO-GND 間に接続するコンデンサ（C1,C2）の値は、水晶振動子の製作負荷

容量及び基板の配線容量に影響されるため、水晶振動子メーカにマッチング評価を依頼し決定してくだ

さい。

XI XOR

X'tal

C1 C2

12.288MHz

X'tal(12.288MHz)

HC-49/U-S [CL=12pF]

C2 R

8pF 1MΩ

XI XOオープン

C1

8pF

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● PDNB

パワーダウン制御入力端子です。”0”でパワーダウン状態になります。また、この端子は LSI のリセット端

子としての機能もかねています。LSI の誤動作を防ぐため電源投入後の初のパワーダウンリセットは

PDNB で行ってください。またパワーダウン状態にする場合は 250s 以上、PDNB を”0”に固定してくだ

さい。また、電源起動中にはソフトパワーダウンリセット制御レジスタ SPDN を”0”→”1”→”0”と制御することで

LSI のパワーダウンリセットを行うことが可能です。パワーダウンが解除され約 200ms 後にイニシャルモード表示レジスタ（READY）が”1”となり、各種機能

設定のモード（イニシャルモード）に入ります。 PDNB と AVREF、XO、イニシャルモードのタイミングは図 1を参照してください。

（注意）電源投入時には PDNB によるパワーダウン状態で起動してください。また、XI 端子にマスタークロックを入力してご使用になる場合には、デジタル電源（DVDD0,1,2）及びア

ナログ電源（AVDD）の供給(90%以上)、及び XI 端子へのマスタークロックが入力される状態までパワ

ーダウン状態(PDNB=0)を保持してから、パワーダウンの解除(PDNB=0→1)を行って下さい。この場合

でも、250s 以上、PDNB を”0”固定してください。

● DVDD0、DVDD1、DVDD2、AVDD 電源端子です。DVDD0、1、2 はディジタル回路、AVDD はアナログ回路の電源に接続されています。

これらの端子は LSI 近傍で接続し DGND、AGND との間にバイパスコンデンサ 10F（電解コンデンサ）

と 0.1F（セラミックタイプ）を並列に入れてください。

● DGND0、DGND1、DGND2、 AGND グランド端子です。DGND0,1,2 はディジタル回路、AGND はアナログ回路のグランドに接続されていま

す。これらの端子は LSI 近傍で接続してください。

● VREGOUT 内部レギュレータ電圧（約 2.5V）の出力端子です。本端子とグランド端子との間に 10F 程度(セラミック、タンタルコンデンサ)と並列で 0.1F 程度(セラミック

タイプ)のコンデンサを接続してください。

● VBG 内部レギュレータ用基準電圧出力端子です。本端子とグランド端子との間に 150pF 程度の積層セラミックコンデンサを接続してください。

● TST0、TST1

テスト用入力端子です。通常使用時には”0”を入力して使用してください。

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● INTB／GPIOA[6]

1 次機能：INTB 割り込み要求出力端子です。割り込み要因が変化した場合には約 1.0s 間”L”を出力します。割り込み要因が変化していない状態で

は”H”を出力します。割り込み要因は CR16-CR22 を読み出すことによって確認することができます。表 1に割り込み要因一覧を示します。なお、各割り込み要因は、内部メモリ（割り込み要因マスク制御）で個別にマスク設定が可能です。

表 1 割り込み要因一覧表 CR BIT レジスタ名称立上り

エッジ

立下り

エッジ

備考

B2 FSK 受信オーバーランエラー通知レジスタ(FDET_OER) ○ ×

B1 FSK 受信フレーミングエラー通知レジスタ(FDET_FER) ○ ×

CR16

B0 FSK 受信データ読み出し要求通知レジスタ(FDET_RQ) ○ ×

CR17 B0 FSK 出力データ設定完了フラグ(FGEN_FLAG) × ○

CR18 B0 タイマオーバーフロー表示レジスタ(TMOVF) ○ ×

B7 DSP ステータスレジスタ(DSP_ERR) ○ ×

B4 TONE1 検出器検出ステータスレジスタ(TONE1_DET) ○ ○

B3 TONE0 検出器検出ステータスレジスタ(TONE0_DET) ○ ○

B2 TGEN1 実行中フラグ表示レジスタ(TGEN1_EXFLAG) ○ ○

CR19

B1 TGEN0 実行中フラグ表示レジスタ(TGEN0_EXFLAG) ○ ○

B6 ダイヤルパルス検出器検出ステータスレジスタ(DP_DET) ○ ○

B4 DTMF 検出器検出ステータスレジスタ(DTMF_DET) ○ ○

CR20

B3-

B0

DTMF コード表示レジスタ(DTMF_CODE[3:0]) ○ ○

B3 CH2 送信エラーステータスレジスタ(TXERR_CH2) ○ ○


B1 CH2 送信要求通知レジスタ(FR0_CH2) ○ ×

CR21

B0 CH1 送信要求通知レジスタ(FR0_CH1) ○ ×

B3 CH2 受信エラーステータスレジスタ(RXERR_CH2) ○ ○

B2 CH1 受信エラーステータスレジスタ(RXERR_CH1) ○ ○

B1 受信無効書き込みエラー通知レジスタ(RXBW_ERR) ○ ○

CR22

B0 受信要求通知レジスタ(FR1) ○ ×

(備考) ○:INTB 割り込み発生機能有り、×：INTB 割り込み発生機能無し

2 次機能：GPIOA[6]

GPIOA[6]の 1 次機能 / 2 次機能選択レジスタ（GPFA[6]）を”1”に設定した場合に、汎用入出力ポート

GPIOA[6]となります。

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● A0-A7

フレーム/DMA/コントロールレジスタのアクセス用アドレス入力端子です。各アドレスは以下のようになり

ます。

送信バッファ(TX Buffer) A7-A0 = 80h

受信バッファ(RX Buffer) A7-A0 = 81h

コントロールレジスタ(CR) アドレスは表 5～表 9をご参照ください。

● D0-D15

フレーム/DMA /コントロールレジスタのアクセス用データ入出力端子です。入出力端子ですのでプルア

ップ抵抗を接続してください。MCU インタフェースデータ幅選択レジスタ（BW_SEL）で 8bit バスアクセス

を選択した場合には、D0-D7 が有効となります。8bit バスアクセス(BW_SEL =”1”)で使用する場合には

上位 D8-D15 は常時入力状態となりますので”0”もしくは”1”で入力を固定してください。

● CSB フレーム / コントロールレジスタアクセス用のチップセレクト入力端子です。

● RDB

フレーム / DMA / コントロールレジスタアクセス用のリードイネーブル入力端子です。

● WRB フレーム / DMA / コントロールレジスタアクセス用のライトイネーブル入力端子です。

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● FR0B（DMARQ0B）

・FR0B（フレームモード時 FRAME/DMA 選択レジスタ FD_SEL=”0”）フレームアクセス用の送信バッファフル時に出力する送信フレーム出力端子です。送信バッファがフ

ルになった場合に”L”を出力し、規定ワード数が MCU 側から読み出されるまで”L”を保持します。・DMARQ0B(DMA モード時 FRAME/DMA 選択レジスタ FD_SEL =”1”)

DMA アクセス用の送信バッファフル時に出力する DMA リクエスト出力端子です。送信バッファがフル

になった場合に”L”を出力し、MCU 側からアクノリッジ信号(ACK0B=”0”)かつリードイネーブル信号の

立下り(RDB=”1”→”0”)を受けると自動的に”H”に復帰します。この関係を規定ワード数が MCU 側か

ら読み出されるまで繰り返します。

● FR1B(DMARQ1B) ・FR1B(フレームモード時 FRAME/DMA 選択レジスタ FD_SEL =”0”)

フレームアクセス用の受信バッファエンプティー時に出力する受信フレーム出力端子です。受信バッ

ファがエンプティーになった場合に”L”を出力し、規定ワード数が MCU 側から書き込まれるまで”L”を保持します。

・DMARQ1B(DMA モード時 FRAME/DMA 選択レジスタ FD_SEL =”1”)

DMA アクセス用の受信バッファエンプティ－時に出力する DMA リクエスト出力端子です。受信バッフ

ァがエンプティーになった場合に”L”を出力し、MCU 側からアクノリッジ信号(ACK1B=”0”) かつライト

イネーブル信号の立下り(WRB=”1”→”0”)を受けると自動的に”H”に復帰します。この関係を規定ワ

ード数が MCU 側から書き込まれるまで繰り返します。

● ACK0B／GPIOA[4] 1 次機能：ACK0B

DMA モード時（FD_SEL =”1”）に有効となる、送信バッファ DMA アクセス用の DMARQ0B に対する

DMA アクノリッジ入力端子です。フレームモード（FD_SEL =”0”）で使用する場合には本端子を”1”で固定してください。

2 次機能：GPIOA[4] GPIOA[4]の 1 次機能 / 2 次機能選択レジスタ（GPFA[4]）を”1”に設定した場合に、汎用入出力ポート


● ACK1B／GPIOA[5]

1 次機能：ACK0B DMA モード時（FD_SEL =”1”）に有効となる、受信バッファ DMA アクセス用の DMARQ1B に対する

DMA アクノリッジ入力端子です。フレームモード（FD_SEL =”0”）で使用する場合には本端子を”1”で固定してください。

2 次機能：GPIOA[5] GPIOA[5]の 1 次機能 / 2 次機能選択レジスタ（GPFA[5]）を”1”に設定した場合に、汎用入出力ポート


● GPIOA[0]、GPIOA[1]、GPIOA[2]、GPIOA[3] 汎用入出力ポート A[3:0]です。但し、GPIOA[0]、GPIOA[2]には、以下の 2 次機能が割り当てられています。

GPIOA[0] の 2 次機能 :ダイヤルパルス検出器(DPDET)の入力端子(DPI) GPIOA[2] の 2 次機能 :ダイヤルパルス送出器(DPGEN)の出力端子(DPO)

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● CLKSEL SYNC、BCLK の入出力制御入力端子です。”0”で入力、”1”で出力となります。（注意）本 LSI では、LSI 内部で生成した SYNC/BCLK、あるいは LSI 外部から入力される SYNC/BCLK から

生成したクロックを基準に動作します。その為、PCM-IF の使用有無に関わらず、CLKSEL 端子を”0”に設定した場合には、電源起動後から常時 SYNC/BCLK の入力が必要となりますのでご注意下さ

い。

● SYNC PCM 信号の 8kHz 同期信号入出力端子です。CLKSEL が”0”の場合には BCLK と同期した 8ｋHz のク

ロックを常時入力してください。また、CLKSEL が”1”の場合には BCLK と同期した 8kHz のクロックを出

力します。SYNC フレーム制御レジスタ(SYNC_SEL)が”0”でロングフレーム同期、”1”でショートフレー

ム同期となります。

● BCLK PCM 信号のシフトクロック入出力端子です。 CLKSEL が”0”の場合には SYNC と同期したクロック入力が必要です。G.711 を選択している場合には

64kHz～2.048MHz を入力し、16bit リニアを選択している場合には 128kHz～2.048MHz を入力してく

ださい。CLKSEL が”1”の場合には SYNC と同期した 2.048MHz のクロックを出力します。

（備考）上記、SYNC、BCLK の入出力制御、周波数は下記、表 2のようになります。

表 2 SYNC、BCLK 入出力制御表 CLKSEL SYNC BCLK 備考

“0” 入力

(8kHz)

入力

(64kHz～

2048kHz)

電源起動後から常時クロックを入力してください。

G.711 選択時には 64kHz～2.048MHz を、

16bit リニア選択時には 128kHz～2.048MHz を入力してください。

“1” 出力

（8kHz）

出力

(2.048MHz)

パワーダウン時は”L”出力となります。

● PCMO

PCM 信号出力端子です。BCLK、 SYNC の立ち上がりと同期して PCM 信号が出力されます。 PCMO からの出力は、選択された符号形式とタイムスロット位置の設定により、該当するタイムスロット区

間のみデータを出力し、それ以外の区間はハイ・インピーダンス状態となります。なお、PCM インタフェースを使用しない場合には、PCMO はハイ・インピーダンス状態となります。（注意） PCMO 端子はオープンドレイン出力端子ですので、必ず外部にプルアップ抵抗を接続してください。また、プルアップ電圧は、ディジタル電源電圧(DVDD)より大きな電圧を使用しないでください。

● PCMI

PCM 信号入力端子です。BCLK の立ち下がりでシフトされ MSB から入力されます。 PCM インタフェースを使用しない場合には、入力を”0”もしくは”1”で固定してください。

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■ 機能説明

● 送信、受信バッファについて送信、受信バッファの制御可能なパラメータを表 3に示します。本 LSI では、Speech CODEC 符号化形式、及びバッファリング時間を、それぞれ送信 / 受信で個別に

設定することができます。 [例] 送信側（Tx）： G.729.A / 10ms、受信側（Rx）： G.711 / 20ms

表 3 送信受信バッファの制御可能なパラメータ内容変更可能なパラメータ初期値備考

Tx 側 G.729.A

G.711(-law,A-law)

G.729.A 送信側 Speech CODEC 符号化形式によって、送信バッファのバ

ッファリングサイズが自動的に変更されます

Speech

CODEC

符号化

形式

Rx 側 G.729.A

G.711(-law,A-law)

G.729.A 受信側 Speech CODEC 符号化形式によって、受信バッファのバ

ッファリングサイズが自動的に変更されます

Tx 側 10ms

20ms

10ms 送信側バッファリング時間の設定によって、送信バッファのワード

数が自動的に変更されます。

バッファリ

ング時間

Rx 側 10ms

20ms

10ms 受信側バッファリング時間の設定によって、受信バッファのワード

数が自動的に変更されます。

アクセス方式フレーム

DMA

フレーム

FIFO データ幅 16bit /

8bit

16bit データ幅によって自動的にワード数が変更されます。

● 送信、受信バッファサイズ送信、受信バッファは FIFO(First In First Out)形式のダブルバッファで構成されており、1 つのバッファで

10ms もしくは 20ms 分のデータをバッファリングします。送信バッファフルあるいは受信バッファエンプティー時に、MCU 側に要求するフレーム信号(FR0B、

FR1B)、または DMA 要求信号(DMARQ0B、DMARQ1B)を発生します。また、FIFO のワード数は選択

する Speech CODEC、FIFO のデータ幅によってワード数が自動的に変更されます。各 Speech CODEC、

データ幅のバッファサイズ、ワード数を表 4に示します。

表 4 送信受信バッファのバッファサイズ、ワード数 10ms モード 20ms モード

Speech CODEC バッファサイズ 16bit 8bit バッファサイズ 16bit 8bit

G.729.A(8kbps) 10 byte 5 ワード 10 ワード 20byte 10 ワード 20 ワード

G.711(64kbps) 80 byte 40 ワード 80 ワード 160byte 80 ワード 160 ワード

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● 送信、受信バッファ構成

送信、受信バッファへのアクセスタイミングを図 11に示します。送信、受信ともにダブルバッファ構成と

なっていますが、MCU 側からアクセスする場合には 1 つのバッファとしてアクセスすることができます。

(1) 単一チャネル動作時 (SC_EN=1、DC_EN=0)

(2) 2 チャネル動作時 (SC_EN=1、DC_EN=1)

図 11 送信、受信バッファアクセスタイミング

● データ幅選択(16bit モード、8bit モード) 送信、受信バッファへのアクセスデータ幅として、16bit、または 8bit を MCU インタフェースデータ幅選択

レジスタ(BW_SEL)で選択可能です。 16bit モード時には D15-D0 のデータ幅 16bit でアクセスとなり、8bit モード時には D7-D0 に送信、受信

データが入出力されます。8bit アクセスモード時には D15-D8 は常に入力状態となります。

送信バッファ TX Buffer0

10m/20msec

受信バッファ RX Buffer0

MCUからの書き込み

MCUからの読み出し

TX Buffer1 TX Buffer0

RX Buffer1 RX Buffer0

送信バッファ

10m/20msec

受信バッファ

MCUからの書き込み

MCUからの読み出し

TXBuffer0

TXBuffer1

TXBuffer0

TXBuffer1

TXBuffer0

TXBuffer1

RXBuffer0

RXBuffer1

RXBuffer0

RXBuffer1

RXBuffer0

RXBuffer1

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● データ格納フォーマット

各パラメータにおける送信、受信時の格納フォーマットを図 12、図 13に示します。

A. G.729.A

図 12 G.729.A データフォーマット

G.729.A(8kbps)　・1フレーム80bit/10msec　・2フレーム160bit/20msec

bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

(a)10ms/16bitモード (b)20ms/16bitモード

1フ

レーム

目

bit7・・・・・bit0

・・

(c)10ms/8bitモード

1フレー

ム目 bit15・・・・・bit8

bit71・・・・bit64


・・

(d)20ms/8bitモード

D15 D0

・・

D15 D0

D7 D0 D7 D0

ワード数

1

2

4

5

bit47 ・・・・・・・・・・・・bit323

ワード数

1

2

・

9

・

10













bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

bit47 ・・・・・・・・・・・・bit32

bit15 ・・・・・・・・・・・・・bit0

bit31 ・・・・・・・・・・・・bit16

bit63 ・・・・・・・・・・・・bit48

bit79 ・・・・・・・・・・・・bit64

bit47 ・・・・・・・・・・・・bit32

1フレー

ム目

2フレー

ム目

ワード数

1

2

・

9

・

10

11

・

・

12

19

20

1フ

レーム

目

ワード数

1

2

4

5

3

6

7

9

10

8

2フレー

ム目

GB20

GB21

GB22

GB23

GA20

GA21

GA22

S20

S21

S22

S23

C20

C21

C22

C23

C24

C25

C26

C27

C28

C29

C210

C211

C212

P20

P21

P22

P23

P24

GB10

GB11

GB12

GB13

GA10

GA11

GA12

S10

S11

S12

S13

C10

C11

C12

C13

C14

C15

C16

C17

C18

C19

C110

C111

C112

P0P10

P11

P12

P13

P14

P15

P16

P17

L30

L31

L32

L33

L34

L20

L21

L22

L23

L24

L0

ワード数

1

2

4

5

3

L10

L11

L12

L13

L14

L15

L16

B15 B14 B13 B12 B11 B10 B9 B8 B7 B6 B5 B4 B3 B2 B1 B0

G.729.A 符号、ワード構成

ワード構成

シンボル名bit No

FJDL7204-003-03

ML7204-003

30/215

B. G.711(64kbps)

図 13 G.711 データフォーマット

G.711(64kbps,μ-law/A-law)　・8bit/125μsecバッファー構成　・80サンプル/10msec　・160サンプル/20msec

・・

(a)10ms/16bitモード

(b)20ms/16bitモード

bit7 bit6 bit5 bit4

PCM符号構成

・・・・・・・・・・

bit3 bit2 bit1 bit0

10

3

157156

159158

0

・・

(c)10ms/8bitモード

78

79

(d)20ms/8bitモード

ワード構成

1

2

39

40

.

.

1

2

79

80

.

.

1

2

79

80

.

.

0

・・

158

159

1

2

159

160

.

.

ワード数ワード数

ワード数ワード数

10

3

7776

7978

bit7・・・bit0 bit7・・・bit0

2 2

bit7・・・bit0 2

11

bit7・・・bit0

D15 D0

D7 D0

D15 D0

D7 D0

FJDL7204-003-03

ML7204-003

31/215

● 単一チャネル動作時における送信バッファ制御方法

単一チャネル動作時における送信バッファへの制御方法を図 14～図 17に示します。 A. G.729.A (10ms / フレームモード)

図 14 単一チャネル動作時の G.729.A 送信バッファ制御方法(10ms / フレームモード)

①起

動D

EC

_OU

TO

N "

0"

, S

C_E

N "

0"->"1"

SC

_EN

が"1"に

設定

され

てか

ら大

250μ

sec以

内に

SpeechC

OD

EC

が起

動し

ます

。エ

ンコ

ーダ

は初

の10m

sec間

で初

期化

を行

い、

T1期

間か

らエ

ンコ

ード

を開

始し

ます

。

②動

作中

エン

コー

ド期

間Tnで

エン

コー

ドさ

れた

デー

タは

、リ

ード

有効

期間

RE_S

Cnで

MC

Uに

より

読み

出さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1,2

,3,4

,・・・・）

③停

止S

C_E

N "

1"->"0"、

DEC

_OU

TO

N "

1"->"0"に

設定

して

くだ

さい

。停

止後

のエ

ンコ

ード

は無

効に

なり

ます

。S

C_E

Nが

"0"に

設定

され

てか

ら大

250μ

sec以

内に

エン

コー

ダは

デー

タの

書き

込み

を停

止し

ます

。

④エ

ラー

処理

　　

　送

信エ

ラー

：リ

ード

有効

期間

RE_S

C4が

エラ

ー時

の例

とな

りま

す。

リー

ド有

効区

間内

にデ

ータ

読み

出し

が終

了し

ない

場合

、TXER

R_C

H1が

"1"と

なり

割り

込み

が発

生し

ます

。TX

ER

R_C

H1は

次リ

ード

有効

期間

以降

、正

常に

送信

バッ

ファ

から

読み

出さ

れる

フレ

ーム

が終

了す

る直

前ま

で保

持さ

れま

す。

デー

タ読

み出

しが

終了

しな

い場

合で

も、

送信

バッ

ファ

のデ

ータ

は通

常通

り更

新さ

れま

す。

⑤起

動間

隔S

peechC

OD

EC

停止

後か

ら次

の起

動ま

での

間隔

は10.0

mse

c以上

必要

です

。リ

ード

有効

区間

:FR

0B

の立

ち下

がり

、ま

たは

FR

0_C

H1が

"0"->"1"に

変化

して

から

9.0

mse

c以内

にTXバ

ッフ

ァか

らの

読み

出し

を終

了し

てくだ

さい

。

10 m

sec

EN

CSpe

ech

CO

DEC

Init

T1

T2

T3

T4

T5

T8

T6

T7

停止

T9

SC

_EN

①起

動

大250

μse

c②

動作

③停

止

大250

μse

c

⑤起

動間

隔 10.

0m

sec以

上

停止

INIT

TXER

R_C

H1

INTB

　（端

子出

力）

FR

0_C

H1

読み

出し

有効

区間

MC

U 読

み出

し④

エラ

ー

RE_S

C1

RE_S

C2

RE_S

C3

RE_S

C4

RE_S

C5

RE_S

C6

RE_S

C7

RE_S

C8

FR

0B

(端子

出力

)

約250

use

c

FJDL7204-003-03

ML7204-003

32/215

B. G.729.A (20ms / フレームモード)

図 15 単一チャネル動作時の G.729.A 送信バッファ制御方法(20ms / フレームモード)

①起

動D

EC

_OU

TO

N "

0" , S

C_E

N "

0"->"1"

　　

　　

　SC

_EN

が"1"に

設定

され

てか

ら大

250μ

sec以

内に

SpeechC

OD

EC

が起

動し

ます

。エ

ンコ

ーダ

は初

の10

mse

c間で

初期

化を

行い

、T1期

間か

らエ

ンコ

ード

を開

始し

ます

。

②動

作中

エン

コー

ド期

間Tnで

エン

コー

ドさ

れた

デー

タは

、リ

ード

有効

期間

RE_S

Cnで

MC

Uに

より

読み

出さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1,3

,5,・

・・・）

③停

止SC

_EN

"1"->"0"、

DEC

_OU

TO

N "

1"->"0"に

設定

して

くだ

さい

。停

止後

のエ

ンコ

ード

は無

効に

なり

ます

。SC

_EN

が"0"に

設定

され

てか

ら大

250μ

sec以

内に

エン

コー

ダは

デー

タの

書き

込み

を停

止し

ます

。

④エ

ラー

処理

　　

　送

信エ

ラー

：リ

ード

有効

期間

RE_S

C3が

エラ

ー時

の例

とな

りま

す。

リー

ド有

効期

間内

にデ

ータ

読み

出し

が終

了し

ない

場合

、TX

ER

R_C

H1が

"1"と

なり

割り

込み

が発

生し

ます

。TX

ER

R_C

H1は

次リ

ード

有効

期間

以降

、正

常に

送信

バッ

ファ

から

読み

出さ

れる

フレ

ーム

が終

了す

る直

前ま

で保

持さ

れま

す。

デー

タ読

み出

しが

終了

しな

い場

合で

も、

送信

バッ

ファ

のデ

ータ

は通

常通

り更

新さ

れま

す。

⑤起

動間

隔SpeechC

OD

EC

停止

後か

ら次

の起

動ま

での

間隔

は10.0

mse

c以

上必

要で

す。

リー

ド有

効区

間:F

R0B

の立

ち下

がり

、ま

たは

FR0_

CH

1が"0"

->"1

"に変

化し

てか

ら18

.0m

sec以

内に

TXバ

ッフ

ァか

らの

読み

出し

を終

了し

てくだ

さい

。

20 m

sec

EN

CSpe

ech

CO

DEC

Init

T1

T3

T5

T7

停止

T9

SC

_EN

①起

動

大250

μse

c②

動作

③停

止

大250

μse

c

⑤起

動間

隔

10.

0m

sec以

上

停止

INIT

約10m

sec

TXER

R_C

H1

INTB

　（端

子出

力）

FR

0_C

H1

約250

use

c

読み

出し

有効

区間

MC

U 読

み出

し④

エラ

ー

RE_S

C1

RE_S

C3

RE_S

C5

RE_S

C7

FR

0B

(端子

出力

)

FJDL7204-003-03

ML7204-003

33/215

C. G.711(μ-law, A-law) (10ms / フレームモード)

図 16 単一チャネル動作時の G.711(μ-law,A-law)送信バッファ制御方法(10ms / フレームモード)

①起

動D

EC

_OU

TO

N "

0" , S

C_E

N "

0"->"1"

SC

_EN

が"1"

に設

定さ

れて

から

大250

μse

c以

内に

Spe

ech

CO

DEC

が起

動し

ます

。エ

ンコ

ーダ

は初

期化

され

た状

態で

起動

し、

Speec

hC

OD

EC

起動

後、

直ぐ

にエ

ンコ

ード

を開

始し

ます

。

②動

作中

エン

コー

ド期

間Tnで

エン

コー

ドさ

れた

デー

タは

、リ

ード

有効

期間

RE_S

Cnで

MC

Uに

より

読み

出さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=

1,2

,3,4

,・・・

・）

③停

止S

C_E

N "

1"->

"0"

、D

EC

_OU

TO

N "

1"-

>"0

"に

設定

して

くだ

さい

。停

止後

のエ

ンコ

ード

は無

効に

なり

ます

。S

C_E

Nが

"0"

に設

定さ

れて

から

大250

μse

c以

内に

エン

コー

ダは

デー

タの

書き

込み

を停

止し

ます

。

④エ

ラー

処理

　　

　送

信エ

ラー

：リ

ード

有効

期間

RE_S

C5が

エラ

ー時

の例

とな

りま

す。

リー

ド有

効期

間内

にデ

ータ

読み

出し

が終

了し

ない

場合

、TXERR

_CH

1が

"1"

とな

り割

り込

みが

発生

しま

す。

TXER

R_C

H1は

次リ

ード

有効

期間

以降

、正

常に

送信

バッ

ファ

から

読み

出さ

れる

フレ

ーム

が終

了す

る直

前ま

で保

持さ

れま

す。

デー

タ読

み出

しが

終了

しな

い場

合で

も、

送信

バッ

ファ

のデ

ータ

は通

常通

り更

新さ

れま

す。

⑤起

動間

隔S

peech

CO

DEC

停止

後か

ら次

の起

動ま

での

間隔

は10.0

mse

c以

上必

要で

す。

リー

ド有

効区

間:F

R0B

の立

ち下

がり

、ま

たは

FR

0_C

H1が

"0"-

>"1"に

変化

して

から

9.0m

sec以

内に

TXバ

ッフ

ァか

らの

読み

出し

を終

了し

てくだ

さい

。

10 m

sec

EN

CSpe

ech

CO

DEC

T1

T2

T3

T4

T5

T6

T9

T7

T8

停止

/ Init

T1

T10

SC

_EN

①起

動

大25

0μse

c②

動作

③停

止

大25

0μse

c

⑤起

動間

隔 10

.0m

sec以

上

停止

/ Init

INTB

　（端

子出

力）

TXER

R_C

H1

FR

0_C

H1

約25

0use

c

読み

出し

有効

区間

MC

U 読

み出

し④

エラ

ー

RE_S

C1

RE_S

C2

RE_S

C3

RE_S

C4

RE_S

C5

RE_S

C6

RE_S

C7

RE_S

C8

RE_S

C9

FR

0B(端

子出

力)

FJDL7204-003-03

ML7204-003

34/215

D. G.711(μ-law, A-law) (20ms / フレームモード)

図 17 単一チャネル動作時の G.711(μ-law,A-law)送信バッファ制御方法(20ms / フレームモード)

①起

動D

EC

_OU

TO

N "

0" , S

C_E

N "

0"->"1"

SC

_EN

が"1"

に設

定さ

れて

から

大250

μse

c以内

にSpeec

hCO

DEC

が起

動し

ます

。エ

ンコ

ーダ

は初

期化

され

た状

態で

起動

し、

Spe

echC

OD

EC

起動

後、

直ぐ

にエ

ンコ

ード

を開

始し

ます

。

②動

作中

エン

コー

ド期

間Tnで

エン

コー

ドさ

れた

デー

タは

、リ

ード

有効

期間

RE_S

Cnで

MC

Uに

より

読み

出さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1

,3,5

,・・・

・）

③停

止S

C_E

N "

1"->

"0"、

DEC

_OU

TO

N "

1"->

"0"に

設定

して

くだ

さい

。停

止後

のエ

ンコ

ード

は無

効に

なり

ます

。S

C_E

Nが

"0"

に設

定さ

れて

から

大250

μse

c以内

にエ

ンコ

ーダ

はデ

ータ

の書

き込

みを

停止

しま

す。

④エ

ラー

処理

　　

　送

信エ

ラー

：リ

ード

有効

期間

RE_S

C3が

エラ

ー時

の例

とな

りま

す。

リー

ド有

効期

間内

にデ

ータ

読み

出し

が終

了し

ない

場合

、TX

ERR

_CH

1が"1"と

なり

割り

込み

が発

生し

ます

。TXER

R_C

H1は

次リ

ード

有効

期間

以降

、正

常に

送信

バッ

ファ

から

読み

出さ

れる

フレ

ーム

が終

了す

る直

前ま

で保

持さ

れま

す。

デー

タ読

み出

しが

終了

しな

い場

合で

も、

送信

バッ

ファ

のデ

ータ

は通

常通

り更

新さ

れま

す。

⑤起

動間

隔S

peec

hCO

DEC

停止

後か

ら次

の起

動ま

での

間隔

は10.

0mse

c以

上必

要で

す。

リー

ド有

効区

間:F

R0B

の立

ち下

がり

、ま

たは

FR0_C

H1が

"0"-

>"1"

に変

化し

てか

ら18.

0mse

c以

内に

TXバ

ッフ

ァか

らの

読み

出し

を終

了し

てくだ

さい

。

20 m

sec

EN

CSpe

ech

CO

DEC

T1

T3

T5

T9

T7

停止

/ Init

T1

SC

_EN

①起

動

大25

0μse

c②

動作

③停

止

大25

0μse

c

⑤起

動間

隔 10

.0m

sec以

上

停止

/ Init

TXER

R_C

H1

INTB

　（端

子出

力）

FR

0_C

H1

約25

0use

c

読み

出し

有効

区間

MC

U 読

み出

し④

エラ

ー

RE_S

C1

RE_S

C3

RE_S

C5

RE_S

C7

FR

0B

(端子

出力

)

FJDL7204-003-03

ML7204-003

35/215

● 単一チャネル動作時における受信バッファ制御方法

単一チャネル動作時における受信バッファへの制御方法を図 18～図 21に示します。 A. G.729.A (10ms / フレームモード)

図 18単一チャネル動作時の G.729.A 受信バッファ制御方法(10ms / フレームモード)

①起

動D

EC

_OU

TO

N "

0" , S

C_E

N "

0"-

>"1

"SC

_EN

が"1

"に

設定

され

てか

ら大

250μ

sec以

内に

Spe

echC

OD

EC

が起

動し

ます

。デ

コー

ダは

Spe

echC

OD

EC

起動

後、

初期

化、

無音

デー

タの

出力

を行

いま

す。

初の

受信

デー

タの

書き

込み

を行

い、

tWA

ITの

待ち

時間

が経

過し

てい

れば

、デ

コー

ド出

力制

御レ

ジス

タ（D

EC

_OU

TO

N)を

"1"に

設定

する

こと

がで

きま

す。

(tW

AIT

=1m

s)D

EC

_OU

TO

Nを

"1"に

設定

後、

約15

(+tD

EC

ON

) m

S後

に、

デコ

ード

出力

を開

始し

ます

。な

お、

デコ

ード

出力

開始

オフ

セッ

ト時

間制

御用

内部

デー

タメ

モリ

（DEC

_ON

TIM

）への

設定

によ

り、

デコ

ード

出力

開始

オフ

セッ

ト時

間（tD

EC

ON

)を0,

125～

32m

secま

で調

整可

能で

す。

　　

　　

　　

　　

　　

（tD

EC

ON

：初期

値 0

mse

c、

設定

単位

125

use

c、設

定可

能範

囲：0

.125

～32

ms)

　　

　　

　　

　　

　　

（注意

）SC

_EN

="1"(S

pee

ch

CO

DEC

起動

)と同

時に

DEC

_OU

TO

Nも

"1"に

設定

する

場合

には

、事

前に

デコ

ード

出力

開始

オフ

セッ

ト時

間制

御用

内部

デー

タメ

モリ

(DEC

_ON

TIM

)を00

08h(1

ms)

～01

00h(3

2ms)

の間

にな

るよ

うに

設定

して

くだ

さい

。Spe

ech C

OD

EC

起動

後に

初の

受信

デー

タの

書き

込み

完了

、か

つ上

記オ

フセ

ット

時間

の経

過後

にデ

コー

ド出

力を

開始

しま

す。

②動

作中

ライ

ト有

効期

間W

E_S

Cnで

MC

Uに

より

書き

込ま

れた

デー

タは

、デ

コー

ド出

力期

間R

nで

出力

され

ます

。こ

の動

作を

停止

まで

繰り

返し

ます

。（n=

1,2

,3,4

,・・・

・）

③停

止SC

_EN

"1"

->"

0"、

DEC

_OU

TO

N "1"

->"

0"に

設定

して

くだ

さい

。停

止後

のデ

コー

ドは

無効

にな

りま

す。

SC

_EN

が"0

"に

設定

され

てか

ら大

250μ

sec以

内に

、デ

コー

ダは

停止

後、

無音

デー

タを

出力

しま

す。

④エ

ラー

処理

受信

エラ

ー：

ライ

ト有

効期

間 W

E_S

C4が

エラ

ー時

の例

とな

りま

す。

ライ

ト有

効区

間内

にデ

ータ

の書

き込

みが

終了

しな

い場

合、

RXER

R_C

H1が

"1"と

なり

割り

込み

が発

生し

ます

。R

XER

R_C

H1は

次ラ

イト

有効

期間

以降

、正

常に

RXバ

ッフ

ァに

書き

込み

され

たフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。ラ

イト

有効

期間

WE_S

C4で

エラ

ーが

発生

した

場合

には

、G

.729.

Aで

規定

され

たフ

レー

ム消

失補

償処

理（B

FI：

Bad

Fra

me

Indi

cato

r）を

行い

ます

。

⑤起

動間

隔Spe

echC

OD

EC

停止

後か

ら次

の起

動ま

での

間隔

は10.

0m

sec以

上必

要で

す。

ライ

ト有

効区

間:S

peechC

OD

EC

起動

後の

初の

ライ

ト有

効期

間W

E_S

C1に

は、

時間

制限

はあ

りま

せん

。ラ

イト

有効

期間

WE_S

C2以

降は

、FR

1Bの

立ち

下が

り、

また

はFR

1が"0

"→

"1"に

変化

して

から

9.0

mse

c以内

にR

Xバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。

10

mse

c

Spee

chC

OD

EC

無音

出力

DEC

OU

T無

音出

力/I

nit

FR

1B(端

子出

力)

MC

U 書

き込

み

書き

込み

有効

区間

WE_S

C1

DEC

_OU

TO

N

tWA

IT

10 m

sec

SC

_EN

①起

動大

250μ

sec

②動

作③

停止

大250

μse

c

⑤起

動間

隔

10.

0m

sec以

上

無音

出力

/Ini

t

WE_S

C2

WE_S

C3

WE_S

C4

WE_S

C5

WE_S

C6

WE_S

C7

WE_S

C8

WE_S

C9

WE_S

C10

約15m

sec

R5

R6

R7

R 8R

1R

2R

3R

4 (B

FI)

無音

出力

無音

④エ

ラー

tDEC

ON

INTB

　（端

子出

力）

RXER

R_C

H1

FR

1

約25

0use

c

FJDL7204-003-03

ML7204-003

36/215

B. G.729.A (20ms / フレームモード)

図 19 単一チャネル動作時の G.729.A 受信バッファ制御方法(20ms / フレームモード)

①起

動D

EC

_OU

TO

N "

0"

, SC

_EN

"0"

->"1

"SC

_EN

が"1

"に設

定さ

れて

から

大25

0μse

c以内

にSpe

echC

OD

EC

が起

動し

ます

。デ

コー

ダは

Spe

ech

CO

DEC

起動

後、

初期

化、

無音

デー

タの

出力

を行

いま

す。

初の

受信

デー

タの

書き

込み

を行

い、

tWA

ITの

待ち

時間

が経

過し

てい

れば

、デ

コー

ド出

力制

御レ

ジス

タ（D

EC

_OU

TO

N)を

"1"に

設定

する

こと

がで

きま

す。

(tW

AIT

=1m

s)D

EC

_OU

TO

Nを

"1"に

設定

後、

約15

(+tD

EC

ON

) m

S後

に、

デコ

ード

出力

を開

始し

ます

。な

お、

デコ

ード

出力

開始

オフ

セッ

ト時

間制

御用

内部

デー

タメ

モリ

（DEC

_ON

TIM

）へ

の設

定に

より

、デ

コー

ド出

力開

始オ

フセ

ット

時間

（tD

EC

ON

)を0.1

25～

32m

secま

で調

整可

能で

す。

　　

　　

　　

　　

　　

（tD

EC

ON

：初期

値 0

mse

c、設

定単

位 1

25us

ec、

設定

可能

範囲

：0.

125～

32m

s）

　　

　　

　　

　　

　　

（注

意）

SC

_EN

="1"

(Spe

ech

CO

DEC

起動

)と同

時に

DEC

_OU

TO

Nも

"1"

に設

定す

る場

合に

は、

事前

にデ

コー

ド出

力開

始オ

フセ

ット

時間

制御

用内

部デ

ータ

メモ

リ(D

EC

_ON

TIM

)を00

08h

(1m

s)～

0100

h(32

ms)

の間

にな

るよ

うに

設定

して

くだ

さい

。Spe

ech

CO

DEC

起動

後に

初の

受信

デー

タの

書き

込み

完了

、か

つ上

記オ

フセ

ット

時間

の経

過後

にデ

コー

ド出

力を

開始

しま

す。

②動

作中

ライ

ト有

効期

間W

E_S

Cnで

MC

Uに

より

書き

込ま

れた

デー

タは

、デ

コー

ド出

力期

間R

nで出

力さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1

,3,5

,・・・

・）

③停

止SC

_EN

"1"

->"0"

、D

EC

_OU

TO

N "1

"->

"0"

に設

定し

てくだ

さい

。停

止後

のデ

コー

ドは

無効

にな

りま

す。

SC

_EN

が"0

"に設

定さ

れて

から

大25

0μse

c以内

に、

デコ

ーダ

は停

止後

、無

音デ

ータ

を出

力し

ます

。

④エ

ラー

処理

受信

エラ

ー：

ライ

ト有

効期

間 W

E_S

C5が

エラ

ー時

の例

とな

りま

す。

ライ

ト有

効期

間内

にデ

ータ

の書

き込

みが

終了

しな

い場

合、

RXER

R_C

H1が

"1"と

なり

割り

込み

が発

生し

ます

。R

XER

R_C

H1は

次ラ

イト

有効

期間

以降

、正

常に

RXバ

ッフ

ァに

書き

込み

され

たフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。ラ

イト

有効

期間

WE_S

C5で

エラ

ーが

発生

した

場合

には

、G

.729

.Aで

規定

され

たフ

レー

ム消

失補

償処

理（B

FI：

Bad

Fra

me Indi

cato

r）を

行い

ます

。

⑤起

動間

隔Spe

echC

OD

EC

停止

後か

ら次

の起

動ま

での

間隔

は10

.0m

sec以

上必

要で

す。

ライ

ト有

効区

間:S

peech

CO

DEC

起動

後の

初の

ライ

ト有

効期

間W

E_S

C1に

は、

時間

制限

はあ

りま

せん

。ラ

イト

有効

期間

WE_S

C3以

降は

、FR

1Bの

立ち

下が

り、

また

はFR

1が

"0"→

"1"に

変化

して

から

18.0

mse

c以内

にR

Xバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。

MC

U 書

き込

み

書き

込み

有効

区間

WE_S

C1

DEC

_OU

TO

N

20 m

sec

Speech

CO

DEC

無音

出力

DEC

OU

T無

音出

力/In

it

20 m

sec

tWA

IT

SC

_EN

①起

動大

250μ

sec

②動

作③

停止

大250μ

sec

⑤起

動間

隔

10.0

mse

c以

上

約15m

sec

④エ

ラー

WE_S

C3

WE_S

C5

WE_S

C7

WE_S

C9

WE_S

C11

R5(

BFI)

R7

R1

R3

無音

出力

無音

出力

/In

it無

音

tDEC

ON

INTB

　（端

子出

力）

RXER

R_C

H1

FR

1B

(端子

出力

)

FR

1

約250

use

c

FJDL7204-003-03

ML7204-003

37/215

C. G.711(μ-law, A-law) (10ms / フレームモード)

図 20 単一チャネル動作時の G.711(μ-law,A-law)受信バッファ制御方法(10ms / フレームモード)

①起

動D

EC

_OU

TO

N "

0" , S

C_E

N "

0"-

>"1

"

SC

_EN

が"1

"に

設定

され

てか

ら大

250

μse

c以

内に

Spe

echC

OD

EC

が起

動し

ます

。デ

コー

ダは

Speec

hC

OD

EC

起動

後、

初期

化、

無音

デー

タの

出力

を行

いま

す。

初の

受信

デー

タの

書き

込み

を行

い、

tWA

ITの

待ち

時間

が経

過し

てい

れば

、デ

コー

ド出

力制

御レ

ジス

タ（D

EC

_OU

TO

N)を

"1"に

設定

する

こと

がで

きま

す。

(tW

AIT

=1m

s)D

EC

_OU

TO

Nを

"1"

に設

定後

、約

3.75

(+tD

EC

ON

) m

S間

は無

音デ

ータ

を出

力し

、そ

の後

デコ

ード

出力

を開

始し

ます

。但

し、

PLC

機能

を無

効に

設定

して

いる

場合

には

、D

EC

_OU

T_O

Nを

"1"

に設

定し

てか

ら、

tDEC

ON

mS

後に

デコ

ード

出力

を開

始し

ます

。な

お、

デコ

ード

出力

開始

オフ

セッ

ト時

間制

御用

内部

デー

タメ

モリ

（DEC

_ON

TIM

）への

設定

によ

り、

デコ

ード

出力

開始

オフ

セッ

ト時

間（t

DEC

ON

)を0.

125～

32m

secま

で調

整可

能で

す。

　　

　　

　　

　　

　　

（tD

EC

ON

：初

期値

0m

sec、

設定

単位

125

use

c、設

定可

能範

囲：0

.125

～32

ms）

　　

　　

　　

　　

　　

（注意

）SC

_EN

="1"(

Spe

ech

CO

DEC

起動

)と同

時に

DEC

_OU

TO

Nも

"1"に

設定

する

場合

には

、事

前に

デコ

ード

出力

開始

オフ

セッ

ト時

間制

御用

内部

デー

タメ

モリ

(DEC

_ON

TIM

)を00

08h(1

ms)

～01

00h(3

2ms)

の間

にな

るよ

うに

設定

して

くだ

さい

。Spe

ech C

OD

EC

起動

後に

初の

受信

デー

タの

書き

込み

完了

、か

つ上

記オ

フセ

ット

時間

の経

過後

にデ

コー

ド出

力を

開始

しま

す。

②動

作中

ライ

ト有

効期

間W

E_S

Cnで

MC

Uに

より

書き

込ま

れた

デー

タは

、デ

コー

ド出

力期

間R

nで

出力

され

ます

。こ

の動

作を

停止

まで

繰り

返し

ます

。（n

=1,2

,3,4

,・・・・

）

③停

止SC

_EN

"1"

->"

0"、

DEC

_OU

TO

N

"1"

->"0

"に設

定し

てくだ

さい

。停

止後

のデ

コー

ドは

無効

にな

りま

す。

SC

_EN

が"0

"に

設定

され

てか

ら大

250

μse

c以

内に

、デ

コー

ダは

停止

後、

無音

デー

タを

出力

しま

す。

④エ

ラー

処理

受信

エラ

ー：

ライ

ト有

効期

間 W

E_S

C4が

エラ

ー時

の例

とな

りま

す。

ライ

ト有

効期

間内

にデ

ータ

の書

き込

みが

終了

しな

い場

合、

RXER

R_C

H1が

"1"と

なり

割り

込み

が発

生し

ます

。R

XER

R_C

H1は

次ラ

イト

有効

期間

以降

、正

常に

RX

バッ

ファ

に書

き込

みさ

れた

フレ

ーム

が終

了す

る直

前ま

で保

持さ

れま

す。

ライ

ト有

効期

間 W

E_S

C4で

エラ

ーが

発生

した

場合

には

、デ

コー

ド出

力期

間 R

4では

、G

.711

App

endi

xIで

規定

され

たP

LC

(Pac

ket

Loss

Conc

eal

men

t）ア

ルゴ

リズ

ムに

従い

生成

され

たデ

ータ

を出

力し

ます

。但

し、

G.7

11 P

LC

機能

を無

効設

定し

た場

合に

は、

無音

デー

タを

出力

しま

す。

⑤起

動間

隔Speec

hC

OD

EC

停止

後か

ら次

の起

動ま

での

間隔

は10.

0mse

c以上

必要

です

。ラ

イト

有効

区間

:Spe

echC

OD

EC

起動

後の

初の

ライ

ト有

効期

間W

E_S

C1に

は、

時間

制限

はあ

りま

せん

。ラ

イト

有効

期間

WE_S

C2は

、FR

1Bの

立ち

下が

り、

また

はFR

1が

"0"

→"1

"に変

化し

てか

ら4.

0mse

c以内

にR

Xバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

ライ

ト有

効期

間W

E_S

C3以

降は

、FR

1Bの

立ち

下が

り、

また

はFR

1が"0

"→

"1"

に変

化し

てか

ら9.0

mse

c以

内に

RXバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。

FR

1B

(端子

出力

)

MC

U 書

き込

み

書き

込み

有効

区間

WE_S

C1

Spe

ech

CO

DEC

DEC

_OU

TO

N

tWA

IT

無音

出力

/In

itD

EC

OU

T

10 m

sec

10 m

sec

SC

_EN

①起

動大

250μ

sec

②動

作③

停止

大250μ

sec

⑤起

動間

隔 10.0

mse

c以

上

R1

無音

約3.7

5m

sec

WE_S

C2

④エ

ラー

WE_S

C3

WE_S

C4

WE_S

C5

WE_S

C6

WE_S

C7

WE_S

C8

WE_S

C9

WE_S

C10

R5

R6

R7

R8

R9

R2

R3

R4 (P

LC

)無

音出

力/In

it

tDEC

ON

INTB

　（端

子出

力）

RXER

R_C

H1

FR

1

約250use

c

FJDL7204-003-03

ML7204-003

38/215

D. G.711(μ-law, A-law) (20ms / フレームモード)

図 21 単一チャネル動作時の G.711(μ-law,A-law)受信バッファ制御方法(20ms / フレームモード)

①起

動D

EC

_OU

TO

N "

0"

, S

C_E

N "

0"->"

1"

SC

_EN

が"1

"に設

定さ

れて

から

大25

0μse

c以内

にSpe

echC

OD

EC

が起

動し

ます

。デ

コー

ダは

Spe

ech

CO

DEC

起動

後、

初期

化、

無音

デー

タの

出力

を行

いま

す。

初の

受信

デー

タの

書き

込み

を行

い、

tWA

ITの

待ち

時間

が経

過し

てい

れば

、デ

コー

ド出

力制

御レ

ジス

タ（D

EC

_OU

TO

N)を

"1"に

設定

する

こと

がで

きま

す。

(tW

AIT

=1m

s)D

EC

_OU

TO

Nを

"1"に

設定

後、

約3.

75(+

tDEC

ON

) m

S間

は無

音デ

ータ

を出

力し

、そ

の後

デコ

ード

出力

を開

始し

ます

。但

し、

PLC

機能

を無

効に

設定

して

いる

場合

には

、D

EC

_OU

T_O

Nを

"1"に

設定

して

から

、tD

EC

ON

mS後

にデ

コー

ド出

力を

開始

しま

す。

なお

、デ

コー

ド出

力開

始オ

フセ

ット

時間

制御

用内

部デ

ータ

メモ

リ（D

EC

_ON

TIM

）へ

の設

定に

より

、デ

コー

ド出

力開

始オ

フセ

ット

時間

（tD

EC

ON

)を0.1

25～

32m

secま

で調

整可

能で

す。

　　

　　

　　

　　

　　

（tD

EC

ON

：初期

値 0

mse

c、設

定単

位 1

25u

sec、

設定

可能

範囲

：0.

125～

32m

s)

　　

　　

　　

　　

　　

（注意

）SC

_EN

="1

"(S

peech

CO

DEC

起動

)と同

時に

DEC

_OU

TO

Nも

"1"

に設

定す

る場

合に

は、

事前

にデ

コー

ド出

力開

始オ

フセ

ット

時間

制御

用内

部デ

ータ

メモ

リ(D

EC

_ON

TIM

)を00

08h

(1m

s)～

0100h

(32m

s)の

間に

なる

よう

に設

定し

てくだ

さい

。Spe

ech

CO

DEC

起動

後に

初の

受信

デー

タの

書き

込み

完了

、か

つ上

記オ

フセ

ット

時間

の経

過後

にデ

コー

ド出

力を

開始

しま

す。

②動

作中

ライ

ト有

効期

間W

E_S

Cnで

MC

Uに

より

書き

込ま

れた

デー

タは

、デ

コー

ド出

力期

間R

nで出

力さ

れま

す。

この

動作

を停

止ま

で繰

り返

しま

す。

（n=1

,3,5

,・・・

・）

③停

止SC

_EN

"1"

->"0"

、D

EC

_OU

TO

N

"1"->

"0"

に設

定し

てくだ

さい

。停

止後

のデ

コー

ドは

無効

にな

りま

す。

SC

_EN

が"0

"に設

定さ

れて

から

大25

0μse

c以内

に、

デコ

ーダ

は停

止後

、無

音デ

ータ

を出

力し

ます

。

④エ

ラー

処理

受信

エラ

ー：

ライ

ト有

効期

間 W

E_S

C5が

エラ

ー時

の例

とな

りま

す。

ライ

ト有

効期

間内

にデ

ータ

の書

き込

みが

終了

しな

い場

合、

RXER

R_C

H1が

"1"と

なり

割り

込み

が発

生し

ます

。R

XER

R_C

H1は

次ラ

イト

有効

期間

以降

、正

常に

RXバ

ッフ

ァに

書き

込み

され

たフ

レー

ムが

終了

する

直前

まで

保持

され

ます

。ラ

イト

有効

期間

WE_S

C5で

エラ

ーが

発生

した

場合

には

、デ

コー

ド出

力期

間 R

5では

、G

.711

App

end

ixIで

規定

され

たP

LC

(Pac

ket

Loss

Conce

alm

ent

）アル

ゴリ

ズム

に従

い生

成さ

れた

デー

タを

出力

しま

す。

但し

、G

.711

PLC

機能

を無

効設

定し

た場

合に

は、

無音

デー

タを

出力

しま

す。

⑤起

動間

隔Spe

echC

OD

EC

停止

後か

ら次

の起

動ま

での

間隔

は10

.0m

sec以

上必

要で

す。

ライ

ト有

効区

間:S

peec

hCO

DEC

起動

後の

初の

ライ

ト有

効期

間W

E_S

C1に

は、

時間

制限

はあ

りま

せん

。ラ

イト

有効

期間

WE_S

C3は

、FR

1Bの

立ち

下が

り、

また

はFR

1が"0

"→"1

"に

変化

して

から

13.

0mse

c以内

にR

Xバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。ラ

イト

有効

期間

WE_S

C5以

降は

、FR

1B

の立

ち下

がり

、ま

たは

FR

1が

"0"

→"1

"に変

化し

てか

ら18

.0m

sec以

内に

RXバ

ッフ

ァへ

の書

き込

みを

終了

して

くだ

さい

。

Spe

ech

CO

DEC

MC

U 書

き込

み

書き

込み

有効

区間

WE_S

C1

tWA

IT

DEC

_OU

TO

N

20 m

sec

無音

出力

/In

itD

EC

OU

T

20 m

sec

SC

_EN

①起

動大

250μ

sec

②動

作③

停止

大250μ

sec

⑤起

動間

隔

10.0

mse

c以

上

R5(P

LC

)R

7R 9

R1

R3

無音

出力

/In

it無

音

約3.7

5m

sec

WE_S

C3

WE_S

C5

WE_S

C7

WE_S

C9

WE_S

C11

④エ

ラー

tDEC

ON

INTB

　（端

子出

力）

RXER

R_C

H1

FR

1B

(端子

出力

)

FR

1

約250use

c

FJDL7204-003-03

ML7204-003

39/215

● Speech CODEC 符号化形式切替制御

本 LSI では、Speech CODEC での単一チャネル動作中(SC_EN=1、DC_EN=0)に、Speech CODEC 符

号化形式を送信・受信独立に切り替えることが出来ます。但し、Speech CODEC 符号化形式の切替は

A)送信側 Speech CODEC 符号化形式の切替制御 A-1) G.729.A → G.711(-law / a-law) [バッファリング時間:10ms 固定] A-2) G.729.A → G.711( -law / a-law) [バッファリング時間:20ms 固定] A-3) G.711( -law / a-law) → G.729.A [バッファリング時間:10ms 固定] A-4) G.711( -law / a-law) → G.729.A [バッファリング時間:20ms 固定]

B)受信側 Speech CODEC 符号化形式の切替制御 B-1) G.729.A → G.711(-law / a-law) [バッファリング時間:10ms 固定] B-2) G.729.A → G.711(u-law / a-law) [バッファリング時間:20ms 固定] B-3) G.711(u-law / a-law) → G.729.A [バッファリング時間:10ms 固定] B-4) G.711(u-law / a-law) → G.729.A [バッファリング時間:20ms 固定]

のパターンのみをサポートし、それ以外の切替を行うことは禁止ですので、ご注意ください。上記の各切替制御に関する詳細な制御方法を図 22～図 29に示します。

(注意) 1. Speech CODEC 起動中(SC_EN=1)に、バッファリング時間(10ms/20ms)の変更を行うことは禁止

です。 2. G.711(a-law) → G.711(-law)、及び G.711(-law) → G.711(a-law)の切替は禁止です。 3. Speech CODEC 符号化形式の切替設定後、再び Speech CODEC 符号化形式を切り替える場合

には 100ms 以上経過してから行って下さい。

FJDL7204-003-03

ML7204-003

40/215

A. 送信側 Speech CODEC 符号化形式切替制御

A-1. G.729.A → G.711(μ-law, A-law)への切替制御 (10ms フレームモード時)

① G.729.A 動作（切り換え前）

図 14 単一チャネル動作時の G.729.A 送信バッファ制御方法(10ms / フレームモード)の②動作、④エラー処理に記載さ

れた内容に従い動作します。

② 切り換え処理 MCU 読み出し有効期間内で、送信側 Speech CODEC 選択レジスタ（TX_SCSEL[1:0]）への設定により、Speech CODEC 符

号化形式を G.729.A→G.711 へ切り替えてください。LSI 内部では、Speech CODEC 符号化形式の切り替えを検出すると、現

在エンコード中のデータ(上記動作例では T6 エンコードデータ)は廃棄し、次のフレームから G.711 符号化形式でのエンコー

ドを開始します。なお、切り換え処理が行われたフレームも、通常通り FR0B による読み出し要求を行いますが、リード有効期間内にデータ読

み出しが終了しない場合でも、送信エラー（TXERR_CH1="1")は発生しません。また、本フレーム以前に送信エラーが発生

していた場合、本フレームの終了で送信エラーは"0"クリアされます。（ご注意） MCU 読み出し有効期間外で切り換えを行った場合には、G.729.A→G.711 への切り換え処理が 1 フレーム遅れることがあり

ますので、ご注意願います。その為、FR0B の立下りによる送信要求時に、送信 Speech CODEC 動作モード通知フラグ

(TX_SCFLAG)を参照し、該当送信要求が G.729.A 符号化形式でエンコードされたデータか、G.711 符号化形式でエンコー

ドされたデータかを確認してください。

③ G.711 動作（切り換え後）図 16 単一チャネル動作時の G.711(μ-law,A-law)送信バッファ制御方法(10ms / フレームモード)の②動作、④エラー処理

に記載された内容に従い動作します。

図 22 送信側 speech CODEC 符号化形式切替制御方法

G.729.A→G.711＜10ms フレームモード時＞

FR0B(端子出力)

MCU 読み出し

読み出し有効区間 RE_SC5RE_SC4RE_SC3

SpeechCODEC

ENC

10 msec

T5(G.729.A) T6(G.729.A)T4(G.729.A)T3

① G.729.A動作（切り換え前） ② 切り換え処理 ③ G.711動作（切り換え後）

FR0_CH1

INTB　（端子出力）

FR0B(端子出力)

MCU 読み出し

読み出し有効区間

SpeechCODEC

ENC

10 msec

T7(G.711) T8(G.711) T9(G.711)

RE_SC7

T10(G.711)

RE_SC8 RE_SC9

FR0_CH1


G.729.A G.711送信SC符号化形式設

定TX_SCSEL[1:0]

G.729.A G.711送信SC動作モード通知TX_SCFLAG

FJDL7204-003-03

ML7204-003

41/215

A-2. G.729.A → G.711(μ-law, A-law)への切替制御 (20ms フレームモード時)


図 15 単一チャネル動作時の G.729.A 送信バッファ制御方法(20ms / フレームモード)の②動作、④エラー処理に記載さ



号化形式を G.729.A→G.711 へ切り替えてください。LSI 内部では、Speech CODEC 符号化形式の切り替えを検出すると、現

在エンコード中のデータ(上記動作例では T5 エンコードデータ)は廃棄し、次のフレームから G.711 符号化形式でのエンコー

ドを開始します。なお、切り換え処理が行われたフレームも、通常通り FR0B による読み出し要求を行いますが、リード有効期間内にデータ読

み出しが終了しない場合でも、送信エラー（TXERR_CH1="1")は発生しません。また、本フレーム以前に送信エラーが発生

していた場合、本フレームの終了で送信エラーは"0"クリアされます。（ご注意） MCU 読み出し有効期間外で切り換えを行った場合には、G.729.A→G.711 への切り換え処理が 1 フレーム遅れることがあり


(TX_SCFLAG)を参照し、該当送信要求が G.729.A 符号化形式でエンコードされたデータか、G.711 符号化形式でエンコー


③ G.711 動作（切り換え後）図 17 単一チャネル動作時の G.711(μ-law,A-law)送信バッファ制御方法(20ms / フレームモード)の②動作、④エラー処理

に記載された内容に従い動作します。

図 23 送信側 Speech CODEC 符号化形式切替制御方法 G.729.A→G.711＜20ms フレームモード時＞

MCU 読み出し

読み出し有効区間 RE_SC3RE_SC1

SpeechCODEC

ENC

20 msec

T5(G.729.A)T3(G.729.A)

FR0B(端子出力)

FR0_CH1



G.729.A G.711送信SC符号化形式設

定TX_SCSEL[1:0]

G.729.A G.711送信SC動作モード通知TX_SCFLAG

FR0B(端子出力)

MCU 読み出し


SpeechCODEC

ENC

20 msec

T7(G.711) T9(G.711)

RE_SC7 RE_SC9

T11(G.711)

FR0_CH1


FJDL7204-003-03

ML7204-003

42/215

A-3. G.711(μ-law, A-law) → G.729.A への切替制御 (10ms フレームモード時)

① G.711 動作（切り換え前）

図 16 単一チャネル動作時の G.711(μ-law,A-law)送信バッファ制御方法(10ms / フレームモード)の②動作、④エラー処

理に記載された内容に従い動作します。


号化形式を G.711→G.729.A へ切り替えてください。LSI 内部では、Speech CODEC 符号化形式の切り替えを検出すると、

現在エンコード中のデータ(上記動作例では T6 エンコードデータ)は廃棄し、次のフレームから G.729.A 符号化形式に従っ

た処理を開始します。なお、切り換え処理が行われたフレームも、通常通り FR0B による読み出し要求を行いますが、リード有効期間内にデータ

読み出しが終了しない場合でも、送信エラー（TXERR_CH1="1")は発生しません。また、本フレーム以前に送信エラーが発

生していた場合、本フレームの終了で送信エラーは"0"クリアされます。（ご注意） MCU 読み出し有効期間外で切り換えを行った場合には、G.729.A→G.711 への切り換え処理が 1 フレーム遅れることがあり


(TX_SCFLAG)を参照し、該当送信要求がG.729.A符号化形式でエンコードされたデータか、G.711符号化形式でエンコー


③ G.729.A 動作（切り換え後）図 14 単一チャネル動作時の G.729.A 送信バッファ制御方法(10ms / フレームモード)の②動作、④エラー処理に記載さ


図 24 送信側 Speech CODEC 符号化形式切替制御方法 G.711→G.729.A＜10ms フレームモード時＞

FR0B(端子出力)

MCU 読み出し

読み出し有効区間 RE4 RE5

SpeechCODEC

ENC

10 msec

T5(G.711) T6(G.711)T4

① G.711動作（切り換え前） ② 切り換え処理 ③ G.729.A動作（切り換え後）

FR0_CH1



Init T7(G.729.A) T8(G.729.A) T9(G.729.A)

RE7 RE8

FR0B(端子出力)

MCU 読み出し

SpeechCODEC

ENC

10 msec

FR0_CH1


G.711 G.729.A

送信SC符号化形式設定

TX_SCSEL[1:0]

G.711 G.729.A送信SC動作モード通知TX_SCＦＬＡＧ

FJDL7204-003-03

ML7204-003

43/215

A-4. G.711(μ-law, A-law) → G.729.A への切替制御 (20ms フレームモード時)


図 17 単一チャネル動作時の G.711(μ-law,A-law)送信バッファ制御方法(20ms / フレームモード)の②動作、④エラー処



号化形式を G.711→G.729.A へ切り替えてください。LSI 内部では、Speech CODEC 符号化形式の切り替えを検出すると、

現在エンコード中のデータ(上記動作例では T5 エンコードデータ)は廃棄し、次のフレームから G.729.A 符号化形式に従っ

た処理を開始します。なお、切り換え処理が行われたフレームも、通常通り FR0B による読み出し要求を行いますが、リード有効期間内にデータ

読み出しが終了しない場合でも、送信エラー（TXERR_CH1="1")は発生しません。また、本フレーム以前に送信エラーが発

生していた場合、本フレームの終了で送信エラーは"0"クリアされます。（ご注意） MCU 読み出し有効期間外で切り換えを行った場合には、G.729.A→G.711 への切り換え処理が 1 フレーム遅れることがあり


(TX_SCFLAG)を参照し、該当送信要求がG.729.A符号化形式でエンコードされたデータか、G.711符号化形式でエンコー


③ G.729.A 動作（切り換え後）図 15 単一チャネル動作時の G.729.A 送信バッファ制御方法(20ms / フレームモード)の②動作、④エラー処理に記載さ


図 25 送信側 Speech CODEC 符号化形式切替制御方法 G.711→G.729.A＜20ms フレームモード時＞

FR0B(端子出力)

MCU 読み出し

読み出し有効区間 RE3

SpeechCODEC

ENC

20 msec

T5(G.711)T3(G.711)


FR0_CH1


Init T7(G.729.A)

RE7

FR0B(端子出力)

MCU 読み出し


SpeechCODEC

ENC

20 msec

T9(G.729.A)

FR0_CH1


G.711 G.729.A

送信SC符号化形式設定

TX_SCSEL[1:0]

G.711 G.729.A送信SC動作モード通知TX_SCFLAG

FJDL7204-003-03

ML7204-003

44/215

B. 受信側 Speech CODEC 符号化形式切替制御 B-1. G.729.A → G.711(μ-law, A-law)への切替制御 (10ms フレームモード時)


図 18 単一チャネル動作時の G.729.A 受信バッファ制御方法(10ms / フレームモード)の②動作、④エラー処理に記載され

た内容に従い動作します。 ② 切り換え処理

MCU 書き込み有効期間内で、受信側 Speech CODEC 選択レジスタ（RX_SCSEL[1:0]）への設定により、Speech CODEC 符

号化形式を G.729.A→G.711 へ切り替えてください。LSI 内部では、Speech CODEC 符号化形式の切り替えを検出したフレ

ームで MCU から受信データが書き込まれた場合、次のフレームでデコード処理を行います。また、MCU から受信データが

書き込まれない場合、次のフレームでは G.729.A で規定されたフレーム消失補償処理(BFI)を行いますが、受信エラー

（RXERR_CH1="1")は発生しません。また、本フレーム以前に受信エラーが発生していた場合、本フレームの終了で受信

エラーは"0"クリアされます。なお、有音状態から無音状態への急激な遷移を避ける為、デコード出力を徐々に減衰させる機能（フェードアウト機能）が

働きます。（ご注意） MCU 書き込み有効期間外で切り換えを行った場合には、G.729.A→G.711 への切り換え処理が 1 フレーム遅れることがあり

ますので、ご注意願います。その為、FR1B の立下りによる受信要求時に、受信 Speech CODEC 動作モード通知フラグ

(RX_SCFLAG)を参照し、該当受信要求が G.729.A 符号化形式の受信データを要求しているか、G.711 符号化形式の受信

データを要求しているかを確認してください。

③ G.711 動作（切り換え後）図 20 単一チャネル動作時の G.711(μ-law,A-law)受信バッファ制御方法(10ms / フレームモード)の②動作に記載された

3 回目の受信要求以降の動作、④エラー処理に記載された内容に従い動作します。なお、無音状態から有音状態への急激な遷移を避ける為、初のデコード出力を徐々に増幅させる機能（フェードイン機

能）が働きます。

図 26 受信側 Speech CODEC 符号化形式切替制御方法 G.729.A→G.711＜10ms フレームモード時＞

10 msec

FR1B(端子出力)

SpeechCODEC

DECOUT

R5(G.729.A) R6(G.729.A) R7(G.729.A)R4(G.729.A)

フェードアウト機能有効期間(※1)

MCU 書き込み

書き込み有効区間WE7 WE8


FR1


FR1B(端子出力)

10 msec

書き込み有効区間

無音

フェードイン機能有効期間(※1)

R10(G.711) R11(G.711) R12(G.711)

DECOUT

PLC_EN=1

PLC_EN=0

SpeechCODEC

G.729.A G.711受信SC符号化形式設定

RX_SCSEL[1:0]

G.729.A G.711受信SC動作モード通知

RX_SCFLAG

MCU 書き込み

WE10 WE11 WE12 WE13

(※1) フェードイン/フェードアウト機能有効期間: 約15msec

FR1


約13.75msec

無音 R10(G.711) R11(G.711) R12(G.711)

約10msec

FJDL7204-003-03

ML7204-003

45/215

B-2. G.729.A → G.711(μ-law, A-law)への切替制御 (20ms フレームモード時)

① G.729.A 動作（切り換え前）図 19 単一チャネル動作時の G.729.A 受信バッファ制御方法(20ms / フレームモード)の②動作、④エラー処理に記載さ


② 切り換え処理 MCU 書き込み有効期間内で、受信側 Speech CODEC 選択レジスタ（RX_SCSEL[1:0]）への設定により、Speech CODEC 符

号化形式を G.729.A→G.711 へ切り替えてください。LSI 内部では、Speech CODEC 符号化形式の切り替えを検出したフレ

ームで MCU から受信データが書き込まれた場合、次のフレームで 10ms 分のデータのデコード処理を行います。また、

MCU から受信データが書き込まれない場合、次のフレームでは G.729.A で規定されたフレーム消失補償処理(BFI)を行い

ますが受信エラー（RXERR_CH1="1"）は発生しません。また、本フレーム以前に受信エラーが発生していた場合、本フレー

ムの終了で受信エラーは"0"クリアされます。なお、有音状態から無音状態への急激な遷移を避ける為、デコード出力を徐々に減衰させる機能（フェードアウト機能）が





③ G.711 動作（切り換え後）図 21 単一チャネル動作時の G.711(μ-law,A-law)受信バッファ制御方法(20ms / フレームモード)の②動作に記載された

3 回目の受信要求以降の動作、④エラー処理に記載された内容に従い動作します。なお、無音状態から有音状態への急激な遷移を避ける為、初に MCU から書き込まれた受信データのデコード出力を

徐々に増幅させる機能（フェードイン機能）が働きます。

図 27 受信側 Speech CODEC 符号化形式切替制御方法 G.729.A→G.711＜20ms フレームモード時＞

FR1B(端子出力)

MCU 書き込み


SpeechCODEC

DECOUT

20 msec

WE_SC7

R5(G.729.A)R3(G.729.A)



FR1



MCU 書き込み

FR1B(端子出力)

20 msec

WE_SC9 WE_SC11 WE_SC15


FR1


無音 R11(G.711)


R9(G.711)

R11(G.711)

DECOUT

PLC_EN=1

PLC_EN=0

SpeechCODEC

G.729.A G.711受信SC符号化形式設定

RX_SCSEL[1:0]

G.729.A G.711受信SC動作モード通知RX_SCFLAG

約20msec

無音 R9(G.711)

約23.75msec

FJDL7204-003-03

ML7204-003

46/215

B-3. G.711(μ-law, A-law) → G.729.A への切替制御 (10ms フレームモード時)


図 20 単一チャネル動作時の G.711(μ-law,A-law)受信バッファ制御方法(10ms / フレームモード)の②動作、④エラー処



号化形式を G.711→G.729.A へ切り替えてください。LSI 内部では、Speech CODEC 符号化形式の切り替えを検出したフレ

ームで MCU から受信データが書き込まれた場合、次のフレームでデコード処理を行います。また、MCU から受信データが

書き込まれない場合、次のフレームでは PLC アルゴリズムに従い生成されたデータを出力(PLC 機能無効時には無音出力)しますが、受信エラー（RXERR_CH1="1"）は発生しません。また、本フレーム以前に受信エラーが発生していた場合、本フレームの終了で受信エラーは"0"クリアされます。なお、有音状態から無音状態への急激な遷移を避ける為、デコード出力を徐々に減衰させる機能（フェードアウト機能）が





③ G.729.A 動作（切り換え後）図 18 単一チャネル動作時の G.729.A 受信バッファ制御方法(10ms / フレームモード)の②動作に記載された 2 回目の受

信要求以降の動作、④エラー処理に記載された内容に従い動作します。なお、無音状態から有音状態への急激な遷移を避ける為、初に MCU から書き込まれた受信データのデコード出力を


図 28 受信側 Speech CODEC 符号化形式切替制御方法 G.711→G.729.A＜10ms フレームモード時＞

FR1B(端子出力)

MCU 書き込み


SpeechCODEC

10 msec

WE_SC7 WE_SC8


FR1


R5(G.711) R6(G.711) R7(G.711) R8(G.711 or 無音)

フェードアウト機能有効期間(※1）

R5(G.711) R6(G.711) R7(G.711) R8(G.711 or PLC)

フェードアウト機能有効期間(※1）

DECOUT

PLC_EN=1

PLC_EN=0

MCU 書き込み


FR1B(端子出力)

10 msec

SpeechCODEC

DECOUT

WE_SC10 WE_SC11 WE_SC12 WE_SC13 WE_SC14

R10(G.729.A) R11(G.729.A) R12(G.729.A)無音

フェードイン機能有効期間(※1）

約20msec


FR1


無音

G.711 G.729.A受信SC符号化形式設定

RX_SCSEL[1:0]

G.711 G.729.A受信SC動作モード通知

RX_SCFLAG

FJDL7204-003-03

ML7204-003

47/215

B-4. G.711(μ-law, A-law) → G.729.A への切替制御 (20ms フレームモード時)

① G.711 動作（切り換え前）図 21 単一チャネル動作時の G.711(μ-law,A-law)受信バッファ制御方法(20ms / フレームモード)の②動作、④エラー処



号化形式を G.711→G.729.A へ切り替えてください。LSI 内部では、Speech CODEC 符号化形式の切り替えを検出したフレ

ームで MCU から受信データが書き込まれた場合、次のフレームで 10ms 分のデータのデコード処理を行います。また、

MCU から受信データが書き込まれない場合、次のフレームでは PLC アルゴリズムに従い生成されたデータを出力（PLC 機

能無効時には無音出力）しますが、受信エラー（RXERR_CH1="1"）は発生しません。また、本フレーム以前に受信エラーが発生していた場合、本フレームの終了で受信エラーは"0"クリアされます。なお、有音状態から無音状態への急激な遷移を避ける為、デコード出力を徐々に減衰させる機能（フェードアウト機能）が





③ G.729.A 動作（切り換え後）図 19 単一チャネル動作時の G.729.A 受信バッファ制御方法(20ms / フレームモード)の②動作に記載された 2 回目の受

信要求以降の動作、④エラー処理に記載された内容に従い動作します。なお、無音状態から有音状態への急激な遷移を避ける為、初に MCU から書き込まれた受信データのデコード出力を


図 29 受信側 Speech CODEC 符号化形式切替制御方法 G.711→G.729.A＜20ms フレームモード時＞

FR1B(端子出力)

MCU 書き込み


SpeechCODEC

DECOUT

20 msec

WE7


FR1


R5(G.711)R3(G.711) R7(G.711 or 無音)


R5(G.711)R3(G.711) R7(G.711 or PLC)


PLC_EN=1

PLC_EN=0



MCU 書き込み

FR1B(端子出力)

20 msec

SpeechCODEC

DECOUT

20 msec

WE9 WE11 WE13

無音 R9(G.729.A)無音


約30msec

FR1


G.711 G.729.A受信SC符号化形式設定

RX_SCSEL[1:0]

G.711 G.729.A受信SC動作モード通知

RX_SCFLAG

FJDL7204-003-03

ML7204-003

48/215

● 2 チャネル動作時の送受信バッファ制御

Speech CODEC 符号化形式として、送受信共に G.711(-law/a-law)を選択した場合には、

SC_EN(Speech CODEC 制御レジスタ)、DC_EN(2 チャネル動作制御レジスタ)への設定により、単一チャネルの音声データの送受信 (SC_EN=1、DC_EN=0) 2 チャネルの音声データの送受信 (SC_EN=1、DC_EN=1)

を行う動作モードを切り替えることが出来ます。また、G.711 PLC機能イネーブル制御レジスタ(G711_PLCEN)への設定により、G.711 PLC機能の有効/無効を設定することが出来ます。但し、2 チャネル動作の起動は、G711_PLCEN を”0”（無効）に設定し

てから行う必要があります。 Speech CODEC 符号化形式として、送受信共に G.711(-law/a-law)を選択した場合の Speech CODECの動作モード遷移図を図 30に示します。

図 30 Speech CODEC の動作モード遷移図 (G.711 -law/a-law の場合)

単一チャネル動作における送受信バッファ制御方法の詳細は図 16～図 17、及び図 20～図 21をご

参照ください。また、Speech CODEC における 2 チャネル動作時の送受信バッファ制御方法の詳細を以下に示します。

停止SC_EN=0、DC_EN=0

単一チャネル動作G.711 PLC無効SC_EN=1、DC_EN=0G711_PLCEN=0

2チャネル動作G.711 PLC無効SC_EN=1、DC_EN=1G711_PLCEN=0

DC_EN=1

DC_EN=0

SC_EN=1DC_EN=1

SC_EN=0DC_EN=0

SC_EN=1、G711_PLCEN=1

SC_EN=0

SC_EN=1

SC_EN=0、G711_PLCEN=0単一チャネル動作

G.711 PLC有効SC_EN=1、DC_EN=0,

G711_PLCEN=1

FJDL7204-003-03

ML7204-003

49/215

2 チャネルの音声データの送受信を行う設定にした場合、Speech CODEC では以下の動作を行います。

受信側では、MCU 側からライトされた CH1 と CH2 の受信データをそれぞれデコードし、Speech CODEC出力で加算します。送信側では、以下の 2 つの音声データをそれぞれエンコードし、MCU 側に CH1、

CH2 個別にリード要求を行います。エンコーダ入力信号(CH1)

= （Speech CODEC への入力送信データ AIN_x）＋（CH2 受信データ Rx_CH2）エンコーダ入力信号(CH2)

= （Speech CODEC への入力送信データ AIN_x）＋（CH1 受信データ Rx_CH1）

上記の機能により、NW 側(2 者)－端末側(1 者)での 3 者通話に対応することが可能です。本 LSI のアナログインタフェースに接続された端末(A)と NW 側の端末(B)、端末(C)の間で 3 者通話が

行われる場合の、Speech CODEC における送受信データのフローを図 31に示します。また、2 チャネル処理時の送受信バッファへの制御方法を図 32～図 35に示します。

図 31 2 チャネル動作時の送受信データフロー

(注意) Speech CODEC 符号化形式として G.729.A を選択した状態で、DC_EN=1 とすることは禁止です。 G.711 PLC 機能を有効とした状態で、DC_EN=1 とすることは禁止です。

端末A 端末B

端末C

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder

CH1

RXGAIN_CH2

DC_EN

DC_EN

RX1TX2_GAIN

RX2TX1_GAIN

BC

A A+C(to B)

A+B(to C)

B+C(to A)

使用禁止

TXGAIN_CH1

TXGAIN_CH2

FJDL7204-003-03

ML7204-003

50/215

図 32 2 チャネル動作時の送受信バッファ制御方法(10ms フレーム、G.711) ＜単一チャネル動作から 2 チャネル動作へ変更した場合＞

RE_SC4

RE_SC10

RE_SC3

RE_SC11

RE_SC12

RE_SC2

RE_SC1

読み

出し有

効区

間

MCU

読み出

し

RE_DC5

(CH1 & CH2)

RE_DC6

(CH1 & CH2)

RE_DC7

(CH1 & CH2)

RE_DC8

(CH1 & CH2)

停止

/ Init

AIN_7

AIN_10

AIN_8

AIN_9

AIN_5

AIN_6

停止

/ Init

T7_CH2

T8_CH2

T9_CH2

T5_CH2

T6_CH2

T10_CH2

T3_CH1

T2_CH1

AIN_2

AIN_3

AIN_4

AIN_11

T4_CH1

T5_CH1

T6_CH1

T7_CH1

T8_CH1

T9_CH1

T10_CH1

T11_CH1

AIN_5

AIN_6

AIN_7

AIN_10

AIN_8

AIN_9

無音

AIN_12

AIN_13

T12_CH1

T13_

FR0B

(端子

出力)

FR0_CH1

(CR21-B0)

DC_EN

10 msec

RE_DC9

(CH1 & CH2)

ENC

INPUT SIGNAL

(上段+下

段)

ENC

INPUT SIGNAL

(上段+下

段)

CH2

CH1

R7_CH1

R8_CH1

R9_CH1(無

音)

R10

R6_CH1

R5_CH1

R4_CH1

R10

R6_CH2

R7_CH2

R8_CH2(無

音)

R9_CH2

CH1→CH2の

順

大250μ

sec

読み出

し未完了

約250μ

sec

①単一チ

ャネル動作

中③2チ

ャネル

動作中

④2チ

ャネル動作

停止

⑤単一チャネ

ル動作中

②2チ

ャネル動作

起動

TXREQ_DC

(CR21-B5)

TXERR_CH1

(CR21-B2)

TXERR_CH2

(CR21-B3)

INTB

(端子

出力)

送信

エラー(CH2)

送信

エラー(CH1)

送信エラー(C

H2)

発生無し

FR0_CH2

(CR21-B1)

TXREQ_First

(CR21-B4)

10 msec

MCU

書き込

み

書き

込み有

効区

間

DEC OUT

（CH1+CH2)

RXFLAG[CH2:CH1]

(CR5-[B1:B0])

R7_CH2

DC_EN

FR1B

(端子

出力)

無音出

力/Init

無音出力/Ini

t無音

_12

R11_CH1

R12_CH1

R4_CH1

R3_CH1

R8_CH1

R5_CH1

R6_CH1

R7_CH1

R9_CH1(無

音)

R10_CH1

R2_CH1

_10

R8_CH2(無

音)

R9_CH2

R6_CH2

CH1

CH2

01

(CH1)

10

(CH2)

10

(CH2)

01

(CH1)

01

(CH1)

10

(CH2)

10

(CH2)

01

(CH1)

01

(CH1)

10

(CH2)

WE_SC3

WE_SC4

WE_SC5

WE_SC12

WE_SC13

WE_DC7

(CH1 & CH2)

WE_DC6

(CH1 & CH2)

WE_DC8

(CH1 & CH2)

WE_DC9

(CH1 & CH2)

WE_DC10

(CH1 & CH2)

WE_DC11

(CH1 & CH2)

CH2書

き込み

未完了

同チャネル連

続書き込み

FR1

(CR22-B0)

RXREQ_First

(CR22-B4)

RXREQ_DC

(CR22-B5)

RXERR_CH1

(CR22-B2)

受信

エラー(C

H1)

約250μ

sec

大250μ

sec

廃棄

（注

意）送信側

のフレーム

タイミングと受

信側のフレ

ームタイミング

は、DEC_OUTON=1とす

るタイミン

グにより変

わってきま

す。

上図では、

送信側と受

信側のフレ

ームタイミング

が同じ場合を

例として記

載していま

す。

INTB

(端子

出力)

受信エ

ラー(CH2)

RXERR_CH2

(CR22-B3)

無効

書き込みエ

ラー

RXBW_ERR

(CR22-B1)

受信エラ

ー(CH2)

発生無し

①単一チ

ャネル動作

中③2チ

ャネル

動作中

④2チ

ャネル

動作停止

⑤単一チ

ャネル動作

中②2チ

ャネル動作起

動

FJDL7204-003-03

ML7204-003

51/215

動作説明 (図 32)

① 単一チャネル動作中 ■送信

図 16の②動作、④エラー処理に記載された内容に従い動作します。 ■受信

図 20の②動作、④エラー処理に記載された内容に従い動作します。但し、G.711 PLC 機能イネーブル制御レジスタ(G711_PLCEN)は”0”の状態で Speech CODEC を起動する必要があります。

② 2 チャネル動作起動単一チャネル動作から 2 チャネル動作へ遷移させる場合、DC_EN=1 ( & SC_EN=1)に設定して下さい。

エンコーダ：DC_EN=1 に設定されてから、大 1 フレーム後に CH1、及び CH2 信号のエンコードを開始します。デコーダ：DC_EN=1 に設定されてから、大 1 フレーム後に、1 フレームで 2 回の受信データの書き込み要求を開始します。

(注意) Speech CODEC 符号化形式として G.729.A を選択した状態で、SC_EN=DC_EN=1 とすることは禁止です。 G.711 PLC 機能を有効とした状態で、SC_EN=DC_EN=1 とすることは禁止です。

③ 2 チャネル動作中 ■送信・ 2 チャネル送信要求中通知レジスタ (TXREQ_DC)

1 フレームで 2 回、送信データの読み出し要求を行っている間は、2 チャネル送信要求中通知レジスタ(TXREQ_DC)が”1”となります。・読み出しチャネルの順番

1 フレーム内で CH1→CH2 の順番で、2 回の送信データの読み出し要求を行います。但し、CH1 送信データの読み出し要求に対して MCU 側から読み出しが終了しない場合には、CH2 送信データの読み出し要求は発生

しません。・読み出し手順

CH1、CH2 信号の 1 フレーム分のエンコード処理が終了すると、FR0_CH1=1 として割り込みを発生させ、CH1 送信データの読み出し要

求を行います。読み出し要求により、CH1 送信データ(80Byte)の読み出しを行って下さい。 CH1 送信データの読み出しが終了すると、FR0_CH2=1 として割り込みを発生させ、CH2 送信データの読み出し要求を行います。読み出し要求により、CH2 送信データ(80Byte)の読み出しを行って下さい。なお、本動作状態では、エンコーダに入力される CH1、CH2 信号は、それぞれ以下のようになります。

エンコーダ入力信号(CH1) = （Speech CODEC への入力送信データ AIN_x）＋（CH2 受信データ Rx_CH2）エンコーダ入力信号(CH2) = （Speech CODEC への入力送信データ AIN_x）＋（CH1 受信データ Rx_CH1）

・リード有効期間 RE_DCn(CH1 & CH2)

CH1 送信データ読み出し要求(FR0_CH1=1)発生後、9.0ms 以内に CH1、CH2 送信データの読み出しを終了してください。

・送信エラー処理リード有効期間内に、MCU 側からの読み出しが終了しない場合、該当チャネルの送信エラー(CH1：TXERR_CH1、CH2：

TXERR_CH2)を”1”として割り込みを発生します。送信エラーは、次のリード有効期間以降、該当チャネルの送信データの読み出しが

正常に行われたフレームが終了する直前まで保持されます。なお、データ読み出しが終了していない場合でも、送信バッファのデータ

は通常通り更新されます。 ■受信・ 2 チャネル受信要求中通知レジスタ(RXREQ_DC)

本動作状態では、2 チャネル受信要求中通知レジスタ(RXREQ_DC)を”1”として、1 フレームで 2 回、受信データの書き込み要求を行うことを MCU 側に通知します。

・書き込みチャネルの順番

書き込みチャネルの順番についての規定はありませんので、1 フレーム内で CH1→CH2、あるいは CH2→CH1 のどちらかの順番で受信データの書き込みを行って下さい。

FJDL7204-003-03

ML7204-003

52/215

(注意) 1 フレーム内で CH1→CH1、CH2→CH2 のように同チャネルの受信データ書き込みは行わないで下さい。仮に 1 フレーム内で同チャネルの受信データ書き込みが行われた場合、1 回目の受信要求で書き込まれた受信データは

デコードされますが、2 回目の受信要求で書き込まれた受信データは廃棄し、受信側無効書き込みエラー(RXBW_ERR)を”1”として割り込みを発生させます。

・書き込み手順

以下では、CH1→CH2 の順番で受信データの書き込みを行った場合の動作説明を記載します。 1 回目の受信データ書き込み要求(FR1=1&RXREQ_First=1)により、CH1 受信データ(80Byte)の書き込みを行って下さい。なお、CH1 受信データの書き込み開始前に、受信データ書き込みチャネル通知レジスタ(RXFLAG_[CH2:CH1])を[0:1]として、CH1 受

信データの書き込みを行うことを本 LSI へ通知してください。 CH1 受信データの書き込みが終了すると、2 回目の受信データ書き込み要求(FR1=1 & RXREQ_First=0)を行います。 2 回目の書き込み要求により、CH2 受信データ(80Byte)の書き込みを行って下さい。この場合も、CH2 受信データの書き込み開始前に、

受信データ書き込みチャネル通知レジスタ(RXFLAG_[CH2:CH1])を[1:0]として、CH2 受信データの書き込みを行うことを本 LSI へ通知

してください。なお、1 回目/2 回目に関わらず、受信データの書き込み要求時には、FR1 を”1”として割り込みが発生します。 (注意) 受信データのチャネル通知を行う際に、RXFLAG_[CH2:CH1] = [1:1]、[0:0]の設定は禁止です。仮に、RXFLAG_[CH2:CH1] = [1:1]、[0:0]と設定された場合、該当受信データを廃棄し、受信側無効書き込みエラー

(RXBW_ERR)を”1”として割り込みを発生させます。・ライト有効期間 WE_DCn (CH1 & CH2)

ライト有効期間は、9ms となります。

・受信エラー処理

ライト有効期間内に、CH1 受信データ、及び CH2 受信データの書き込みを終了してください。ライト有効期間内に、MCU 側からの書き込みが終了しない場合、該当チャネルの受信エラー(CH1：RXERR_CH1、CH2：

RXERR_CH2)を”1”として割り込みを発生させます。受信エラーは、次のライト有効期間以降、該当チャネルの受信データの書き込みが正常に行われたフレームが終了する直前まで保持

されます。なお、該当チャネルの受信データ書き込みが行われない場合、無音データを出力します。また、1 フレーム内で同チャネルの受信データが書き込まれた場合と受信データのチャネル通知が無効であった場合には、受信側無効

書き込みエラー(RXBW_ERR)を”1”として割り込みを発生させます。RXBW_ERRは次のライト有効期間以降、無効な受信データの書き

込みが行われなくなったフレームが終了する直前まで保持されます。

④ 2 チャネル動作停止 2 チャネル動作状態から単一チャネル動作状態へ戻す場合に、どちらのチャネルの送受信データのエンコード・デコードを継続するか

を、ACTCH_FLAG への設定により通知することが出来ます。チャネル 1 の送受信データのエンコード・デコードを継続する場合は、ACTCH_FLAG を”0”に設定後、SC_EN=1、DC_EN=0 に設定してください。チャネル 2 の送受信データのエンコード・デコードは大 250s 以内に停止しますが、チャネル 1 の送受信データのエンコード・デコードは継続します。チャネル 2 の送受信データのエンコード・デコードを継続する場合、ACTCH_FLAG を”1”に設定後、SC_EN=1、DC_EN=0 に設定してください。チャネル 1 の送受信データのエンコード・デコードは大 250s 以内に停止しますが、チャネル 2 の送受信データのエンコード・デコードは継続します。なお、図 32ではチャネル 1 の送受信データのやり取りを継続する場合を例として記載しています。

（注意） 1. SC_EN=1、DC_EN=0 に設定されたフレームでも、CH1/CH2 の送信データの読み出し要求、及び受信データの書き

込み要求は通常通り発生しますが、停止されたチャネルの送信データ読み出し、受信データの書き込みが行われなくて

もエラーは発生しません。 2. RXREQ_DC が”0”クリアされた以降は、RXFLAG_[CH2:CH1]への書き込みは不要です。 3. DC_EN=0 に設定後、再び DC_EN=1 に設定するまでには、TXREQ_DC=0、RXREQ_DC=0 になってから 10ms 以

上の Wait が必要です。

FJDL7204-003-03

ML7204-003

53/215

⑤単一チャネル動作中 ■送信

図 16の②動作、④エラー処理に記載された内容に従い動作します。なお、④2 チャネル動作停止時に、チャネル 2 の送受信データのエンコード・デコードを継続する設定を行った場合でも、本動作状態に

おける送信データの読み出し要求時には FR0_CH1 が”1”に、エラー発生時には、CH1 送信エラー(TXERR_CH1)が”1”となりますので、

ご注意ください。 ■受信

図 20の②動作、④エラー処理に記載された内容に従い動作します。なお、G.711 PLC 機能イネーブル制御レジスタ(G711_PLCEN)は”0”の状態となります。なお、④2 チャネル動作停止時に、チャネル 2 の送受信データのエンコード・デコードを継続する設定を行った場合でも、本動作状態に

おけるエラー発生時には、CH1 受信エラー(RXERR_CH1)が”1”となりますので、ご注意ください。

FJDL7204-003-03

ML7204-003

54/215

図 33 2 チャネル動作時の送受信バッファ制御方法(20ms フレーム、G.711) ＜単一チャネル動作から 2 チャネル動作へ変更した場合＞

T3_CH1

停止

/ Init

RE_SC1

AIN_9

AIN_11

AIN_7

T9_CH2

T7_CH2

T5_CH1

AIN_5

T7_CH1

T9_CH1

T11_CH1

AIN_7

AIN_9

AIN_11

無音

R7_CH1

R9_CH1

R5_CH1

R3_CH1

R7_CH2

R9_CH2

(無音)

大250μ

sec

①単

一チャ

ネル動

作中

③2チャ

ネル動

作中

④2チ

ャネ

ル動

作停

止②2チャ

ネル

動作

起動

無音出

力/Init

無音

R5_CH1

01(CH1)

10(CH2)

（注

意）

送信側

のフレ

ームタ

イミ

ング

と受

信側

のフレ

ームタ

イミ

ング

は、

DEC_OUTON=

1とする

タイミ

ングに

より

変わ

って

きます

。上図

では

、送信

側と受

信側

のフ

レー

ムタイ

ミン

グが

同じ場

合を例

とし

て記載

してい

ます。

①単一

チャネ

ル動作

中③2チャ

ネル動

作中

②2チ

ャネ

ル動作

起動

CH1→CH2の

順

RE_SC5

RE_DC7

(CH1 & CH2)

約250

μse

c

RE_SC3

WE_DC7

(CH1 & CH2)

約250μsec

WE_SC5

WE_SC3

読み出し有効区

間

MCU 読み出し

FR0B

(端子

出力

)

FR0_CH1

(CR21-B0)

DC_EN

20 msec

ENC

INPUT SIGNAL

(上段

+下段)

ENC

INPUT SIGNAL

(上段

+下段)

CH2

CH1

TXREQ_DC

(CR21-B5)

TXERR_CH1

(CR21-B2)

TXERR_CH2

(CR21-B3)

INTB

(端子

出力

)

FR0_CH2

(CR21-B1)

TXREQ_First

(CR21-B4)

20 msec

MCU 書き込み

書き込み有効区

間

DEC OUT

（CH

1+C

H2)

RXFLAG[CH2:CH1]

(CR5-[B1:B0])

DC_EN

FR1B

(端子

出力

)

CH1

CH2

FR1

(CR22-B0)

RXREQ_First

(CR22-B4)

RXREQ_DC

(CR22-B5)

RXERR_CH1

(CR22-B2)

INTB

(端子

出力

)

RXERR_CH2

(CR22-B3)

RXBW_ERR

(CR22-B1)

R1_CH1

AIN_3

T11_CH2

R3_CH1

T13_CH1

T13_CH2

停止

/ Init

⑤単

一チャ

ネル動

作中

AIN_17

T17_CH1

⑤単

一チ

ャネ

ル動

作中

RE_SC15

AIN_13

AIN_13

RE_DC9

(CH1 & CH2)

T15_CH2

T15_CH1

送信エ

ラー

(CH2)

RE_DC11

(CH1 & CH2)

RE_DC13

(CH1 & CH2)

AIN_15

R11_CH1(無

音)

R11_CH1

AIN_15

R13_CH1

R13_CH1

送信エ

ラー

(CH1)

無音出

力/Init

R15_CH1

R13_CH1

大

250μsec

受信

エラ

ー(CH2

)

④2チャ

ネル

動作停

止

WE_DC15

(CH1 & CH2)

WE_SC17

R7_CH2

R7_CH1

01(CH1)

WE_DC9

(CH1 & CH2)

R9_CH2

(無音)

R9_CH1

10

(CH2)

WE_DC11

(CH1 & CH2)

R11_CH2

R11_CH1(

無音)

01(CH1)

WE_DC13

(CH1 & CH2)

受信

エラー

(CH1)

無効

書き

込みエ

ラー

10

(CH2)

10(CH2)

01(CH1)

R13_CH2

読み

出し

未完了

CH2書

き込

み未完

了

同一

チャネ

ル連

続書

き込

み

廃棄

受信

エラ

ー(CH2)

発生

無し

送信エ

ラー

(CH2)

発生無

し

FJDL7204-003-03

ML7204-003

55/215


① 単一チャネル動作中 ■送信

図 17の②動作、④エラー処理に記載された内容に従い動作します。 ■受信

図 21の②動作、④エラー処理に記載された内容に従い動作します。但し、G.711 PLC 機能イネーブル制御レジスタ(G711_PLCEN)は”0”の状態で Speech CODEC を起動する必要があります。

② 2 チャネル動作起動単一チャネル動作から 2 チャネル動作へ遷移させる場合、DC_EN=1 ( & SC_EN=1)に設定して下さい。

エンコーダ：DC_EN=1 に設定されてから、大 1 フレーム後に CH1、及び CH2 信号のエンコードを開始します。デコーダ：DC_EN=1 に設定されてから、大 1 フレーム後に、1 フレームで 2 回の受信データの書き込み要求を開始します。


③ 2 チャネル動作中 ■送信・ 2 チャネル送信要求中通知レジスタ (TXREQ_DC)
















FJDL7204-003-03

ML7204-003

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信データの書き込みを行うことを本 LSI へ通知してください。 CH1 受信データの書き込みが終了すると、2 回目の受信データ書き込み要求(FR1=1 & RXREQ_First=0)を行います。 2 回目の書き込み要求により、CH2 受信データ(160Byte)の書き込みを行って下さい。この場合も、CH2 受信データの書き込み開始前に、




ライト有効期間は、18.0ms となります。







④ 2 チャネル動作停止 2 チャネル動作状態から単一チャネル動作状態へ戻す場合に、どちらのチャネルの送受信データのエンコード・デコードを継続するか

を、ACTCH_FLAG への設定により通知することが出来ます。チャネル 1 の送受信データのエンコード・デコードを継続する場合は、ACTCH_FLAG を”0”に設定後、SC_EN=1、DC_EN=0 に設定してください。チャネル 2 の送受信データのエンコード・デコードは大 250s 以内に停止しますが、チャネル 1 の送受信データのエンコード・デコードは継続します。チャネル 2 の送受信データのエンコード・デコードを継続する場合、ACTCH_FLAG を”1”に設定後、SC_EN=1、DC_EN=0 に設定してください。チャネル 1 の送受信データのエンコード・デコードは大 250s 以内に停止しますが、チャネル 2 の送受信データのエンコード・デコードは継続します。なお、図 33ではチャネル 1 の送受信データのやり取りを継続する場合を例として記載しています。

（注意） 1. SC_EN=1、DC_EN=0 に設定されたフレームでも、CH1/CH2 の送信データの読み出し要求、及び受信データの書き

込み要求は通常通り発生しますが、停止されたチャネルの送信データ読み出し、受信データの書き込みが行われなくて

もエラーは発生しません。 2. RXREQ_DC が”0”クリアされた以降は、RXFLAG_[CH2:CH1]への書き込みは不要です。 3. DC_EN=0 に設定後、再び DC_EN=1 に設定するまでには、TXREQ_DC=0、RXREQ_DC=0 になってから 10ms 以

上の Wait が必要です。

FJDL7204-003-03

ML7204-003

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⑤単一チャネル動作中 ■送信

図 17の②動作、④エラー処理に記載された内容に従い動作します。なお、④2 チャネル動作停止時に、チャネル 2 の送受信データのエンコード・デコードを継続する設定を行った場合でも、本動作状態に

おける送信データの読み出し要求時には FR0_CH1 が”1”に、エラー発生時には、CH1 送信エラー(TXERR_CH1)が”1”となりますので、

ご注意ください。 ■受信

図 21の②動作、④エラー処理に記載された内容に従い動作します。なお、G.711 PLC 機能イネーブル制御レジスタ(G711_PLCEN)は”0”の状態となります。なお、④2 チャネル動作停止時に、チャネル 2 の送受信データのエンコード・デコードを継続する設定を行った場合でも、本動作状態に

おけるエラー発生時には、CH1 受信エラー(RXERR_CH1)が”1”となりますので、ご注意ください。

FJDL7204-003-03

ML7204-003

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図 34 2 チャネル動作時の送受信バッファ制御方法(10ms フレーム、G.711) ＜初から 2 チャネル動作を行う場合＞

RE_DC4

(CH1 & CH2)

RE_DC5

(CH1 & CH2)

RE_DC6

(CH1 & CH2)

停止 / Init

AIN_5

AIN_8

AIN_6

AIN_7

AIN_3

AIN_4

停止 / Init

T5_CH2

T6_CH2

T7_CH2

T3_CH2

T4_CH2

T8_CH2

T1_CH1

AIN_1

AIN_2

T2_CH1

T3_CH1

T4_CH1

T5_CH1

T6_CH1

T7_CH1

AIN_3

AIN_4

AIN_5

AIN_8

AIN_6

AIN_7

RE_DC7

(CH1 & CH2)

R4_CH1

R5_CH1

R6_CH1(無音

)7

R3_CH1

R2_CH1

7R3_CH2

R4_CH2

R5_CH2(無音

)R6_CH2

大250μsec

読み出し未完了

①2チ

ャネル

動作起動

②2チ

ャネル動作中

③2チャネル動作停止

送信エラー(CH2)


R4_CH2

無音出力/Init

無音出力/Init

R1_CH1

R5_CH1

R2_CH1

R3_CH1

R4_CH1

R6_CH1(無音

)_7

_7

R5_CH2(無音

)R6_CH2

R3_CH2

01

(CH1)

10

(CH2)

10

(CH2)

01

(CH1)

01

(CH1)

10

(CH2)

10

(CH2)

01

(CH1)

01

(CH1)

10

(CH2)

WE_DC4

(CH1 & CH2)

WE_DC3

(CH1 & CH2)

WE_DC5

(CH1 & CH2)

WE_DC6

(CH1 & CH2)

WE_DC7

(CH1 & CH2)

WE_DC8

(CH1 & CH2)

CH2書

き込み

未完了

同チャネル連続書き込み

受信エラー(CH1)

約250μ

sec

廃棄

（注意）送信側のフレーム

タイミングと受信側のフレームタイミングは、DEC_OUT

ON=1と

するタイミン

グにより変わってきます。上図では、送信側と受

信側のフレームタイミングが同じ場合を例と

して記載しています。


無効書き込みエラー

②2チャネル動作中

01

(CH1)

10

(CH2)

01

(CH1)

10

(CH2)

R2_CH2

R1_CH2

無音出力/Init

停止 / Init

T2_CH2

T1_CH2

RE_DC3

(CH1 & CH2)

RE_DC1

(CH1 & CH2)

CH1→CH2の

順

RE_DC2

(CH1 & CH2)

約250

μsec

R2_CH2

R1_CH2

無音

AIN_2

AIN_1

R1_CH1

無音

①2チ

ャネル

動作起動

tDECON

停止 / Init

無音出力/Init

③2チ

ャネ

ル動作停止

00

(自動クリア)

読み出し

有効区

間

MCU 読

み出し

FR0B

(端子出力)

FR0_CH1

(CR21-B0)

SC_EN

DC_EN

10 msec

ENC

INPUT SIGNAL

(上段+下段)

ENC

INPUT SIGNAL

(上段+下段)

CH2

CH1

TXREQ_DC

(CR21-B5)

TXERR_CH1

(CR21-B2)

TXERR_CH2

(CR21-B3)

INTB

(端子出力)

FR0_CH2

(CR21-B1)

TXREQ_First

(CR21-B4)

10 msec

MCU 書

き込み

書き込み

有効区

間

DEC OUT

（CH1+CH2)

RXFLAG[CH2:CH1]

(CR5-[B1:B0])

DEC_OUTON

FR1B

(端子出力)

CH1

CH2

FR1

(CR22-B0)

RXREQ_First

(CR22-B4)

RXREQ_DC

(CR22-B5)

RXERR_CH1

(CR22-B2)

INTB

(端子出力)

RXERR_CH2

(CR22-B3)

RXBW_ERR

(CR22-B1)

tWAIT

WE_DC1

(CH1 & CH2)

WE_DC2

(CH1 & CH2)

T8_CH1

FJDL7204-003-03

ML7204-003

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① 2 チャネル動作起動 Speech CODEC 停止状態から 2 チャネル動作を起動する場合、SC_EN、DC_EN を同時に”1”に設定して下さい。

エンコーダ：SC_EN = DC_EN=1 に設定されてから大 250s 以内に、CH1、及び CH2 信号のエンコードを開始します。デコーダ：SC_EN = DC_EN=1 に設定されてから大 250s 以内に、受信データの書き込み要求を行います。


② 2 チャネル動作中 ■送信・ 2 チャネル送信要求中通知レジスタ (TXREQ_DC)




















信データの書き込みを行うことを本 LSI へ通知してください。 CH1 受信データの書き込みが終了すると、2 回目の受信データ書き込み要求(FR1=1 & RXREQ_First=0)を行います。

FJDL7204-003-03

ML7204-003

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2 回目の書き込み要求により、CH2 受信データ(80Byte)の書き込みを行って下さい。この場合も、CH2 受信データの書き込み開始前に、




WE_DC1 (CH1 & CH2) Speech CODEC(CH1 & CH2)起動後の初のライト有効期間には、時間制限はありません。 CH1 及び CH2 の受信データの書き込み完了後、tWAIT の待ち時間が経過していれば、DEC_OUTON を”1”に設定することが出来

ます。DEC_OUTON が”1”に設定されてから tDECON 後にデコード出力を開始します。（※） (tWAIT=1ms、tDECON=0ms[初期値] ・・・内部データメモリで、0.125～32ms の範囲で設定可能です。)

WE_DC2 (CH1 & CH2) 2 回目のライト有効期間は、4ms となります。

WE_DCn (CH1 & CH2) n=3、4、5、・・・・ 3 回目以降のライト有効期間は、9ms となります。

（注意）※ DEC_OUTON を”1”に設定してからデコード出力開始オフセット時間が経過する前に、単一チャネル動作へ遷移

（SC_EN=1、DC_EN=0）させることは禁止です。

（注意）※ SC_EN=DC_EN=”1”(Speech CODEC CH1&CH2 起動)と同時に DEC_OUTON も”1”に設定することも可能です。但し、この場合、事前にデコード出力開始オフセット時間制御用内部データメモリ(DEC_ONTIM)を 0008h(1ms)～0100h(32ms)の間になるように設定してください。 Speech CODEC 起動後に初の受信データ(CH1&CH2)の書き込み完了、かつ上記オフセット時間の経過後にデコード

出力を開始します。・受信エラー処理






③ 2 チャネル動作停止 2 チャネル動作状態から停止状態に戻す場合には、SC_EN=0、DC_EN=0 に設定してください。 SC_EN=0、DC_EN=0 に設定されてから、大 250s 以内に Speech CODEC(CH1 & CH2)のエンコーダはデータの書き込みを停止し、

デコーダは停止後、無音データを出力します。

（注意） 1. SC_EN=0、DC_EN=0 に設定されてから大 250s で RXFLAG_[CH2:CH1]は 00b に自動クリアされます。 2. SC_EN=0 に設定後、再び SC_EN=1 に設定するまでには、10ms 以上の Wait が必要です。

FJDL7204-003-03

ML7204-003

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図 35 2 チャネル動作時の送受信バッファ制御方法(20ms フレーム、G.711) ＜初から 2 チャネル動作を行う場合＞

AIN_5

AIN_3

停止 / Init

T5_CH2

T3_CH2

T1_CH1

AIN_1

T3_CH1

T5_CH1

AIN_3

AIN_5

R5_CH1

R3_CH1

R3_CH2

R5_CH2(無音

)

①2チャネル動作起動

②2チャネル動作中

無音出力

/Init

R1_CH1

R3_CH1

R3_CH2

01

(CH1)

（注意）送信側のフレームタイミングと

受信側のフレームタイミングは、DEC

_OUTON=1とする

タイミングに

より変わってきます。上図では、送信側と受信側のフレームタ

イミングが同じ場合を例

として記載しています。

②2チ

ャネル動作中

01

(CH1)

10

(CH2)

10

(CH2)

01

(CH1)

R1_CH2

無音出力

/Init

停止 / Init

T1_CH2

R1_CH2

無音

AIN_1

R1_CH1

無音

①2チャネル動作起動

tDECON

読み出し

有効

区間

MCU 読

み出し

FR0B

(端子出力

)

FR0_CH1

(CR21-B0)

SC_EN

DC_EN

20 msec

ENC

INPUT SIGNAL

(上段+下段)

ENC

INPUT SIGNAL

(上段+下段)

CH2

CH1

TXREQ_DC

(CR21-B5)

TXERR_CH1

(CR21-B2)

TXERR_CH2

(CR21-B3)

INTB

(端子出力

)

FR0_CH2

(CR21-B1)

TXREQ_First

(CR21-B4)

20 msec

MCU 書

き込み

書き込み

有効

区間

DEC OUT

（CH1

+CH2)

RXFLAG[CH2:CH1]

(CR5-[B1:B0])

DEC_OUTON

FR1B

(端子出力

)

CH1

CH2

FR1

(CR22-B0)

RXREQ_First

(CR22-B4)

RXREQ_DC

(CR22-B5)

RXERR_CH1

(CR22-B2)

INTB

(端子出力

)

RXERR_CH2

(CR22-B3)

RXBW_ERR

(CR22-B1)

tWAIT

WE_DC1

(CH1 & CH2)

WE_DC3

(CH1 & CH2)

WE_DC5

(CH1 & CH2)

停止 / Init

AIN_9

T9_CH2

T9_CH1

AIN_9

9 9

大250μsec

③2チ

ャネル動作停止


停止 / Init

RE_DC5

(CH1 & CH2)

AIN_7

T7_CH2

R7_CH1(無音

)

AIN_7

R7_CH2

T7_CH2

RE_DC3

(CH1 & CH2)

CH1→CH

2の順

RE_DC1

(CH1 & CH2)

RE_DC1

(CH1 & CH2)

無音出力

/Ini

t

_9

_9

01

(CH1)

無音出力

/Ini

t

③2チャネル動作停止

00

(自動クリア

)

WE_DC11

(CH1 & CH2)

R7_CH2

R7_CH1(無音

)R5_CH1

R5_CH2(無音

)

10

(CH2)

10

(CH2)

受信エ

ラー(CH2)

WE_DC7

(CH1 & CH2)

01

(CH1)

10

(CH2)

WE_DC9

(CH1 & CH2)

同チャネル連続書

き込み

廃棄


無効書き込

みエラー


CH2書き込み

未完了

約250μsec

約250

μsec

FJDL7204-003-03

ML7204-003

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① 2 チャネル動作起動 Speech CODEC 停止状態から 2 チャネル動作を起動する場合、SC_EN、DC_EN を同時に”1”に設定して下さい。

エンコーダ：SC_EN = DC_EN=1 に設定されてから大 250s 以内に、CH1、及び CH2 信号のエンコードを開始します。デコーダ：SC_EN = DC_EN=1 に設定されてから大 250s 以内に、受信データの書き込み要求を行います。


② 2 チャネル動作中 ■送信・ 2 チャネル送信要求中通知レジスタ (TXREQ_DC)




















信データの書き込みを行うことを本 LSI へ通知してください。 CH1 受信データの書き込みが終了すると、2 回目の受信データ書き込み要求(FR1=1 & RXREQ_First=0)を行います。

FJDL7204-003-03

ML7204-003

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2 回目の書き込み要求により、CH2 受信データ(160Byte)の書き込みを行って下さい。この場合も、CH2 受信データの書き込み開始前に、




WE_DC1 (CH1 & CH2) Speech CODEC(CH1 & CH2)起動後の初のライト有効期間には、時間制限はありません。 CH1 及び CH2 の受信データの書き込み完了後、tWAIT の待ち時間が経過していれば、DEC_OUTON を”1”に設定することが出来

ます。DEC_OUTON が”1”に設定されてから tDECON 後にデコード出力を開始します。（※） (tWAIT=1ms、tDECON=0ms[初期値] ・・・内部データメモリで、0.125～32ms の範囲で設定可能です。)

WE_DC2 (CH1 & CH2) 2 回目のライト有効期間は、13ms となります。

WE_DCn (CH1 & CH2) n=3、4、5、・・・・ 3 回目以降のライト有効期間は、18ms となります。

（注意）※ DEC_OUTON を”1”に設定してからデコード出力開始オフセット時間が経過する前に、単一チャネル動作へ遷移

（SC_EN=1、DC_EN=0）させることは禁止です。

（注意）※ SC_EN=DC_EN=”1”(Speech CODEC CH1&CH2 起動)と同時に DEC_OUTON も”1”に設定することも可能です。但し、この場合、事前にデコード出力開始オフセット時間制御用内部データメモリ(DEC_ONTIM)を 0008h(1ms)～0100h(32ms)の間になるように設定してください。 Speech CODEC 起動後に初の受信データ(CH1&CH2)の書き込み完了、かつ上記オフセット時間の経過後にデコード

出力を開始します。







③ 2 チャネル動作停止 2 チャネル動作状態から停止状態に戻す場合には、SC_EN=0、DC_EN=0 に設定してください。 SC_EN=0、DC_EN=0 に設定されてから、大 250s 以内に Speech CODEC(CH1 & CH2)のエンコーダはデータの書き込みを停止し、

デコーダは停止後、無音データを出力します。

（注意） 1. SC_EN=0、DC_EN=0 に設定されてから大 250s で RXFLAG_[CH2:CH1]は 00b に自動クリアされます。 2. SC_EN=0 に設定後、再び SC_EN=1 に設定するまでには、10ms 以上の Wait が必要です。

FJDL7204-003-03

ML7204-003

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● コントロールレジスタ制御方法

コントロールレジスタの制御方法を図 36に示します。本 LSI には、制御用のコントロールレジスタ CR0-CR47、GPCR0-GPCR8 を内蔵しています。また、その

コントロールレジスタ内に割り当てられた内部データメモリ 1 ワードライト制御レジスタ(XDMWR) 内部データメモリ 2 ワードライト制御レジスタ(XDMWR_2) 内部データメモリアドレス、データ設定レジスタ(CR6～CR9)

を使用して、本 LSI に内蔵している DSP 内部のデータメモリを変更し制御を行います。DSP 内部のデー

タメモリのアクセス方法に関しては、後述の内部データメモリアクセス、制御方法を参照してください。また、コントロールレジスタのアドレスは表 5～表 9を参照してください。 MCU インタフェースデータ幅選択レジスタ(BW_SEL)で選択された 16bit、8bit のデータ幅に関係なくコ

ントロールレジスタの制御は D7-D0 の 8bit 幅で行います。16bit アクセスモードでデータバスを使用して

いる場合には、D15-D8 の入出力はコントロールレジスタへのライト、リード制御に依存します。ライト時に

は”1”か”0”を D15-D8 に入力し、リード時には”1”が読み出されます。

図 36 コントロールレジスタ制御方法

A7-A0

D7-D0

CSB

WRB

RDB

ライトリード

アドレス

データ

アドレス

データ

FJDL7204-003-03

ML7204-003

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● 送信、受信バッファアクセス方法 A・フレームモード時（FRAME/DMA 選択レジスタ FD_SEL=”0”）

フレームモード時の送信バッファ(TX Buffer)制御タイミング、アクセス方法を図 37に示します。送信側（音声圧縮側）の音声圧縮データを格納している送信バッファがフルになった場合に、FR0Bは”H”から”L”となることによって MCU 側に読み出しの要求を行います。下記タイミングにて送信バッフ

ァ内のデータを読み出してください。送信バッファの読み出しアドレスは”80h”です。また FR0B は、送信

バッファ内にあるデータがすべて読み出されるまで”L”を保持します。

図 37 送信バッファ制御タイミング

フレームモード時の受信バッファ(RX Buffer)制御タイミングを図 38に示します。受信側（音声伸長側）

の音声圧縮データを格納する受信バッファがエンプティ－になった場合に、FR1B は”H”から”L”となる

ことによって MCU 側に書き込みの要求を行います。下記タイミングにて受信バッファ内にデータの書き

込みを行ってください。受信バッファの書き込みアドレスは”81h”です。FR1B は、受信バッファがフルに

書き込まれるまで”L”を保持します。

図 38 受信バッファ制御タイミング

A7-A0

D15-D0

CSB

WRB

RDB

アドレス

データ0

アドレス

FR0B

データn-1

アドレス = 80h(固定)データ数 = n word

（送信バッファフル）（送信バッファエンプティ－）

A7-A0

D15-D0

CSB

WRB

RDB

アドレス

データ 0

アドレス

FR1B

データn-1


（受信バッファエンプティ－）（受信バッファフル）

FJDL7204-003-03

ML7204-003

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B・DMA モード時（FRAME/DMA 選択レジスタ FD_SEL=”1”） DMA モード時の送信バッファ制御タイミングを図 39に示します。送信側（音声圧縮側）の音声圧縮デ

ータを格納する送信バッファがフルになった場合に、DMARQ0B は”H”から”L”となることによって MCU側に DMA 要求を行います。DMA 要求後に DMAACK0B が”1”から”0”となることによってアクノリッジ

が入力され、かつリードイネーブル信号の立下り(RDB=”1”→”0”)を受け付けると、DMARQ0B は自動

的にクリアー(”L”→”H”)されます。アクノリッジ入力と同時に下記タイミングにて送信バッファ内のデータ

を読み出してください。DMARQ0B は、送信バッファ内にあるデータがすべて読み出されるまで DMA要求を繰り返します。

図 39 DMA モード時の送信バッファ制御タイミング

DMA モード時の受信バッファ制御タイミングを図 40に示します。受信側（音声伸長側）の音声圧縮デ

ータを格納する受信バッファがエンプティ－になった場合に、DMARQ1B は”H”から”L”となることによっ

て MCU 側に DMA 要求を行います。DMA 要求後に DMAACK1B が”1”から”0”となることによってアク

ノリッジが入力され、かつライトイネーブル信号の立下り(WRB=”1”→”0”)を受け付けると、DMARQ1Bは自動的にクリアー(”L”→”H”)されます。アクノリッジ入力と同時に下記タイミングにて受信バッファ内に

データの書き込みを行ってください。DMARQ1Bは、受信バッファがフルに書き込まれるまでDMA要求

を繰り返します。

図 40 DMA モード時の受信バッファ制御タイミング

A7-A0

D15-D0

アドレス

データ 0

アドレス

DMARQ0B

データn-1


（送信バッファーフル）（送信バッファーエンプティ－）

DMAACK0B

WRB

RDB

A7-A0

D15-D0

WRB

RDB

アドレス

データ 0

アドレス

DMARQ1B

データn-1


（受信バッファーエンプティ－）（受信バッファーフル）

DMAACK1B

FJDL7204-003-03

ML7204-003

67/215

● PCM インタフェース

A・PCM インタフェースビット構成例

PCM インタフェースのビット構成例を図 41に示します。

図 41 PCM インタフェースビット構成例

（注1) nは次の計算式から算出された値となります。　　　　n=(BCLK周波数)÷64K 例：BCLK=2.048MHzの場合、n=32（注2）PCM符号化形式(PCM_SEL[1:0])の設定により、1タイムスロットのビット数は　　　　　16bit リニア設定時：16ビット　　　　　G.711(u-law/A-law)設定時：8ビット　　　に自動的に切り替ります。（注3）上図では、PCMインタフェース上に接続された2つのデバイスが、　　　　　16bit リニア設定時：タイムスロット1とタイムスロット2　　　　　G.711(u-law/A-law)設定時：タイムスロット1とタイムスロット3　　　を使用してPCMデータの送受信を行う場合のタイミング例を記載しています。

■ロングフレーム同期モード

■ショートフレーム同期モード

PCMO

Time Slot

SYNC

BCLK

TS #1 TS #2 TS #3 TS #4 TS #n-1 TS #n TS #1

01234567 01234567 01234567

01234567 01234567 01234567PCMI

・G.711(u-law/A-law)

PCMO

Time Slot

SYNC

BCLK

TS #1 TS #2 TS #n/2 TS #1

89101112131415 89101112131415 89101112131415

89101112131415PCMI

01234567

01234567

01234567

0123456789101112131415 89101112131415

・16bit リニア

PCMO

Time Slot

SYNC

BCLK

PCMI

PCMO

Time Slot

SYNC

BCLK

PCMI

・16bit リニア

・G.711(u-law/A-law)

TS #1 TS #2 TS #n/2

89101112131415 89101112131415 9101112131415

89101112131415

01234567

01234567

01234567

0123456789101112131415 9101112131415

TS #1 TS #2 TS #3 TS #4 TS #n-1 TS #n

01234567 01234567 1234567

01234567 01234567 1234567

TS #1

TS #1

FJDL7204-003-03

ML7204-003

68/215

B・タイムスロットアサイメント機能本 LSI の PCM インタフェースは、64kHz～2.048MHz までのシリアル伝送レートに対応しています。従いまして、PCM インタフェース上に本 LSI を複数接続することで、論理的には G.711(μ-law/A-law)設定時では大 32 スロットまで、16bit リニア設定時では、大 16 スロットまでの PCM データの多重

化が可能です。また、本 LSI では入力タイムスロットとして

PCM 入力タイムスロット選択レジスタ 1（PCM_ITS1[4:0]） PCM 入力タイムスロット選択レジスタ 2（PCM_ITS2[4:0]） PCM 入力タイムスロット選択レジスタ 3（PCM_ITS3[4:0]）

により大 3 スロットを、出力タイムスロットとして PCM 出力タイムスロット選択レジスタ 1（PCM_OTS1[4:0]） PCM 出力タイムスロット選択レジスタ 2（PCM_OTS2[4:0]）

により 2 スロットを、それぞれ個別設定が可能です。なお、タイムスロット設定につきましては、以下の禁則事項がありますので、注意してください。

(注意) PCM 符号化形式(PCM_SEL[1:0])の設定により、1 タイムスロットのビット数は

16bit リニア設定時：16 ビット G.711(-law/A-law)設定時：8 ビット

に自動的に切り替ります。従いまして、設定可能な大タイムスロット番号は 16bit リニア設定時：n/2 G.711(-law/A-law)設定時：n

となりますので、ご注意ください。[n = （BCLK 周波数） ÷ 64K] 上記の大タイムスロット番号より大きなタイムスロット番号の設定は禁止です。

C・適用例

PCM インタフェース上に本 LSI を複数接続し、適切なタイムスロット設定を行うことで、2 者通話、ある

いは 3 者通話を行うことが出来ます。 C-1・ 2 者通話

PCM インタフェース上に接続された 2 つの ML7204 間で PCM データの送受信を行い、2 者通話を

行った場合の適用例を図 42に示します。

図 42 PCM I/F 経由での 2 者間通話時の接続構成例

SYNC

BCLK

PCMI

PCMO

A-TEL1ML7204

#1

SYNC

BCLK

PCMI

PCMO

A-TEL2

ML7204#2

CLKOUT

XI

CLKSEL

CLKSEL

+3.3V

XI

XO

水晶振動子接続

＜タイムスロット設定例＞　●出力タイムスロット選択レジスタ1 (PCM_OTS1[4:0])　　　ML7204 #1 :00000b(出力タイムスロット "1")　　　ML7204 #2 :00001b(出力タイムスロット "2")

　●入力タイムスロット選択レジスタ1 (PCM_ITS1[4:0])　　　ML7204 #1 :00001b(入力タイムスロット "2")　　　ML7204 #2 :00000b(入力タイムスロット "1")

　上記のようにタイムスロットを設定した状態で、　PCM出力タイムスロット1 イネーブル制御レジスタ(PCMO1_EN)　及び、PCM入力タイムスロット1 イネーブル制御レジスタ(PCMI1_EN)　を共に"1"に設定することで　　　　　A-TEL1　⇔　A-TEL2　の間での2者通話が実現できます。

FJDL7204-003-03

ML7204-003

69/215

C-2・ 3 者通話

PCM インタフェース上に接続された 3 つの ML7204 間で PCM データの送受信を行い、3 者通話を

行った場合の適用例を図 43に示します。

図 43 PCM I/F 経由での者間通話時の接続構成例

（注意）ディジタル端子の出力負荷容量(推奨値)は大 50pF です。PCMO 端子に接続される負荷が前記推奨値を超える場合には、LSI 外部にバッファを挿入することを推奨致します。

SYNC

BCLK

PCMI

PCMO

A-TEL1ML7204#1

SYNC

BCLK

PCMI

PCMO

A-TEL2

ML7204#2

SYNC

BCLK

PCMI

PCMO

A-TEL3

ML7204#3

CLKOUT

XI

CLKOUT

XI

CLKSEL

CLKSEL

CLKSEL

+3.3V

XI

XO

水晶振動子接続

＜タイムスロット設定例＞　●出力タイムスロット選択レジスタ1 (PCM_OTS1[4:0])　　　ML7204 #1 :00000b(出力タイムスロット "1")　　　ML7204 #2 :00001b(出力タイムスロット "2")　　　ML7204 #3 :00010b(出力タイムスロット "3")

　●入力タイムスロット選択レジスタ1 (PCM_ITS1[4:0])　　　ML7204 #1 :00001b(入力タイムスロット "2")　　　ML7204 #2 :00000b(入力タイムスロット "1")　　　ML7204 #3 :00000b(入力タイムスロット "1")

　●入力タイムスロット選択レジスタ2 (PCM_ITS2[4:0])　　　ML7204 #1 :00010b(入力タイムスロット "3")　　　ML7204 #2 :00010b(入力タイムスロット "3")　　　ML7204 #3 :00001b(入力タイムスロット "2")

　上記のようにタイムスロットを設定した状態で、　 PCM出力タイムスロット1 イネーブル制御レジスタ(PCMO1_EN) 　PCM入力タイムスロット1 イネーブル制御レジスタ(PCMI1_EN) PCM入力タイムスロット2 イネーブル制御レジスタ(PCMI2_EN) を全て"1"に設定することで　　　　　A-TEL1　⇔　A-TEL2　⇔　A-TEL3　の間での3者通話が実現できます。

FJDL7204-003-03

ML7204-003

70/215

● コントロールレジスタ

コントロールレジスタのマップを表 5～表 9に示します。CR6-CR9はDSP内部のデータメモリアクセス用

に使用します。また、各レジスタ名の下に変更可能な動作モードを示しています。

表 5 コントロールレジスタマップ Address Contents Reg

Name A7-A0 B7 B6 B5 B4 B3 B2 B1 B0 R/W

SPDN AFEB

_EN

AFEA

_EN # # #

SYNC

_SEL

OPE

_STAT CR0 00h

/E I/ I/ - - - I/ I/

R/W

XDMWR XDMRD # # XDMWR

_2 # # #

CR1 01h

I/E I/E I/E I/E I/E - - -

R/W

TGEN0

_RXAB

TGEN0

_RX

TGEN0

_CNT5

TGEN0

_CNT4

TGEN0

_CNT3

TGEN0

_CNT2

TGEN0

_CNT1

TGEN0

_CNT0 CR2 02h

I/E I/E I/E I/E I/E I/E I/E I/E

R/W

TGEN1

_RXAB

TGEN1

_TX

TGEN1

_CNT5

TGEN1

_CNT4

TGEN1

_CNT3

TGEN1

_CNT2

TGEN1

_CNT1

TGEN1

_CNT0 CR3 03h


R/W

# # # # # # # # CR4 04h

- - - - - - - - /

READY # # # # # RXFLAG

_CH2

RXFLAG

_CH1 CR5 05h

- - - - - - /E /E

R/W

内部データメモリアクセス（上位アドレス／上位データ）

A15/D15 A14/D14 A13/D13 A12/D12 A11/D11 A10/D10 A9/D9 A8/D8 CR6 06h

I/E

/W

内部データメモリアクセス(下位アドレス／下位データ)

A7/D7 A6/D6 A5/D5 A4/D4 A3/D3 A2/D2 A1/D1 A0/D0 CR7 07h

I/E

/W

内部データメモリアクセス(上位データ)

D15 D14 D13 D12 D11 D10 D9 D8 CR8 08h

I/E

R/W

内部データメモリアクセス(下位データ)

D7 D6 D5 D4 D3 D2 D1 D0 CR9 09h

I/E

R/W

# # # # # VFRO1

_SEL

VFRO0

_SEL #

CR10 0Ah

- - - - - I/E I/E -

R/W

PCM

_SEL1

PCM

_SEL0 #

PCMI3

_EN

PCMO2

_EN

PCMI2

_EN

PCMI1

_EN

PCMO1

_EN CR11 0Bh

I/ I/ - /E /E /E /E /E

R/W

FJDL7204-003-03

ML7204-003

71/215



CR12 0Ch

$

$ $ $ $ $ $ $ /

FD_

SEL

BW_

SEL

TXSC

_SEL1

TXSC

_SEL0

TXBUF

_TIM

RXSC

_SEL1

RXSC

_SEL0

RXBUF

_TIM CR13 0Dh

I/ I/ I/E I/E I/ I/E I/E I/

R/W

# # # # # # # # CR14 0Eh

- - - - - - - - /

CR15 0Fh

$

$ $ $ $ $ $ $ /

# # # # # FDET

_OER

FDET

_FER

FDET

_RQ CR16 10h

- - - - - /E /E /E

R/W

# # # # # # # FGEN

_FLAG CR17 11h

- - - - - - - I/E

R/W

# # # # # # # TMOVF

CR18 12h

- - - - - - - /E

R/W

DSP

_ERR # #

TONE1_

DET

TONE0_

DET

TGEN1_

EXFLAG

TGEN0_

EXFLAG #

CR19 13h

- - - - - - - -

R/

INT DP_DET # DTMF

_DET

DTMF_

CODE3

DTMF_

CODE2

DTMF_

CODE1

DTMF_

CODE0 CR20 14h

- - - - - - - -

R/

TX_SC

FLAG

TX_BT

FLAG

TXREQ

_DC

TXREQ

_First

TXERR

_CH2

TXERR

_CH1

FR0_

CH2

FR0_

CH1 CR21 15h

- - - - - - - -

R/

RX_SC

FLAG

RX_BT

FLAG

RXREQ_

DC

RXREQ_

First

RXERR

_CH2

RXERR

_CH1

RXBW

_ERR FR1

CR22 16h

- - - - - - - -

R/

SC_EN DC_EN DEC_

OUTON

ACTCH

_FLAG

G711_

PLCEN# # #

CR23 17h

I/E I/E /E /E I/E - - -

R/W

# # # # # # PCM_

TXEN2

PCM_

RXEN2 CR24 18h

- - - - - - I/E I/E

R/W

FJDL7204-003-03

ML7204-003

72/215



FDET

_D7

FDET

_D6

FDET

_D5

FDET

_D4

FDET

_D3

FDET

_D2

FDET

_D1

FDET

_D0 CR25 19h

-

R/

DPDET_

DATA7

DPDET_

DATA6

DPDET_

DATA5

DPDET_

DATA4

DPDET_

DATA3

DPDET_

DATA2

DPDET_

DATA1

DPDET_

DATA0 CR26 1Ah

-

R/

FGEN

_D7

FGEN

_D6

FGEN

_D5

FGEN

_D4

FGEN

_D3

FGEN

_D2

FGEN

_D1

FGEN

_D0 CR27 1Bh

I/E

R/W

FDET

_EN

FGEN

_EN TIM_EN

TDET1

_EN

TDET0

_EN

DTMF

_EN EC_EN #

CR28 1Ch

I/E I/E I/E I/E I/E I/E I/E -

R/W

# DPGEN_

EN

DPGEN_

POL

DPGEN_

PPS

DPGEN_

DATA3

DPGEN_

DATA2

DPGEN_

DATA1

DPGEN_

DATA0 CR29 1Dh

- I/E I/ I/E I/E I/E I/E I/E

R/W

# FDET

_SEL #

DTMF

_SEL

TDET1_

SEL1

TDET1_

SEL0

TDET0_

SEL1

TDET0_

SEL0 CR30 1Eh

- I/E - I/E I/E I/E I/E I/E

R/W

LPEN1 LPEN0 CODEC

B_TXEN

CODEC

B_RXEN

CODEC

A_TXEN

CODEC

A_RXEN

SC_

TXEN

SC_

RXEN CR31 1Fh


R/W

# # RXGEN

A_EN

RXGEN

B_EN

PCM_

TXEN1

PCM_

TXEN0

PCM_

RXEN1

PCM_

RXEN0 CR32 20h

- - I/E I/E I/E I/E I/E I/E

R/W

# # # PCM_

ITS1[4]

PCM_

ITS1[3]

PCM_

ITS1[2]

PCM_

ITS1[1]

PCM_

ITS1[0] CR33 21h

- - - I/E I/E I/E I/E I/E

R/W

# # # PCM_

ITS2[4]

PCM_

ITS2[3]

PCM_

ITS2[2]

PCM_

ITS2[1]

PCM_

ITS2[0] CR34 22h


R/W

# # # PCM_

OTS1[4]

PCM_

OTS1[3]

PCM_

OTS1[2]

PCM_

OTS1[1]

PCM_

OTS1[0] CR35 23h


R/W

# # # PCM_

ITS3[4]

PCM_

ITS3[3]

PCM_

ITS3[2]

PCM_

ITS3[1]

PCM_

ITS3[0] CR36 24h


R/W

CR37 25h

$

$ $ $ $ $ $ $ /

FJDL7204-003-03

ML7204-003

73/215



# # # PCM_

OTS2[4]

PCM_

OTS2[3]

PCM_

OTS2[2]

PCM_

OTS2[1]

PCM_

OTS2[0] CR38 26h


R/W

CR39

～

CR42

27h

～

2Ah

$

$ $ $ $ $ $ $ /

# # # # # # DPDET

_POL

DPDET

_EN CR43 2Bh

- - - - - - I/ I/E

R/W

CR44

～

CR47

2Ch

～

2Fh

$

$ $ $ $ $ $ $ /

-

30h

～

3Fh

$ $ $ $ $ $ $ $ /

FJDL7204-003-03

ML7204-003

74/215



# GPMA

[6]

GPMA

[5]

GPMA

[4]

GPMA

[3]

GPMA

[2]

GPMA

[1]

GPMA

[0] GP

CR0 40h

- I/E I/E I/E I/E I/E I/E I/E

R/W

# GPDA

[6]

GPDA

[5]

GPDA

[4]

GPDA

[3]

GPDA

[2]

GPDA

[1]

GPDA

[0] GP

CR1 41h

I/E I/E I/E I/E I/E I/E I/E

R/W

# GPFA

[6]

GPFA

[5]

GPFA

[4] #

GPFA

[2] #

GPFA

[0] GP

CR2 42h

- I/E I/E I/E - I/E - I/E

R/W

# # # # # # # # GP

CR3 43h

- - - - - - - - R/W

# # # # # # # # GP

CR4 44h

- - - - - - - - R/W

# # # # # # # # GP

CR5 45h

- - - - - - - - R/W

# # # # # # # # GP

CR6 46h

- - - - - - - - R/W

# # # # # # # # GP

CR7 47h

- - - - - - - - R/W

# # # # # # # # GP

CR8 48h

- - - - - - - - R/W

-

49h

～

7Fh

$ $ $ $ $ $ $ $ /

-

82h

～

FFh

$ $ $ $ $ $ $ $ /

FJDL7204-003-03

ML7204-003

75/215

注記；レジスタ名 # :予約ビットです。初期値("0")を変更しないでください。 $ :アクセス禁止ビットです。R/W を行わないでください。変更可能動作モード I/E :イニシャルモード中、動作モード中に変更可能 I/ :イニシャルモード中のみ変更可能 /E :動作中のみ変更可能 R/W R/W :読み出し、書き込み可能 /W :書き込み専用

R/ :読み出し専用 / :アクセス禁止

(注意) 動作中に下記コントロールレジスタを設定した場合には SYNC 信号(8kHz)に同期して読み取りを行い

ますので、250s 以上の間状態を保持してください。 CR1-CR3,CR5,CR11,CR13,CR16-CR18,CR23-CR24,CR27-CR36、CR38、CR43

下記コントロールレジスタの設定方法に関しては、内部データメモリアクセス、制御方法を参照してくだ

さい。 CR6,CR7,CR8,CR9

FJDL7204-003-03

ML7204-003

76/215

(1) CR0

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR0 SPDN AFEB

_EN

AFEA

_EN # # #

SYNC

_SEL

OPE

_STAT

変更可能モード /E I/ I/ - - - I/ I/

初期値 0 0 0 0 0 0 0 0

R/W

B7 : ソフトパワーダウンリセット制御レジスタ

0 : 通常動作モード 1 : パワーダウンリセット

本ビットを 200ns 以上”1”に設定することでパワーダウンリセット状態にすることができます。パワーダウンリセット時にはコントロールレジスタ、内部データメモリの内容はすべて自動的にクリアーさ

れます。”1”を設定後に”0”を設定することでパワーダウンリセットは解除されます。 B6 : CODEC_B 側アナログフロントエンドパワーダウン制御レジスタ 0 : 通常動作状態 1 : パワーダウン状態（AVREF を除く）

本ビットを”1”に設定することで、CODEC_B 側のアナログフロントエンドをパワーダウンします。 CODEC_B 側のアナログフロントエンドをご使用されない場合、本ビットを”1”とすることを推奨します。また、本ビットを”1”にする時は、VFRO1 選択レジスタ（VFRO1_SEL）で、VFRO1 の出力を AVREF 側

(”0”)に設定してください。 B5 : CODEC_A 側アナログフロントエンドパワーダウン制御レジスタ 0 : 通常動作状態 1 : パワーダウン状態（AVREF を除く）

本ビットを”1”に設定することで、CODEC_A 側のアナログフロントエンドをパワーダウンします。 CODEC_A 側のアナログフロントエンドをご使用されない場合、本ビットを”1”とすることを推奨します。また、本ビットを”1”にする時は、VFRO0 選択レジスタ（VFRO0_SEL）で、VFRO0 の出力を AVREF 側

(”0”)に設定してください。 B4-2 : 予約ビット初期値変更禁止 B1 : SYNC フレーム制御レジスタ 0 : ロングフレーム同期信号 1 : ショートフレーム同期信号 B0 : 動作開始制御レジスタ 0 : 動作ホールド 1 : 動作開始

パワーダウンリセット解除後、イニシャルモードに入ります。イニシャルモードではコントロールレジスタ、

内部データメモリの変更が可能になります。イニシャルモード表示レジスタ（READY）を連続して読み出

し、”1”を検出後にコントロールレジスタ、内部データメモリの変更を開始してください。コントロールレジスタ、内部データメモリ書き込み終了後、本ビットを”1”にすると、READY が”0”となり、通

常動作モードとなります。また、本ビットを”1”に設定後、再びコントロールレジスタ、内部データメモリの変更を行う場合には、通常

動作モードに移行してから行ってください。イニシャルモードのフローチャートを図 44に示します。なお、内部データメモリの変更方法は、後述の内部データメモリ変更方法を参考にしてください。

FJDL7204-003-03

ML7204-003

77/215

図 44 イニシャルモード・フローチャート

（注意） PDNB によるパワーダウンリセット解除、または SPDN によるソフトパワーダウンリセットの解除から

OPE_STAT を”1”に設定するまでには、AVERF 立上り時間(tAVREF)以上の待ち時間が必要です。 AVERF 立上り時間(tAVREF)については、図 1をご参照ください。

イニシャルモード

PDNB = 0 or SPDN = 1

PDNB = 1 & SPDN = 0

OPE_STAT = 1

通常動作開始

イニシャルモード

パワーダウン解除

READY = 1

READY = 0

パワーダウン状態

約200msecウェイト

LSI内部初期化

外部からの設定

LSI内部自動処理

通常動作モード

コントロールレジスタ、内部データメモリアクセス禁止区間

tAVREF以上

デフォルト格納メモリ変更

コントロールレジスタ設定

FJDL7204-003-03

ML7204-003

78/215

(2) CR1

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR1 XDMWR XDMRD # # XDMWR

_2 # # #

変更可能モード I/E I/E I/E I/E I/E - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 内部データメモリ 1 ワードライト制御レジスタ 0 : 書き込み停止 1 : 1 ワード書き込み

内部データメモリの分散するアドレス領域への 1ワード書き込み時に使用します。

CR6,CR7(A15～A0)に設定されたアドレスに、CR8,CR9(D15～D0)に設定されたデータを書き込

みます。書き込みが終了すると本ビットは自動的に”0”にクリアされます。連続で設定する場合

には、本ビットが”0”になっていることを確認後に設定してください。

詳細な制御方法は、後述の内部データメモリアクセス、制御方法を参考にしてください。 B6 : 内部データメモリリード制御レジスタ 0 : 読み出し停止 1 : 読み出し

CR6,CR7(A15～A0)に設定されたアドレスのデータを CR8,CR9(D15～D0)に読み出します。読み

出しが終了すると本ビットは自動的に”0”にクリアされます。連続で読み出す場合には、本ビッ

トが”0”になっていることを確認後に読み出しを行ってください。

詳細な制御方法は、後述の内部データメモリアクセス、制御方法を参考にしてください。 B5-B4 : 予約ビット初期値変更禁止 B3 : 内部データメモリ 2 ワードライト制御レジスタ 0 : 書き込み停止 1 : 2 ワード書き込み

内部データメモリの連続するアドレス領域への複数ワード書き込み時に使用します。

詳細な制御方法は、後述の内部データメモリアクセス、制御方法を参考にしてください。 B2-B0 : 予約ビット初期値変更禁止

（注意）内部データメモリに対する 1 ワードライト制御、2 ワードライト制御、及びリード制御を同時に行うことは

できません。CR1 の 2 つ以上のビットを同時に”1”に設定することは禁止です。

FJDL7204-003-03

ML7204-003

79/215

(3) CR2

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR2 TGEN0

_RXAB

TGEN0

_RX

TGEN0

_CNT5

TGEN0

_CNT4

TGEN0

_CNT3

TGEN0

_CNT2

TGEN0

_CNT1

TGEN0

_CNT0

変更可能モード I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : TGEN0 RXAB 側出力制御レジスタ

0 :出力停止 1 : RXGENA／RXGENB 側にトーンを出力

(注意) RXGENA、RXGENB への出力パスは、RXGENA_EN 接続パス制御レジスタ(RXGENA_EN)、RXGENB_EN 接続パス制御レジスタ(RXGENB_EN)により接続／非接続制御が可能です。初期値は非接続ですので、ご注意ください。

B6 : TGEN0 RX 側出力制御レジスタ

0 :出力停止 1 : RXGEN 側にトーンを出力

RXGENA、RXGENB、RXGEN については、前述のブロック図に記載された各種生成器パスをご参照く

ださい。 B5 : TONE A/B の加算、乗算制御レジスタ

0 : 加算（TONE A,TONE B の出力を加算します。） 1 : 乗算（TONE A,TONE B の出力を乗算します。）

B4 : TONE A/B の出力制御レジスタ

0 : シングル出力 TIM_M0 と TIM_M1 を合計した時間信号を出力し停止します。停止後に本レジスタは LSI 内部で自動クリアーされます。

1 : 連続出力 TIM_M0 と TIM_M1 を合計した時間で制御された信号を繰り返し出力します。信号出力を停止する場合には本レジスタに 00h を設定してください。

(注意) 連続出力から本レジスタに値を書き込む場合は 00h 以外は禁止ですので設定しないでください。シングル出力時は本レジスタが 00h になったことを確認した後、次の設定を行ってください。連続出力を停止後、再度出力する場合は”FADE OUT 時間 + 250μs”以上あけて設定して下さい。

B3-B2 : TONE A の出力制御レジスタ

00 : トーンは出力されません。 01 : M0 区間は出力停止、M1 区間にトーンを出力

10 : M0 区間にトーンを出力、M1 区間には出力停止 11 : M0 , M1 区間トーンを出力 B1-B0 : TONE B の出力制御レジスタ 00 : トーンは出力されません。 01 : M0 区間は出力停止、M1 区間にトーンを出力 10 : M0 区間にトーンを出力、M1 区間には出力停止 11 : M0 , M1 区間トーンを出力

FJDL7204-003-03

ML7204-003

80/215

(注意) TONE A,TONE B の出力制御を排他的に設定し、加算出力させた場合には TONE A,TONE B を交互

に出力することが可能ですが、各信号の位相関係は独立となっているため、加算後の波形は不連続と

なります。

FJDL7204-003-03

ML7204-003

81/215

(4) CR3

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR3 TGEN1

_RXAB

TGEN1

_TX

TGEN1

_CNT5

TGEN1

_CNT4

TGEN1

_CNT3

TGEN1

_CNT2

TGEN1

_CNT1

TGEN1

_CNT0


初期値 0 0 0 0 0 0 0 0

R/W

B7 : TGEN1 RXAB 側出力制御レジスタ

0 : 出力停止 1 : RXGENA／RXGENB 側にトーンを出力

(注意) RXGENA、RXGENB への出力パスは、RXGENA_EN 接続パス制御レジスタ(RXGENA_EN)、RXGENB_EN 接続パス制御レジスタ(RXGENB_EN)により接続／非接続制御が可能です。初期値は非接続ですので、ご注意ください。

B6 : TGEN1 TX 側出力制御レジスタ

0 : 出力停止 1 : TXGEN 側にトーンを出力

RXGENA、RXGENB、TXGEN については、前述のブロック図に記載された各種生成器パスをご参照く

ださい。 B5 : TONE C/D の加算、乗算制御レジスタ

0 : 加算（TONE C,TONE D の出力を加算します。） 1 : 乗算（TONE C,TONE D の出力を乗算します。）

B4 : TONE C/D の出力制御レジスタ

0 : シングル出力 TIM_M0 と TIM_M1 を合計した時間信号を出力し停止します。停止後に本レジスタは LSI 内部で自動クリアーされます。

1 : 連続出力 TIM_M0 と TIM_M1 を合計した時間で制御された信号を繰り返し出力します。信号出力を停止する場合には本レジスタに 00h を設定してください。

(注意) 連続出力から本レジスタに値を書き込む場合は 00h 以外は禁止ですので設定しないでください。シングル出力時は本レジスタが 00h になったことを確認した後、次の設定を行ってください。連続出力を停止後、再度出力する場合は”FADE OUT 時間 + 250μs”以上あけて設定して下さい。

B3-B2 : TONE C の出力制御レジスタ

00 : トーンは出力されません。 01 : M0 区間は出力停止、M1 区間にトーンを出力

10 : M0 区間にトーンを出力、M1 区間には出力停止 11 : M0 , M1 区間トーンを出力 B1-B0 : TONE D の出力制御レジスタ 00 : トーンは出力されません。 01 : M0 区間は出力停止、M1 区間にトーンを出力 10 : M0 区間にトーンを出力、M1 区間には出力停止 11 : M0 , M1 区間トーンを出力

FJDL7204-003-03

ML7204-003

82/215

(注意) TONE C,TONE D の出力制御を排他的に設定し、加算出力させた場合には TONE C,TONE D を交互

に出力することが可能ですが、各信号の位相関係は独立となっているため、加算後の波形は不連続と

なります。トーン生成部（TONE_GEN0、TONE_GEN1）のブロック図を図 45に示します。 TONE_GEN0 と TONE_GEN1 のトーン生成方式に違いはございませんので、TONE_GEN0 の場合を例と

して、トーン出力制御方法を図 46、トーン出力制御パラメータを図 47、図 48に示します。

TGEN0_FREQ_A

TONE_A

TGEN0_GAIN_A

TGEN0_GAIN_B

TGEN0_RXABGAIN_TOTAL

TGEN0_CNT5TGEN0_FREQ_B

TONE_BTGEN0_RXGAIN_TOTAL

RXGENA/RXGENB

RXGEN

【TONE_GEN0】

TGEN1_FREQ_C

TONE_C

TGEN1_GAIN_C

TGEN1_GAIN_D

TGEN1_RXABGAIN_TOTAL

TGEN1_CNT5TGEN1_FREQ_D

TONE_DTGEN1_TXGAIN_TOTAL

TXGEN

【TONE_GEN1】 RXGENA/RXGENB

図 45 トーン生成部ブロック図

FJDL7204-003-03

ML7204-003

83/215

TONE A/B周波数設定

M0/M1出力時間設定(TONE A/B共通)

TONE A/B/TOTALゲイン設定

CR2=xxx0xxxxb

LSI内部でCR2は自動クリアーCR2=00000000b

シングルトーン出力方法

CR2=xxx1xxxxb

CR2=00000000bを設定

連続トーン出力方法

トーン出力停止

トーン連続出力トーンシングル出力後

停止

TONE A/BM0/M1出力制御設定

FADE 制御設定(TONE A/B共通)

FADE IN STEP値設定(TONE A/B共通)

FADE OUT STEP値設定(TONE A/B共通)

FADE OUT時間設定(TONE A/B共通)

"0"(FADE制御停止) "1"(FADE制御動作)

TONE A/B周波数設定

M0/M1出力時間設定(TONE A/B共通)

TONE A/B/TOTALゲイン設定

TONE A/BM0/M1出力制御設定

FADE 制御設定(TONE A/B共通)

FADE IN STEP値設定(TONE A/B共通)

FADE OUT STEP値設定(TONE A/B共通)

FADE OUT時間設定(TONE A/B共通)

* 出力停止後に再度出力設定する場合は "FADE OUT時間　　+250μs" 以上あけて下さい。

"1"(FADE制御動作)"0"(FADE制御停止)

図 46 トーン出力制御方法(TONE_GEN0 の場合)

FJDL7204-003-03

ML7204-003

84/215

TIM_M0 TIM_M1

FREQ

GAIN

M0 ON M1 ON

シングル出力

連続出力

シングル出力の設定を繰り返し出力

・・・・・・・

GAIN

TIM_M0 TIM_M1

FREQ

M0 OFF M1 ON

TIM_M0 TIM_M1

M0 OFF M1 ON

TIM_M0 TIM_M1

FREQ

M0 ON M1 OFF

TIM_M0 TIM_M1

FREQ

M0 OFF M1 ON

図 47 トーン出力制御パラメータ(TONE_GEN0 / TGEN0_FADE_CONT OFF の場合)

FJDL7204-003-03

ML7204-003

85/215

TIM_M0 TIM_M1

GAIN

M0 ON M1 ON

シングル出力

連続出力・・・・・・・

GAIN

M0 OFF M1 ON M0 OFF M1 ON

M0 ON M1 OFF

M0 OFF M1 ON

シングル出力の設定を繰り返し出力(TONE_A/TONE_B を交互に出力)

・・・・・・・GAIN_A

M0 ON M1 ON M0 ON M1 ON

TONE_A TONE_B TONE_A TONE_B

GAIN_B

TIM_M0 TIM_M1TIM_M0 TIM_M1

F-i F-o

F-i F-o

F-i F-o

F-i F-o F-i F-o

F-i F-oF-i F-o F-i F-o F-i F-o

＊"F-i"、"F-o"はフェードイン/アウトにかかる時間です。後述のパラメータによって決まります。

シングル出力の設定を繰り返し出力(途中でCR2="00h"を設定した場合)

・・・・・・・

GAIN

M0 OFF M1 ON M0 OFF M1 ON

F-i F-o F-i F-o

シングル出力の設定を繰り返し出力CR2="00h"

図 48 トーン出力制御パラメータ(TONE_GEN0 / TGEN0_FADE_CONT ON の場合)

FJDL7204-003-03

ML7204-003

86/215

(5) CR4

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR4 # # # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

/

B7-B0 : 予約ビット初期値変更禁止

(6) CR5

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR5 READY # # # # # RXFLAG

_CH2

RXFLAG

_CH1

変更可能モード - - - - - - /E /E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : イニシャルモード表示レジスタ 0 : イニシャルモード以外 1 : イニシャルモード中

パワーダウンリセット解除後、本 LSI はイニシャルモードに入ります。イニシャルモード時に本ビットは”1”になります。

B6-B1 : 予約ビット初期値変更禁止 B1-B0 :受信データ書き込みチャネル通知レジスタ

2 チャネル受信要求中(RXREQ_DC=1)では、1 フレーム内で 2 回の受信要求を行います。受信要求毎にチャネル 1、またはチャネル 2 の受信データの書き込みを行ってください。書き込み順序の規定はありませんので、受信データ書き込み前に、RXFLAG_[CH2:CH1]を

RXFLAG_[CH2:CH1] = [1:0] : チャネル 2 受信データ書き込み通知 RXFLAG_[CH2:CH1] = [0:1] : チャネル 1 受信データ書き込み通知

と設定することで、受信データのチャネルを本 LSI へ通知してください。詳細な制御方法については、図 32～図 35をご参照ください。

FJDL7204-003-03

ML7204-003

87/215

(7) CR6

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR6 A15/D15 A14/D14 A13/D13 A12/D12 A11/D11 A10/D10 A9/D9 A8/D8


初期値 0（※） 0（※） 0（※） 0（※） 0（※） 0（※） 0（※） 0（※）

/W

B7-B0 : 内部データメモリ上位アドレス／上位データ設定レジスタ

内部データメモリ上位アドレス／上位データ設定レジスタです。書き込み方法は内部データメモリアクセス、制御方法を参照してください。

（注意）※ CR6 の初期値は 00h ですが、イニシャルモード開始前に自動的に 72h に設定されます。

(8) CR7

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR7 A7/D7 A6/D6 A5/D5 A4/D4 A3/D3 A2/D2 A1/D1 A0/D0


初期値 0（※） 0（※） 0（※） 0（※） 0（※） 0（※） 0（※） 0（※）

/W

B7-B0 : 内部データメモリ下位アドレス／下位データ設定レジスタ

内部データメモリ下位アドレス／下位データ設定レジスタです。書き込み方法は内部データメモリアクセス、制御方法を参照してください。

（注意）※ CR7 の初期値は 00h ですが、イニシャルモード開始前に自動的に 04h に設定されます。イニシャルモード開始時に CR6、CR7 の値を読み出すことで、LSI 種別(ML7204)を確認することが

出来ます。 (9) CR8

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR8 D15 D14 D13 D12 D11 D10 D9 D8


初期値 0（※） 0（※） 0（※） 0（※） 0（※） 0（※） 0（※） 0（※）

R/W

B7-B0 : 内部データメモリ上位データ設定レジスタ

内部データメモリ上位データ設定レジスタです。書き込み、読み出し方法は内部データメモリアクセス、制御方法を参照してください。

（注意）※ CR8 の初期値は 00h ですが、イニシャルモード開始前に自動的に 01h に設定されます。

FJDL7204-003-03

ML7204-003

88/215

(10) CR9

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR9 D7 D6 D5 D4 D3 D2 D1 D0


初期値 0（※） 0（※） 0（※） 0（※） 0（※） 0（※） 0（※） 0（※）

R/W

B7-B0 : 内部データメモリ下位データ設定レジスタ

内部データメモリ下位データ設定レジスタです。書き込み、読み出し方法は内部データメモリアクセス、制御方法を参照してください。

（注意）※ CR9 の初期値は 00h ですが、イニシャルモード開始前に自動的に 03h に設定されます。イニシャルモード開始時に CR9 の値を読み出すことで、コード種別(-003)を確認することが出来ま

す。

FJDL7204-003-03

ML7204-003

89/215

(11) CR10

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR10 # # # # # VFRO1

_SEL

VFRO0

_SEL #

変更可能モード - - - - - I/E I/E -

初期値 0 0 0 0 0 0 0 0

R/W

B7-B3 : 予約ビット初期値変更禁止 B2 : VFRO1 選択レジスタ

0 : AVREF(約 1.4V を出力) 1 : 受信側音声出力

B1 : VFRO0 選択レジスタ

0 : AVREF(約 1.4V を出力) 1 : 受信側音声出力

B0 : 予約ビット初期値変更禁止

FJDL7204-003-03

ML7204-003

90/215

(12) CR11

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR11 PCM

_SEL1

PCM

_SEL0 #

PCMI3

_EN

PCMO2

_EN

PCMI2

_EN

PCMI1

_EN

PCMO1

_EN

変更可能モード I/ I/ - /E /E /E /E /E

初期値 0 0 0 0 0 0 0 0

R/W

B7,B6 : PCM I/F 符号化形式選択制御レジスタ

PCM I/F の符号形式の選択ビットとなります。 ( 0 , 0 ) : 16bit リニア（2 の補数形式） ( 0 , 1 ) : G.711(-law) ( 1 , 0 ) : 禁止 ( 1 , 1 ) : G.711(A-law)

（注意）PCM I/F 符号化形式選択制御レジスタ（PCM_SEL[1:0]）への設定を（1,1）として G.711（A-law）を選択した

場合には、G.711 デコーダ出力直後のゲインコントロールで(ターゲット値)－18.6dB とし、その後段のゲインコント

ロールで（ターゲット値）＋18.6dB の設定を必ず行なってください。PCM 入力タイムスロット選択 1 イネーブル制御

レジスタ(PCMI1_EN)を”1”に設定して PCMI からの入力信号を VFRO0 に出力する場合のターゲット値(例)に対す

る推奨値を下表に示します。また、受信側でトーン検出器 0,1 を使用する場合には上記内容に合わせ検出レベル

の調整を行なってください。ゲインコントロール名称ターゲット値（例）推奨値備考

RXGAIN_ITS1 0008h（0dB） 000Fh（-18.6dB）

0039h(-7.03dB) 01E6h(+11.60dB)

001Ah(-13.8dB) 00DEh(+4.78dB)

RXGAIN_PCM0

000Bh(-21.3dB) 005Eh(-2.69dB)

B5 : 予約ビット初期値変更禁止 B4 : PCM 入力タイムスロット選択 3 イネーブル制御レジスタ

0 : PCM 入力タイムスロット選択 3 停止 1 : PCM 入力タイムスロット選択 3 起動

本ビットを”1”に設定することで、PCM 入力タイムスロット選択レジスタ 3(PCM_ITS3[4:0])で設定されたタイ

ムスロット位置の PCM データを取り込み、PCM I/F 符号化形式選択制御レジスタ（PCM_SEL[1:0]）で選

択された符号化形式でのデコード処理を行います。なお、本ビットが”1”に設定されたのを検出した次のフ

レームから、PCM データの取り込みを開始します。PCM 入力タイミングを図 49に示します。（注意）PCM I/F 符号化形式選択制御レジスタ（PCM_SEL[1:0]）への設定を（1,1）として G.711（A-law）を選択した

場合には、PCM 入力タイムスロット選択 3 イネーブル制御レジスタ（PCMI3_EN）は”0”(停止)で使用頂くことを推

奨致します。

B3 : PCM 出力タイムスロット選択 2 イネーブル制御レジスタ 0 : PCM 出力タイムスロット選択 2 停止 1 : PCM 出力タイムスロット選択 2 起動

本ビットを”1”に設定することで、PCM 出力タイムスロット選択レジスタ 2(PCM_OTS2[4:0])で設定されたタ

イムスロット位置上に、PCM I/F 符号化形式選択制御レジスタ（PCM_SEL[1:0]）で選択された符号化形

式でエンコードされた PCM データを出力します。なお、本ビットが”1”に設定されたのを検出した次のフレ

ームから、PCM データのエンコードを開始します。PCM 出力タイミングを図 50に示します。

FJDL7204-003-03

ML7204-003

91/215

B2 : PCM 入力タイムスロット選択 2 イネーブル制御レジスタ

0 : PCM 入力タイムスロット選択 2 停止 1 : PCM 入力タイムスロット選択 2 起動




レームから、PCM データの取り込みを開始します。PCM 入力タイミングを図 49に示します。

B1 : PCM 入力タイムスロット選択 1 イネーブル制御レジスタ 0 : PCM 入力タイムスロット選択 1 停止 1 : PCM 入力タイムスロット選択 1 起動




レームから、PCM データの取り込みを開始します。PCM 入力タイミングを図 49に示します。なお、上記 B2、B1 を共に”1”に設定した場合には、それぞれのデコード結果が通話パス上で加算出力さ

れます。

B0 : PCM 出力タイムスロット選択 1 イネーブル制御レジスタ 0 : PCM 出力タイムスロット選択 1 停止 1 : PCM 出力タイムスロット選択 1 起動

本ビットを”1”に設定することで、PCM 出力タイムスロット選択レジスタ 1(PCM_OTS1[4:0])で設定されたタ

イムスロット位置上に、PCM I/F 符号化形式選択制御レジスタ（PCM_SEL[1:0]）で選択された符号化形

式でエンコードされた PCM データを出力します。なお、本ビットが”1”に設定されたのを検出した次のフレ

ームから、PCM データのエンコードを開始します。PCM 出力タイミングを図 50に示します。

図 49 PCM 入力タイミング

SYNC

PCMIn_EN

PCMI

DECODE 停止(無音出力) DEC1(無音出力) DEC2 DEC3 DEC4 停止(無音出力)

PCM_ITSn[4:0]

00000b

1 1 1 1

FJDL7204-003-03

ML7204-003

92/215

図 50 PCM 出力タイミング

（注意） PCMO1_EN、PCMO2_EN が”1”に設定されたのを検出した次のフレームでは、PCM_SEL[1:0]で選

択された符号化形式に応じ、以下の無音データを出力します。 16bit リニア（2 の補数形式） : 0000h G.711(-law) : FFh G.711(A-law) : D5h

(13) CR12

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR12 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/

B7-B0 : 予約ビットアクセス禁止

SYNC

PCMOn_EN

PCM0

ENCODE 停止 ENC1 ENC2 ENC3 ENC4 停止

PCM_OTSn[4:0]

00000b

1 1 1

無音出力

1Hi-Z Hi-Z

(ご注意)PCMOn_ENを"1"に設定するタイミングによっては、PCMO端子への無音出力/ENCODEの開始が1sync遅れることが有りえます。

FJDL7204-003-03

ML7204-003

93/215

(14) CR13

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR13 FD_

SEL

BW_

SEL

TXSC

_SEL1

TXSC

_SEL0

TXBUF

_TIM

RXSC

_SEL1

RXSC

_SEL0

RXBUF

_TIM

変更可能モード I/ I/ I/E I/E I/ I/E I/E I/

初期値 0 0 0 0 0 0 0 0

R/W

B7 : FRAME/DMA 選択レジスタ

0 : FRAME アクセス 1 : DMA スレーブインタフェースアクセス

送信バッファ、受信バッファへのアクセス方法を選択します。初期値はフレームアクセスになります。 B6 : MCU インタフェースデータ幅選択レジスタ

0 : データ幅 16bit インタフェース 1 : データ幅 8bit インタフェース

送信バッファ、受信バッファへのデータバス幅を選択します。初期値は 16bit になります。 8bit で使用する場合には D15～D8 は”1”もしくは”0”で固定してください。

B5-B4 : 送信側 Speech CODCE 選択レジスタ

( 0 , 0 ) : G.729.A ( 0 , 1 ) : G.711(-law) ( 1 , 0 ) : 禁止 ( 1 , 1 ) : G.711(A-law)

B3 : 送信バッファリング時間選択レジスタ

0 : 10ms 1 : 20ms

送信バッファのバッファリング時間を選択します。初期値は 10ms になります。

B2-B1 : 受信側 Speech CODCE 選択レジスタ

( 0 , 0 ) : G.729.A ( 0 , 1 ) : G.711(-law) ( 1 , 0 ) : 禁止 ( 1 , 1 ) : G.711(A-law)

（注意）受信側 Speech CODEC 選択レジスタ（RXSC_SEL[1:0]）への設定を（1,1）として G.711（A-law）を選択し

た場合には、G.711 デコーダ出力直後のゲインコントロールで(ターゲット値)－18.6dB とし、その後段のゲインコン

トロールで（ターゲット値）＋18.6dB の設定を必ず行なってください。受信バッファからの入力信号を VFRO0に出力

する場合のターゲット値(例)に対する推奨値を下表に示します。また、受信側でトーン検出器 0,1 を使用する場合に

は上記内容に合わせ検出レベルの調整を行なってください。ゲインコントロール名称ターゲット値（例）推奨値備考

RXGAIN_CH1 0008h（0dB） 000Fh（-18.6dB）

0039h(-7.03dB) 01E6h(+11.60dB)

001Ah(-13.8dB) 00DEh(+4.78dB)

RXGAIN_SC

000Bh(-21.3dB) 005Eh(-2.69dB)

FJDL7204-003-03

ML7204-003

94/215

B0 : 受信バッファリング時間選択レジスタ

0 : 10ms 1 : 20ms

受信バッファのバッファリング時間を選択します。初期値は 10ms になります。

(14) CR14

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR14 # # # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

/

B7-B0 : 予約ビット初期値変更禁止 (16) CR15

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR15 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/


FJDL7204-003-03

ML7204-003

95/215

(17) CR16

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR16 # # # # # FDET

_OER

FDET

_FER

FDET

_RQ

変更可能モード - - - - - /E /E /E

初期値 0 0 0 0 0 0 0 0

R/W

B7-B3 : 予約ビット初期値変更禁止 B2 : FSK 受信オーバーランエラー通知レジスタ

0 : オーバーランエラー無し 1 : オーバーランエラー発生

FSK データを受信中にオーバーランエラーが発生した場合、次の読み出し要求(FDET_RQ=1)時に、本

ビットも”1”に設定します。FDET_RQ のクリア時に、本ビットへも”0”を書き込み、必ずクリアしてください。 B1 : FSK 受信フレーミングエラー通知レジスタ

0 : フレーミングエラー無し 1 : フレーミングエラー発生

FSK データを受信した時に、SP（Stop Bit "1"）が正常に検出されない場合、該当データの読み出し要求

(FDET_RQ=1)時に、本ビットも”1”に設定します。FDET_RQ のクリア時に、本ビットへも”0”を書き込み、必

ずクリアしてください。 B0 : FSK 受信データ読み出し要求通知レジスタ

0 : 読み出し要求無し 1 : 読み出し要求有り

FSK データ(10bit)を受信すると、ST(Start Bit "0")、SP(Stop Bit "1")を除いたデータビット(8 ビット)を、

FDET_D[7:0]に格納し、本ビットを"1"に設定します。受信データの読み出し完了後、本ビットへ”0”を書き

込むことでクリアしてください。

FSK_DET に関する制御方法の詳細は、後述の内部データメモリアクセス、制御方法の FSK 受信器 (FSK_DET)の頁をご参考にしてください。上記 B2-B0 で(“0”→”1”)の変化があった場合に INTB 割り込みが発生します。

FJDL7204-003-03

ML7204-003

96/215

(18) CR17

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR17 # # # # # # # FGEN

_FLAG

変更可能モード - - - - - - - I/E

初期値 0 0 0 0 0 0 0 0

R/W

B７-B1 : 予約ビット初期値変更禁止 B0 : FSK 出力データ設定完了フラグ

FSK 出力データ設定レジスタ(FGEN_D[7:0])へのデータ書き込み後、本ビットを”1”にセットしてください。

FSK 信号生成部の内部バッファへの取り込み完了で、本ビットは”0”に自動クリアされ、同時に割り込み

を発生します。なお、本ビットが”1”の時には、本レジスタへの書き込みは行わないで下さい。詳細は、後述の内部データメモリアクセス、制御方法の FSK 生成器の頁をご参考にしてください。

上記、ビット B0 で( ”1”→”0” )の変化があった場合に INTB 割り込みが発生します。 (19) CR18

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR18 # # # # # # # TMOVF

変更可能モード - - - - - - - /E

初期値 0 0 0 0 0 0 0 0

R/W

B7-B1 : 予約ビット初期値変更禁止 B0 : タイマオーバーフロー表示レジスタ

0 : タイマオーバーフロー発生中以外 1 : タイマオーバーフロー発生中

タイマカウンタ値とタイマデータ設定値が一致し、タイマオーバフローが発生した時に、タイマオーバーフロ

ー表示レジスタ（TMOVF）が”1”となり、INTB 割り込みが発生します。タイマーオーバーフローの割り込みは、MCU 側から TMOVF への”0”ライト、またはタイマ制御用レジスタ

（TIM_EN）への”0”ライトによるタイマ停止により、”0”クリアされます。

上記、ビット B0 で( ”0”→”1” )の変化があった場合に INTB 割り込みが発生します。

FJDL7204-003-03

ML7204-003

97/215

(20) CR19

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR19 DSP

_ERR # #

TONE1_

DET

TONE0_

DET

TGEN1_

EXFLAG

TGEN0_

EXFLAG #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/

B7 : DSP ステータスレジスタ

0 : 正常動作状態 1 : 異常動作状態

本 LSI には、内部的にウォッチドックタイマが内蔵されており、本 LSI の周辺における外乱、または電源

異常等によって DSP のプログラムに暴走が起きた際に DSP ステータスレジスタ（DSP_ERR）が”1”に設定

され、割り込みが発生します。本ビットが”1”になった場合には、PDNB、あるいはソフトパワーダウンリセッ

ト制御レジスタ（SPDN）を使用しパワーダウンリセットを設定してください。本ビットはパワーダウンリセット

によってクリアーされす。（注意） DSP ステータスレジスタ（DSP_ERR）は全ての異常動作を検出できるわけではありません。DSP が暴

走した場合でもウォッチドックタイマがクリアーされるような異常動作状態になった場合には検出できま

せん。 B6-B5 : 予約ビット初期値変更禁止 B4 : TONE1 検出器検出ステータスレジスタ 0 : 非検出 1 : 検出 B3 : TONE0 検出器検出ステータスレジスタ 0 : 非検出 1 : 検出

TDET0、TDET1 の詳細は、後述の内部データメモリアクセス、制御方法のトーン検出器 0、トーン検出器 1の頁をご参考にしてください。

B2 : TGEN1 実行中フラグ表示レジスタ 0 : 停止中 1 : 動作中 B1 : TGEN0 実行中フラグ表示レジスタ 0 : 停止中 1 : 動作中

TGEN0_EXFLAG / TGEN1_EXFLAG の詳細は、後述の内部データメモリアクセス、制御方法のトーン生

成器 0 / トーン生成器 1 の頁をご参考にしてください。 B0 : 予約ビット初期値変更禁止上記ビット B7 に(“0”→”1”)の変化、及びビット B4-B1 に(“0”→”1”、 “1”→”0”)の変化があった場合に INTB割り込みが発生します。

FJDL7204-003-03

ML7204-003

98/215

(21) CR20

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR20 INT DP_DET # DTMF

_DET

DTMF_

CODE3

DTMF_

CODE2

DTMF_

CODE1

DTMF_

CODE0

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/

B7 : 割り込み発生ステータスレジスタ

INTB の論理を反転した直結レジスタです。 INTB が”L”の場合に”1”が読み出されます。それ以外は”0”が読み出されます。

0 : INTB が”H”の区間 1 : INTB が”L”の区間

（注意） DSP_ERR が発生した場合は INT レジスタと INTB の状態は一致しない場合があります。

B6 : ダイヤルパルス検出器検出ステータスレジスタ

ダイヤルパルスが検出されている区間で”1”になります。それ以外は”0”になります。 0 : ダイヤルパルス非検出 1 : ダイヤルパルス検出

B5 : 予約ビット初期値変更禁止 B4 : DTMF 検出器検出ステータスレジスタ

DTMF 信号が検出されている区間で”1”になります。それ以外は”0”になります。 0 : 非検出 1 : 検出

B3-0 : DTMF コード表示レジスタ

DTMF 検出器制御レジスタ（DTMF_EN）を”1”に設定し、DTMF 信号を検出している区間(DTMF 検出

器検出ステータスレジスタ DTMF_DET=”1”)に有効なコードが格納されます。DTMF 信号の非検出

(DTMF_DET=”0”)時には”0000”を出力します。各コードを表 10に示します。

上記、ビット B6,B4-B0 で( ”0”→”1” , ”1”→”0” )の変化があった場合に INTB 割り込みが発生します。

FJDL7204-003-03

ML7204-003

99/215

表 10 DTMF 検出コード表

DTMF_3 DTMF_２ DTMF_１ DTMF_０低群[Ｈｚ] 高群[Ｈｚ] ﾀﾞｲﾔﾙ番号

００００６９７１２０９ 1

０００１７７０１２０９ 4

００１０８５２１２０９ 7

００１１９４１１２０９ *

０１００６９７１３３６ 2

０１０１７７０１３３６ 5

０１１０８５２１３３６ 8

０１１１９４１１３３６ 0

１０００６９７１４７７ 3

１００１７７０１４７７ 6

１０１０８５２１４７７ 9

１０１１９４１１４７７ #

１１００６９７１６３３ A

１１０１７７０１６３３ B

１１１０８５２１６３３ C

１１１１９４１１６３３ D

FJDL7204-003-03

ML7204-003

100/215

(22) CR21

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR21 TX_SC

FLAG

TX_BT

FLAG

TXREQ

_DC

TXREQ

_First

TXERR

_CH2

TXERR

_CH1

FR0_

CH2

FR0_

CH1

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/

B7 : 送信側 Speech CODEC 動作モード通知フラグ

0 : G.729.A 1 : G.711(-law / a-law)

送信側 Speech CODEC 符号化形式切替制御時に、本ビットを参照することで、送信側 Speech CODECの動作モードを確認することが出来ます。FR0B の立下りによる送信要求時に本ビットが”0”であれば、

該当送信データが G.729.A 符号化形式でエンコードされていることを示します。FR0B の立下りによる送

信要求時に本ビットが”1”であれば、該当送信データが G.711 符号化形式(-law / a-law)でエンコード

されていることを示します。送信側 Speech CODEC 符号化形式切替制御については、図 22～図 25をご参照ください。

B6 : 送信側バッファリング時間動作モード通知フラグ

0 : 10ms 1 : 20ms

本ビットを参照することで、送信側バッファリング時間の動作モードを確認することが出来ます。FR0B の

立下りによる送信要求時に本ビットが”0”であれば、送信バッファが 10ms 分のエンコードデータをバッフ

ァリングしていることを示します。FR0B の立下りによる送信要求時に本ビットが”1”であれば、送信バッフ

ァが 20ms 分のエンコードデータをバッファリングしていることを示します。 B5 : 2 チャネル送信要求中通知レジスタ

0 : 2 チャネル送信要求中以外 1 : 2 チャネル送信要求中

2 チャネル送信要求中(TXREQ_DC=1)では、1 フレーム内で 2 回の送信要求を行います。 CH1 送信要求(FR0_CH1=1)でチャネル 1 の送信データ、CH2 送信要求(FR0_CH2)でチャネル 2 の送

信データの読み出しを行ってください。 B4 : 送信フレーム開始通知レジスタ

2 チャネル送信要求中(TXREQ_DC=1)では、1 フレーム内で 2 回の送信要求を行いますが、本ビット

により各送信フレームの開始タイミングを確認することが出来ます。 2 チャネル送信要求中(TXREQ_DC=1)において、CH1 送信要求(FR0_CH1=1)直前に、本ビット

は”1”に設定され、CH2 送信要求(FR0_CH2=1)直前に本ビットは”0”にクリアされます。図 32～図 35の 2 チャネル処理時の送受信バッファ制御方法もご参照ください。

B3 : CH2 送信エラーステータスレジスタ

0 : CH2 送信エラー発生無し 1 : CH2 送信エラー発生

読み出し有効期間内で CH2 送信データの読み出しが完了しない場合に”1”となり、それ以外の場合

は”0”となります。 B2 : CH1 送信エラーステータスレジスタ

0 : CH1 送信エラー発生無し 1 : CH1 送信エラー発生

FJDL7204-003-03

ML7204-003

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読み出し有効期間内で CH1 送信データの読み出しが完了しない場合に”1”となり、それ以外の場合

は”0”となります。 B1 : CH2 送信要求通知レジスタ

0 : CH2 送信要求発生無し 1 : CH2 送信要求発生

CH2 送信データを格納した送信バッファがフルになった場合に”1”となり、送信バッファ内のデータの読

み出しが完了するか、規定時間を超えた場合に”0”となります。 B0 : CH1 送信要求通知レジスタ

0 : CH1 送信要求発生無し 1 : CH1 送信要求発生

CH1 送信データを格納した送信バッファがフルになった場合に”1”となり、送信バッファ内のデータの読

み出しが完了するか、規定時間を超えた場合に”0”となります。

フレームモード時(FD_SEL=0)には、ビット B1 とビット B0 の否定論理和(NOR)をとった信号が FR0B 端子に出

力されます。（※）

（注意）※ DMA モード時(FD_SEL=1)には、ビット B1、B0 と FR0B(DMARQ0B)端子の状態は一致しませんので、

ご注意ください。上記、ビット B3-B2 で( ”0”→”1” , ”1”→”0” )の変化、及びビット B1-B0 で( ”0”→”1”)があった場合に INTB 割

り込みが発生します。

FJDL7204-003-03

ML7204-003

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(23) CR22

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR22 RX_SC

FLAG

RX_BT

FLAG

RXREQ

_DC

RXREQ

_First

RXERR

_CH2

RXERR

_CH1

RXBW

_ERR FR1

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/

B7 : 受信側 Speech CODEC 動作モード通知フラグ

0 : G.729.A 1 : G.711(-law / a-law)

受信側 Speech CODEC 符号化形式切替制御時に、本ビットを参照することで、受信側 Speech CODECの動作モードを確認することが出来ます。FR1B の立下りによる受信要求時に本ビットが”0”であれば、

G.729.A 符号化形式の受信データを要求していることを示します。FR1B の立下りによる受信要求時に

本ビットが”1”であれば、G.711 符号化形式(-law / a-law)の受信データを要求していることを示します。受信側 Speech CODEC 符号化形式切替制御については、図 26～図 29をご参照ください。

B6 : 受信側バッファリング時間動作モード通知フラグ

0 : 10ms 1 : 20ms

本ビットを参照することで、受信側バッファリング時間の動作モードを確認することが出来ます。FR1B の

立下りによる受信要求時に本ビットが”0”であれば、受信バッファは 10ms 分のデータの書き込みを要求

していることを示します。FR1B の立下りによる受信要求時に本ビットが”1”であれば、受信バッファは

20ms 分のデータの書き込みを要求していることを示します。 B5 :2 チャネル受信要求中通知レジスタ

0 : 2 チャネル受信要求中以外 1 : 2 チャネル受信要求中

2 チャネル受信要求中(RXREQ_DC=1)では、1 フレーム内で 2 回の受信要求を行います。受信要求毎(FR1=1)に、チャネル 1、またはチャネル 2 の受信データの書き込みを行ってください。

B4 : 受信フレーム開始通知レジスタ

2 チャネル受信要求中(RXREQ_DC=1)では、1 フレーム内で 2 回の受信要求を行いますが、本ビット

により 1 回目の受信要求であるか否かを確認することが出来ます。受信要求(FR1=1)が発生した時に、本ビットが”1”になっていれば 1 回目の受信要求であり、”0”にな

っていれば 2 回目の受信要求となります。図 32～図 35の 2 チャネル処理時の送受信バッファ制御

方法もご参照ください。 B3 : CH2 受信エラーステータスレジスタ

0 : CH2 受信エラー発生無し 1 : CH2 受信エラー発生

書き込み有効期間内で CH2 受信データの書き込みが完了しない場合に”1”となり、それ以外の場合

は”0”となります。

FJDL7204-003-03

ML7204-003

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B2 : CH1 受信エラーステータススレジスタ 0 : CH1 受信エラー発生無し 1 : CH1 受信エラー発生

書き込み有効期間内で CH1 受信データの書き込みが完了しない場合に”1”となり、それ以外の場合

は”0”となります。 B1 :受信無効書き込みエラー通知レジスタ

0 : 受信無効書き込み発生無し 1 : 受信無効書き込み発生

2 チャネル受信要求中(RXREQ_DC=1)における、以下の禁則事項が守られずに、MCU 側から受信デ

ータのチャネル通知が行われた場合に”1”となり、それ以外の場合は”0”となります。 ◆禁則事項 1 : 1 フレームで同チャネルの受信データを連続して書き込まないで下さい。

1 フレームで同チャネルの受信データが連続して書き込まれた場合に RXBW_ERR が”1”となります。この場合、1 回目の受信要求(FR1=1 & RXREQ_First = 1)で書き込まれたデータはデコードされますが、 2 回目の受信要求(FR1=1 & RXREQ_First = 0)で書き込まれたデータは廃棄されます。

◆禁則事項 2 : RXFLAG_[CH2:CH1] = [1:1]、[0:0]の設定は禁止です。

RXFLAG_[CH2:CH1] = [1:1]、[0:0]と設定された場合、該当受信データを廃棄し、RXBW_ERR を”1”とし

ます。 B0 : 受信要求通知レジスタ

0 : 受信要求無し 1 : 受信要求有り

受信データを格納する受信バッファがエンプティーになった場合に”1”となり、受信バッファがフルになるか、

規定時間を超えた場合に”0”となります。フレームモード時(FD_SEL=0)には、ビット B0 の論理を反転した信号が FR1B 端子に出力されます。（※）

（注意）※ DMA モード時(FD_SEL=1)には、ビット B0 と FR1B(DMARQ1B)端子の状態は一致しませんので、ご

注意ください。上記、ビット B3-B1 で( ”0”→”1” , ”1”→”0” )の変化、及びビット B0 で( ”0”→”1”)があった場合に INTB 割り込

みが発生します。

FJDL7204-003-03

ML7204-003

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送受信バッファ制御関連のレジスタ一覧を表 11に示します。 Speech CODEC の動作状態(1 チャネル動作／2 チャネル動作)により、MCU 側で参照・設定するレジス

タが異なりますのでご注意ください。

表 11 送受信バッファ制御関連レジスタ一覧単一チャネル動作 2 チャネル動作 CR Bit レジスタ名称(略称)

SC_EN=1,DC_EN=0 SC_EN=1,DC_EN=1

B0 CH1 送信要求通知レジスタ (FR0_CH1) ○ ○

B1 CH2 送信要求通知レジスタ(FR0_CH2) × ○


B3 CH2 送信エラーステータスレジスタ(TXERR_CH2) × ○

B4 送信フレーム開始通知レジスタ(TXREQ_First) × ○

B5 2 チャネル送信要求中通知レジスタ(TXREQ_DC) × ○

B6 送信側バッファリング時間動作モード通知フラグ

（TX_BTFLAG）

○ ○

送

信

制

御

CR21

B7 送信側 Speech CODEC 動作モード通知フラグ

(TX_SCFLAG)

○

○

B0 受信要求通知レジスタ(FR1) ○ ○

B1 受信無効書き込みエラー通知レジスタ(RXBW_ERR) × ○

B2 CH1 受信エラーステータススレジスタ(RXERR_CH1) ○ ○

B3 CH2 受信エラーステータスレジスタ(RXERR_CH2) × ○

B4 受信フレーム開始通知レジスタ (RXREQ_First) × ○

B5 2 チャネル受信要求中通知レジスタ(RXREQ_DC) × ○

B6 受信側バッファリング時間動作モード通知フラグ

(RX_BTFLAG)

○ ○

CR22

B7 受信側 Speech CODEC 動作モード通知フラグ

(RX_SCFLAG)

○

○

受

信

制

御

CR5 B1-

B0

受信データ書き込みチャネル通知レジスタ

RXFLAG_[CH2:CH1]

× ○

(備考) ○:使用、×:未使用

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ML7204-003

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(24) CR23

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR23 SC_EN DC_EN DEC_

OUTON

ACTCH

_FLAG

G711_

PLCEN# # #

変更可能モード I/E I/E /E /E I/E - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : Speech CODEC 制御レジスタ

0 : Speech CODEC 停止エンコーダーは停止、送信バッファへのデータ格納停止。デコーダは停止、無音データを常時出力。

1:Speech CODEC 動作本ビットを”1”に設定することで動作を開始します。Speech CODEC は初期化を行い起動します。

（注意） Speech CODEC 停止時のご注意

Speech CODEC 停止は、事前に以下の設定を行なってから実施してください。・CR21 立ち上がり割り込みマスク制御(CR21_INTP_MSKCNT)への 00FFh 書き込み・CR22 立ち上がり割り込みマスク制御(CR22_INTP_MSKCNT)への 00FFh 書き込み

B6 : Speech CODEC2 チャネル処理制御レジスタ

0 :Speech CODEC 2 チャネル処理停止 1: Speech CODEC 2 チャネル処理起動

B5 : デコード出力制御レジスタ

本ビットにより、Speech CODEC 起動後の初のデコード出力タイミングを制御します。 Speech CODEC 起動後、初の受信データの書き込みを行い、tWAIT の待ち時間が経過していれば、

本ビットを”1”に設定することができます。本ビットを”1”に設定すると、選択した Speech CODEC の符号

化形式により、以下のようにデコード出力を開始します。 G.711(μ-law/A-law)選択時：

PLC 機能を有効に設定した場合、本ビットを”1”に設定後、約 3.75ms の無音データが出力されその後デコード出力を開始します。 PLC 機能を無効に設定した場合は、本ビットを”1”に設定後、デコード出力を開始します。

G.729.A 選択時：本ビットを”1”に設定後、約 15ms 後にデコード出力を開始します。

なお、上記デコード出力開始までの時間は、デコード出力開始オフセット時間制御用内部データメモリ

(DEC_ONTIM)への設定により、0.125ms 単位で遅らせることが可能です。（DEC_ONTIM 設定可能範囲:0.125ms～32ms）また、SC_EN を”0”に設定し Speech CODEC を停止する時に、本ビットも”0”にクリアしてください。制御方法の詳細は、図 18～図 21の受信バッファ制御タイミングをご参照ください。

（注意）tWAIT の待ち時間として、Speech CODEC 起動後、1ms 以上必要となります。

（注意） SC_EN=”1”(Speech CODEC 起動)と同時に DEC_OUTON も”1”に設定することも可能です。但し、この場合、事前にデコード出力開始オフセット時間制御用内部データメモリ(DEC_ONTIM)を0008h(1ms)～0100h(32ms)の間になるように設定してください。 Speech CODEC 起動後に初の受信データの書き込み完了、かつ上記オフセット時間の経過後にデ

コード出力を開始します。

FJDL7204-003-03

ML7204-003

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B4 : 動作チャネル通知レジスタ 0 :CH1 のエンコード、デコードを継続 1: CH2 のエンコード、デコードを継続

2 チャネル動作中(SC_EN=1、DC_EN=1)から単一チャネル動作(SC_EN=1、DC_EN=0)へ遷移さ

せる場合に、エンコード、デコードを継続させるチャネル(CH1 or CH2)を本ビットにより通知してくださ

い。また、単一チャネル動作時(SC_EN=1、DC_EN=0)から Speech CODEC 停止(SC_EN=0)する

場合には、MCU 側から本ビットも”0”クリアしてください。なお、CH2 のエンコード、デコードを継続した場合でも、LSI の処理としては単一チャネル動作として動

作しますので、受信要求、送信要求等の各種ステータスは CH1 のステータスを表示しますので、ご注

意ください。 B3 : G.711 PLC 機能イネーブル制御レジスタ

本ビットに”1”を設定することで、G.711 PLC 機能を有効にします。 0 :無効 1 :有効

（注意）G711_PLCEN を”1”に設定する時は、必ず SC_EN が”0”の状態で行って下さい。

B2-B1 : 予約ビット初期値変更禁止 B0 : 予約ビット初期値変更禁止 (25) CR24

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR24 # # # # # # PCM_

TXEN2

PCM_

RXEN2

変更可能モード - - - - - - I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7-B2 : 予約ビット初期値変更禁止 B1 : PCM_TXEN2 接続パス制御

0 : 非接続 1 : 接続

B0 : PCM_RXEN2 接続パス制御

0 : 非接続 1 : 接続

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ML7204-003

107/215

(26) CR25

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR25 FDET

_D7

FDET

_D6

FDET

_D5

FDET

_D4

FDET

_D3

FDET

_D2

FDET

_D1

FDET

_D0

変更可能モード -

初期値 0 0 0 0 0 0 0 0

R/

B7-B0 : FSK 受信データ格納用レジスタ

詳細は、後述の内部データメモリアクセス、制御方法の FSK 受信器(FSK_DET)の頁をご参考にしてくださ

い。 (26) CR26

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR26 DPDET_

DATA7

DPDET_

DATA6

DPDET_

DATA5

DPDET_

DATA4

DPDET_

DATA3

DPDET_

DATA2

DPDET_

DATA1

DPDET_

DATA0

変更可能モード -

初期値 0 0 0 0 0 0 0 0

R/

B7-B0 : 検出ダイヤルスパルス数表示レジスタ

検出したダイヤルパルス数を表示します。詳細は、後述の内部データメモリアクセス、制御方法のダイヤルパルス検出器(DPDET)の頁をご参考にし

てください。 (注意) 「検出ダイヤルパルス数表示レジスタ（DPDET-DATA[7:0]）の読み出しは、ダイヤルパルス検出ステー

タスレジスタ(DP_DET)が”1”→”0”のタイミングで行って下さい。 (27) CR27

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR27 FGEN

_D7

FGEN

_D6

FGEN

_D5

FGEN

_D4

FGEN

_D3

FGEN

_D2

FGEN

_D1

FGEN

_D0


初期値 0 0 0 0 0 0 0 0

R/W

B7-B0 : FSK 出力データ設定用レジスタ

詳細は、後述の内部データメモリアクセス、制御方法の FSK 生成器(FSK_GEN)の頁をご参考にしてくだ

さい。

FJDL7204-003-03

ML7204-003

108/215

(28) CR28

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR28 FDET

_EN

FGEN

_EN TIM_EN

TDET1

_EN

TDET0

_EN

DTMF

_EN EC_EN #

変更可能モード I/E I/E I/E I/E I/E I/E I/E -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : FSK_DET 制御レジスタ

0：FSK_DET 停止 1：FSK_DET 動作

本ビットを”1”に設定することで FSK 受信器（FSK_DET）は動作を開始します。制御方法の詳細は、後

述の内部データメモリアクセス、制御方法の FSK 受信器の頁をご参考にしてください。 B6 : FSK_GEN 制御レジスタ

0：FSK_GEN 停止 1：FSK_GEN 動作

本ビットを”1”に設定することで FSK 生成器（FSK_GEN）は動作を開始します。制御方法の詳細は、後

述の内部データメモリアクセス、制御方法の FSK 生成器の頁をご参考にしてください。 B5 : タイマ制御用レジスタ

本ビットに”1”を設定することでタイマのカウントアップを開始します。 “0”を設定するとカウントアップを停止し、タイマカウンタ値をクリアーします。

0 : カウント停止 1 : カウント開始

B4 : TONE1 検出器制御レジスタ

0 : TONE_DET1 停止 1 : TONE_DET1 動作

本ビットを”1”に設定することで TONE1 検出器は動作を開始します。2100Hz*のトーンを検出している

期間、TONE1 検出器検出ステータスレジスタ（TONE1_DET）に”1”が設定されます。 B3 : TONE0 検出器制御レジスタ

0 : TONE_DET0 停止 1 : TONE_DET0 動作

本ビットを”1”に設定することで TONE0 検出器は動作を開始します。1650Hz*のトーンを検出している

期間、TONE0 検出器検出ステータスレジスタ（TONE0_DET）に”1”が設定されます。（備考）＊検出周波数は変更可能です。変更を希望する場合にはローム営業窓口までお問い合わせください。

B2 : DTMF 検出器制御レジスタ 0 : DTMF 検出機能停止 1 : DTMF 検出機能動作

本ビットを”1”に設定することで DTMF 検出器は動作を開始します。DTMF 信号を検出している期間、

DTMF 検出器検出ステータスレジスタ（DTMF_DET）に”1”が設定されます。

FJDL7204-003-03

ML7204-003

109/215

B1 : エコーキャンセラ制御レジスタ

0 : エコーキャンセラ機能停止(エコーキャンセラをスルーします。) 1 : エコーキャンセラ機能動作

（備考）動作開始時にエコーキャンセラ内部係数はクリアーされて起動します。

B0 : 予約ビット初期値変更禁止 (29) CR29

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR29 # DPGEN

_EN

DPGEN

_POL

DPGEN

_PPS

DPGEN

_DATA3

DPGEN

_DATA2

DPGEN

_DATA1

DPGEN

_DATA0

変更可能モード - I/E I/ I/E I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 予約ビット初期値変更禁止 B6 : ダイヤルパルス送出制御用レジスタ

0 : ダイヤルパルス出力停止 1 : ダイヤルパルス出力動作

B5 : ダイヤルパルス出力極性制御用レジスタ

0 : 正論理（Low:ブレイク区間、High:メイク区間） 1 : 負論理（Low:メイク区間、High:ブレイク区間）

B4 : ダイヤルパルス速度制御用レジスタ

0 : 10PPS 1 : 20PPS

B3-B0 : ダイヤルスパルス数設定レジスタ

送出するダイヤルパルス数を設定してください。上限 : 10 (データ : Ah) 下限 : 1 (データ : 1h)

(注意) DPGEN を起動(DPGEN_EN=1)する前に、必ず以下の設定を行って下さい。

・ダイヤルパルス出力極性制御用レジスタ（DPGEN_POL）の設定を行って下さい。本設定により、ダイヤルパルス出力端子の出力レベル(初期値)が以下のようになります。

DPGEN_POL=0（正論理）の場合：GPO0[2]／DPO = “0” DPGEN_POL=1（負論理）の場合：GPO0[2]／DPO = “1”

・上記設定後、GPIOA[2]の 1 次機能／2 次機能選択レジスタ（GPFA[2]）を”1”とし、2 次機能(ダイヤルパルス出力端子)に設定してください。

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ML7204-003

110/215

(31) CR30

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR30 # FDET

_SEL #

DTMF

_SEL

TDET1_

SEL1

TDET1_

SEL0

TDET0_

SEL1

TDET0_

SEL0

変更可能モード - I/E - I/E I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

本 LSI に内蔵された各種検出器に入力する信号を選択してください。また、TXDETA、TXDETB、RXDET、

RXDET_PCM については前述のブロック図に記載された各種検出器パスをご参照ください。 B７ : 予約ビット初期値変更禁止 B6 : FSK 検出パス選択レジスタ 0 : TXDETA 1 : TXDETB B5 : 予約ビット初期値変更禁止 B4 : DTMF 検出パス選択レジスタ 0 : TXDETA 1 : TXDETB B3-B2 : TONE_DET1 検出パス選択レジスタ 00 : TXDETA 01 : TXDETB 10 : RXDET 11 : RXDET_PCM B1-B0 : TONE_DET0 検出パス選択レジスタ 00 : TXDETA 01 : TXDETB 10 : RXDET 11 : RXDET_PCM

FJDL7204-003-03

ML7204-003

111/215

(32) CR31

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR31 LPEN1 LPEN0 CODEC

B_TXEN

CODEC

B_RXEN

CODEC

A_TXEN

CODEC

A_RXEN

SC_

TXEN

SC_

RXEN

変更可能モード I/E I/E I/E I/E I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

前述のブロック図に記載された各種通話パスの接続／非接続を設定してください。 B7 : LPEN1 接続パス制御

0 : 非接続 1 : 接続

B6 : LPEN0 接続パス制御

0 : 非接続 1 : 接続

B5 : CODECB_TXEN 接続パス制御

0 : 非接続 1 : 接続

B4 : CODECB_RXEN 接続パス制御

0 : 非接続 1 : 接続

B3 : CODECA_TXEN 接続パス制御

0 : 非接続 1 : 接続

B2 : CODECA_RXEN 接続パス制御

0 : 非接続 1 : 接続

B1 : SC_TXEN 接続パス制御

0 : 非接続 1 : 接続

B0 : SC_RXEN 接続パス制御

0 : 非接続 1 : 接続

FJDL7204-003-03

ML7204-003

112/215

(33) CR32

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR32 # # RXGEN

A_EN

RXGEN

B_EN

PCM_

TXEN1

PCM_

TXEN0

PCM_

RXEN1

PCM_

RXEN0

変更可能モード - - I/E I/E I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

前述のブロック図に記載された各種通話パスの接続／非接続を設定してください。 B7-B6 : 予約ビット初期値変更禁止 B5 : RXGENA_EN 接続パス制御

0 : 非接続 1 : 接続

B4 : RXGENB_EN 接続パス制御

0 : 非接続 1 : 接続

B3 : PCM_TXEN1 接続パス制御

0 : 非接続 1 : 接続

B2 : PCM_TXEN0 接続パス制御

0 : 非接続 1 : 接続


0 : 非接続 1 : 接続


0 : 非接続 1 : 接続

FJDL7204-003-03

ML7204-003

113/215

(34) CR33

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR33 # # # PCM_

ITS1[4]

PCM_

ITS1[3]

PCM_

ITS1[2]

PCM_

ITS1[1]

PCM_

ITS1[0]

変更可能モード - - - I/E I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W


B4-B0 : PCM 入力タイムスロット選択レジスタ 1

PCM データの取り込みを行うタイムスロット番号を、表 12の選択表に従い設定してください。設定したタイムスロット位置の PCM データを受信する為には、PCM 入力タイムスロット 1 イネーブル制御

レジスタ(PCMI1_EN)を”1”に設定する必要があります。

表 12 PCM 入力タイムスロット選択表 1

B4 B3 B2 B1 B0 Time Slot B4 B3 B2 B1 B0 Time Slot

0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32

(注意)

本レジスタへの設定は、必ず PCM 入力タイムスロット選択 1 イネーブル制御レジスタ

(PCMI1_EN)が”0”の状態で行ってください。 (注意)

PCM 符号化形式(PCM_SEL[1:0])の設定により、1 タイムスロットのビット数は 16bit リニア設定時：16 ビット G.711(-law/A-law)設定時：8 ビット



FJDL7204-003-03

ML7204-003

114/215

(35) CR34

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR34 # # # PCM_

ITS2[4]

PCM_

ITS2[3]

PCM_

ITS2[2]

PCM_

ITS2[1]

PCM_

ITS2[0]


初期値 0 0 0 0 0 0 0 0

R/W

B7-B5 : 予約ビット初期値変更禁止 B4-B0 : PCM 入力タイムスロット選択レジスタ 2





0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32

(注意)






FJDL7204-003-03

ML7204-003

115/215

(36) CR35

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR35 # # # PCM_

OTS1[4]

PCM_

OTS1[3]

PCM_

OTS1[2]

PCM_

OTS1[1]

PCM_

OTS1[0]


初期値 0 0 0 0 0 0 0 0

R/W

B7-B5 : 予約ビット初期値変更禁止 B4-B0 : PCM 出力タイムスロット選択レジスタ 1

PCM データを出力するタイムスロット番号を、表 14の選択表に従い設定してください。設定したタイムスロット位置で PCM データを出力する為には、PCM 出力タイムスロット 1 イネーブル制御

レジスタ(PCMO1_EN)を”1”に設定する必要があります。

表 14 PCM 出力タイムスロット選択表 1


0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32

(注意) 本レジスタへの設定は、必ず PCM 出力タイムスロット選択 1 イネーブル制御レジスタ

(PCMO1_EN)が”0”の状態で行ってください。 (注意)




FJDL7204-003-03

ML7204-003

116/215

(37) CR36

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR36 # # # PCM_

ITS3[4]

PCM_

ITS3[3]

PCM_

ITS3[2]

PCM_

ITS3[1]

PCM_

ITS3[0]


初期値 0 0 0 0 0 0 0 0

R/W

B7-B5 : 予約ビット初期値変更禁止 B4-B0 : PCM 入力タイムスロット選択レジスタ 3





0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32

(注意)






FJDL7204-003-03

ML7204-003

117/215

(38) CR37

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR37 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/


FJDL7204-003-03

ML7204-003

118/215

(39) CR38

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR38 # # # PCM_

OTS2[4]

PCM_

OTS2[3]

PCM_

OTS2[2]

PCM_

OTS2[1]

PCM_

OTS2[0]


初期値 0 0 0 0 0 0 0 0

R/W

B7-B5 : 予約ビット初期値変更禁止 B4-B0 : PCM 出力タイムスロット選択レジスタ 2

PCM データを出力するタイムスロット番号を、表 16の選択表に従い設定してください。設定したタイムスロット位置で PCM データを出力する為には、PCM 出力タイムスロット 2 イネーブル制御

レジスタ(PCMO2_EN)を”1”に設定する必要があります。

表 16 PCM 出力タイムスロット選択表 2


0 0 0 0 0 Slot1 1 0 0 0 0 Slot17

0 0 0 0 1 Slot2 1 0 0 0 1 Slot18

0 0 0 1 0 Slot3 1 0 0 1 0 Slot19

0 0 0 1 1 Slot4 1 0 0 1 1 Slot20

0 0 1 0 0 Slot5 1 0 1 0 0 Slot21

0 0 1 0 1 Slot6 1 0 1 0 1 Slot22

0 0 1 1 0 Slot7 1 0 1 1 0 Slot23

0 0 1 1 1 Slot8 1 0 1 1 1 Slot24

0 1 0 0 0 Slot9 1 1 0 0 0 Slot25

0 1 0 0 1 Slot10 1 1 0 0 1 Slot26

0 1 0 1 0 Slot11 1 1 0 1 0 Slot27

0 1 0 1 1 Slot12 1 1 0 1 1 Slot28

0 1 1 0 0 Slot13 1 1 1 0 0 Slot29

0 1 1 0 1 Slot14 1 1 1 0 1 Slot30

0 1 1 1 0 Slot15 1 1 1 1 0 Slot31

0 1 1 1 1 Slot16 1 1 1 1 1 Slot32

(注意) 本レジスタへの設定は、必ず PCM 出力タイムスロット選択 2 イネーブル制御レジスタ

(PCMO2_EN)が”0”の状態で行ってください。 (注意)




FJDL7204-003-03

ML7204-003

119/215

(40) CR39～CR42

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR36～CR42 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/

B7-B0 : 予約ビットアクセス禁止 (41) CR43

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR43 # # # # # # DPDET

_POL

DPDET

_EN

変更可能モード - - - - - - I/ I/E

初期値 0 0 0 0 0 0 0 0

R/W

B7-B2 : 予約ビット初期値変更禁止 B1 : ダイヤルパルス検出極性制御用レジスタ

DPI 端子より入力される極性の制御を行います。 0 : 極性反転なし 1 : 極性反転あり

B0 : ダイヤルパルス検出器制御レジスタ 0 : ダイヤルパルス検出器停止 1 : ダイヤルパルス検出器動作 (42) CR44～CR47

B7 B6 B5 B4 B3 B2 B1 B0 R/W

CR44～CR47 $ $ $ $ $ $ $ $

変更可能モード - - - - - - - -

初期値 - - - - - - - -

/


FJDL7204-003-03

ML7204-003

120/215

(43) GPCR0

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR0 # GPMA

[6]

GPMA

[5]

GPMA

[4]

GPMA

[3]

GPMA

[2]

GPMA

[1]

GPMA

[0]

変更可能モード - I/E I/E I/E I/E I/E I/E I/E

初期値 0 0 0 0 0 0 0 0

R/W

本レジスタ(GPMA[6:0])で、汎用入出力ポート A[6:0] (GPIOA[6:0])の方向（入力あるいは出力）をビット単位に

設定することが出来ます。 B7 : 予約ビット初期値変更禁止 B6 : GPIOA[6]の入出力設定レジスタ

0 : 入力 1 : 出力

GPFA[6]が 2 次機能(INTB)に設定されている場合は、端子は常に出力状態となります。 B5 : GPIOA[5]の入出力設定レジスタ

0 : 入力 1 : 出力

GPFA[5]が 2 次機能(ACK1B)に設定されている場合は、端子は常に入力状態となります。 B4 : GPIOA[4]の入出力設定レジスタ

0 : 入力 1 : 出力

GPFA[4]が 2 次機能(ACK0B)に設定されている場合は、端子は常に入力状態となります。 B3 : GPIOA[3]の入出力設定レジスタ

0 : 入力 1 : 出力

B2 : GPIOA[2]の入出力設定レジスタ

0 : 入力 1 : 出力

GPFA[2]が 2 次機能(DPO)に設定されている場合は、端子は常に出力状態となります。 B1 : GPIOA[1]の入出力設定レジスタ

0 : 入力 1 : 出力

B0 : GPIOA[0]の入出力設定レジスタ

0 : 入力 1 : 出力

GPFA[0]が 2 次機能(DPI)に設定されている場合は、端子は常に入力状態となります。

FJDL7204-003-03

ML7204-003

121/215

(44) GPCR1

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR1 # GPDA

[6]

GPDA

[5]

GPDA

[4]

GPDA

[3]

GPDA

[2]

GPDA

[1]

GPDA

[0]

変更可能モード I/E I/E I/E I/E I/E I/E I/E

初期値 0 ※ ※ ※ ※ ※ ※ ※

R/W

※ 端子状態に依存

本レジスタ(GPDA[6:0])は、汎用入出力ポート A[6:0] (GPIOA[6:0])の入出力データを格納するレジスタです。汎用出力ポートに設定されている場合、該当ビットへの書き込みにより、書き込んだ値が該当端子から出力さ

れます。また、この場合、該当ビットの読み出しを行うと、該当ビットの値が読み出されます。汎用入力ポートに設定されている場合、該当ビットの読み出しにより、該当端子の端子状態を読み出すことが

出来ます。この場合、該当ビットへの書き込みを行っても、レジスタ値は更新されますが、端子状態は変化しま

せん。なお、1 次機能／2 次機能選択レジスタへの設定により、ポートが 2 次機能に設定されている場合、該当ビット

への書き込みを行っても、レジスタ値は更新されますが、端子状態は変化しません。また、GPMA[6:0]への設

定が入力設定となっている場合は端子状態を、出力設定になっている場合には、該当ビットの値を読み出しま

す。 B7 : 予約ビット初期値変更禁止 B6 : GPIOA[6]のデータレジスタ

GPFA[6] GPMA[6] リード時ライト時

0: 入力端子状態端子状態変化無し 0: GPIOA[6]

1: 出力 GPDA[6]の値書き込み値が端子から出力

0: 入力端子状態端子状態変化無し 1: INTB

1: 出力 GPDA[6]の値端子状態変化無し

B5 : GPIOA[5]のデータレジスタ




0: 入力端子状態端子状態変化無し 1: ACK1B






0: 入力端子状態端子状態変化無し 1: ACK0B


FJDL7204-003-03

ML7204-003

122/215


GPMA[3] リード時ライト時

0: 入力端子状態端子状態変化無し






0: 入力端子状態端子状態変化無し 1: DPO



GPMA[1] リード時ライト時

0: 入力端子状態端子状態変化無し






0: 入力端子状態端子状態変化無し 1: DPI


FJDL7204-003-03

ML7204-003

123/215

(45) GPCR2

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR2 # GPFA

[6]

GPFA

[5]

GPFA

[4] #

GPFA

[2] #

GPFA

[0]

変更可能モード - I/E I/E I/E - I/E - I/E

初期値 0 1 1 1 0 0 0 0

R/W

本レジスタ(GPFA[6-4,2])で、汎用入出力ポート A[6-4,2,0] (GPIOA[6-4,2,0])の 1 次機能／2 次機能を選択出

来ます。 B7 : 予約ビット初期値変更禁止 B6 : GPIOA[6]の 1 次機能／2 次機能選択レジスタ

0 : 汎用入出力ポート A[6] 1 : INTB (初期値)

B5 : GPIOA[5]の 1 次機能／2 次機能選択レジスタ

0 : 汎用入出力ポート A[5] 1 : ACK1B (初期値)

B4 : GPIOA[4]の 1 次機能／2 次機能選択レジスタ

0 : 汎用入出力ポート A[4] 1 : ACK0B (初期値)

B3 : 予約ビット初期値変更禁止 B2 : GPIOA[2]の 1 次機能／2 次機能選択レジスタ

0 : 汎用入出力ポート A[2] (初期値) 1 : DPO(ダイヤルパルス出力端子)

B1 : 予約ビット初期値変更禁止 B0 : GPIOA[0]の 1 次機能／2 次機能選択レジスタ

0 : 汎用入出力ポート A[0] (初期値) 1 : DPI(ダイヤルパルス入力端子)

汎用入出力ポート A (GPIOA[6:0])の 1 次機能／2 次機能の一覧を表 17に示します。

表 17 GPIOA[6:0] 1 次機能／2 次機能一覧

端子 1 次機能 2 次機能

GPIOA[6] 汎用入出力ポート A[6] INTB

GPIOA[5] 汎用入出力ポート A[5] ACK1B

GPIOA[4] 汎用入出力ポート A[4] ACK0B

GPIOA[3] 汎用入出力ポート A[3] －

GPIOA[2] 汎用入出力ポート A[2] DPO(ダイヤルパルス出力端子)

GPIOA[1] 汎用入出力ポート A[1] －

GPIOA[0] 汎用入出力ポート A[0] DPI(ダイヤルパルス入力端子)

FJDL7204-003-03

ML7204-003

124/215

(46) GPCR3

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR3 # # # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W

B7 : 予約ビット初期値変更禁止 B6 : 予約ビット初期値変更禁止 B5 : 予約ビット初期値変更禁止 B4 : 予約ビット初期値変更禁止 B3 : 予約ビット初期値変更禁止 B2 : 予約ビット初期値変更禁止 B1 : 予約ビット初期値変更禁止 B0 : 予約ビット初期値変更禁止

(注意) 本レジスタへのアクセスは禁止です。

(47) GPCR4

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR4 # # # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W



FJDL7204-003-03

ML7204-003

125/215

(48) GPCR5

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR5 # # # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W



(49) GPCR6

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR6 # # # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W



FJDL7204-003-03

ML7204-003

126/215

(50) GPCR7

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR7 # # # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W


(注意) 本レジスタへのアクセスは禁止です。 (51) CRCR8

B7 B6 B5 B4 B3 B2 B1 B0 R/W

GPCR8 # # # # # # # #

変更可能モード - - - - - - - -

初期値 0 0 0 0 0 0 0 0

R/W



FJDL7204-003-03

ML7204-003

127/215

■ 内部データメモリアクセス、制御方法

コントロールレジスタ内にマッピングされた 8 ビットレジスタ（CR6-CR9）が内部データメモリの 16 ビットアドレス (A15～A0) 書き込み、読み出し用の 16 ビットデータ (D15～D0)

に割り当てられています。 PDNB によるパワーダウンリセット解除、または SPDN によるソフトパワーダウンリセットの解除後、約 200ms 後にイニシャルモードに入り、イニシャルモード表示レジスタ(READY)は”１”に設定されます。

このイニシャルモードでは、コントロールレジスタ、内部データメモリの変更が可能となります。以下に内部データメモリへの書き込み方法、及び読み出し方法を示します。

● 書き込み方法(1 ワード)

CR6-CR9 に内部データメモリアドレスおよび書き込みデータを設定後、内部データメモリ 1 ワードライト

制御レジスタ（XDMWR）を”１”に設定することにより 1 ワード分の内部データメモリの書き込みが完了し

ます。書き込み終了後，XDMWR は自動的に”0”クリアされます。内部データメモリへの 1 ワード書き込

み方法を図 51に示します。アドレスの分散した複数個のメモリを書き換える場合は上記書き込み動作を繰り返し行ってください。すべての書き込みの終了後、動作開始制御レジスタ(OPE_STAT)を”１”に設定することにより、通常動

作を開始します。

内部データメモリは、通常動作モードでも書き込み可能です。その場合も、上記と同様の方法で行って

ください。（注意）通常動作モード中に内部データメモリを設定した場合には SYNC 信号(8kHz)に同期して読み取りを行

いますので、250s 以上の間状態を保持してください。

図 51 内部データメモリ書き込み方法(1 ワード)

CR8(内部メモリ上位データ)

YES

NOCR1 = 00h

内部メモリ更新XDMWR自動クリア



CR9(内部メモリ下位データ)

CR7(内部メモリ下位アドレス)

CR6(内部メモリ上位アドレス)

XDMWR = 1XDMWR設定後からクリアーされるまでの時間イニシャルモード中 : Max 20μsec 通常動作中 : Max 250μsec

書き込みスタート

FJDL7204-003-03

ML7204-003

128/215

● 書き込み方法(複数ワード)

内部データメモリの連続するアドレス空間への書き込みを行う場合、個別にアドレス設定することなく、

複数ワード(2N ワード)の連続書き込みを行うことが可能です。

1) 開始アドレス設定開始アドレス設定は、図 51の書き込み方法(1 ワード)に従い行って下さい。開始アドレスが書き込まれる内部データメモリのアドレスを CR6-CR7 に設定し、CR8-CR9 に開始アドレ

ス(START_ADDRESS)を設定してください。その後、内部データメモリ 1 ワードライト制御レジスタ（XDMWR）を”１”に設定することにより、

START_ADDRESS が内部データメモリに書き込まれます。なお、書き込み終了後，XDMWR は自動的

に”0”クリアされます。

2) データ書き込み START_ADDRESS の書き込み終了後、以下の手順により、個別にアドレス設定することなく、2 ワード

毎に連続で書き込みを行うことが出来ます。 CR6-CR7 に書き込みデータ(1 ワード目)、CR8-CR9 に書き込みデータ(2 ワード目)を設定後、内部デー

タメモリ 2 ワードライト制御レジスタ(XDMWR_2)を”1”に設定することにより、START_ADDRESS＋0 に 1ワード目、START_ADDRESS＋1 に 2 ワード目のデータを書き込みを行い、書き込み終了後、

XDMWR_2 は自動的に”0”クリアされます。以降、2N ワード分の書き込みが終了するまで、2) データ書き込みの手順にて 2 ワード毎のデータ書き

込みを繰り返し行って下さい。(書き込み先アドレスは自動的に更新されます) 内部データメモリ書き込み方法(複数ワード)を図 52に示します。内部データメモリは、通常動作モードでも書き込み可能です。その場合も、上記と同様の方法で行って

ください。（注意）通常動作モード中に内部データメモリを設定した場合には SYNC 信号(8kHz)に同期して読み取りを行

いますので、250s 以上の間状態を保持してください。

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ML7204-003

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図 52 内部データメモリ書き込み方法(複数ワード)





XDMWR = 1

内部メモリ更新XDMWR自動クリア

YES

NO CR1 = 00h

開始アドレス設定用内部データメモリのアドレスを設定

開始アドレスを設定(START_ADDRESS)







XDMWR_2 = 1

内部メモリ更新XDMWR_2自動クリア

(2n-1)ワード目データを設定書き込み先アドレス：　　START_ADDRESS + (2n-2)

2nワード目データを設定書き込み先アドレス：　　START_ADDRESS + (2n-1)

XDMWR設定後からクリアーされるまでの時間イニシャルモード中 : Max 20μsec 通常動作中 : Max 250μsec

XDMWR_2設定後からクリアーされるまでの時間イニシャルモード中 : Max 20μsec 通常動作中 : Max 250μsec

開始アドレス設定(1ワード書き込み)

2ワードデータ書き込み

YES

CR1 = 00hNO

YES

2Nワードの書き込み完了？

NO

複数ワード(2Nワード)書き込み開始

複数ワード(2Nワード)書き込み終了

[n=1、2、・・・、N]

[n=1、2、・・・、N]

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ML7204-003

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● 読み出し方法

CR6,CR7 に内部データメモリアドレスを設定後、内部データメモリリード制御レジスタ（XDMRD）を”１”

に設定することにより 1 ワード分の内部データメモリのデータを CR8,CR9 に格納します。読み出し終了

後，XDMRD は自動的に”0”クリアされます。内部データメモリ読み出し方法を図 53に示します。なお、内部データメモリの読み出しは、表 18～表 24に示す内部データメモリ、関連レジスタ内の読み

出し専用データメモリのみ可能です。内部データメモリは、通常動作モードでも読み出し可能です。その場合も、上記と同様の方法で行って

ください。（注意）通常動作モード中に内部データメモリの読み出しを行う場合には、SYNC 信号(8kHz)に同期して読み

取りを行いますので、設定したアドレスを 250s 以上の間状態を保持してください。

図 53 内部データメモリ読み出し方法

XDMRD = 1

YES

NOXDMRD = 0

外部からの設定、読み出し

CR8(内部メモリ上位データ)読み出し



XDMRD設定後からクリアーされるまでの時間イニシャルモード中 : Max 20μsec 通常動作中 : Max 250μsec

読み出しスタート

CR9(内部メモリ下位データ)読み出し

CR8,CR9への読み出しデータ格納後自動的に0クリアーされます。

YES

NOCR1 = 00h

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ML7204-003

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表 18 内部データメモリ、関連コントロールレジスタ一覧(1/7)

初期値変更/読み出し可能モード

機能名内部データメモリ/関連コントロールレジスタ名ｱﾄﾞﾚｽﾃﾞｰﾀデータ値

ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

送信パス関連

Speech CODEC 送信ゲイン(TXGAIN_SC) 05E7h 0080h 0dB ○ ○ ○

CODECA 送信ゲイン(TXGAINA) 05E3h 0080h 0dB ○ ○ ○

CODECB 送信ゲイン(TXGAINB) 05E4h 0080h 0dB ○ ○ ○

受信パス関連

Speech CODEC 受信ゲイン(RXGAIN_SC) 05E8h 0080h 0dB ○ ○ ○

CODECA 受信ゲイン(RXGAINA) 05E5h 0080h 0dB ○ ○ ○

CODECB 受信ゲイン(RXGAINB) 05E6h 0080h 0dB ○ ○ ○

サイドトーン

CODECA サイドトーンゲイン(STGAINA) 05DFh 0000h MUTE ○ ○ ○

CODECB サイドトーンゲイン(STGAINB) 05E0h 0000h MUTE ○ ○ ○

PCM 関連

PCM 送信ゲイン 0(TXGAIN_PCM0) 05EAh 0080h 0dB ○ ○ ○

PCM 送信ゲイン 1(TXGAIN_PCM1) 05E9h 0080h 0dB ○ ○ ○

PCM 送信ゲイン 2(TXGAIN_PCM2) 05F1h 0080h 0dB ○ ○ ○

PCM 受信ゲイン 0(RXGAIN_PCM0) 05EBh 0080h 0dB ○ ○ ○

PCM 受信ゲイン 1(RXGAIN_PCM1) 05ECh 0080h 0dB ○ ○ ○

PCM 受信ゲイン 2(RXGAIN_PCM2) 05F2h 0080h 0dB ○ ○ ○

PCM 入力タイムスロット選択 1 受信ゲイン

(RXGAIN_ITS1) 05EDh 0080h 0dB ○ ○ ○

PCM 入力タイムスロット選択 2 受信ゲイン

(RXGAIN_ITS2) 05EEh 0080h 0dB ○ ○ ○

3 者通話関連

CH1 受信ゲイン(RXGAIN_CH1) 0132h 0080h 0dB ○ ○ ○

CH2 受信ゲイン(RXGAIN_CH2) 0131h 0080h 0dB ○ ○ ○

CH1 送信ゲイン(TXGAIN_CH1) 0134h 0080h 0dB ○ ○ ○

CH2 送信ゲイン(TXGAIN_CH2) 0133h 0080h 0dB ○ ○ ○

CH2 受信→CH1 送信折返しゲイン

(RX2TX1_GAIN) 0136h 0080h 0dB ○ ○ ○

ｹﾞｲﾝ･

ｺﾝﾄﾛｰﾙ

CH1 受信→CH2 送信折返しゲイン

(RX1TX2_GAIN) 0135h 0080h 0dB ○ ○ ○

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ML7204-003

132/215



ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

フェード制御関連

ゲインフェード制御 0

(GAIN_FADE_CONT0) 05F3h 0000h 停止 ○ ○ ×


(GAIN_FADE_CONT1) 0137h 0040h 停止 ○ ○ ×


(GAIN_FADE_CONT2) 05F4h 0000h 停止 ○ ○ ×

ゲインフェードインステップ値制御

(GAIN_FADE_IN_ST) 05F5h 4C10h ＋1.5dB ○ ○(注 1) ×

ｹﾞｲﾝ･

ｺﾝﾄﾛｰﾙ

ゲインフェードアウトステップ値制御

(GAIN_FADE_OUT_ST) 05F6h 35D9h -1.5dB ○ ○(注 1) ×

(注 1) ゲインフェード制御が停止の場合です。

FJDL7204-003-03

ML7204-003

133/215

表 19 内部データメモリ、関連コントロールレジスタ一覧(2/7)



ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

TGEN0 送出制御レジスタ CR2 00h 送出停止 ○ ○ ○

TONE A 周波数制御(TGEN0_FREQ_A) 02E2h 0CCDh 400Hz ○ ○ ×

TONE B 周波数制御(TGEN0_FREQ_B) 02E4h 007Bh 15Hz ○ ○ ×

TONE A ゲイン制御(TGEN0_GAIN_A) 02E6h 0080h -13.3dBm0 ○ ○ ○

TONE B ゲイン制御(TGEN0_GAIN_B) 02E7h 0080h -13.3dBm0 ○ ○ ○

TGEN0 出力時間制御 0(TGEN0_TIM_M0) 02E8h 0FA0h 500ms ○ ○ ×

TGEN0 出力時間制御 1(TGEN0_TIM_M1) 02EBh 0FA0h 500ms ○ ○ ×

TGEN0 RXAB 側トーントータルゲイン制御

(TGEN0_RXABGAIN_TOTAL) 02EFh 0080h 0dB ○ ○ ○

TGEN0 RX 側トーントータルゲイン制御

(TGEN0_RXGAIN_TOTAL) 02F0h 0080h 0dB ○ ○ ○

TGEN0 フェード制御

(TGEN0_FADE_CONT) 02DAh 0000h 停止 ○ ○ ×

TGEN0 フェードインステップ値制御

(TGEN0_FADE_IN_ST) 02DBh 47CFh +1dB ○ ○ ×

TGEN0 フェードアウトステップ値制御

(TGEN0_FADE_OUT_ST) 02DCh 390Ah -1dB ○ ○ ×

TGEN0 フェードアウト時間制御

(TGEN0_FADE_OUT_TIM) 02DDh 002Bh 43 Sync ○ ○ ×

TGEN0 トータルゲインフェード制御

(TGEN0_GAIN_TOTAL_FADE_CONT) 02ECh 0000h 停止 ○ ○ ×

TGEN0 トータルゲインﾌｪｰﾄﾞｲﾝｽﾃｯﾌﾟ値制御

(TGEN0_GAIN_TOTAL_FADE_IN_ST) 02EDh 4C10h +1.5dB ○ ○ ×

TGEN0 トータルゲインﾌｪｰﾄﾞｱｳﾄｽﾃｯﾌﾟ値制

御(TGEN0_GAIN_TOTAL_FADE_OUT_ST) 02EEh 35D9h -1.5dB ○ ○ ×

トーン

生成 0

TONE

_GEN0

TGEN0 実行中フラグ表示レジスタ

(TGEN0_EXFLAG)

CR19

-B1 0b 停止中 ○ ○ ○

TGEN1 送出制御レジスタ CR3 00h 送出停止 ○ ○ ○

TONE C 周波数制御(TGEN1_FREQ_C) 02F9h 0CCDh 400Hz ○ ○ ×

TONE D 周波数制御(TGEN1_FREQ_D) 02FBh 007Bh 15Hz ○ ○ ×

TONE C ゲイン制御(TGEN1_GAIN_C) 02FDh 0080h -13.3dBm0 ○ ○ ○

TONE D ゲイン制御(TGEN1_GAIN_D) 02FEh 0080h -13.3dBm0 ○ ○ ○

TGEN1 出力時間制御 0(TGEN1_TIM_M0) 02FFh 0FA0h 500ms ○ ○ ×

TGEN1 出力時間制御 1(TGEN1_TIM_M1) 0302h 0FA0h 500ms ○ ○ ×

TGEN1 RXAB 側トーントータルゲイン制御

(TGEN1_RXABGAIN_TOTAL) 0306h 0080h 0dB ○ ○ ○

トーン

生成 1

TONE

_GEN1

TGEN1 TX 側トーントータルゲイン制御

(TGEN1_TXGAIN_TOTAL) 0307h 0080h 0dB ○ ○ ○

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ML7204-003

134/215

表 20 内部データメモリ、関連コントロールレジスタ一覧(3/7) 初期値変更/読み出し可能モード


ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

TGEN1 フェード制御

(TGEN1_FADE_CONT) 02F1h 0000h 停止 ○ ○ ×

TGEN1 フェードインステップ値制御

(TGEN1_FADE_IN_ST) 02F2h 47CFh +1dB ○ ○ ×

TGEN1 フェードアウトステップ値制御

(TGEN1_FADE_OUT_ST) 02F3h 390Ah -1dB ○ ○ ×

TGEN1 フェードアウト時間制御

(TGEN1_FADE_OUT_TIM) 02F4h 002Bh 43 Sync ○ ○ ×

TGEN1 トータルゲインフェード制御

(TGEN1_GAIN_TOTAL_FADE_CONT) 0303h 0000h 停止 ○ ○ ×

TGEN1 トータルゲインﾌｪｰﾄﾞｲﾝｽﾃｯﾌﾟ値制御

(TGEN1_GAIN_TOTAL_FADE_IN_ST) 0304h 4C10h +1.5dB ○ ○ ×

TGEN1 トータルゲインﾌｪｰﾄﾞｱｳﾄｽﾃｯﾌﾟ値制

御(TGEN1_GAIN_TOTAL_FADE_OUT_ST) 0305h 35D9h -1.5dB ○ ○ ×

トーン

生成 1

TONE

_GEN1

TGEN1 実行中フラグ表示レジスタ

(TGEN1_EXFLAG)

CR19

-B2 0b 停止中 ○ ○ ○

FSK_GEN 制御レジスタ(FGEN_EN) CR28

-B6 0b 停止 ○ ○ ○

FSK 出力データ設定完了フラグ表示レジスタ

(FGEN_FLAG)

CR17

-B0 0b 書き込み可 ○ ○ ○

FSK 出力データ設定レジスタ(FGEN_D[7:0]) CR27 00h 00h ○ ○ ○

FSK

生成器

FSK

_GEN

FSK ゲイン制御(FGEN_GAIN) 0230h 0080h -13.3dBm0 ○ ○ ×

FSK_DET 制御レジスタ(FDET_EN) CR28

-B7 0b 停止 ○ ○ ○

FSK 受信データ読み出し要求通知レジスタ

(FDET_RQ)

CR16

-B0 0b 要求無し ○ ○ ○

FSK 受信フレーミングエラー通知レジスタ

(FDET_FER)

CR16

-B1 0b エラー無し ○ ○ ○

FSK 受信オーバーランエラー通知レジスタ

(FDET_OER)

CR16

-B2 0b エラー無し ○ ○ ○

FSK 受信データ格納用レジスタ

(FDET_D[7:0]) CR25 00h 00h ○ ○ ○

FSK 検出レベル制御(FDET_TH) 02B5h 1000h -39.3dBm0 ○ ○ ×

FSK

受信器

FSK

_DET

FSK 受信マークガード時間制御

(FSK_MK_GT) 02CAh 00F0h 30ms ○ ○ ×

FJDL7204-003-03

ML7204-003

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ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

TONE0 検出器制御レジスタ(TDET0_EN) CR28-B3 0b 停止 ○ ○ ○

TONE0 検出器検出ステータスレジスタ

(TONE0_DET) CR19-B3 0b 非検出 ○ ○ ○

TDET0 主信号検出レベル制御(TDET0_S_TH) 134Ch 1EBBh -5.3dBm0 ○ ○ ×

TDET0 ノイズ検出レベル制御(TDET0_N_TH) 1361h 1EBBh -5.3dBm0 ○ ○ ×

TDET0 検出 ON ガードタイマ制御

(TDET0_ON_TM) 1362h 0028h 5ms ○ ○ ×

TDET0 検出 OFF ガードタイマ制御

(TDET0_OFF_TM) 1363h 0028h 5ms ○ ○ ×

TONE0

検出器

TONE

_DET0

TDET0 検出周波数(TDET0_FREQ) - - - - h - 1650Hz ○ ○ ×

TONE1 検出器制御レジスタ(TDET1_EN) CR28-B4 0b 停止 ○ ○ ○

TONE1 検出器検出ステータスレジスタ

(TONE1_DET) CR19-B4 0b 非検出 ○ ○ ○

TDET1 主信号検出レベル制御(TDET1_S_TH) 1378h 1EBBh -5.3dBm0 ○ ○ ×

TDET1 ノイズ検出レベル制御(TDET1_N_TH) 138Dh 1EBBh -5.3dBm0 ○ ○ ×

TDET1 検出 ON ガードタイマ制御

(TDET1_ON_TM) 138Eh 0028h 5ms ○ ○ ×

TDET1 検出 OFF ガードタイマ制御

(TDET1_OFF_TM) 138Fh 0028h 5ms ○ ○ ×

TONE1

検出器

TONE

_DET1

TDET1 検出周波数(TDET1_FREQ) - - - - h - 2100Hz ○ ○ ×

DTMF 検出器制御レジスタ(DTMF_EN) CR28-B2 0b 停止 ○ ○ ○

DTMF コード表示レジスタ

(DTMF_CODE[3:0])

CR20-

B[3:0] 0000b 0000b ○ ○ ○

DTMF 検出器検出ステータスレジスタ

(DTMF_DET) CR20-B4 0b 非検出 ○ ○ ○

DTMF 検出レベル制御 (DTMF_TH) 018Dh 1000h －37.0dBm0 ○ ○ ×

DTMF 検出 ON ガードタイマ制御

(DTMF_ON_TM) 01F2h 00A0h 20ms ○ ○ ×

DTMF 検出 OFF ガードタイマ制御

(DTMF_OFF_TM) 01F4h 00A0h 20ms ○ ○ ×

DTMF

検出器

DTMF

_REC

DTMF ノイズ検出機能制御

(DTMF_NDET_CONT) 01F5h 0002h

ノイズ検出

有効 ○ ○ ×

FJDL7204-003-03

ML7204-003

136/215



ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

エコーキャンセラ制御レジスタ(EC_EN) CR28-B1 0b 停止 ○ ○ ○

エコーキャンセラ制御(EC_CR) 002Ch 0012hHD ATT GC

OFF ○ ○ ○

ｴｺｰ

ｷｬﾝｾﾗ

GLPAD 制御(GLPAD_CR) 002Dh 000Fh +6/-6 dB ○ ○ ×

RC0 制御(RC0_CR) 00E6h 0000h 停止 ○ ○ ○

RC0 ロス用閾値１(RC0_TH1) 11C6h 0090h -40dBm0 ○ ○ ×

RC0 ロス用閾値 2(RC0_TH2) 11C7h 0051h -45dBm0 ○ ○ ×

RC0 ロス用閾値 3(RC0_TH3) 11C8h 002Dh -50dBm0 ○ ○ ×

RC0 ロス用閾値 4(RC0_TH4) 11C9h 000Eh -60dBm0 ○ ○ ×

RC0 ロス用閾値 1～2 の場合のロス値

(RC0_LOSS1) 11CBh 005Ah 3dB ○ ○ ×


(RC0_LOSS2) 11CCh 0040h 6dB ○ ○ ×


(RC0_LOSS3) 11CDh 0020h 12dB ○ ○ ×

RC0 ロス用閾値 4 以下の場合のロス値

(RC0_LOSS4) 11CEh 0020h 12dB ○ ○ ×

RC0 プラスステップ値(RC0_PL) 11CFh 47CFh 1dB/SYNC ○ ○ ×

RC0 マイナスステップ値(RC0_MI) 11D0h 3F44h -0.1dB/SYNC ○ ○ ×

RC0 入力信号レベル検出感度 1

(RC0_POW_C1) 11C4h 3E00h － ○ ○ ×

RC0


(RC0_POW_C2) 11C5h 0200h － ○ ○ ×

FJDL7204-003-03

ML7204-003

137/215



ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

RC1 制御(RC1_CR) 00E7h 0000h 停止 ○ ○ ○

RC1 ロス用閾値１(RC1_TH1) 11D3h 0090h -40dBm0 ○ ○ ×

RC1 ロス用閾値 2(RC1_TH2) 11D4h 0051h -45dBm0 ○ ○ ×

RC1 ロス用閾値 3(RC1_TH3) 11D5h 002Dh -50dBm0 ○ ○ ×

RC1 ロス用閾値 4(RC1_TH4) 11D6h 000Eh -60dBm0 ○ ○ ×


(RC1_LOSS1) 11D8h 005Ah 3dB ○ ○ ×


(RC1_LOSS2) 11D9h 0040h 6dB ○ ○ ×


(RC1_LOSS3) 11DAh 0020h 12dB ○ ○ ×

RC1 ロス用閾値 4 以下の場合のロス値

(RC1_LOSS4) 11DBh 0020h 12dB ○ ○ ×

RC1 プラスステップ値(RC1_PL) 11DCh 47CFh 1dB/SYNC ○ ○ ×

RC1 マイナスステップ値(RC1_MI) 11DDh 3F44h -0.1dB/SYNC ○ ○ ×


(RC1_POW_C1) 11D1h 3E00h － ○ ○ ×

RC1


(RC1_POW_C2) 11D2h 0200h － ○ ○ ×

FJDL7204-003-03

ML7204-003

138/215



ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

ダイヤルパルス検出器制御レジスタ

(DPDET_EN) CR43-B0 0b 停止 ○ ○ ○

ダイヤルパルス検出器検出ステータス

レジスタ(DP_DET) CR20-B6 0b 非検出 ○ ○ ○

ダイヤルパルス検出極性制御レジスタ

(DPDET_POL) CR43-B1 0b 正論理 ○ × ×

検出ダイヤルパルス数表示レジスタ

(DPDET_DATA[7:0]) CR26 00h 非検出 ○ ○ ○

ダイヤルパルス検出 ON ガードタイマ制御

(DPDET_ON_TIM) 13F7h 0028h 5ms ○ ○ ×

ダイヤルパルス検出 OFF ガードタイマ制御

(DPDET_OFF_TIM) 13F8h 0028h 5ms ○ ○ ×

ダイヤル

パルス

検出器

DPDET

検出終了タイマ制御(DPDET_DETOFF_TIM) 0743h 03E8h 125ms ○ ○ ×

ダイヤルパルス送出制御レジスタ

(DPGEN_EN) CR29-B6 0b 停止 ○ ○ ○

ダイヤルパルス数設定レジスタ

(DPGEN_DATA[3:0])

CR29-

B[3:0] 0000b 停止 ○ ○ ×

ダイヤルパルス速度制御用レジスタ

(DPGEN_PPS) CR29-B4 0b 10pps ○ ○ ×

ダイヤルパルス出力極性制御レジスタ

(DPGEN_POL) CR29-B5 0b 正論理 ○ × ×

ダイヤルパルスメーク率制御

(DPGEN_DUTY) 016Bh 0108h 33ms ○ ○ ×

ダイヤル

パルス

送出器

DPGEN

ダイヤルパルス出力終了制御

(DPGEN_OFF_TIM) 016Dh 03E8h 125ms ○ ○ ×

タイマ制御用レジスタ(TIM_EN) CR28-B5 0b 停止 ○ ○ ○

タイマオーバーフロー表示レジスタ(TMOVF) CR18-B0 0b 停止/動作中 ○ ○ ○

タイマカウンタ値表示(TIM_COUNT)

(読み出し専用データメモリ) 13BEh 0000h カウント値 ○ ○ ○

タイマ

TIMER

タイマデータ設定(TIM_DATA) 13BFh FFFFh MAX FFFFh ○ ○ ×

アウトバ

ンド制御アウトバンド制御(OUTBAND_CONTROL) 021Dh 0000h 停止 ○ × ×

アウト

バンド

G.729.A

データ

アウトバンド G.729.A データ

(OUTBAND_G729_DAT)

089Fh

08A0h

08A1h

08A2h

08A3h

7852h

80A0h

00FAh

C200h

07D6h

― ○ × ×

FJDL7204-003-03

ML7204-003

139/215


機能名内部データメモリ/関連コントロールレジ

スタ名ｱﾄﾞﾚｽ

ﾃﾞｰﾀデータ値ｲﾆｼｬﾙ

ﾓｰﾄﾞ中

停止

中

動作

中

立上りマスク制御

CR16 立上り割り込みマスク制御

(CR16_INTP_MSKCNT) 002Fh 00F8h

マスク設定

OFF ○ × ×


(CR18_INTP_MSKCNT) 0031h 00FEh

マスク設定

OFF ○ × ×


(CR19_INTP_MSKCNT) 0032h 0060h

マスク設定

OFF ○ × ×


(CR20_INTP_MSKCNT) 0034h 0020h

マスク設定

OFF ○ × ×


(CR21_INTP_MSKCNT) 0036h 00F0h

マスク設定

OFF ○ ○ ○


(CR22_INTP_MSKCNT) 0038h 00F0h

マスク設定

OFF ○ ○ ○

立下りマスク制御

CR17 立下り割り込みマスク制御

(CR17_INTN_MSKCNT) 0030h 00FEh

マスク設定

OFF ○ × ×


(CR19_INTN_MSKCNT) 0033h 0060h

マスク設定

OFF ○ × ×


(CR20_INTN_MSKCNT) 0035h 0020h

マスク設定

OFF ○ × ×


(CR21_INTN_MSKCNT) 0037h 00F3h

マスク設定

OFF ○ × ×

割り込み

マスク

制御


(CR22_INTN_MSKCNT) 0039h 00F1h

マスク設定

OFF ○ × ×

Speech

CODEC

デコード

制御

デコード出力開始オフセット時間制御

(DEC_ONTIM) 0108h

0000h

(※) 0ms ○ ○ ×

内部

RAM

書きこみ

複数ワード書き込み用開始アドレス設

定

(START_ADDRESS)

00E9h 0000h 0000h ○ ○ ○

（備考）イニシャルモード :

パワーダウンリセット解除後のコントロールレジスタ、内部データメモリの初期値を変更できる状態

停止中 : 機能名で示された機能が停止中の状態

動作中 : 機能名で示された機能が動作している状態

関連コントロールレジスタ

（注意）※ デコード出力開始オフセット時間制御(DEC_ONTIM)の初期値は 0000h(0ms)となっていますが、必ず

0001h(0.125ms)～0100h(32ms)のオフセット時間の設定を行ってください。

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ML7204-003

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● ゲイン・コントロール

A．送信パス関連のゲイン

A-1 : Speech CODEC 送信ゲイン(TXGAIN_SC)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2) にする。 0080h×2＝0100h 上限 : 約+40dB （データ : 3200h） : 0dB （データ : 0080h）下限 : 約-42dB （データ : 0001h） : MUTE （データ : 0000h）

A-2 : CODECA 送信ゲイン(TXGAINA)調整用内部データメモリ

初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2) にする。 0080h×2＝0100h 上限 : 約+40dB （データ : 3200h） : 0dB （データ : 0080h）下限 : 約-42dB （データ : 0001h） : MUTE （データ : 0000h）

A-3 : CODECB 送信ゲイン(TXGAINB)調整用内部データメモリ

初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2) にする。 0080h×2＝0100h 上限 : 約+40dB （データ : 3200h） : 0dB （データ : 0080h）下限 : 約-42dB （データ : 0001h） : MUTE （データ : 0000h）

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B．受信パス関連のゲイン

B-1 : Speech CODEC 受信ゲイン(RXGAIN_SC)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h

上限 : 約+40dB （データ : 3200h） : 0dB （データ : 0080h）

下限 : 約-42dB （データ : 0001h） : MUTE （データ : 0000h）

B-2 : CODECA 受信ゲイン(RXGAINA)調整用内部データメモリ

初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



B-3 : CODECB 受信ゲイン(RXGAINB)調整用内部データメモリ




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C．サイドトーンゲイン

C-1 : CODECA サイドトーンゲイン(STGAINA)調整用内部データメモリ初期値 : 0000h（MUTE）サイドトーンのゲイン量を変更する場合は下記計算式により変更してください。計算式 : 1000h×GAIN <例> ゲイン量を -20dB(×0.1 )にする。 1000h×0.1 = 019Ah

上限 : 0dB （データ : 1000h）下限 : 約-72dB （データ : 0001h）

: MUTE （データ : 0000h）

C-2 : CODECB サイドトーンゲイン(STGAINB)調整用内部データメモリ初期値 : 0000h（MUTE）サイドトーンのゲイン量を変更する場合は下記計算式により変更してください。計算式 : 1000h×GAIN <例> ゲイン量を -20dB(×0.1 )にする。 1000h×0.1 = 019Ah

上限 : 0dB （データ : 1000h）下限 : 約-72dB （データ : 0001h）

: MUTE （データ : 0000h） D． PCM 関連のゲイン

D-1 : PCM 送信ゲイン 0(TXGAIN_PCM0)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



D-2 : PCM 送信ゲイン 1(TXGAIN_PCM1)調整用内部データメモリ




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D-3 : PCM 送信ゲイン 2(TXGAIN_PCM2)調整用内部データメモリ初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



D-4 : PCM 受信ゲイン 0(RXGAIN_PCM0)調整用内部データメモリ












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D-7 : PCM 入力タイムスロット選択 1 受信ゲイン(RXGAIN_ITS1)調整用内部データメモリ




D-8 : PCM 入力タイムスロット選択 2 受信ゲイン(RXGAIN_ITS2)調整用内部データメモリ




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E． 3 者通話関連のゲイン

E-1 : CH1 受信ゲイン(RXGAIN_CH1)調整用内部データメモリ Speech CODEC で単一チャネル動作(SC_EN=1、DC_EN=0)を行っている時の受信ゲイン、及び 2 チャ

ネル動作(SC_EN-1、DC_EN=1)を行っている時のチャネル 1 の受信ゲインを設定できます。初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



E-2 : CH2 受信ゲイン(RXGAIN_CH2)調整用内部データメモリ

Speech CODEC で 2 チャネル動作(SC_EN-1、DC_EN=1)を行っている時のチャネル 2 の受信ゲインを

設定できます。初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



E-3 : CH1 送信ゲイン(TXGAIN_CH1)調整用内部データメモリ

Speech CODEC で単一チャネル動作(SC_EN=1、DC_EN=0)を行っている時の送信ゲイン、及び 2 チャ

ネル動作(SC_EN-1、DC_EN=1)を行っている時のチャネル 1 の送信ゲインを設定できます。初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



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E-4 : CH2 送信ゲイン(TXGAIN_CH2)調整用内部データメモリ Speech CODEC で 2 チャネル動作(SC_EN-1、DC_EN=1)を行っている時のチャネル 2 の送信ゲインを

設定できます。初期値 : 0080h（0.0dB）ゲイン量を変更する場合は下記計算式により変更してください。計算式 : 0080h×GAIN <例> ゲイン量を +6dB(×2 ) にする。 0080h×2＝0100h



E-5 : CH2 受信→CH1 送信折返しゲイン(RX2TX1_GAIN)調整用内部データメモリ




E-6 : CH1 受信→CH2 送信折返しゲイン(RX1TX2_GAIN)調整用内部データメモリ




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F．ゲインフェード制御用内部データメモリ(GAIN_FADE_CONT0／GAIN_FADE_CONT1) STGAINA、STGAINB を除き、ゲイン量を変更した場合、変更後のゲインまで設定ステップで減衰、または

増幅する機能（ゲインフェードイン／フェードアウト機能）を備えています。

F-1 :ゲインフェード制御用内部データメモリ 0(GAIN_FADE_CONT0)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称－－ RXGAIN_

ITS2_FC

RXGAIN_

ITS1_FC

RXGAIN_

PCM1_FC

RXGAIN_

PCM0_FC

TXGAIN_

PCM1_FC

TXGAIN_

PCM0_FC

初期値 0 0 0 0 0 0 0 0

Bit B7 B6 B5 B4 B3 B2 B1 B0

名称 OUT

BAND_FC －

RXGAINB

_FC

RXGAINA

_FC

RXGAIN

_SC_FC

TXGAINB

_FC

TXGAINA

_FC

TXGAIN

_SC_FC

初期値 0 0 0 0 0 0 0 0

B15-B14 : 予約ビット初期値変更禁止 B13 : RXGAIN_ITS2_FADECONT 制御

1 : ON (RXGAIN_ITS2 変更時にフェードイン/アウト処理を行います) 0 : OFF

B12 : RXGAIN_ITS1_FADECONT 制御

1 : ON (RXGAIN_ITS1 変更時にフェードイン/アウト処理を行います) 0 : OFF

B11 : RXGAIN_PCM1_FADECONT 制御

1 : ON (RXGAIN_PCM1 変更時にフェードイン/アウト処理を行います) 0 : OFF



B9 : TXGAIN_PCM1_FADECONT 制御

1 : ON (TXGAIN_PCM1 変更時にフェードイン/アウト処理を行います) 0 : OFF



B7 : OUTBAND_FADE_CONT 制御 1 : ON (MUTE 処理移行時、MUTE 処理復帰時にフェードイン/アウト処理を行います) 0 : OFF B6 : 予約ビット初期値変更禁止

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B5 : RXGAINB _FADECONT 制御

1 : ON (RXGAINB 変更時にフェードイン/アウト処理を行います) 0 : OFF

B4 : RXGAINA _FADECONT 制御 1 : ON (RXGAINA 変更時にフェードイン/アウト処理を行います) 0 : OFF

B3 : RXGAIN_SC_FADECONT 制御 1 : ON (RXGAIN_SC 変更時にフェードイン/アウト処理を行います) 0 : OFF

B2 : TXGAINB _FADECONT 制御

1 : ON (TXGAINB 変更時にフェードイン/アウト処理を行います) 0 : OFF

B1 : TXGAINA _FADECONT 制御

1 : ON (TXGAINA 変更時にフェードイン/アウト処理を行います) 0 : OFF

B0 : TXGAIN_SC_FADECONT 制御

1 : ON (TXGAIN_SC 変更時にフェードイン/アウト処理を行います) 0 : OFF


Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― RX1TX2_

GAIN_FC

RX2TX1_

GAIN_FC

RXGAIN_

CH2_FC

RXGAIN_

CH1_FC

TXGAIN_

CH2_FC

TXGAIN_

CH1_FC

初期値 0 1 0 0 0 0 0 0


B5 : RX1TX2_GAIN_FADECONT 制御

1 : ON (RX1TX2_GAIN 変更時にフェードイン/アウト処理を行います) 0 : OFF

B4 : RX2TX1_GAIN_FADECONT 制御

1 : ON (RX2TX1_GAIN 変更時にフェードイン/アウト処理を行います) 0 : OFF

B3 : RXGAIN_CH2_FADECONT 制御

1 : ON (RXGAIN_CH2 変更時にフェードイン/アウト処理を行います) 0 : OFF

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ML7204-003

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B2 : RXGAIN_CH1_FADECONT 制御

1 : ON (RXGAIN_CH1 変更時にフェードイン/アウト処理を行います) 0 : OFF

B1 : TXGAIN_CH2_FADECONT 制御

1 : ON (TXGAIN_CH2 変更時にフェードイン/アウト処理を行います) 0 : OFF

B0 : TXGAIN_CH1_FADECONT 制御

1 : ON (TXGAIN_CH1 変更時にフェードイン/アウト処理を行います) 0 : OFF


Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― ― TXGAIN_

PCM2_FC

RXGAIN_

PCM2_FC

初期値 0 0 0 0 0 0 0 0






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ML7204-003

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G．ゲインフェードインステップ値制御用内部データメモリ(GAIN_FADE_IN_ST)

初期値 : 4C10h（+1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。

10^(3/20)*16384 = 23143d = 5A67h 大ステップ値 : +6.0dB （データ : 7FB2h）小ステップ値 : +0.1dB （データ : 40BEh）

H．ゲインフェードアウトステップ値制御用内部データメモリ(GAIN_FADE_OUT_ST)

初期値 : 35D9h（-1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。

10^(-3/20)*16384 = 11599d = 2D4Fh 大ステップ値 : -6.0dB （データ : 2013h）小ステップ値 : -0.1dB （データ : 3F44h）

(補足) フェードイン／アウトのステップ値は別々に設定することが可能ですが、設定されたパラメータは

フェードイン／アウト処理を有効としたすべてのゲインコントローラで共通となります。

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● トーン生成器 0（TONE_GEN0）

トーン生成器 0 の各種パラメータを設定可能です。

A. トーン周波数制御用内部データメモリ TONE A 周波数制御 (TGEN0_FREQ_A)

初期値 : 0CCDh(400Hz) TONE B 周波数制御(TGEN0_FREQ_B)

初期値 : 007Bh(15Hz)

初期値の場合は TONE A は 400Hz、TONE B は 15Hz のトーンが出力されます。周波数を変更する場

合は下記計算式により変更してください。

計算式 : f × 8.192 (f は設定したい周波数)

<例> 周波数=2100Hz の場合

2100 × 8.192 ≒ 4333h

上限 : 3kHz (データ : 6000h) 下限 : 15Hz (データ : 007Bh)

B. トーンゲイン制御用内部データメモリ

TONE A ゲイン制御(TGEN0_GAIN_A) 初期値 : 0080h

TONE B ゲイン制御(TGEN0_GAIN_B) 初期値 : 0080h

初期値の出力レベルは－13.3dBm0 となります。出力レベルを変更する場合は下記計算式により変更し

てください。

計算式 : 0080h×GAIN

<例> ゲイン量を 6dB（×0.5）ダウンさせる場合

0080h×0.5 = 0040h

上限 : +12dB (データ : 01FEh)

下限 : -12dB (データ : 0020h)

（注意）各トーンの乗算、加算した結果が大振幅 3.17dBm0 を超えないこと

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C. トーン出力時間制御用内部データメモリ（TGEN0_TIM_M0/TGEN0_TIM_M1）

TGEN0 出力時間制御 0 (TGEN0_TIM_M0) 初期値 : 0FA0h(500ms)

TGEN0 出力時間制御 1 (TGEN0_TIM_M1) 初期値 : 0FA0h(500ms)

変更する場合には下記計算式により変更してください。

計算式 : T / 0.125 (T は時間で単位は ms) <例>設定時間 = 200ms を設定する場合 200 / 0.125 = 1600d = 0640h 上限 : 4095.875 ms (データ : 7FFFh)

下限 : 0.125ms (データ : 0001h)

(注意) 設定時間の 0000h(0ms)は禁止ですので設定しないでください。

D. トーントータルゲイン制御用内部データメモリ(TGEN0_RXABGAIN_TOTAL/TGEN0_RXGAIN_TOTAL)

TGEN0 RXAB 側トーントータルゲイン制御 (TGEN0_RXABGAIN_TOTAL) 初期値 : 0080h

TGEN0 RX 側トーントータルゲイン制御 (TGEN0_RXGAIN_TOTAL) 初期値 : 0080h

初期値は 0dB となります。出力レベルを変更する場合は下記計算式により変更してください。


<例> 出力レベルを 6dB ダウンさせる場合

0080h×0.5 = 0040h

上限 : +40dB (データ : 3200h)

下限 : -40dB (データ : 0001h)

: MUTE (データ : 0000h) （注意）

大振幅 3.17dBm0 を超えないこと

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E． TGEN0 フェード制御用内部データメモリ(TGEN0_FADE_CONT) 初期値 : 0000h（停止）本データメモリに”0001h”を設定することで TGEN0 ゲイン制御のフェードイン/アウト機能を動作させま

す。 0000h：フェードイン／アウト停止 0001h：フェードイン／アウト動作

（注意）本制御機能を使用する際には、フェードアウト時間を正しく設定してください。

F． TGEN0 フェードインステップ値制御用内部データメモリ(TGEN0_FADE_IN_ST) 初期値 : 47CFh（+1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。

10^(3/20)*16384 = 23143d = 5A67h 大ステップ値: +6.0dB （データ : 7FB2h）小ステップ値: +0.1dB （データ : 40BEh）

G． TGEN0 フェードアウトステップ値制御用内部データメモリ(TGEN0_FADE_OUT_ST)

初期値 : 390Ah（-1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。


H． TGEN0 フェードアウト時間制御用内部データメモリ(TGEN0_FADE_OUT_TIM)

初期値 : 002Bh（43 Sync）フェードアウト時間を変更する場合は下記計算式により変更してください。計算式 : 43dB/”ﾌｪｰﾄﾞｱｳﾄｽﾃｯﾌﾟ値“dB <例> ステップ値が 2dB の場合。

43/2 ＝ 22d = 16h 上限 : 430 Sync （データ : 01AEh）下限 : 8 Sync （データ : 0008h）

（注意） 0000h は禁止ですので設定しないでください。フェードアウト時間＜ TIM_M0、TIM_M1 を守ってください。

(補足) ステップ値は別々に設定することが可能ですが、設定されたパラメータは TONE_A、TONE_Bに共通となります。また、動作制御、ストップ時間のパラメータも TONE_A、TONE_B に共通となります。

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ML7204-003

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I． TGEN0 トータルゲインフェード制御用内部データメモリ(TGEN0_GAIN_TOTAL_FADE_CONT) 初期値 : 0000h（停止）本データメモリに”0001h”を設定することで RXAB 側／RX 側トータルゲイン制御のフェードイン/アウト機

能を動作させます。 0000h：フェードイン／アウト停止 0001h：フェードイン／アウト動作

J． TGEN0 トータルゲインフェードインステップ値制御用内部データメモリ

(TGEN0_GAIN_TOTAL_FADE_IN_ST) 初期値 : 4C10h（+1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。


K． TGEN0 トータルゲインフェードアウトステップ値制御用内部データメモリ

(TGEN0_GAIN_TOTAL_FADE_OUT_ST) 初期値 : 35D9h（-1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。


(補足) ステップ値は別々に設定することが可能ですが、設定されたパラメータは

TGEN0_RXABGAIN_TOTAL、TGEN0_RXGAIN_TOTAL に共通となります。また、動作制御も TGEN0_RXABGAIN_TOTAL、TGEN0_RXGAIN_TOTAL に共通となります。

L． TGEN0 実行中フラグ表示レジスタ (TGEN0_EXFLAG)

トーン生成器動作中は TGEN0_EXFLAG が”1”になります。（初期値”0”: 停止中）

トーン信号TGEN0動作

実行中フラグ(TGEN0_EXFLAG)

トーン信号

CR2="00h"

TGEN0動作


TGEN0_FADE_CONT OFF の場合

TGEN0_FADE_CONT ON の場合

CR2="00h"

INTB(端子出力)

INTB(端子出力)

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● トーン生成器 1（TONE_GEN1）

トーン生成器 1 の各種パラメータを設定可能です。

A. トーン周波数制御用内部データメモリ TONE C 周波数制御 (TGEN1_FREQ_C)

初期値 : 0CCDh(400Hz) TONE D 周波数制御 (TGEN1_FREQ_D)

初期値 : 007Bh(15Hz)

初期値の場合は TONE C は 400Hz、TONE D は 15Hz のトーンが出力されます。周波数を変更する場

合は下記計算式により変更してください。

計算式 : f × 8.192 (f は設定したい周波数)

<例> 周波数=2100Hz の場合

2100 × 8.192 ≒ 4333h

上限 : 3kHz (データ : 6000h) 下限 : 15Hz (データ : 007Bh)

B. トーンゲイン制御用内部データメモリ

TONE C ゲイン制御 (TGEN1_GAIN_C) 初期値 : 0080h

TONE D ゲイン制御 (TGEN1_GAIN_D) 初期値 : 0080h


てください。


<例> ゲイン量を 6dB（×0.5）ダウンさせる場合

0080h×0.5 = 0040h

上限 : +12dB (データ : 01FEh)

下限 : -12dB (データ : 0020h)

（注意）各トーンの乗算、加算した結果が大振幅 3.17dBm0 を超えないこと

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C. トーン出力時間制御用内部データメモリ（TGEN1_TIM_M0/TGEN1_TIM_M1）

TGEN1 出力時間制御 0（TGEN1_TIM_M0）初期値 : 0FA0h(500ms)

TGEN1 出力時間制御 1（TGEN1_TIM_M1）初期値 : 0FA0h(500ms)

変更する場合には下記計算式により変更してください。

計算式 : T / 0.125 (T は時間で単位は ms) <例>設定時間 = 200ms を設定する場合 200 / 0.125 = 1600d = 0640h 上限 : 4095.875 ms (データ : 7FFFh)

下限 : 0.125ms (データ : 0001h)

(注意) 設定時間の 0000h(0ms)は禁止ですので設定しないでください。

D. トーントータルゲイン制御用内部データメモリ(TGEN1_RXABGAIN_TOTAL/TGEN1_TXGAIN_TOTAL)

TGEN1 RXAB 側トーントータルゲイン制御 (TGEN1_RXABGAIN_TOTAL) 初期値 : 0080h

TGEN TX 側トーントータルゲイン制御 (TGEN1_TXGAIN_TOTAL) 初期値 : 0080h

初期値は 0dB となります。出力レベルを変更する場合は下記計算式により変更してください。



0080h×0.5 = 0040h

上限 : +40dB (データ : 3200h)

下限 : -40dB (データ : 0001h)

: MUTE (データ : 0000h) （注意）

大振幅 3.17dBm0 を超えないこと

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E． TGEN1 フェード制御用内部データメモリ(TGEN1_FADE_CONT) 初期値 : 0000h（停止）本データメモリに”0001h”を設定することで、TGEN1 ゲイン制御のフェードイン/アウト機能を動作させま

す。 0000h：フェードイン／アウト停止 0001h：フェードイン／アウト動作

（注意）本制御機能を使用する際には、フェードアウト時間を正しく設定してください。

F． TGEN1 フェードインステップ値制御用内部データメモリ(TGEN1_FADE_IN_ST) 初期値 : 47CFh（+1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。


G． TGEN1 フェードアウトステップ値制御用内部データメモリ(TGEN1_FADE_OUT_ST)

初期値 : 390Ah（-1.0dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。


H． TGEN1 フェードアウト時間制御用内部データメモリ(TGEN1_FADE_OUT_TIM)

初期値 : 002Bh（43 Sync）フェードアウト時間を変更する場合は下記計算式により変更してください。計算式 : 43dB/”ﾌｪｰﾄﾞｱｳﾄｽﾃｯﾌﾟ値“dB <例> ステップ値が 2dB の場合。

43/2 ＝ 22d = 16h 上限 : 430 Sync （データ : 01AEh）下限 : 8 Sync （データ : 0008h）

（注意） 0000h は禁止ですので設定しないでください。フェードアウト時間＜ TIM_M0、TIM_M1 を守ってください。

(補足) ステップ値は別々に設定することが可能ですが、設定されたパラメータは TONE_C、TONE_Dに共通となります。また、動作制御、ストップ時間のパラメータも TONE_C、TONE_D に共通となります。

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ML7204-003

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I． TGEN1 トータルゲインフェード制御用内部データメモリ(TGEN1_GAIN_TOTAL_FADE_CONT) 初期値 : 0000h（停止）本データメモリに”0001h”を設定することで RXAB 側／TX 側トータルゲイン制御のフェードイン/アウト機

能を動作させます。 0000h：フェードイン／アウト停止 0001h：フェードイン／アウト動作

J． TGEN1 トータルゲインフェードインステップ値制御用内部データメモリ

(TGEN1_GAIN_TOTAL_FADE_IN_ST) 初期値 : 4C10h（+1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を +3dB にする。


K． TGEN1 トータルゲインフェードアウトステップ値制御用内部データメモリ

(TGEN1_GAIN_TOTAL_FADE_OUT_ST) 初期値 : 35D9h（-1.5dB）ステップ量 X を変更する場合は下記計算式により変更してください。計算式 : 10^(X/20)*16384 <例> ステップ値を –3dB にする。


(補足) ステップ値は別々に設定することが可能ですが、設定されたパラメータは

TGEN1_RXABGAIN_TOTAL、TGEN1_TXGAIN_TOTAL に共通となります。また、動作制御も TGEN1_RXABGAIN_TOTAL、TGEN1_TXGAIN_TOTAL に共通となります。

L． TGEN1 実行中フラグ表示レジスタ (TGEN1_EXFLAG)

トーン生成器動作中は TGEN1_EXFLAG が”1”になります。（初期値”0”: 停止中）

トーン信号TGEN1動作


トーン信号

CR3="00h"

TGEN1動作


TGEN1_FADE_CONT OFF の場合

TGEN1_FADE_CONT ON の場合

CR3="00h"

INTB(端子出力)

INTB(端子出力)

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● FSK 生成器（FSK_GEN）

FSK 生成器(FSK_GEN)はコントロールレジスタに設定されたデータを周波数変調し VFRO0、VFRO1に出力します。FSK 生成器の諸元を表 25に、ブロック図を図 54に示します。 FSK 生成器は 3 ワードまでのバッファリングが可能な FSK 信号生成部、データ設定用レジスタ、ゲイン

調整部から構成されます。FGEN_EN を”１”に設定することで FSK 生成器は動作を開始し、マークビット

(“1”)を連続送出します。データの送出を開始する場合、FGEN_D[7:0]に初の送出データを設定し、

FGEN_FLAG を”１”に設定してください。FGEN_FLGA が”1”に設定されると、内部バッファの空きがあ

れば、FGEN_D[7:0]の送出データを内部バッファに転送し、FGEN_FLAG を”0”にクリアします。内部バ

ッファに転送されたデータは、ST(Start Bit ”0”)、SP（Stop Bit ”1”）が付加され図 55に示す送出順序で

出力されます。次の送出データを設定する場合、FGEN_FLAG が”0”の時に行って下さい。FGEN 信号

生成部の内部バッファに送出待ちのデータがない間は、マークビット(“1”)を連続送出します。なお、FSK 信号生成部の内部バッファは 3 段構成になっており、FSK 出力データ設定レジスタ

FGEN_D[7:0]も含め大 4 ワードデータのバッファリングが可能です。送出を終了する場合には、

FGEN_FLAG が”0”の状態で、FGEN_EN を”0”に設定してください。FGEN_EN が”0”になるまでに

FGEN_D[7:0]に設定されたデータの送出が完了後、FSK 生成器は停止します。なお、マークビット(“1”)を連続送出中に FGEN_EN が”0”となり、送出待ちのデータもない場合は、大で 1 ビット期間、マーク

ビット(“1”)を出力後、FSK 生成器は停止します。送出、停止タイミングを図 56に、制御例を図 57に示

します。また、FSK 生成器の出力レベルは、内部データメモリ(FGEN_GAIN)で変更することができま

す。

表 25 FSK 生成器諸元変調方式周波数変調方式

同期方式調歩同期方式

転送速度 1200bps

1300Hz （データ ”1” マーク）出力周波数

2100Hz （データ “0” スペース）

出力データ設定用レジスタ 8bit (FGEN_D[7:0])

出力レベル -13.3dBm0(初期値ゲイン調整可能)

図 54 FSK 生成部ブロック

図 55 データ送出順

FGEN_GAIN

関連CR　FGEN_EN　FGEN_FLAG　FGEN_D[7:0]

FGEN_D<7:0>

BUFF1

FSKGEN

BUFF0

BUFF_OUT

0 1 2 3 4 5 6 7SP

ST

送信方向

FGEN_D

ST:StartBit("0")SP:Stop Bit("1")

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図 56 FSK データ送出、停止タイミング(50bit 送出時)

（備考） FSK 生成器の動作中は、他の要因で割り込みを発生させないために検出系などを停止した状態で行う

ことを推奨します。

図 57 FSK 出力制御方法

VFRO

FGEN_FLAG

INTB端子出力

FGEN_EN

FGEN_D[7:0]設定タイミング

・・・・・・

Mark("1")連続出力

T1

Mark("1")連続出力

T2 T3 T4 T5

10bit出力区間

・・・・・・

T1

・・・・

10bit出力区間

・・・・・・

T2

10bit出力区間

・・・・・・

T3

10bit出力区間

・・・・・・

T4

10bit出力区間

・・・・・・

T5

FGEN起動(FGEN_EN="1")

Mark("1")連続送出？

NO

終データ？

YES

YES

FGEN停止(FGEN_EN="0")

FGEN_FLAG=0？

YES

送出データ設定(FGEN_D]7:0])

FGEN_FLAG=1

NO

FGEN_FLAG=0？

YES

NO

NO

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A. FSK_GEN 制御レジスタ(FGEN_EN) 0：FSK_GEN 停止（初期値） 1：FSK_GEN 動作

B. FSK 出力データ設定完了フラグ表示レジスタ(FGEN_FLAG) FSK 出力データ設定レジスタ(FGEN_D[7:0])へのデータ書き込み後、本ビットを”1”にセットしてください。

FSK 信号生成部の内部バッファへの取り込み完了で、本ビットは”0”に自動クリアされ、同時に割り込み

を発生します。なお、本ビットが”1”の時には、本レジスタへの書き込みは行わないで下さい。

C. FSK 出力データ設定レジスタ(FGEN_D[7:0]) 初期値: 00h

D. FSK ゲイン制御用内部データメモリ(FGEN_GAIN) 初期値 : 0080h


てください。



0080h×0.5 = 0040h 上限 : +40dB (データ : 3200h)

下限 : -40dB (データ : 0001h)

（注意）大振幅 3.17dBm0 を超えないこと

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● FSK 受信器（FSK_DET）

FSK 受信器の諸元を表 26、受信タイミングを図 58に、また動作概要を以下に示します。

起動と受信動作 FSK 受信器は FSK_DET 制御レジスタ(FDET_EN)が"1"で有効となります。 FSK データ(10bit)を受信すると、ST(Start Bit "0")、SP(Stop Bit "1")を除いたデータビット(8 ビット)を、

FSK 受信データ格納用レジスタ FDET_D[7:0]に格納し、FSK 受信データ読み出し要求通知レジスタ

(FDET_RQ)を"1"に設定します。FDET_RQ が"1"となったら、FDET_D[7:0]から受信データを読み出し、

FDET_RQ への”0”書き込みにより、読み出し要求をクリアしてください。バッファリング機能

なお、本 FSK 受信器では、3 ワードまでの受信データをバッファリング可能な内部バッファを内蔵してお

り、FDET_D[7:0]とあわせ、大 4 ワードの受信データをバッファリング出来ます。FDET_RQ=1 の状態

で新たな FSK データを受信した場合、その受信データは内部バッファに転送されます。オーバーランエラー

既に内部バッファに 3 ワードの受信データがある状態で、さらに 1 ワードの FSK データを受信した場合、

内部バッファの受信データは 1 ワード分シフト・更新され、初の受信データが消去されます。オーバー

ランエラーの発生は、次の読み出し要求(FDET_RQ=1)時に、FSK 受信オーバーランエラー通知レジス

タ(FDET_OER)を"1"にセットすることで MCU 側に通知されます。フレーミングエラー

SP（Stop Bit "1"）が正常に検出されない場合には、該当受信データの読み出し要求(FDET_RQ=1)時に、FSK 受信フレーミングエラー通知レジスタ(FDET_FER)を"1"とし、エラーを通知します。なお、

SP(Stop Bit "1")非検出であった受信データが内部バッファにある状態で、オーバーラン発生により上書

き消去された場合、FDET_FER は"1"になりませんので、ご注意ください。エラーのクリア

2 つのエラー状態(FDET_FER=1、FDET_OER=1)は、FSK 受信データ読み出し要求通知レジスタをクリ

アする時(FDET_RQ=0 書き込み)に、それぞれ FDET_FER=0、FDET_OER=0 を書き込むことで、必ず

クリアしてください。

停止 FSK_DET 制御レジスタ(FDET_EN)を"0"に設定することで、FSK 受信器は停止します。 FSK 受信器の停止後、再度 FSK 受信器を起動する場合には、500s 以上の間隔が必要です。なお、FSK 受信データの読み出し要求中(FDET_RQ=1)に、FSK 受信器が停止された場合、FDET_RQ、

FDET_FER、FDET_OER はすべて”0”クリアされます。また、FSK 受信器の停止により、FDET_D[7:0]は00h にクリアされます。

表 26 FSK 受信器諸元変調方式周波数変調方式

同期方式調歩同期方式

転送速度 1200bps

1300Hz （データ ”1” マーク）検出周波数

2100Hz （データ “0” スペース）

受信データ格納用レジスタ 8bit (FDET_D[7:0])

検出レベル -39.3dBm0(初期値、調整可能)

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図 58 FSK 受信タイミング

INTB

S Pス

トッ

プビ

ット

Mマ

ーク

S Tス

ター

トビ

ット

（１

）正常受信時

FDET_RQ

FDET_FER

FDET_OER

[A7:A0]

受信要

求

FDET_D[7:0]

[C7:C0]

[A7:A0]

(注

)FDET_RQ=1は

、MCU側

からのFDET_RQ=0書

き込みにより、

クリアされ

ます。

MCU受

信デ

ータ

読み

出し

FSK受信

器入

力

FDET_EN

S TM

A 0A 1

A 2A 3

A 4A 5

A 6A 7

S P

[B7:B0]

内部

バッ

ファ

[D7:D0]

S TD 0

D 7S P

・・・

C 0C 7

・・

・S P

S TM

MS T

B 0B 7

・・

・S P

[B7:B0]

[C7:C0]

[D7:D0]

[C7:C0]

[D7:D0]

E 0E 7

S P・

・・

MM

S TF 0

F 7S P

・・・

M

[D7:D0]

[E7:E0]

[F7:F0]

[F7:F0]

起動間隔

500usec以

上

[B7:B0]

受信

要求

[C7:C0]

受信要

求[D7:D0]

受信

要求

[E7:E0]

受信

要求

[F7:F0]

受信要

求

・・

・・

・・

・・

S T

・・

・・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・

[E7:E0]

約125usec

INTB

S Pス

トッ

プビ

ット

Mマ

ーク

S Tス

ター

トビ

ット

（２

）異常

受信

時

FDET_RQ

FDET_FER

FDET_OER

[A7:A0]

受信要

求

FDET_D[7:0]

[C7:C0]

[A7:A0]

MCU受

信デ

ータ

読み

出し

FSK受信

器入

力

FDET_EN

S TM

A 0A 1

A 2A 3

A 4A 5

A 6A 7

[B7:B0]

内部

バッ

ファ

S TD 0

D 7・

・・

C 0C 7

・・

・S T

MM

S TB 0

B 7・

・・

E 0E 7

・・・

MM

S TF 0

F 7S P

・・・

M

起動間隔

500usec以

上

[F7:F0]

受信

要求

・・

・・

・・

・・

S T

・・

・・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・・

・

[C7:C0]

受信

要求

[D7:D0]

受信要

求[E7:E0]

受信要

求[E7:E0]

[D7:D0]

[E7:E0]

[E7:E0]

？スト

ップ

ビッ

ト非

検出

[F7:F0]

[F7:F0]

約125usec

[E7:E0]

?S P

オー

バー

ラン

エラ

ー

(注)FDET_RQ=1,FDET_FER=1,FDET_OER=1は

、MCU側

から

のFDET_RQ=0,FDET_FER=0,FDET_OER=0

　　書き込みにより

、クリアされます。

S P?

S P

フレ

ーミ

ング

エラ

ー

[C7:C0]

[D7:D0]

[D7:D0]

[C7:C0][D7:D0]

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A. FSK_DET 制御レジスタ（FDET_EN） 0：FSK_DET 停止（初期値） 1：FSK_DET 動作

B. FSK 受信データ読み出し要求通知レジスタ（FDET_RQ）

0 : 読み出し要求無し（初期値） 1 : 読み出し要求有り

C. FSK 受信フレーミングエラー通知レジスタ（FDET_FER）

0 : フレーミングエラー無し（初期値） 1 : フレーミングエラー発生

D. FSK 受信オーバーランエラー通知レジスタ（FDET_OER）

0 : オーバーランエラー無し（初期値） 1 : オーバーランエラー発生

E. FSK 受信データ格納用レジスタ（FDET_D[7:0]）

初期値:00h

F. FSK 受信器検出レベル制御用内部データメモリ(FDET_TH) 初期値 : 1000h 初期値の検出レベルは－39.3dBm0 となります。検出レベルを変更する場合は下記計算式により変

更してください。計算式 : 4096 × (1/10^(X/20)) <例> 検出レベルを 6dB アップさせる場合 4096 × (1/10^(6/20)) = 2053d = 0805h 上限 : +12dB (データ : 0405h) 下限 : -12dB (データ : 3FB2h)

G. FSK 受信マークガード時間制御用内部データメモリ(FDET_MK_GT) 初期値 : 00F0h(30ms) FSK 受信器の起動後など、FSK 信号の非検出状態から検出状態に遷移した後、マークビットを連

続して一定時間（マークガード時間）検出してから、受信データの取り込みを開始します。このマークガード時間を変更する場合は下記計算式により変更してください。計算式 : （マークガード時間）／ 0.125 ms <例> マークガード時間を 60ms に設定する場合 60 ／ 0.125 = 01E0h 上限 : 4095.875ms (データ : 7FFFh) 下限 : 0ms (データ : 0000h)

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● TONE0 検出器（TONE_DET0）

TONE0 検出器は該当周波数の信号を検出する主信号検出部、該当周波数以外の信号を検出する

ノイズ検出部および ON ガードタイマ、OFF ガードタイマで構成され、AIN から入力された 1650Hz の単

一トーン信号の検出を行います。 TONE0 検出器はコントロールレジスタ TDET0_EN が”1”の時、有効となります。トーン検出時（主信

号検出、かつノイズ非検出状態）にはコントロールレジスタ TONE0_DET が”1”に設定され、トーン非検

出、あるいは TDET0_EN が”0”の時は、TONE0_DET は”0”になります。また、ON ガードタイマ、OFF ガードタイマによる検出時間の調整、及び主信号検出、及びノイズ検出

に対する検出レベルの調整が可能です。両ガードタイマの初期値は 5ms です。検出レベルの初期値は、

主信号検出レベル、及びノイズ検出レベル共に、－5.3dBm0 です。トーン検出タイミングを図 59に示し

ます。

図 59 トーン検出タイミング A． : TONE0 検出器制御レジスタ(TDET0_EN)

0 : TONE_DET0 停止（初期値） 1 : TONE_DET0 動作

B． : TONE0 検出器検出ステータスレジスタ（TONE0_DET）

0 : 非検出（初期値） 1 : 検出

C． TDET0 主信号検出レベル制御用内部データメモリ(TDET0_S_TH)

初期値 : 1EBBh（－5.3dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 ＝ 7867d = 1EBBh 上限 : 3.17dBm0 (データ : 517Dh) : -5.3dBm0 (データ : 1EBBh) 下限 : -35dBm0 (データ : 0102h)

TDET0_EN

AIN入力トーン信号

主信号検出

ノイズ検出

音声

OFFガードタイマ

INTB端子出力

TONE0_DET

ONガードタイマ

トーン検出内部信号

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D． TDET0 ノイズ検出レベル制御用内部データメモリ(TDET0_N_TH) 初期値 : 1EBBh（－5.3dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 ＝ 7867d = 1EBBh 上限 : 3.17dBm0 (データ : 517Dh) : -5.3dBm0 (データ : 1EBBh) 下限 : -30dBm0 (データ : 01CAh) ノイズ検出機能を停止させる場合、上記内部データメモリ（TDET0_N_TH）へ 7FFFh を書き込んで下さ

い。 E. TDET0 検出 ON ガードタイマ用内部データメモリ(TDET0_ON_TM)

初期値 : 0028h（5ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

F. TDET0 検出 OFF ガードタイマ用内部データメモリ(TDET0_OFF_TM) 初期値 : 0028h（5ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

G. TDET0 検出周波数制御用内部データメモリ(TDET0_FREQ)

初期値 : －検出周波数を変更します。変更を希望する場合にはローム営業窓口までお問い合わせください。

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● TONE1 検出器（TONE_DET1）

TONE1 検出器は該当周波数の信号を検出する主信号検出部、該当周波数以外の信号を検出する

ノイズ検出部および ON ガードタイマ、OFF ガードタイマで構成され、AIN より入力された 2100Hz の単

一トーン信号の検出を行います。 TONE1 検出器はコントロールレジスタ TDET1_EN が”１”の時有効となります。トーン検出時（主信号

検出、かつノイズ非検出状態）にはコントロールレジスタ TONE1_DET が”1”に設定され、トーン非検出、

あるいは TDET1_EN が”0”の時は、TONE1_DET は”0”になります。また、ON ガードタイマ、OFF ガードタイマによる検出時間の調整、及び主信号検出、及びノイズ検出

に対する検出レベルの調整が可能です。両ガードタイマの初期値は 5ms です。検出レベルの初期値は、

主信号検出レベル、及びノイズ検出レベル共に、－5.3dBm0 です。トーン検出タイミングを図 60に示し

ます。

図 60 トーン検出タイミング A． : TONE1 検出器制御レジスタ(TDET1_EN)

0 : TONE_DET1 停止（初期値） 1 : TONE_DET1 動作

B． : TONE1 検出器検出ステータスレジスタ（TONE1_DET）


C． TDET1 主信号検出レベル制御用内部データメモリ(TDET1_S_TH)

初期値 : 1EBBh（－5.3dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 ＝ 7867d = 1EBBh 上限 : 3.17dBm0 (データ : 517Dh) : -5.3dBm0 (データ : 1EBBh) 下限 : -35dBm0 (データ : 0102h)

TDET1_EN

AIN入力トーン信号

主信号検出

ノイズ検出

音声

OFFガードタイマ

INTB端子出力

TONE1_DET

ONガードタイマ

トーン検出内部信号

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D． TDET1 ノイズ検出レベル制御用内部データメモリ(TDET1_N_TH) 初期値 : 1EBBh（－5.3dBm0）検出レベルを X とする場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例>検出レベル-5.3dBm0 10^((-5.3-3.17)/20)*2/PI*32768 ＝ 7867d = 1EBBh 上限 : 3.17dBm0 (データ : 517Dh) : -5.3dBm0 (データ : 1EBBh) 下限 : -30dBm0 (データ : 01CAh) ノイズ検出機能を停止させる場合、上記内部データメモリ（TDET1_N_TH）へ 7FFFh を書き込んで下さ

い。 E. TDET1 検出 ON ガードタイマ用内部データメモリ(TDET1_ON_TM)


F. TDET1 検出 OFF ガードタイマ用内部データメモリ(TDET1_OFF_TM)


F. TDET1 検出周波数制御用内部データメモリ（TDET1_FREQ）

初期値 : －検出周波数を変更します。変更を希望する場合にはローム営業窓口までお問い合わせください。

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● DTMF 検出器（DTMF_REC）

AIN より入力された DTMF 信号の検出を行います。 DTMF 検出器は DTMF 信号を検出する DTMF 検出部、DTMF 信号以外の信号を検出するノイズ検

出部、および ON ガードタイマ、OFF ガードタイマで構成されています。 DTMF 検出器はコントロールレジスタ DTMF_EN が”１”の時有効となり、有効な DTMF 信号を検出した

場合（DTMF 信号検出、ノイズ非検出状態）に、DTMF_DET が”1”となり、受信コードが DTMF_CODE3～0 に格納されます。DTMF 信号非検出の時、及び DTMF_EN が”0”の時は、DTMF_DET は”0”、DTMF_CODE3～0 は”0000”になります。 DTMF 検出タイミングを図 61に示します。ON ガードタイマ、OFF ガードタイマによる検出時間の調整、

および検出レベルの調整が可能です。両ガードタイマの初期値は 20ms です。また、検出レベルの初期

値は－37.0dBm0 です。

図 61 DTMF 検出タイミング A． : DTMF 検出器制御レジスタ(DTMF_EN)

0 : DTMF 検出機能停止（初期値） 1 : DTMF 検出機能動作

B． : DTMF コード表示レジスタ（DTMF_CODE[3:0]）

DTMF 検出器制御レジスタ（DTMF_EN）を”1”に設定し、DTMF 信号を検出している区間(DTMF 検出

器検出ステータスレジスタ DTMF_DET=”1”)に有効なコードが格納されます。DTMF 信号の非検出

(DTMF_DET=”0”)時には”0000”を出力します。（初期値 :0000b） C． : DTMF 検出器検出ステータスレジスタ（DTMF_DET）


DTMF_EN

AIN入力 DTMF信号音声

DTMF_DET

DTMFコード出力(DTMF_CODE[3:0])

"0000" 検出コード "0000"

ONガードタイマ OFFガードタイマ

INTB端子出力

DTMF検出部

ノイズ検出部

DTMF検出内部信号

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D． DTMF 検出レベル制御用内部データメモリ(DTMF_TH) 初期値 : 1000h（－37.0dBm0）検出レベルを変更する場合は初期値を下記計算式により変更してください。計算式 : 1000h×１／GAIN <例> 検出レベルを 6dB アップさせる。 1000h×0.5＝0800h

上限 : +12dB (データ : 0405h) 下限 : -12dB (データ : 3FB2h)

（注意）上記データメモリ（DTMF_TH）で設定した検出レベルは、DTMF 検出部/ノイズ検出部で共通の検出レ

ベルとなります。

E. DTMF 検出 ON ガードタイマ用内部データメモリ(DTMF_ON_TM) 初期値 : 00A0h（20ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

F. DTMF 検出 OFF ガードタイマ用内部データメモリ(DTMF_OFF_TM)

初期値 : 00A0h（20ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 5ms 5/0.125＝40d=0028h 上限 : 4095.875ms (データ : 7FFFh) : 5ms (データ : 0028h) 下限 : 0.125ms (データ : 0001h)

G.DTMF ノイズ検出機能制御用内部データメモリ(DTMF_NDET_CONT) 初期値 : 0002h（ノイズ検出機能有効）本内部データメモリに 0000h を書き込むことで、DTMF 検出器のノイズ検出機能が無効となります。

（注意） DTMF 信号の検出中に、DTMF 信号が連続して他のコードに変化した場合 DTMF_DET が”1”の状態

で受信コードが変化し割り込みを発生する場合があります。

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● エコーキャンセラ（Echo Canceller）

エコーキャンセラのブロック図を図 62に示します。エコーキャンセラは遅延時間が32ms でエコーキャンセラ制御レジスタ（EC_EN）を”1”にすることにより動

作します。エコーキャンセラの動作設定は、主に、内部データメモリ EC_CR、GLPAD_CR により行いま

す。

図 62 エコーキャンセラのブロック図 A．エコーキャンセラ制御レジスタ（EC_EN）

0 : エコーキャンセラ機能停止・・・エコーキャンセラをスルーします（初期値） 1 : エコーキャンセラ機能動作

B. エコーキャンセラ制御用内部データメモリ(EC_CR)

初期値 : 0012h

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 THR ― HLD HDB CLP ― ATTB GC

初期値 0 0 0 1 0 0 1 0

B15-B8 : 予約ビット初期値変更禁止 B7 : スルーモード制御 1 : スルーモード 0 : ノーマルモード(エコーキャンセル動作)

Rin,Sin のデータを Rout,Sout にそれぞれエコー係数を保持したままスルーで出力します。なおス

ルーモード時は、HLD,HDB,CLP,ATTB,GC の機能は無効になります。

Echo Canceller

+

-

Adaptive FIR Filter(AFF)

LPAD GPAD

ATTs

ATTr

CenterClip

Sin

Rout

Sout

Rin

Power Calc

Howling Detector

Double Talk Det

GC

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B6 : 予約ビット初期値変更禁止 B5 : 係数更新制御 1 : 係数固定 0 : 係数更新

エコーキャンセラの適応 FIR フィルタ(AFF)の係数更新の有無を選択します。この機能は THR がノ

ーマルモードの時、有効になります。 B4 : ハウリングディテクタ制御 1 : OFF 0 : ON

ハンズフリー等の音響系で発生するハウリングを検出し，消去を行う機能の制御です。この機能は

THR がノーマルモードの時、有効になります。 B3 : センタークリップ制御 1 : ON 0 : OFF

エコーキャンセラの Sout 出力が-57dBm0 以下の場合に、Sout 出力を強制的に正の小値に固定

するセンタクリップ機能です。この機能は THR がノーマルモードの時に有効になります。 B2 : 予約ビット初期値変更禁止 B1 : アッテネータ制御 1 : ATT OFF 0 : ATT ON

エコーキャンセラの Rin 入力,Sout 出力に用意された減衰器(ATTs,ATTr)によりハウリングを防止さ

せる ATT 機能の ON/OFF を選択します。Rin のみに入力があった場合は Sout の ATT(ATTs)が挿入されます。Sin のみに入力があった場合および Sin,Rin 両方に入力があった場合は Rin 入力

の ATT(ATTr)が挿入されます。ATT 値はそれぞれ約 6dB です。この機能は THR がノーマルモー

ドの時、有効になります。 B0 : ゲインコントローラ制御 1 : ON 0 : OFF

エコーキャンセラの Rin 入力に用意された減衰器（GC）によるゲインコントローラ機能の ON/OFF を

選択します。ゲインコントローラ機能は、Rin 入力レベルの過大入力の抑制、及び、ハウリングの抑

制を目的とするものです。減衰器（GC）への入力信号のピークが-10dBm0 以下である場合には、減衰は行いません。減衰器（GC）への入力信号のピークが-10 dBm0～約-1.5dBm0 の場合には、減衰器（GC）の出力

を約-10dBm0 に抑制します。また、減衰器（GC）への入力信号のピークが-1.5dBm0 以上の場合には、減衰器（GC）の出力を約

8.5dB 減衰します。この機能は THR がノーマルモードの時、有効になります。

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C. GLPAD 制御用内部データメモリ(GLPAD_CR) 初期値 : 000Fh エコーキャンセラ内の GLPAD 制御用のメモリです。

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― GPAD2 GPAD1 LPAD2 LPAD1

初期値 0 0 0 0 1 1 1 1

B15-B4 : 予約ビット初期値変更禁止 B3, 2 : 出力レベル制御

エコーキャンセラ出力のゲイン用 GPAD のレベル制御です。 (0,1) : +18dB (0,0) : +12dB (1,1) : + 6dB (1,0) : 0dB

B1, 0 : 入力レベル制御

エコーキャンセラ入力のロス用 LPAD のレベル制御です。 (0,1) : -18dB (0,0) : -12dB (1,1) : - 6dB (1,0) : 0dB

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D. エコーキャンセラ使用上の注意点 D-1

エコーパスにおいて、エコー信号が外部アンプ等で飽和、波形歪等を生じないようにしてください。飽

和、波形歪等が生じるとエコー減衰量が劣化します。 D-2

E.R.L（エコー・リターン・ロス）は減衰系になるように設定してください。特に、TXGAINA、TXGAINB、

RXGAINA、RXGAINB を変更する場合にはご注意ください。また、増幅系になる場合は GLPAD 機能

を使用することを推奨します。増幅系になるとエコー減衰量が著しく劣化します。 E.R.L はエコーキャンセラ出力（Rout）からエコーキャンセラ入力（Sin）までのエコー量の減衰（ロス）を言

います。 D-3

エコー経路が変化するような場合（再通話時）は、EC_EN もしくは PDNB、SPDN により、リセットを行こと

を推奨します。

D-4

エコーキャンセラをご使用になる場合、各種生成器からの受信側への出力は、RXGEN から行うことを

推奨致します。RXGENA、RXGENB から出力した場合、エコーを除去できないことが有り得ます。

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● RC0（Range Controller 0） RC0(Range Controller 0)は、入力信号のレベルによって、出力信号を強制的に一定レベル減衰させる

ことで、送信側無通話時雑音特性の改善を意図したものです。 RC0 の入出力特性を図 64 に示します。RC0 は RC0 制御内部メモリ(RC0_CR)の RC0_EN を”1”にする

ことにより動作します。RC0 の動作設定は、以下に記載の内部データメモリにより行います。

-40

RC0_TH1

-72

-43

-48

入力レベル [dBm0]

出力レベル [dB

m0] -62

-51

-56

-45

RC0_TH2

-50

RC0_TH3

-60

RC0_TH4

-40

RC0_LOSS1(3dB)

RC0_LOSS2(6dB)

RC0_LOSS3(12dB)

RC0_LOSS4(12dB)

＊各パラメータは初期値

図 634 RC0 入出力特性

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A. RC0 制御用内部データメモリ(RC0_CR) 初期値 : 0000h RC0 制御用の内部データメモリです。

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― ― ― RC0_EN

初期値 0 0 0 0 0 0 0 0

B15-B1 : 予約ビット初期値変更禁止 B0 : RC0 制御レジスタ(RC0_EN)

0 : RC0 機能停止・・・RC0 をスルーします（初期値） 1 : RC0 機能動作

B-1 RC0 ロス用閾値１調整用内部データメモリ(RC0_TH1)

初期値 : 0090h（約-40dBm0）ロス用閾値１を X に変更する場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例> -40dBm0 10^((-40-3.17)/20)*2/PI*32768 ≒144d = 0090h 上限 : +3.17dBm0 (データ : 517Ch) : 約-40dBm0 (データ : 0090h) 下限 : -∞ (データ : 0000h)

B-2 RC0 ロス用閾値 2 調整用内部データメモリ(RC0_TH2)

初期値 : 0051h（約-45dBm0）ロス用閾値 2 を X に変更する場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例> -45dBm0 10^((-45-3.17)/20)*2/PI*32768 ≒81d = 0051h 上限 : RC0_TH1 未満 : 約-45dBm0 (データ : 0051h) 下限 : -∞ (データ : 0000h)

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B-3 RC0 ロス用閾値 3 調整用内部データメモリ(RC0_TH3) 初期値 : 002Dh（約-50dBm0）ロス用閾値 3 を X に変更する場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例> -50dBm0 10^((-50-3.17)/20)*2/PI*32768 ≒45d = 002Dh 上限 : RC0_TH2 未満 : 約-50dBm0 (データ : 002Dh) 下限 : -∞ (データ : 0000h)


初期値 : 000Eh（約-60dBm0）ロス用閾値 4 を X に変更する場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例> -60dBm0 10^((-60-3.17)/20)*2/PI*32768 ≒14d = 000Eh 上限 : RC0_TH3 未満 : 約-60dBm0 (データ : 000Eh) 下限 : -∞ (データ : 0000h)

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C-1 RC0 ロス用閾値 1～2 ロス値調整用内部データメモリ(RC0_LOSS1) 初期値 : 005Ah（約 3dB）ロス値を X に変更する場合は下記計算式により変更してください。計算式 : 128/10^(X/20) <例> 3dB 128/10^(3/20) ≒ 90d = 005Ah 上限 : 0dB (データ : 0080h) : 約 3dB (データ : 005Ah) 下限 : RC0_LOSS2

C-2 RC0 ロス用閾値 2～3 ロス値調整用内部データメモリ(RC0_LOSS2)

初期値 : 0040h（約 6dB）ロス値を X に変更する場合は下記計算式により変更してください。計算式 : 128/10^(X/20) <例>6dB 128/10^(6/20) ≒64d = 0040h 上限 : RC0_LOSS1 : 約 6dB (データ : 0040h) 下限 : RC0_LOSS3


初期値 : 0020h（約 12dB）ロス値を X に変更する場合は下記計算式により変更してください。計算式 : 128/10^(X/20) <例> 12dB 128/10^(12/20) ≒32d = 0020h 上限 : RC0_LOSS2 : 約 12dB (データ : 0020h) 下限 : RC0_LOSS４

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C-4 RC0 ロス用閾値 4 以下ロス値調整用内部データメモリ(RC0_LOSS4) 初期値 : 0020h（約 12dB）ロス値を X に変更する場合は下記計算式により変更してください。計算式 : 128/10^(X/20) <例> 12dB 128/10^(12/20) ≒32d = 0020h 上限 : RC0_LOSS3 : 約 12dB (データ : 0020h) 下限 : MUTE (データ : 0000h)

D-1 RC0 ロス用プラスステップ値調整用内部データメモリ(RC0_PL) 入力レベルが各 TH レベルより大きくなった場合に、RC0_PL で設定されたステップ値で目標ロス値に

変動します。初期値 : 47CFh（約 1dB）プラスステップ値を X に変更する場合は下記計算式により変更してください。計算式 : 10^(X/20) * 16384 <例>1dB 10^(1/20)*16384 ≒18383d = 47CFh 上限 : +6dB (データ : 7FB2h) : 約 1dB (データ : 47CFh) 下限 : 約+0.0005dB (データ : 4001h)

D-2 RC0 ロス用マイナスステップ値調整用内部データメモリ(RC0_MI) 入力レベルが各 TH レベルより小さくなった場合に、RC0_MI で設定されたステップ値で目標ロス値に

変動します。初期値 : 3F44h（約-0.1dB）プラスステップ値を X に変更する場合は下記計算式により変更してください。計算式 : 10^(X/20) * 16384 <例> -0.1dB 10^(-0.1/20)*16384 ≒16196d = 3F44h 上限 : -6dB (データ : 2013h) : 約-0.1dB (データ : 3F44h) 下限 : 約-0.0005dB (データ : 3FFFh)

E RC0 入力信号レベル検出感度調整用内部データメモリ 1/2 (RC0_POW_C1/RC0_POW_C2) 初期値 : RC0_POW_C1 : 3E00h RC0_POW_C2 : 0200h RC0 における入力信号の検出感度を調整する為の内部データメモリです。本内部データメモリを調整

することで、閾値近傍のレベルで入力される送信側音声信号に対する検出感度が下がり、出力信号の

変動を抑えることが可能です。入力信号の検出感度を下げる場合の設定を下記に示します。・検出感度を初期値の 1/2 程度にする場合

設定値 : RC0_POW_C1 : 3F00h RC0_POW_C2 : 0100h

・検出感度を初期値の 1/4 程度にする場合設定値 : RC0_POW_C1 : 3F80h RC0_POW_C2 : 0080h

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● RC1（Range Controller 1） RC1(Range Controller 1)は、入力信号のレベルによって、出力信号を強制的に一定レベル減衰させるこ

とで、送信側無通話時雑音特性の改善を意図したものです。 RC1 の入出力特性を図 645 に示します。RC1 は RC1 制御内部メモリ(RC1_CR)の RC1_EN を”1”にす

ることにより動作します。RC1 の動作設定は、以下に記載の内部データメモリにより行います。

-40

RC1_TH1

-72

-43

-48

入力レベル [dBm0]

出力レベル [dB

m0] -62

-51

-56

-45

RC1_TH2

-50

RC1_TH3

-60

RC1_TH4

-40

RC1_LOSS1(3dB)

RC1_LOSS2(6dB)

RC1_LOSS3(12dB)

RC1_LOSS4(12dB)

＊各パラメータは初期値

図 645 RC1 入出力特性

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A. RC1 制御用内部データメモリ(RC1_CR) 初期値 : 0000h RC1 制御用の内部データメモリです。

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― ― ― RC1_EN

初期値 0 0 0 0 0 0 0 0

B15-B1 : 予約ビット初期値変更禁止 B0 : RC1 制御レジスタ(RC1_EN)

0 : RC1 機能停止・・・RC1 をスルーします（初期値） 1 : RC1 機能動作

B-1 RC1 ロス用閾値１調整用内部データメモリ(RC1_TH1)

初期値 : 0090h（約-40dBm0）ロス用閾値１を X に変更する場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例> -40dBm0 10^((-40-3.17)/20)*2/PI*32768 ≒144d = 0090h 上限 : +3.17dBm0 (データ : 517Ch) : 約-40dBm0 (データ : 0090h) 下限 : -∞ (データ : 0000h)


初期値 : 0051h（約-45dBm0）ロス用閾値 2 を X に変更する場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例> -45dBm0 10^((-45-3.17)/20)*2/PI*32768 ≒81d = 0051h 上限 : RC1_TH1 未満 : 約-45dBm0 (データ : 0051h) 下限 : -∞ (データ : 0000h)

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B-3 RC1 ロス用閾値 3 調整用内部データメモリ(RC1_TH3) 初期値 : 002Dh（約-50dBm0）ロス用閾値 3 を X に変更する場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例> -50dBm0 10^((-50-3.17)/20)*2/PI*32768 ≒45d = 002Dh 上限 : RC1_TH2 未満 : 約-50dBm0 (データ : 002Dh) 下限 : -∞ (データ : 0000h)


初期値 : 000Eh（約-60dBm0）ロス用閾値 4 を X に変更する場合は下記計算式により変更してください。計算式 : 10^((X-3.17)/20)*2/PI*32768 <例> -60dBm0 10^((-60-3.17)/20)*2/PI*32768 ≒14d = 000Eh 上限 : RC1_TH3 未満 : 約-60dBm0 (データ : 000Eh) 下限 : -∞ (データ : 0000h)

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C-1 RC1 ロス用閾値 1～2 ロス値調整用内部データメモリ(RC1_LOSS1) 初期値 : 005Ah（約 3dB）ロス値を X に変更する場合は下記計算式により変更してください。計算式 : 128/10^(X/20) <例> 3dB 128/10^(3/20) ≒ 90d = 005Ah 上限 : 0dB (データ : 0080h) : 約 3dB (データ : 005Ah) 下限 : RC1_LOSS2


初期値 : 0040h（約 6dB）ロス値を X に変更する場合は下記計算式により変更してください。計算式 : 128/10^(X/20) <例>6dB 128/10^(6/20) ≒64d = 0040h 上限 : RC1_LOSS1 : 約 6dB (データ : 0040h) 下限 : RC1_LOSS3


初期値 : 0020h（約 12dB）ロス値を X に変更する場合は下記計算式により変更してください。計算式 : 128/10^(X/20) <例> 12dB 128/10^(12/20) ≒32d = 0020h 上限 : RC1_LOSS2 : 約 12dB (データ : 0020h) 下限 : RC1_LOSS４

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C-4 RC1 ロス用閾値 4 以下ロス値調整用内部データメモリ(RC1_LOSS4) 初期値 : 0020h（約 12dB）ロス値を X に変更する場合は下記計算式により変更してください。計算式 : 128/10^(X/20) <例> 12dB 128/10^(12/20) ≒32d = 0020h 上限 : RC1_LOSS3 : 約 12dB (データ : 0020h) 下限 : MUTE (データ : 0000h)

D-1 RC1 ロス用プラスステップ値調整用内部データメモリ(RC1_PL) 入力レベルが各 TH レベルより大きくなった場合に、RC1_PL で設定されたステップ値で目標ロス値に

変動します。初期値 : 47CFh（約 1dB）プラスステップ値を X に変更する場合は下記計算式により変更してください。計算式 : 10^(X/20) * 16384 <例>1dB 10^(1/20)*16384 ≒18383d = 47CFh 上限 : +6dB (データ : 7FB2h) : 約 1dB (データ : 47CFh) 下限 : 約+0.0005dB (データ : 4001h)

D-2 RC1 ロス用マイナスステップ値調整用内部データメモリ(RC1_MI) 入力レベルが各 TH レベルより小さくなった場合に、RC1_MI で設定されたステップ値で目標ロス値に

変動します。初期値 : 3F44h（約-0.1dB）プラスステップ値を X に変更する場合は下記計算式により変更してください。計算式 : 10^(X/20) * 16384 <例> -0.1dB 10^(-0.1/20)*16384 ≒16196d = 3F44h 上限 : -6dB (データ : 2013h) : 約-0.1dB (データ : 3F44h) 下限 : 約-0.0005dB (データ : 3FFFh)

E RC1 入力信号レベル検出感度調整用内部データメモリ 1/2 (RC1_POW_C1/RC1_POW_C2) 初期値 : RC1_POW_C1 : 3E00h RC1_POW_C2 : 0200h RC1 における入力信号の検出感度を調整する為の内部データメモリです。本内部データメモリを調整

することで、閾値近傍のレベルで入力される送信側音声信号に対する検出感度が下がり、出力信号の

変動を抑えることが可能です。入力信号の検出感度を下げる場合の設定を下記に示します。・検出感度を初期値の 1/2 程度にする場合

設定値 : RC1_POW_C1 : 3F00h RC1_POW_C2 : 0100h

・検出感度を初期値の 1/4 程度にする場合設定値 : RC1_POW_C1 : 3F80h RC1_POW_C2 : 0080h

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● ダイヤルパルス検出器（DPDET）

汎用入出力ポート GPIOA[0]を 2 次機能(DPI:ダイヤルパルス入力端子)に設定した場合に、ダイヤル

パルス信号の検出が可能です。ダイヤルパルス検出器はダイヤルパルス検出器制御レジスタ（DPDET_EN）が”１”の時有効となり、ダイ

ヤルパルス信号を検出した場合にダイヤルパルス検出器検出ステータスレジスタ（DP_DET）が”1”とな

り、検出パルス数が検出ダイヤルスパルス数表示レジスタ（DPDET_DATA[7:0]）に格納されます。

DP_DET が”1”→”0”のタイミングで検出したダイヤルパルス数を DPDET_DATA[7:0]から読み出してく

ださい。ダイヤルパルス信号非検出の時、及び DPDET_EN が”0”の時は、DP_DET は”0”になります。ダイヤルパルス検出タイミングを図 656 に示します。ダイヤルパルス検出器は GPIOA[0]より入力されたダイヤルパルス信号を 8kHz 毎にサンプリングし ONガードタイマ(DPDET_ON_TIM)、OFF ガードタイマ(DPDET_OFF_TIM)の設定値に従いダイヤルパル

スの検出を行います。また検出終了タイマ(DPDET_DETOFF_TIM)を設定することにより検出終了時間

の調整が可能です。

図 65 ダイヤルパルス検出タイミング A.ダイヤルパルス検出器制御レジスタ(DPDET_EN)

0 : ダイヤルパルス検出器停止（初期値） 1 : ダイヤルパルス検出器動作

B.ダイヤルパルス検出器検出ステータスレジスタ(DP_DET) 0 : ダイヤルパルス非検出（初期値） 1 : ダイヤルパルス検出 DPDET_EN 後に DPI 端子の入力エッジを検出し”1”に設定されます。

GPIOA[0]/DPI

内部検出状態

DPDET_OFF_TIM

DPDET_ON_TIM

・ガードタイマによる内部検出状態

・DP検出タイミング

DPDET_EN

GPIOA[0]/DPI(ガードタイマによるマスク後の内部信号)

DP_DET

DPDET_DETOFF_TIMDPDET_DETOFF_TIM

DPDET_DATA 1 2 30 1 0

INTB

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ML7204-003

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また、エッジ検出後に DPDET_DETOFF_TIM で設定された期間エッジが検出されない場合には自動

的に”0”クリアーされます。 C.ダイヤルパルス検出極性制御用レジスタ (DPDET_POL)

DPI 端子より入力される極性の制御を行います。 0 : 極性反転なし（初期値） 1 : 極性反転あり

D. 検出ダイヤルスパルス数表示レジスタ(DPDET_DATA[7:0])

初期値 : 00h（非検出状態）検出したダイヤルパルス数を表示します。本レジスタはエッジ検出時に更新されます。

E.ダイヤルパルス検出 ON ガードタイマ用内部データメモリ(DPDET_ON_TIM)


F.ダイヤルパルス検出 OFF ガードタイマ用内部データメモリ(DPDET_OFF_TIM)


G.検出終了タイマ制御用内部データメモリ(DPDET_DETOFF_TIM)

初期値 : 03E8h（125ms）タイマ値を変更する場合は下記計算式により変更してください。計算式 : ガードタイマ値 ms／0.125ms <例> 125ms 125/0.125＝1000d=03E8h 上限 : 4095.875ms (データ : 7FFFh) : 125ms (データ : 03E8h) 下限 : 0.125ms (データ : 0001h)

(注意) DPDET を起動する場合は、GPIOA[0]の 1 次機能／2 次機能選択レジスタ（GPFA[0]）を”1”とし、2 次

機能(ダイヤルパルス入力端子)に設定してから行って下さい。また、以下の条件で DPDET を起動した

場合、ON ガードタイマ時間後に割り込みが発生しますので、初の割り込みを無視するようにしてくだ

さい。・DPDET_POL=”0”、DPI=”1” ・DPDET_POL=”1”、DPI= “0”

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● ダイヤルパルス送出器（DPGEN）

汎用入出力ポート GPIOA[2]を 2 次機能(DPO:ダイヤルパルス出力端子)に設定した場合に、ダイヤル

パルス信号の出力が可能です。ダイヤルパルス送出器はダイヤルパルス送出制御用レジスタ（DPGEN_EN）が”１”の時有効となり、ダイ

ヤルスパルス数設定レジスタ（DPGEN_DATA[3:0]）で設定されたパルス数のダイヤルパルス信号を出

力します。ダイヤルパルス出力タイミングを図 667 に示します。ダイヤルパルスの速度はダイヤルパルス速度制御用レジスタ（DPGEN_PPS）により 10PPS/20PPS から

選択可能です。また、DPGEN_DUTY によってブレイク区間の時間設定をすることによりメーク率の調整

が可能です。なお、ダイヤルパルス信号の出力極性は、ダイヤルパルス出力極性制御用レジスタ

（DPGEN_POL）により変更可能です。

図 667 ダイヤルパルス出力タイミング

A.ダイヤルパルス送出制御用レジスタ(DPGEN_EN)

0 : ダイヤルパルス出力停止（初期値） 1 : ダイヤルパルス出力動作

B. ダイヤルパルス数設定レジスタ (DPGEN_DATA[3:0])

初期値 : 0h 上限 : 10 (データ : Ah) 下限 : 1 (データ : 1h)

ブレイク区間の時間設定によりメーク率調整が可能(DPGEN_DUTY)

・10PPS/出力極性:正論理/出力パルス数が10の場合

GPIOA[2]/DPO

DPGEN_OFF_TIM

DPGEN_EN

・10PPS/出力極性:負論理/出力パルス数が2の場合

DPGEN_OFF_TIM

0.1sec/10PPS (0.05sec/20PPS)

GPIOA[2]/DPO

DPGEN_EN

・出力極性設定、メーク率調整

出力極性を変更可能(DPGEN_POL)

正論理

負論理

メイク区間

ブレイク区間

ブレイク区間

メイク区間

GPIOA[2]/DPO

GPIOA[2]/DPO

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C.ダイヤルパルス速度制御用レジスタ(DPGEN_PPS)

0 : 10PPS （初期値） 1 : 20PPS

D.ダイヤルパルス出力極性制御用レジスタ(DPGEN_POL) GPIOA[2]からの出力極性の制御を行います。

0・・・・正論理（Low:メイク区間、High:ブレイク区間）、初期値 1・・・・負論理（Low:ブレイク区間、High:メイク区間）

E.ダイヤルパルスメーク率制御用内部データメモリ(DPGEN_DUTY)

初期値 : 0108h（33ms/10PPS、16.5ms/20PPS）ブレイク区間の時間設定をする場合は下記計算式により設定してください。 20PPS 時には本設定値の 1/2 となります。計算式 : ブレイク区間出力時間 ms／0.125ms <例> 33ms 33/0.125＝264d=0108h 上限 : 100ms (データ : 0320h) : 33ms (データ : 0108h) 下限 : 0.125ms (データ : 0001h)

F.ダイヤルパルス出力終了制御用内部データメモリ(DPGEN_OFF_TIM)

初期値 : 03E8h（125ms）出力終了制御を設定する場合は下記計算式により設定してください。計算式 : 出力終了時間 ms／0.125ms <例> 125ms 125/0.125＝1000d=03E8h 上限 : 4095.875ms (データ : 7FFFh) : 125ms (データ : 03E8h) 下限 : 0ms (データ : 0001h)

(注意) DPGEN を起動(DPGEN_EN=1)する前に、必ず以下の設定を行って下さい。・ダイヤルパルス出力極性制御用レジスタ（DPGEN_POL）の設定を行って下さい。本設定により、ダイヤルパルス出力端子の出力レベル(初期値)が以下のようになります。

DPGEN_POL=0（正論理）の場合：GPOA[2]／DPO = “0” DPGEN_POL=1（負論理）の場合：GPOA[2]／DPO = “1”

・上記設定後、GPIOA[2]の 1 次機能／2 次機能選択レジスタ（GPFA[2]）を”1”とし、2 次機能(ダイヤルパルス出力端子)に設定してください。

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● タイマ（TIMER）

16bit のアップカウントタイマです。タイマはタイマ制御用レジスタ(TIM_EN)を”1”に設定すると、125μs毎にタイマカウンタのカウントアップを開始します。タイマカウンタ値(TIM_COUNT)とタイマデータ設定

値（TIM_DATA）が一致し、オーバフローが発生すると、タイマカウンタ値は”0000h”にリセットされ、再

びカウントアップを開始します。また、オーバフロー発生時には、タイマオーバーフロー表示レジスタ

（TMOVF）が”1”となり、INTB 割り込みが発生します。なお、タイマオーバーフローの割り込みは、MCU側から TMOVF へ”0”を書き込むことでクリアされます。

A.タイマ制御用レジスタ(TIM_EN)

本ビットに”1”を設定することでタイマのカウントアップを開始します。 “0”を設定するとカウントアップを停止し、タイマカウンタ値をクリアーします。 0 : カウント停止（初期値） 1 : カウント開始

B. タイマオーバーフロー表示レジスタ（TMOVF）タイマカウンタ値とタイマデータ設定値が一致し、タイマオーバフローが発生した時に、タイマオーバー

フロー表示レジスタ（TMOVF）が”1”となり、INTB 割り込みが発生します。タイマーオーバーフローの割り込みは、MCU 側 TMOVF への”0”ライト、またはタイマ制御用レジスタ

（TIM_EN）への”0”ライトによるタイマ停止により、”0”クリアされます。

C.タイマカウンタ値表示内部データメモリ (TIM_COUNT) 初期値 : 0000h

D.タイマデータ設定用内部データメモリ(TIM_DATA) 初期値 : FFFFh 上限 : 8192ms (データ : FFFFh) 下限 : 0.250ms (データ : 0001h)

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● アウトバンド制御（OUTBAND_CONTROL）

トーン検出器 0、トーン検出器 1、及び DTMF 検出器の検出フラグ（DET）が"1"になった場合に、LSI 内

部にて自動的に MUTE 処理あるいは送信バッファに対して無音データの書き込みを行います。各 Speech CODEC における処理内容を以下に示します。

G.711(-law) Speech CODEC の入力データを MUTE 処理 G.711(-law) G.729.A 送信バッファ(TX Buffer)に無音固定データをライト

無音固定データ 80bit はイニシャルモード時に変更可能です。初期値 : 0000h

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― TDET1

_OB_EN

TDET0

_OB_EN

DTMFDE

T_OB_EN

初期値 0 0 0 0 0 0 0 0

B15-B3 : 予約ビット初期値変更禁止 B2 : TDET1_OUTBAND_EN 制御 1 : ON (TONE1_DET が”1”の間、MUTE 処理または無音データの書き込み処理を行います) 0 : OFF B1 : TDET0_OUTBAND_EN 制御 1 : ON (TONE0_DET が”1”の間、MUTE 処理または無音データの書き込み処理を行います) 0 : OFF B0 : DTMFDET_OUTBAND_EN 制御 1 : ON (DTMF_DET が”1”の間、MUTE 処理または無音データの書き込み処理を行います) 0 : OFF

・送信バッファへのトーン漏れ時間について

各 SpeechCODEC における、送信バッファへのトーンの漏れ時間の参考式を以下に示します。 G.711 0ms + A + B G.729.A -10ms～-20ms + A + B

*-10ms～-20ms は先読み、フレーム処理による A ：各検出器の検出遅延時間(ms)

各検出器の検出遅延時間 A は入力レベル周波数等の条件に依存します B ：各検出器の ON ガードタイマ時間(ms)

＜例＞検出器の検出遅延時間を約 30ms,ON ガードタイマを 20ms とした場合の送信バッファへの漏れ時間は

以下のようになります。

G.711 30ms(A) + 20ms(B) = 約 50ms G.729.A -10ms～-20ms +30ms(A) + 20ms(B) = 約 30ms～40ms

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● アウトバンド G.729.A データ（OUTBAND_G729_DAT）

アウトバンド制御を行った場合、Speech CODEC として G.729.A を選択している場合には、各検出器の

検出フラグ(DET)が”1”になった場合に以下の固定データを送信バッファに格納します。また、本固定

データはイニシャルモード時に変更が可能です。アドレス : 089Fh 08A0h 08A1h 08A2h 08A3h 初期値 : 7852h 80A0h 00FAh C200h 07D6h

● 割り込み要因マスク制御表 1に割り込み要因一覧を示します。割り込み要因が変化した場合には、INTB 端子に約 1.0s 間”L”を出力し、割り込み要因が変化してい

ない状態では”H”を出力します。本内部メモリで該当するビット位置に”1”を書き込んだ場合、割り込み要因の変化があっても INTB 端子

は”H”の状態を保持します。（各割り込み要因のステータスを表示するレジスタへは反映されます）

（注意）初期値では、表 1 に記載した割り込み要因により、INTB 割り込みが発生する設定(マスク設定 OFF)となっています。INTB 割り込みの発生が不用な場合、イニシャルモード中に、割り込み要因マスク制

御用内部データメモリの該当するビットに”1”を設定し、マスク設定を ON にしてください。

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A. 立上り割り込みマスク制御

A-1 : CR16 立上り割り込みマスク制御(CR16_INTP_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― FDET_OE

R_PMSK

FDET_FE

R_PMSK

FDET_RQ

_PMSK

初期値 1 1 1 1 1 0 0 0

B15-B3 : 予約ビット初期値変更禁止 B2 : FSK 受信オーバーランエラー立上り割り込みマスク設定（FDET_OER_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B1 : FSK 受信フレーミングエラー立上り割り込みマスク設定（FDET_FER_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B0 : FSK 受信データ読み出し要求立上り割り込みマスク設定（FDET_RQ_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF

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Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― ― ― TMOVF_

_PMSK

初期値 1 1 1 1 1 1 1 0

B15-B1 : 予約ビット初期値変更禁止 B0 :タイマーオーバーフローステータス立上り割り込みマスク設定（TMOVF_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF

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ML7204-003

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Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ―

TONE1_

DET_

PMSK

TONE0_

DET_

PMSK

TGEN1_

EXFLAG

_PMSK

TGEN0_

EXFLAG

_PMSK

―

初期値 0 1 1 0 0 0 0 0

B15-B5 : 予約ビット初期値変更禁止 B4 : TONE1 検出器検出ステータス立上り割り込みマスク設定（TONE1_DET_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B3 : TONE0 検出器検出ステータス立上り割り込みマスク設定（TONE0_DET_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B2 : TONE 生成器 1 実行中フラグ立上り割り込みマスク設定（TGEN1_EXFLAG_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B1 : TONE 生成器 0 実行中フラグ立上り割り込みマスク設定（TGEN0_EXFLAG_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B0 : 予約ビット初期値変更禁止

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Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― DP_DET

_PMSK ―

DTMF

_DET

_PMSK

DTMF

_CODE3

_PMSK

DTMF

_CODE2

_PMSK

DTMF

_CODE1

_PMSK

DTMF

_CODE0

_PMSK

初期値 0 0 1 0 0 0 0 0

B15-B7 : 予約ビット初期値変更禁止 B6 : ダイヤルパルス検出器検出ステータス立上り割り込みマスク設定（DP_DET_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B5 : 予約ビット初期値変更禁止 B4 : DTMF 検出器検出ステータ立上り割り込みマスク設定（DTMF_DET_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B3-B0 : DTMF 検出コード立上り割り込みマスク設定（DTMF_CODE[3:0]_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF

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Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ―

TXERR

_CH2

_PMSK

TXERR

_CH1

_PMSK

FR0_CH2

_PMSK

FR0_CH1

_PMSK

初期値 1 1 1 1 0 0 0 0

B15-B4 : 予約ビット初期値変更禁止 B3 : CH2 送信エラーステータス立上り割り込みマスク設定（TXERR_CH2_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B2 : CH1 送信エラーステータス立上り割り込みマスク設定（TXERR_CH1_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B1 : CH2 送信要求立上り割り込みマスク設定（FR0_CH2_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B0 : CH1 送信要求立上り割り込みマスク設定（FR0_CH1_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF

（注意） Speech CODEC 停止時のご注意 Speech CODEC 停止は、事前に以下の設定を行なってから実施してください。・CR21 立ち上がり割り込みマスク制御(CR21_INTP_MSKCNT)への 00FFh 書き込み・CR22 立ち上がり割り込みマスク制御(CR22_INTP_MSKCNT)への 00FFh 書き込み

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ML7204-003

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Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ―

RXERR

_CH2

_PMSK

RXERR

_CH1

_PMSK

RXBW

_ERR

_PMSK

FR1_

_PMSK

初期値 1 1 1 1 0 0 0 0

B15-B4 : 予約ビット初期値変更禁止 B3 : CH2 受信エラーステータス立上り割り込みマスク設定（RXERR_CH2_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B2 : CH1 受信エラーステータス立上り割り込みマスク設定（RXERR_CH1_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B1 :受信無効書き込みエラーステータス立上り割り込みマスク設定（RXBW_ERR_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B2-B1 : 予約ビット初期値変更禁止 B0 : 受信要求立上り割り込みマスク設定（FR1_PMSK） 1 : マスク設定 ON（立上りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF

（注意） Speech CODEC 停止時のご注意 Speech CODEC 停止は、事前に以下の設定を行なってから実施してください。・CR21 立ち上がり割り込みマスク制御(CR21_INTP_MSKCNT)への 00FFh 書き込み・CR22 立ち上がり割り込みマスク制御(CR22_INTP_MSKCNT)への 00FFh 書き込み

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B. 立下り割り込みマスク制御

B-1 :CR17 立下り割り込みマスク制御(CR17_INTN_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ― ― ― ―

FGEN

_FLAG

_NMSK

初期値 1 1 1 1 1 1 1 0

B15-B1 : 予約ビット初期値変更禁止 B0 : FSK 出力データ設定完了フラグ立下り割り込みマスク設定（FGEN_FLAG_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF

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B-2 : CR19 立下り割り込みマスク制御(CR19_INTN_MSKCNT)

Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称－－－

TONE1_

DET_

NMSK

TONE0_

DET_

NMSK

TGEN1_

EXFLAG

_NMSK

TGEN0_

EXFLAG

_NMSK

－

初期値 0 1 1 0 0 0 0 0

B15-B5 : 予約ビット初期値変更禁止 B4 : TONE1 検出器検出ステータス立下り割り込みマスク設定（TONE1_DET_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B3 : TONE0 検出器検出ステータス立下り割り込みマスク設定（TONE0_DET_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B2 : TONE 生成器 1 実行中フラグ立下り割り込みマスク設定（TGEN1_EXFLAG_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B1 : TONE 生成器 0 実行中フラグ立下り割り込みマスク設定（TGEN0_EXFLAG_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B0 : 予約ビット初期値変更禁止

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200/215


Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― DP_DET

_NMSK ―

DTMF

_DET

_NMSK

DTMF

_CODE3

_NMSK

DTMF

_CODE2

_NMSK

DTMF

_CODE1

_NMSK

DTMF

_CODE0

_NMSK

初期値 0 0 1 0 0 0 0 0

B15-B7 : 予約ビット初期値変更禁止 B6 : ダイヤルパルス検出器検出ステータス立下り割り込みマスク設定（DP_DET_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B5 : 予約ビット初期値変更禁止 B4 : DTMF 検出器検出ステータ立下り割り込みマスク設定（DTMF_DET_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B3-B0 : DTMF 検出コード立下り割り込みマスク設定（DTMF_CODE[3:0]_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF

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201/215


Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ―

TXERR

_CH2

_NMSK

TXERR

_CH1

_NMSK

― ―

初期値 1 1 1 1 0 0 1 1

B15-B4 : 予約ビット初期値変更禁止 B3 : CH2 送信エラーステータス立下り割り込みマスク設定（TXERR_CH2_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B2 : CH1 送信エラーステータス立下り割り込みマスク設定（TXERR_CH1_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B1-B0 : 予約ビット初期値変更禁止

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202/215


Bit B15 B14 B13 B12 B11 B10 B9 B8

名称 ― ― ― ― ― ― ― ―

初期値 0 0 0 0 0 0 0 0


名称 ― ― ― ―

RXERR

_CH2

_NMSK

RXERR

_CH1

_NMSK

RXBW

_ERR

_NMSK

―

初期値 1 1 1 1 0 0 0 1

B15-B4 : 予約ビット初期値変更禁止 B3 : CH2 受信エラーステータス立下り割り込みマスク設定（RXERR_CH2_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B2 : CH1 受信エラーステータス立下り割り込みマスク設定（RXERR_CH1_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B1 :受信無効書き込みエラーステータス立下り割り込みマスク設定（RXBW_ERR_NMSK） 1 : マスク設定 ON（立下りエッジで発生する割り込み要求信号 INTB をマスク） 0 : マスク設定 OFF B0 : 予約ビット初期値変更禁止

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203/215

● デコード出力開始オフセット時間制御（DEC_ONTIM）

初期値 : 0000h（0ms）デコード出力開始オフセット時間（tDECON）を変更する場合は、下記計算式により設定してください。なお、tDECON については、図 18～図 21の受信バッファ制御タイミングをご参照ください。計算式 : デコード出力開始オフセット時間 ms／0.125ms <例> 5ms 5/0.125＝0040d=0028h 上限 : 32ms (データ : 0100h) 下限 : 0.125ms (データ : 0001h)

（注意）デコード出力開始オフセット時間の設定に関わらず、G.711（PLC 機能有効時）では、デコード出力制御

レジスタ（DEC_OUTON）を”1”に設定後、約 3.75ms の無音データを出力してから、デコード出力を開

始します。(G.711 PLC アルゴリズム遅延の為) つまり、実際のデコード出力開始までの時間は、上記内部データメモリによるデコード出力開始オフセッ

ト時間の設定値に約 3.75ms の時間が加算された時間となりますので、ご注意願います。なお、G.711（PLC 機能無効時）では、上記データメモリで設定したデコード出力開始オフセット時間後に、デコード出

力を開始します。また、G.729.A の場合、実際のデコード出力開始までの時間は、上記内部データメモリによるデコード

出力開始オフセット時間の設定値に約 15ms の時間が加算されますので、ご注意願います。

（注意）デコード出力開始オフセット時間制御(DEC_ONTIM)の初期値は 0000h(0ms)となっていますが、必ず

0001h(0.125ms)～0100h(32ms)のオフセット時間の設定を行ってください。

● 複数ワード書き込み用開始アドレス設定内部データメモリ(START_ADDRESS) 内部データメモリの連続するアドレス空間への書き込みを、図 52の手順で行う場合に、内部データメモ

リの開始アドレスを設定してください。(初期値 : 0000h)

FJDL7204-003-03

ML7204-003

204/215

■ 構成例

● 構成例 1 (基本通話 CODEC-A) Linear PCM CODEC-A 側にアナログ電話インタフェースを接続し、アナログ電話器(A-TEL)と NW 側での通

話を行う場合の構成例です。

EC

RX_SIG

Linear PCMCodec(B系)

Linear PCMCodec(A系)

Speech Codec

PCM I/F

PCM Codec

MCU I/F

RX_SIG

A-TEL VoIP-NW

ML7204(構成例1)

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0PAMP0


D/A0 LPF

A/D0 BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ

AMP1


D/A1 LPF

A/D1 BPF

STGAINB

TXGAINB

TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREFAVREF

SYNC(8kHz)

OSC12.288MHz

PLL

XI XO

CKGNMCK

TXDETB

Echo Canceller

+

-

AFF

LPAD GPAD

ATTs

CenterClip

Sin

Rout

Sout

Rin

CODECB_TXEN

CODECB_RXEN

CODECA_RXEN

CODECA_TXEN

LPEN0

TXGAIN_SC

TXGEN

SC_TXEN

INTB/GPIOA[6]

A0-A78b

D0-D1516b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMAController

ControlRegister

INT

DPGEN

DPDETGPIO0

GPIO2

DP_DET

TIMER

FDET_FER/FDET_OER

DTMF_DET

TONE0_DET

TONE1_DET

DP_DET

DTMF_CODE[3:0]

FDET_RQ

FGEN_FLAG

PCM_RXEN1

RXGAIN_PCM1RXGAIN_PCM0

PCM_RXEN0

RX_SIG

RXDET

RXGAIN_SC

SC_RXEN

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder CH1

RXGAIN_CH2

RX1TX2_GAIN

RX2TX1_GAIN

RXGENB

RXGENA

各種生成器パス

TONE_GEN1 (TONEC/D)

FSK_GEN

TONE_GEN0(TONEA/B)

TGEN1_EXFLAG

TGEN0_EXFLAG

FGEN_FLAG RXGEN

TXGEN

RXGENA

RXGENB

RXGENA_EN

RXGENB_EN

RXGEN

LPEN1

GPIOC

[7:0]

GPIOB

[5:0]

GPIOA

[3:0]

468

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

TIMOVF

TIMOVF

TST1

TST0

PDNB

CLKOUT

TXGAIN_CH1

TXGAIN_CH2

100ピンパッケージの場合だけ使用可能です。(注）入出力端子について

DC_EN

DC_EN

PCM_TXEN1TXGAIN_PCM1

RX_SIG

ATTr

各種検出器パス

DTMF_RECDTMF_CODE[3:0]

DTMF_DET

FSK_DETFDET_D[7:0]

FDET_RQFDET_FER/FDET_OER

TXDETA

TXDETB

TONE_DET0 TONE0_DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1CONT

P/S

S/P

PCM Codec

RXGAIN_ITS2

RXGAIN_ITS1

G.711Decoder

G.711Encoder

G.711Encoder

G.711Decoder

RXGAIN_PCM2

TXGAIN_PCM2

RXDET_PCM

RXDET_PCM

TONE_DET1 TONE1_DET

RXDET

PCM_TXEN2

PCM_RXEN2

GC

OTS2CONT

ITS3CONT

ITS1CONT

ITS2CONT


RC1

RC0

FJDL7204-003-03

ML7204-003

205/215

● 構成例 2 (基本通話 CODEC-B)

Linear PCM CODEC-B 側にアナログ電話インタフェースを接続し、アナログ電話器(A-TEL)と NW 側での通話

を行う場合の構成例です。

EC

RX_SIG



Speech Codec

PCM I/F

PCM Codec

MCU I/F

RX_SIG

A-TEL

VoIP-NW

ML7204(構成例2)

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0PAMP0


D/A0 LPF

A/D0 BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ

AMP1


D/A1 LPF

A/D1 BPF

STGAINB

TXGAINB

TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREFAVREF

SYNC(8kHz)

OSC12.288MHz

PLL

XI XO

CKGNMCK

TXDETB

Echo Canceller

+

-

AFF

LPAD GPAD

ATTs

CenterClip

Sin

Rout

Sout

Rin

CODECB_TXEN

CODECB_RXEN

CODECA_RXEN

CODECA_TXEN

LPEN0

TXGAIN_SC

TXGEN

SC_TXEN

INTB/GPIOA[6]

A0-A78b

D0-D1516b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMAController

ControlRegister

INT

DPGEN

DPDETGPIO0

GPIO2

DP_DET

TIMER

FDET_FER/FDET_OER

DTMF_DET

TONE0_DET

TONE1_DET

DP_DET

DTMF_CODE[3:0]

FDET_RQ

FGEN_FLAG

PCM_RXEN1


PCM_RXEN0

RX_SIG

RXDET

RXGAIN_SC

SC_RXEN

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder CH1

RXGAIN_CH2

RX1TX2_GAIN

RX2TX1_GAIN

RXGENB

RXGENA


TONE_GEN1 (TONEC/D)

FSK_GEN

TONE_GEN0(TONEA/B)

TGEN1_EXFLAG

TGEN0_EXFLAG

FGEN_FLAG RXGEN

TXGEN

RXGENA

RXGENB

RXGENA_EN

RXGENB_EN

RXGEN

LPEN1

GPIOC

[7:0]

GPIOB

[5:0]

GPIOA

[3:0]

468

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

TIMOVF

TIMOVF

TST1

TST0

PDNB

CLKOUT

TXGAIN_CH1

TXGAIN_CH2


DC_EN

DC_EN


RX_SIG

ATTr



DTMF_DET

FSK_DETFDET_D[7:0]


TXDETA

TXDETB

TONE_DET0 TONE0_DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1CONT

P/S

S/P

PCM Codec

RXGAIN_ITS2

RXGAIN_ITS1

G.711Decoder

G.711Encoder

G.711Encoder

G.711Decoder

RXGAIN_PCM2

TXGAIN_PCM2

RXDET_PCM

RXDET_PCM

TONE_DET1 TONE1_DET

RXDET

PCM_TXEN2

PCM_RXEN2

GC

OTS2CONT

ITS3CONT

ITS1CONT

ITS2CONT


RC0

RC1

FJDL7204-003-03

ML7204-003

206/215

● 構成例 3 (PCM 内線通話)

アナログ電話インタフェースを 2 ポート以上持つ装置において、アナログ電話器間(A-TEL1、A-TEL2)で内線

通話を行った場合の構成例です。

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

C

odec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

A-TEL1

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

C

odec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

A-TEL2

ML7204(構成例3)ML7204(構成例3)

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0PAMP0


D/A0 LPF

A/D0 BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ

AMP1


D/A1 LPF

A/D1 BPF

STGAINB

TXGAINB

TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREFAVREF

SYNC(8kHz)

OSC12.288MHz

PLL

XI XO

CKGNMCK

TXDETB

Echo Canceller

+

-

AFF

LPAD GPAD

ATTs

CenterClip

Sin

Rout

Sout

Rin

CODECB_TXEN

CODECB_RXEN

CODECA_RXEN

CODECA_TXEN

LPEN0

TXGAIN_SC

TXGEN

SC_TXEN

INTB/GPIOA[6]

A0-A78b

D0-D1516b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMAController

ControlRegister

INT

DPGEN

DPDETGPIO0

GPIO2

DP_DET

TIMER

FDET_FER/FDET_OER

DTMF_DET

TONE0_DET

TONE1_DET

DP_DET

DTMF_CODE[3:0]

FDET_RQ

FGEN_FLAG

PCM_RXEN1


PCM_RXEN0

RX_SIG

RXDET

RXGAIN_SC

SC_RXEN

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder CH1

RXGAIN_CH2

RX1TX2_GAIN

RX2TX1_GAIN

RXGENB

RXGENA


TONE_GEN1 (TONEC/D)

FSK_GEN

TONE_GEN0(TONEA/B)

TGEN1_EXFLAG

TGEN0_EXFLAG

FGEN_FLAG RXGEN

TXGEN

RXGENA

RXGENB

RXGENA_EN

RXGENB_EN

RXGEN

LPEN1

GPIOC

[7:0]

GPIOB

[5:0]

GPIOA

[3:0]

468

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

TIMOVF

TIMOVF

TST1

TST0

PDNB

CLKOUT

TXGAIN_CH1

TXGAIN_CH2


DC_EN

DC_EN


RX_SIG

ATTr



DTMF_DET

FSK_DETFDET_D[7:0]


TXDETA

TXDETB

TONE_DET0 TONE0_DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1CONT

P/S

S/P

PCM Codec

RXGAIN_ITS2

RXGAIN_ITS1

G.711Decoder

G.711Encoder

G.711Encoder

G.711Decoder

RXGAIN_PCM2

TXGAIN_PCM2

RXDET_PCM

RXDET_PCM

TONE_DET1 TONE1_DET

RXDET

PCM_TXEN2

PCM_RXEN2

GC

OTS2CONT

ITS3CONT

ITS1CONT

ITS2CONT


RC0

RC1

FJDL7204-003-03

ML7204-003

207/215

● 構成例 4 (3 者通話端末側[2 者]－NW 側[1 者])

端末側(2 者)と VoIP NW 側(1 者)での 3 者通話を行った場合の構成例です。

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

C

odec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

A-TEL2

ML7204(構成例3)

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

C

odec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

A-TEL1

ML7204(構成例4)

VoIP-NW

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0PAMP0


D/A0 LPF

A/D0 BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ

AMP1


D/A1 LPF

A/D1 BPF

STGAINB

TXGAINB

TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREFAVREF

SYNC(8kHz)

OSC12.288MHz

PLL

XI XO

CKGNMCK

TXDETB

Echo Canceller

+

-

AFF

LPAD GPAD

ATTs

CenterClip

Sin

Rout

Sout

Rin

CODECB_TXEN

CODECB_RXEN

CODECA_RXEN

CODECA_TXEN

LPEN0

TXGAIN_SC

TXGEN

SC_TXEN

INTB/GPIOA[6]

A0-A78b

D0-D1516b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMAController

ControlRegister

INT

DPGEN

DPDETGPIO0

GPIO2

DP_DET

TIMER

FDET_FER/FDET_OER

DTMF_DET

TONE0_DET

TONE1_DET

DP_DET

DTMF_CODE[3:0]

FDET_RQ

FGEN_FLAG

PCM_RXEN1


PCM_RXEN0

RX_SIG

RXDET

RXGAIN_SC

SC_RXEN

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder CH1

RXGAIN_CH2

RX1TX2_GAIN

RX2TX1_GAIN

RXGENB

RXGENA


TONE_GEN1 (TONEC/D)

FSK_GEN

TONE_GEN0(TONEA/B)

TGEN1_EXFLAG

TGEN0_EXFLAG

FGEN_FLAG RXGEN

TXGEN

RXGENA

RXGENB

RXGENA_EN

RXGENB_EN

RXGEN

LPEN1

GPIOC

[7:0]

GPIOB

[5:0]

GPIOA

[3:0]

468

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

TIMOVF

TIMOVF

TST1

TST0

PDNB

CLKOUT

TXGAIN_CH1

TXGAIN_CH2


DC_EN

DC_EN


RX_SIG

ATTr



DTMF_DET

FSK_DETFDET_D[7:0]


TXDETA

TXDETB

TONE_DET0 TONE0_DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1CONT

P/S

S/P

PCM Codec

RXGAIN_ITS2

RXGAIN_ITS1

G.711Decoder

G.711Encoder

G.711Encoder

G.711Decoder

RXGAIN_PCM2

TXGAIN_PCM2

RXDET_PCM

RXDET_PCM

TONE_DET1 TONE1_DET

RXDET

PCM_TXEN2

PCM_RXEN2

GC

OTS2CONT

ITS3CONT

ITS1CONT

ITS2CONT


RC0

RC1

FJDL7204-003-03

ML7204-003

208/215

● 構成例 5 (3 者通話端末側[1 者]－NW 側[2 者])

端末側(1 者)と VoIP NW 側(2 者)での 3 者通話を行った場合の構成例です。

EC

RX_SIG



Speech Codec

PCM I/F

PCM Codec

MCU I/F

RX_SIG

A-TEL

ML7204(構成例5)

VoIP-NW1

VoIP-NW2

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0PAMP0


D/A0 LPF

A/D0 BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ

AMP1


D/A1 LPF

A/D1 BPF

STGAINB

TXGAINB

TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREFAVREF

SYNC(8kHz)

OSC12.288MHz

PLL

XI XO

CKGNMCK

TXDETB

Echo Canceller

+

-

AFF

LPAD GPAD

ATTs

CenterClip

Sin

Rout

Sout

Rin

CODECB_TXEN

CODECB_RXEN

CODECA_RXEN

CODECA_TXEN

LPEN0

TXGAIN_SC

TXGEN

SC_TXEN

INTB/GPIOA[6]

A0-A78b

D0-D1516b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMAController

ControlRegister

INT

DPGEN

DPDETGPIO0

GPIO2

DP_DET

TIMER

FDET_FER/FDET_OER

DTMF_DET

TONE0_DET

TONE1_DET

DP_DET

DTMF_CODE[3:0]

FDET_RQ

FGEN_FLAG

PCM_RXEN1


PCM_RXEN0

RX_SIG

RXDET

RXGAIN_SC

SC_RXEN

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder CH1

RXGAIN_CH2

RX1TX2_GAIN

RX2TX1_GAIN

RXGENB

RXGENA


TONE_GEN1 (TONEC/D)

FSK_GEN

TONE_GEN0(TONEA/B)

TGEN1_EXFLAG

TGEN0_EXFLAG

FGEN_FLAG RXGEN

TXGEN

RXGENA

RXGENB

RXGENA_EN

RXGENB_EN

RXGEN

LPEN1

GPIOC

[7:0]

GPIOB

[5:0]

GPIOA

[3:0]

468

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

TIMOVF

TIMOVF

TST1

TST0

PDNB

CLKOUT

TXGAIN_CH1

TXGAIN_CH2


DC_EN

DC_EN


RX_SIG

ATTr



DTMF_DET

FSK_DETFDET_D[7:0]


TXDETA

TXDETB

TONE_DET0 TONE0_DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1CONT

P/S

S/P

PCM Codec

RXGAIN_ITS2

RXGAIN_ITS1

G.711Decoder

G.711Encoder

G.711Encoder

G.711Decoder

RXGAIN_PCM2

TXGAIN_PCM2

RXDET_PCM

RXDET_PCM

TONE_DET1 TONE1_DET

RXDET

PCM_TXEN2

PCM_RXEN2

GC

OTS2CONT

ITS3CONT

ITS1CONT

ITS2CONT


RC0

RC1

FJDL7204-003-03

ML7204-003

209/215

● 構成例 6 (3 者通話端末側[3 者])

アナログ電話インタフェースを多ポート持つ装置において、アナログ電話器(A-TEL1、A-TEL2、A-TEL3)間で

3 者通話を行った場合の構成例です。

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

C

odec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

A-TEL2 A-TEL1A-TEL3

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

C

odec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

C

odec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

ML7204(構成例6)ML7204(構成例6)ML7204(構成例6)

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0PAMP0


D/A0 LPF

A/D0 BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ

AMP1


D/A1 LPF

A/D1 BPF

STGAINB

TXGAINB

TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREFAVREF

SYNC(8kHz)

OSC12.288MHz

PLL

XI XO

CKGNMCK

TXDETB

Echo Canceller

+

-

AFF

LPAD GPAD

ATTs

CenterClip

Sin

Rout

Sout

Rin

CODECB_TXEN

CODECB_RXEN

CODECA_RXEN

CODECA_TXEN

LPEN0

TXGAIN_SC

TXGEN

SC_TXEN

INTB/GPIOA[6]

A0-A78b

D0-D1516b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMAController

ControlRegister

INT

DPGEN

DPDETGPIO0

GPIO2

DP_DET

TIMER

FDET_FER/FDET_OER

DTMF_DET

TONE0_DET

TONE1_DET

DP_DET

DTMF_CODE[3:0]

FDET_RQ

FGEN_FLAG

PCM_RXEN1


PCM_RXEN0

RX_SIG

RXDET

RXGAIN_SC

SC_RXEN

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder CH1

RXGAIN_CH2

RX1TX2_GAIN

RX2TX1_GAIN

RXGENB

RXGENA


TONE_GEN1 (TONEC/D)

FSK_GEN

TONE_GEN0(TONEA/B)

TGEN1_EXFLAG

TGEN0_EXFLAG

FGEN_FLAG RXGEN

TXGEN

RXGENA

RXGENB

RXGENA_EN

RXGENB_EN

RXGEN

LPEN1

GPIOC

[7:0]

GPIOB

[5:0]

GPIOA

[3:0]

468

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

TIMOVF

TIMOVF

TST1

TST0

PDNB

CLKOUT

TXGAIN_CH1

TXGAIN_CH2


DC_EN

DC_EN


RX_SIG

ATTr



DTMF_DET

FSK_DETFDET_D[7:0]


TXDETA

TXDETB

TONE_DET0 TONE0_DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1CONT

P/S

S/P

PCM Codec

RXGAIN_ITS2

RXGAIN_ITS1

G.711Decoder

G.711Encoder

G.711Encoder

G.711Decoder

RXGAIN_PCM2

TXGAIN_PCM2

RXDET_PCM

RXDET_PCM

TONE_DET1 TONE1_DET

RXDET

PCM_TXEN2

PCM_RXEN2

GC

OTS2CONT

ITS3CONT

ITS1CONT

ITS2CONT


RC0

RC1

FJDL7204-003-03

ML7204-003

210/215

● 構成例 7 (CODEC-A－CODEC-B 折返しモード)

内部パス設定により、CODEC-A 側と CODEC-B 側で折返し接続させた場合の構成例です。

A EC

RX_SIG



Speech Codec

PCM I/F

PCM Codec

MCU I/F

RX_SIG

ML7204構成例7)

B

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0PAMP0


D/A0 LPF

A/D0 BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ

AMP1


D/A1 LPF

A/D1 BPF

STGAINB

TXGAINB

TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREFAVREF

SYNC(8kHz)

OSC12.288MHz

PLL

XI XO

CKGNMCK

TXDETB

Echo Canceller

+

-

AFF

LPAD GPAD

ATTs

CenterClip

Sin

Rout

Sout

Rin

CODECB_TXEN

CODECB_RXEN

CODECA_RXEN

CODECA_TXEN

LPEN0

TXGAIN_SC

TXGEN

SC_TXEN

INTB/GPIOA[6]

A0-A78b

D0-D1516b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMAController

ControlRegister

INT

DPGEN

DPDETGPIO0

GPIO2

DP_DET

TIMER

FDET_FER/FDET_OER

DTMF_DET

TONE0_DET

TONE1_DET

DP_DET

DTMF_CODE[3:0]

FDET_RQ

FGEN_FLAG

PCM_RXEN1


PCM_RXEN0

RX_SIG

RXDET

RXGAIN_SC

SC_RXEN

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder CH1

RXGAIN_CH2

RX1TX2_GAIN

RX2TX1_GAIN

RXGENB

RXGENA


TONE_GEN1 (TONEC/D)

FSK_GEN

TONE_GEN0(TONEA/B)

TGEN1_EXFLAG

TGEN0_EXFLAG

FGEN_FLAG RXGEN

TXGEN

RXGENA

RXGENB

RXGENA_EN

RXGENB_EN

RXGEN

LPEN1

GPIOC

[7:0]

GPIOB

[5:0]

GPIOA

[3:0]

468

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

TIMOVF

TIMOVF

TST1

TST0

PDNB

CLKOUT

TXGAIN_CH1

TXGAIN_CH2


DC_EN

DC_EN


RX_SIG

ATTr



DTMF_DET

FSK_DETFDET_D[7:0]


TXDETA

TXDETB

TONE_DET0 TONE0_DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1CONT

P/S

S/P

PCM Codec

RXGAIN_ITS2

RXGAIN_ITS1

G.711Decoder

G.711Encoder

G.711Encoder

G.711Decoder

RXGAIN_PCM2

TXGAIN_PCM2

RXDET_PCM

RXDET_PCM

TONE_DET1 TONE1_DET

RXDET

PCM_TXEN2

PCM_RXEN2

GC

OTS2CONT

ITS3CONT

ITS1CONT

ITS2CONT


RC0

RC1

FJDL7204-003-03

ML7204-003

211/215

● 構成例 8 (PCM 内線通話＋拡張通話機能)

アナログ電話インタフェースを 2 ポート以上持つ装置において、アナログ電話器間(A-TEL1、A-TEL2)で内線

通話を行ない、A-TEL2 の Mike/Speaker と MCU 間での各種拡張通話機能に対応した場合の構成例です。

TXGAINA

RXGAINB

VFRO0

10kΩ

AMP2

AIN0N

GSX0

10kΩ

AIN0PAMP0


D/A0 LPF

A/D0 BPF

STGAINA

RXGAINA

VFRO1

10kΩ

AMP3

AIN1N

GSX1

10kΩ

AMP1


D/A1 LPF

A/D1 BPF

STGAINB

TXGAINB

TXDETA

POWER

DVDD2

DGND2

AGND

DVDD1

DGND1

DVDD0

DGND0

AVDD

VREGOUT

VGB

VREFAVREF

SYNC(8kHz)

OSC12.288MHz

PLL

XI XO

CKGNMCK

TXDETB

Echo Canceller

+

-

AFF

LPAD GPAD

ATTs

CenterClip

Sin

Rout

Sout

Rin

CODECB_TXEN

CODECB_RXEN

CODECA_RXEN

CODECA_TXEN

LPEN0

TXGAIN_SC

TXGEN

SC_TXEN

INTB/GPIOA[6]

A0-A78b

D0-D1516b

CSB

RDB

WRB

FR0B

FR1B

Frame/DMAController

ControlRegister

INT

DPGEN

DPDETGPIO0

GPIO2

DP_DET

TIMER

FDET_FER/FDET_OER

DTMF_DET

TONE0_DET

TONE1_DET

DP_DET

DTMF_CODE[3:0]

FDET_RQ

FGEN_FLAG

PCM_RXEN1


PCM_RXEN0

RX_SIG

RXDET

RXGAIN_SC

SC_RXEN

TX Buffer0

RX Buffer0

Bus Control Unit

TX Buffer1

RX Buffer1

RXGAIN_CH1

Speech Codec

G.729.A

G.711

Encoder

CH1

CH2

TSW

CH2G.711

TSW

G.729.A

Decoder CH1

RXGAIN_CH2

RX1TX2_GAIN

RX2TX1_GAIN

RXGENB

RXGENA


TONE_GEN1 (TONEC/D)

FSK_GEN

TONE_GEN0(TONEA/B)

TGEN1_EXFLAG

TGEN0_EXFLAG

FGEN_FLAG RXGEN

TXGEN

RXGENA

RXGENB

RXGENA_EN

RXGENB_EN

RXGEN

LPEN1

GPIOC

[7:0]

GPIOB

[5:0]

GPIOA

[3:0]

468

ACK0B/GPIOA[4]

ACK1B/GPIOA[5]

TIMOVF

TIMOVF

TST1

TST0

PDNB

CLKOUT

TXGAIN_CH1

TXGAIN_CH2


DC_EN

DC_EN


RX_SIG

ATTr



DTMF_DET

FSK_DETFDET_D[7:0]


TXDETA

TXDETB

TONE_DET0 TONE0_DET

SYNC

CLKSEL

BCLK

PCMO

PCMI

PCM I/F

OTS1CONT

P/S

S/P

PCM Codec

RXGAIN_ITS2

RXGAIN_ITS1

G.711Decoder

G.711Encoder

G.711Encoder

G.711Decoder

RXGAIN_PCM2

TXGAIN_PCM2

RXDET_PCM

RXDET_PCM

TONE_DET1 TONE1_DET

RXDET

PCM_TXEN2

PCM_RXEN2

GC

OTS2CONT

ITS3CONT

ITS1CONT

ITS2CONT


RC0

RC1

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

Cod

ec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

A-TEL1

EC

RX

_SIG

Lin

ear

PC

MC

odec

(B系

)

Lin

ear

PC

MC

odec

(A系

)

Spe

ech

Cod

ec

PC

M I

/FP

CM

C

odec

MC

U I

/F

RX

_SIG

A-TEL2

ML7204(構成例3) ML7204(構成例8)

MikeSpeaker

MCU

FJDL7204-003-03

ML7204-003

212/215

■ 応用回路例

AVREF

VFRO0

VFRO1

50

51

52

53

54

55

56

57

60

61

32

31

30

29

28

27

26

25

24

23

22

21

20

19

18

17

XI

XO

AIN1N

GSX1

AIN0P

AIN0N

GSX0

5

6

8

9

10

11

12

13

14

15

BCLK

SYNC

RDB

WRB

CSB

FR0B

FR1B

INTB

ACK0B

ACK1B

48

47

46

45

43

42

41

40

39

38

37

36

35

34A0

A1

A2

A3

A4

A5

A6

A7

GPIOA[0]

GPIOA[1]

GPIOA[2]

GPIOA[3]

PDNB

CLKSEL

D15

D14

D13

D12

D11

D10

D9

D8

D7

D6

D5

D4

D3

D2

D1

D0

+3.3V

+3.3V

+3.3V

パワーダウン制御

MCUI/F

汎用入出力端子

12.288MHz水晶振動子

アナログ入力

PCM I/F

アナログ出力

条件・フレームモード・SYNC,BCLKは出力(CLKSEL="1")

1.4V

49AVDD

58

59

62

DGND2

DVDD2

AGND

7

DGND0

DVDD0

44

33

DGND1

DVDD1

16

1

2TST1

TST0

VBG

VREGOUT

64

63

3PCMO

4PCMI

+3.3V

ML7204-003GA

500Ω

150pF

10uF0.1uF

10uF 0.1uF

0.1uF2.2uF

8pF8pF

1MΩ

+

+

+

FJDL7204-003-03

ML7204-003

213/215

■ パッケージ寸法図

● 64 ピンプラスチック QFP

QFP64-P-1414-0.80-BK

Mirror finish

パッケージ材質エポキシ樹脂リードフレーム材質 42 アロイ端子処理方法・材質半田メッキ(≥5μm)パッケージ質量 (g) 0.87 TYP.5版数／改版日 6版/01.2.23

表面実装型パッケージ実装上の注意表面実装型パッケージは、リフロー実装時の熱や保管時のパッケージの吸湿量等に大変影響を受けやすい

パッケージです｡したがって、リフロー実装の実施を検討される際には、その製品名、パッケージ名、ピン数、パッケージコード及

び希望されている実装条件（リフロー方法、温度、回数）、保管条件などをローム営業窓口まで必ずお問い合わ

せください｡

（単位：mm）

FJDL7204-003-03

ML7204-003

214/215

■ 改版履歴

ページドキュメント No. 発行日

改版前改版後変更内容

FJDL7204-003-01 2006.3.13 - - 正式初版発行

FJDL7204-003-02 2007.6.22 92 92 PCM I/F 符号化形式選択制御レジスタの説明を明確化

FJDL7204-003-02 2007.6.22 92 92 PCM 入力タイムスロット選択 3 イネーブル制御レジスタの

説明を明確化

FJDL7204-003-02 2007.6.22 95 95 受信側 Speech CODCE 選択レジスタの説明を明確化

FJDL7204-003-03 2011.10.14 1-224 1-215 100 ピン・パッケージ品（ML7204V-003TB）を削除

FJDL7204-003-03

ML7204-003

215/215

ご注意

本資料の一部または全部をラピスセミコンダクタの許可なく、転載・複写することを堅くお断りします。

本資料の記載内容は改良などのため予告なく変更することがあります。

本資料に記載されている内容は製品のご紹介資料です。ご使用にあたりましては、別途仕様書を必ずご請

求のうえ、ご確認ください。

本資料に記載されております応用回路例やその定数などの情報につきましては、本製品の標準的な動作

や使い方を説明するものです。したがいまして、量産設計をされる場合には、外部諸条件を考慮していただ

きますようお願いいたします。

本資料に記載されております情報は、正確を期すため慎重に作成したものですが、万が一、当該情報の誤

り・誤植に起因する損害がお客様に生じた場合においても、ラピスセミコンダクタはその責任を負うものでは

ありません。

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ューズメント機器など）への使用を意図しています。

本資料に掲載されております製品は、「耐放射線設計」はなされておりません。

ラピスセミコンダクタは常に品質・信頼性の向上に取り組んでおりますが、種々の要因で故障することもあり

得ます。

ラピスセミコンダクタ製品が故障した際、その影響により人身事故、火災損害等が起こらないようご使用機器

でのディレーティング、冗長設計、延焼防止、フェイルセーフ等の安全確保をお願いします。定格を超えた

ご使用や使用上の注意書が守られていない場合、いかなる責任もラピスセミコンダクタは負うものではありま

せん。

極めて高度な信頼性が要求され、その製品の故障や誤動作が直接人命を脅かしあるいは人体に危害を及

ぼすおそれのある機器・装置・システム（医療機器、輸送機器、航空宇宙機、原子力制御、燃料制御、各種

安全装置など）へのご使用を意図して設計・製造されたものではありません。上記特定用途に使用された場

合、いかなる責任もラピスセミコンダクタは負うものではありません。上記特定用途への使用を検討される際

は、事前にローム営業窓口までご相談願います。

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FJDL7204-003-03 - lapis-semi.com · fjdl7204-003-03 発行日： 2011 年10 月14 日 ml7204-003 voip codec 1/215 概要 ml7204-003 はvoip 向け音声コーデックです。本lsi