新アナログ・デジタル協調設計フロー “STARCAD AMS”の構築 · Design Verif. Layout Design Layout Verif. Parasitic Ext. Post Layout Sim. 33 days 12 days -63% 機能

Semiconductor Technology Academic Research Center

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STARC（半導体理工学研究センター）研究開発第2部

ミックスシグナル設計技術開発室

白川達也

新アナログ・デジタル協調設計フロー

“STARCAD-AMS”の構築

Semiconductor Technology

Academic Research Center 2

STARCについて

STARCAD-AMS: アナログ・デジタル協調設計フロー

MATLAB/Simulinkの活用事例

まとめ

目次



STARCについて

STARC概要

ミックスシグナル設計技術開発室の活動


MATLAB/Simulinkの活用

まとめ

目次



商号株式会社半導体理工学研究センター

Semiconductor Technology Academic Research Center

所在地神奈川県横浜市港北区新横浜三丁目17番地2

友泉新横浜ビル6階

代表取締役社長＆CEO 中屋雅夫

資本金 4億4千万円

設立 1995年（平成7年）12月28日

共通プログラム

参画株主会社

富士通セミコンダクター株式会社

パナソニック株式会社

ルネサスエレクトロニクス株式会社

ローム株式会社

ソニー株式会社

株式会社東芝

* Please visit STARC Homepage: http://www.starc.jp/index-j.html

STARCとは



Ⅰ 市場拡大のためのプログラム

Ⅱ 設計価値向上のためのプログラム

Ⅲ 開発効率向上のためのプログラム

アプリ連携・探索/分析及び先導研究

極低電力回路・システム技術開発

① システムＬＳＩ解析技術開発 ② ミックスシグナル設計技術開発

③ マルチチップ設計技術開発 ④ ＥＤＡツール共同評価

⑤ ＨｉＳＩＭ活用推進 ⑥ 次世代ＴＣＡＤプラットフォーム開発

⑦ ＳＴＩＬ推進活動

オープンプログラム



2004－2006 2006年度 2007年度 2008年度 2009年度 2010年度 2011年度 2012年度

Phase 0 Phase 1 Phase 2 新STARC

ミックスシグナル設計技術開発室の活動

アナログ設計

技術企画検討マイルストーン

次世代MS設計

フロー構築；

STARCAD-AMS

要求仕様

Baseフロー設定

ツール選定

Refフローへ組込

Motif 実証実験

IPリユース設計

アナデジ協調設計

革新的設計手法

標準化推進

機能

SPICE Pure

Fast

LPE

(RC抽出）

フィールドソルバ

パタンマッチング

回路定数最適化

キーツール評価解析

（ポストレイアウト検証） SPICE (回路Sim） LPE (RC寄生抽出）回路定数最適化

基板ノイズ解析

要求仕様設定(2006年度）

要求仕様UpDate

Mission: 後戻りの少ない AMS 設計フロー構築を通し、設計TAT短縮を図る



STARCについて


Phase2 (2009/4～2011/3)

開発内容

実証実験結果

新STARC(2011/4～2013/3)

アナデジ設計の課題

開発項目、フローの概要


まとめ

目次



STARCについて


Phase2 (2009/4～2011/3)

開発内容

実証実験結果

新STARC(2011/4～2013/3)




まとめ

目次



•開発キーコンセプト

•開発対象

対象 : ミックスシグナルチップ設計、アナログIP設計

工程 : 回路設計からレイアウト設計まで

1. 各設計ステップ効率化

2. 予測し設計しながら完成度を高め大きな後戻り防止

•問題点: アナログ設計期間長期化

1. アナログ設計微細化、複雑化に伴い、マニュアル設計が主流

2. 最終工程（ポストレイアウト検証）により不具合発覚での後戻り、再設計

Phase2 STARCAD-AMS 開発内容 2009/4 – 2011/3



EM / IRDrop 早期チェック

基板ノイズ見積り

ブロック間配線負荷考慮特性検証

後戻り防止技術

効率向上技術

Forward Annotation

（Prediction and Correction）

最終確認のみ(後戻り無を確認)

寄生抽出

実負荷特性検証ブロックモデル生成

EM/IRDrop 検証

レイアウト制約ドリブンレイアウト

自動配置配線

定数設計ばらつき考慮定数最適化

回路検証ダミー素子影響考慮

回路図入力

制約入力

フロアプラン

[ STARCAD-AMS ] [ 従来設計フロー ]

回路図入力

Device Sizing

レイアウト

寄生抽出

実負荷特性検証

フロアプラン

EM/IRDrop 検証

基板ノイズ検証

回路検証

定数設計

制約検証

配線仮/実負荷

STI/WPE効果考慮特性検証

Phase2 STARCAD-AMS 開発内容 2009/4 – 2011/3



S

TAR

CA

D-A

MS

従来設計手法

0 5 10 15 20 25 30 35

Circuit entry

Constraint entry

Circuit Design

Design Verif.

Layout Design

Layout Verif.

Parasitic Ext.

Post Layout Sim.

days

33 days

12 days

-63%

機能効果

1 ばらつき定数最適化技術シミュレーション、設計検証 (-46%)

2 制約ドリブン自動配置配線技術レイアウト、レイアウト検証 (-63%)

3 ブロックモデル生成技術 Tr. ベースと比較し、実負荷Simが約400倍高速化

[ 主な改善機能 ]

STARCAD-AMSフロー実証実験結果 2009/4 – 2011/3



STARCについて


Phase2 (2009/4～2011/3)

開発内容

実証実験結果

新STARC(2011/4～2013/3)




まとめ

目次



Next generation Analog Design Flow:

STARCAD-AMS (defined FY 2010) Forward annotation Design Flow

③ 革新的設計手法（製造性考慮設計手法）

④ キーツール評価 (SPICE, LPE, Optimization, etc.)

⑤ 標準化活動推進 (Constraints, PDK)

① アナデジ協調設計

-アナログ/デジタルブロック分割最適化

-システム－回路レベル設計統合化

-アナログ－デジタル協調設計フロー構築

② IPリユース設計

-設計者非依存のRef.フロー設定

-アナログIPポーティング最適化

-設計期間半減達成

STARCAD-AMS フローをベースに5テーマ設定達成目標: 設計期間半減 (期間：2011/4 – 2013/3 )

新STARCAD-AMS設計フロー構築 2011/4 – 2013/3




システム設計

アナデジ分割最適化は設計者依存度大

設計プラットフォームが異なることによる

システム設計から回路設計へのギャップ

等価検証をどうするか

Trレベル、レイアウトの影響のシステム設計へのフィードバック

アナデジ混載IPインプリ

アナログとデジタルはそれぞれ独立に設計

AoT と DoT で設計手法が全く異なる

レイアウト検証

アナログ/デジタル界面での検証

SI, PI, timing

Circuit Design

System Design

RTL

Layout

Logic Synthesis

P&R

Top layout, verification

Functional verification

Characteristic verification

PLS verification

respin

Chip Plan

Analog Digital

Chip Plan

現行フロー

2011/4 – 2013/3



対象、開発項目

対象

小規模なデジタルブロックを含むMixedSignal IP/チップ

システム設計⇒回路設計⇒レイアウト設計⇒検証

アナログ設計者が主担当（システム仕様～全体検証まで）デジタル部はデジタル設計者に依頼する

開発項目

アナログとデジタルの機能配分を最適化できるシステム設計環境

システム設計から回路設計への途切れのないフロー

アナデジ協調設計手法（コンカレント設計）

Analog/Digital混在での検証手法

2011/4 – 2013/3



STARC要求仕様を策定

Motifデータを用いてMATLAB/Simulinkを基礎評価

要求仕様を満足していない項目について、

仕様に基づきカスタマイズをリクエスト

その他設計効率向上のためのツールサポート

システム最適化

ビヘイビアモデル生成

Collaboration with MathWorks 2011/4 – 2013/3



アナデジ協調設計フロー概略

IP仕様

システム最適化

アナデジ分割

システム-回路

階層間協調設計 ABM

schematic

RTL(Digital)

Analog Digital

P&R Constraint driven

layout

アナデジ協調検証

SI, PI, Timing..

協調レイアウト

協調検証

外部制約

（設計基準）

PVT, ミスマッチばらつき

電気的特性 (ex. Gain, f特)

電源品質（IR-Drop、PSRR

、基板ノイズ)

信号品質（信号クロストーク)

入出力インピーダンス、容量

消費電力

信頼性(EM)

タイミング

面積

生成

設計

基準

check

主な開発項目

2011/4 – 2013/3



設計TAT削減予測

TAT比較

1. システム設計効率化とシステム-回路間協調設計による効率UP

2. 検証高速化 (Tr. Level ⇒アナデジ検証)

3. アナデジ検証導入による手戻り削減

TAT

削減後TAT

TAT

手戻り 2 3

Ref. flow

2012/8

削減予測

2013/3

1

-60％ ※工数は8h=1dayとして換算

解析、Sim時間は24h＝1dayとして換算

TATは上記を加えたもの

2011/4 – 2013/3



STARCについて



最適化ツール間連携 SLinkOpt

Simulink DPI-C Linkによるシステム-回路設計フロー

HDL Coderによる設計TAT短縮

まとめ

目次



STARCについて






まとめ

目次



目的：効率的なシステム最適化の実現

MATLAB/Simulink の最適化ツール群

最適化手順の例

Simulink Design Optimization

規定の範囲内で条件を満足するパラメータを探索

探索結果は倍精度（任意のグリッドには乗らない）

SystemTest

パラメータの設定ポイントの全組合せをサーチして計算

各パラメータのグリッドは任意

最適化ツール間連携

Simulink Design

Optimization 最適化実行 SystemTest

最適化結果の周辺で任

意のグリッドに乗せる



パラメータ設定

それぞれ独立したツールで

パラメータの設定が重複

MATLAB/Simulink

Simulink

Design

Optimization

SystemTest

parameter

target parameter

target

SLinkOpt

AUTO LINK

SLinkOpt

AUTO LINK

SLinkOpt

AUTO LINK



最適化ツール間連携まとめ

SLinkOptによる

MATLAB/Simulink

Simulink Design Optimization

SystemTest

ツール間で連携したパラメータ最適化の実現

Simulink Design Optimization, SystemTestの煩雑な

入力方法を改善、設計効率の向上

パラメータ設定時間の大幅な削減を確認

※SLinkOpt は、MathWorksの協力によりカスタマイズされた機能である



STARCについて






まとめ

目次



GAP

システムー回路間のギャップ

schematic RTL

Cadence

マニュアル設計

MATLAB/Simulink

Analog Digital Sim 結果

Sim 結果

等価検証ができない

(接続検証、動作検証)

結線ミス

動作検証不十分

Simulink DPI-C Link : システム-回路間協調設計

DPI : Direct Programming Interface




Simulink: Cコードを生成

AMS Designer: System Verilog DPI-CでCを呼び出す

schematic

RTL(Digital)

Cadence

MATLAB/Simulink

Analog Digital Sim 結果

Sim 結果

等価

Sim 結果

C

System Verilog

DPI

検証

一致

DPI : Direct Programming Interface



課題:

コード生成後のマニュアル修正

simulator動作原理による計算順序、結果の違い

ソリューション:

マニュアル修正不要なコード生成自動化対応

生成コード見直しにより計算順序を統一した

MATLAB simulator logic simulator

イベントがなくても動作

CLK（ソルバ）は内部で設定

シーケンシャル動作

イベントドリブン

CLKは外部から与える

各ブロック個別に動作




システム-回路設計フローまとめ

Embedded CoderによりCコードを生成、Cadence

AMS-Designerでシミュレーション実行フローの構築

システム設計-Trレベル設計のギャップを埋めるフローとして活用

AMS-DesignerでMATLAB/Simulinkの動作を再現

コードの自動生成

生成後のマニュアル修正をなくし、手順の簡易化

計算順序の統一

※Simulink DPI-C Linkは、MathWorksの協力によりカスタマイズされた機能である



STARCについて






まとめ

目次



アナデジ分割最適化

アナログ/デジタル分割による特性・面積・電力の最適化

⇒純粋な設計行為そのもの

C(DPI)

schematic

RTL(Digital)

Circuit design

マニュアル

設計

System Design

Analog Digital

Mixed Signal System

特性・面積・電力

最適配分

アナログの見積りは

知識と経験で

なんとかする

回路合成は

まだまだ難しい

RTLの自動生成

デジタル部の見積り

が精度良く可能に

TAT短縮



評価方法従来手法(RTLを手動記述)とTATを比較し削減効果を測定

論理検証、論理合成を実施し結果を比較

使用データ Motif回路デジタル部（100G～程度; 2ブロック）

90nm 1.0V (STARC 90nmプロセス)

RTL Compiler (Cadence)

Step.1 HDL Coder によるRTL自動生成のみ

Step.2 論理合成スクリプトの自動生成、オプション一括設定機能(STARC内製)

HDL Coder評価の概要



論理合成結果

実証実験結果

Item Difference

Cell Number < 1.6%

Cell Area < 1.6%

Total Power < 3.9%

Leakage Power 0

Dynamic Power < 5.8%

100G程度の小規模ブロックなので

論理合成結果はほぼ同じとしてよい



設計TAT

HDL Coder使用により、約52%削減

設定、スクリプト生成の自動化により、トータル67%削減

-52%

-67%

Step1

Step2

① HDL生成自動化によるTAT削減

② HDL生成自動化によるコード検証、修正時間の削減

③ HDL作成時のオプション設定自動化によるTAT削減

④ 論理合成スクリプト自動生成によるTAT削減

マニュアル生成

④

③ ①

②



リクエスト

Phase shifted clockに対応したコード生成ができない

⇒クロック分周や位相ずらしは一般的に使われている

MathWorks開発部門で対応検討中

Clk1

Clk2

Clk3

Clk4

BLK2 DAC BLK3 BLK1

MS-IP Digital

diagram considering transistor level schematic

Generating HDLs one by one



HDL Coder まとめ

HDL CoderによるRTL生成を行った

論理合成結果はマニュアル設計と同等

TATはRTL生成自動化で約52%減

論理合成スクリプト自動化で約67%減

MixedSignal IPのデジタルブロックの見積、設計手法として有効

Phase shifted clock対応の改善要求中



STARCについて



まとめ

目次



STARCAD-AMS 設計フロー

システム設計およびシステム-回路階層間協調設計におけるMATLAB/Simulinkツール群の活用事例

予測し設計しながら完成度を高め手戻りをなくすフロー

アナデジ協調設計およびIPリユースフローを構築中（～’13/3）

SLinkOptによる効率的なシステム最適化

Simulink DPI-C Linkによるシステム-回路設計のギャップ解消

HDL Coder による高精度見積り、TAT短縮

まとめ

STARCはSTARCAD-AMSシステム設計ツールとしてMATLAB/Simulinkを認定した



謝辞

STARCAD-AMS アナデジ協調フローを開発するに当たり多大なご協力をいただいた MathWorks の皆様に感謝します。また、Simulink DPI-C Linkの開発ではCadenceの皆様にもご協力いただきました。どうもありがとうございました。

開発完了に向け、今後ともご協力よろしくお願いします。



ご清聴有難う御座いました

→ 説明内容についてご興味があるかたは、

[email protected] まで、ご一報ください。

mailto:[email protected]

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