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本資料は表記のバージ ョ ンの英語版を翻訳したもので、 内容に相違が生じる場合には原文を優先します。 資料によっては英語版の更新に対応していないものがあります。日本語版は参考用と してご使用の上、 最新情報につきましては、 必ず最新英語版をご参照く ださい。
WP466 (v1.1) 2015 年 10 月 15 日 japan.xilinx.com 1
UltraScale™ FPGA によ り、 プロセス技術、 アーキテクチャ、 デザイン ツールのイ ノベーシ ョ ンを活用して、 デザインの性能目標を満たしながら最小限の消費電力を実現できます。
ホワイ ト ペーパー : UltraScale FPGA
WP466 (v1.1) 2015 年 10 月 15 日
ザイ リンクス UltraScale FPGA の実証された消費電力削減効果
著者 : Karthikeyan Subramaniyam
概要
多くのシステム デザインにおいて、 同等または削減された電力バジェッ ト内での性能レベルの向上とシステムの小型化がますます難し くなるにつれて、 設計の制約条件と して消費電力が最も重視されるよ うになっています。 ザイ リ ンクスの UltraScale ファ ミ リ FPGA は、市販製品の中で最高の単位ワッ ト当た り性能を誇るソ リ ューシ ョ ンを提供し、 アプ リ ケーシ ョ ンの電力バジェッ ト内でのデザインの性能目標の達成を可能にします。 UltraScale デバイスの低消費電力は、 システムの全体的な信頼性の向上と と もに、 電力供給および熱管理ソ リ ューシ ョ ンに関連するシステム コス トの削減を可能にします。
UltraScale を採用したすべてのデザインは、 競合ソ リ ューシ ョ ンを上回るベースライン消費電力の削減を実現する、 ザイ リ ン ク スのプロセス技術およびアーキテクチャのイ ノベーシ ョ ンの恩恵を受けられます。 さ らに、 各種の低消費電力版デバイスを利用して、 デザインの性能要件を達成しながら、 スタティ ッ ク電力とダイナミ ッ ク消費電力を削減できます。さ らに、消費電力を最小限に抑えるこ とが要求されるデザインでは、Vivado® デザイン ツールを使って電力最適化手法を適用できます。 UltraScale デバイスのこれらの消費電力削減機能によ り、前世代の FPGA に比べて消費電力が最大 40% 削減され、競合する 20nm ソ リ ューシ ョ ンを大き く上回る省電力効果が得られます。
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
はじめに次世代システムの設計者は、 同等の (あるいは、 よ り小さな) スペースおよび電力バジェッ ト内で多機能化と高性能化を実現しよ う と しています。 さ らに、 一部のアプリ ケーシ ョ ンでは、 システムの仕様および規格や運用コス トの目標値に基づいて消費電力の要件が課せられます。 これらの要求を満たすため、 ザイ リ ンクス UltraScale 20nm FPGA は、 デバイスのパフォーマンスに関して妥協するこ とな く、 最小限の消費電力を実現するよ うに設計されています。
最高の単位ワッ ト当たり性能を備えたソ リ ューシ ョ ンのために 7 シ リーズ FPGA で確立された基盤に加え、 20nm UltraScale デバイスは、前世代の製品に比べて消費電力を最大 40% 削減し、顧客のアプリ ケーシ ョ ンの要件に基づいて消費電力の最適化手法を選択できるよ うにしました。
UltraScale FPGA の消費電力削減のためのイ ノベーシ ョ ンと、 ユーザーが利用できる機能には、 次のものがあ り ます。
• FPGA に最適化されたプロセス技術と動作点 : UltraScale FPGA は、TSMC 社の 20SOC プロセス技術に合わせた最適な動作点を利用して、 競合ソ リ ューシ ョ ンの中で最小のスタティ ッ ク消費電力および総消費電力を実現します。
• 低消費電力版デバイスのオプシ ョ ン : UltraScale デバイスには、アプリ ケーシ ョ ンに応じて消費電力と性能の最適なバランスを選択できるよ うに、 消費電力が異なる各種のオプシ ョ ンが用意されています。
• UltraScale アーキテクチャおよびブロ ッ ク レベルのイ ノベーシ ョ ン : UltraScale アーキテクチャは、優れた使用率によってスタティ ッ ク消費電力を最小限に抑え、 配線長の削減によってダイナミ ッ ク消費電力を削減します。 また、 コア、 I/O、 トランシーバーの各ブロ ッ クでブロ ッ ク レベルのイ ノベーシ ョ ンを提供し、デザインの性能と ワークロードの要件に合わせて必要に応じて電力を供給するこ とで、 さ らに消費電力を削減します。
• Vivado デザイン ツールの電力最適化機能 : Vivado Design Suite は、 電力効率に優れたデザインをインプリ メン トできるように UltraScale アーキテクチャ と協調最適化されており、 ユーザーが利用できる電力最適化オプシ ョ ンによって、 さ らに消費電力を削減できます。
これらの消費電力削減のイ ノベーシ ョ ンはすべて、 UltraScale FPGA 用の Xilinx Power Estimator (XPE) ツールに反映されています。 XPE は、 開発のすべてのフェーズでシステムの消費電力の要件、 熱の要件、 信頼性の要件が確実に満たされるよ うに、 早期段階で高精度な消費電力概算機能を提供します。
FPGA に最適化されたプロセス技術と動作点ザイ リ ンクスは、 マルチノードのデバイス製品ライン全体で最高の単位ワッ ト当たり性能を備えたソ リ ューシ ョ ンを提供するこ とに注力しています。 28nm ノード以来、 ザイ リ ンクス と TSMC (Taiwan Semiconductor Manufacturing Company) 社は、 性能と電力効率の両方についてプロセス技術を最適化するために緊密な協力関係を構築してきました。 このコラボレーシ ョ ンは HPLプロセスの開発に結び付きました。HPL プロセスは、単位ワッ ト当たり性能に関するプログラマブル デバイスを最適化する新たな標準を確立しました。ザイ リ ンクスは、「電力コス ト を問わずに性能を高める」 手法を採用した競合ソ リ ューシ ョ ンと同等かそれ以上の性能レベルを達成し、 同時に消費電力の大幅な削減も実現しました。 図 1 は、 ザイ リ ンクスが 20nm ノードで単位ワッ ト当た り性能の新たな基準を確立し続けてきたプロセスを示しています。 同期間に発表された競合他社の製品計画は、電力効率の面で常に遅れをとっていました。
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
20nm ノードでは、 UltraScale を採用したすべてのカスタマー デザインは、 ASIC や ASSP ではなくプログラマブル FPGA および SoC 向けに最適化された、 TSMC 社の 20SOC プロセス技術に合わせた動作点の選択による恩恵を受けられます。 ザイ リ ンクスは FPGA デザインがどのよ うにスタティ ッ ク電力およびダイナミ ッ ク電力を消費するかを理解しているので、20SOC プロセスに合わせて最適化された動作点 (0.95V) を選択し、 最高の単位ワッ ト当たり性能を達成しました。 20SOC プロセスがこの動作点で実現する 「ヘッ ドルーム (余裕)」 によ り、 ザイ リ ンクスは、 よ り低いコア電圧で動作するデバイスも提供できます。これによ り、 スタティ ッ ク消費電力とダイナミ ッ ク消費電力の面でさらにメ リ ッ トが生じます。詳細は、 ザイ リ ンクス ホワイト ペーパー 『次世代 UltraScale アーキテクチャでの消費電力の削減』 (WP451) を参照してください。
20SOC プロセスで製造された (ただし、ASIC に最適化された動作点、すなわち 0.9V の低いコア電圧に焦点を合わせた) 競合他社の FPGA では、 目標の性能レベルを維持しよ う と して ト ランジスタの漏れ電流が増えるため、 ペナルティ と してスタティ ック消費電力がほぼ 2 倍になり ます。 FPGA 向けに適切に最適化されていない動作点を選択する と、 スタティ ッ ク消費電力の変動の管理が困難になり、 それに関連して熱安定性の問題が発生するこ とがあ り ます。
UltraScale デバイスはスタティ ッ ク消費電力が小さいため、 周囲温度が高い環境でいくつかの利点が得られます。 温度制御ソリ ューシ ョ ンの要件が軽減されるため、システム コス ト と複雑性が抑えられます。 また、低いデバイス ジャンクシ ョ ン温度で動作する結果、システムの全体的な信頼性が向上します。デバイスの動作温度が 10ºC 下がる と、 コンポーネン トの寿命が 2 倍に延びます。
図 2 に示したデータは、 72 万 6,000 個のシステム ロジッ ク セルを搭載したザイ リ ンクスの 20nm デバイス と、 57 万個のセルを搭載した競合他社の 20nm デバイスのスタティ ッ ク消費電力を比較したものです。 固定されたジャンクシ ョ ン温度 (Tj) でのスタティ ッ ク消費電力の差は、 総消費電力の面だけでなく、 動作温度の面から見ても重要です。 スタティ ッ ク消費電力が大きいデバイスは、 有益なデザイン機能をインプリ メン トするための電力バジェッ トが小さいままになったり、 デバイスの動作を仕様の範囲内に維持するための温度制御ソ リ ューシ ョ ンにコス トがかかるこ とにな り ます。
X-Ref Target - Figure 1
図 1 :競合他社に対するザイリンクスの単位ワッ ト当たり性能の優位性
WP466_01_071315
0
0.5
1
1.5
2
2.5
28nm 20nm
Rel
ativ
e P
erfo
rman
ce /
Wat
t
HP
HPL Xilinx
CompetitorASICOptimized (0.9V)
FPGAOptimized (0.95V)
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
図 3 は、アクティブ デザインに利用可能な電力バジェッ トおよび熱バジェッ トについて、 スタティ ッ ク消費電力が小さいこ とで得られる利点を示したものです。 グラフは、 117 万 6,000 個のシステム ロジッ ク セルを搭載した UltraScale デバイス と、 90万個のセルを搭載した競合他社のデバイス (ほぼ同等のデバイス) について、ジャンクシ ョ ン温度と許容される最大周囲温度の関係を示しています。 PCIe®、 100Gb/s イーサネッ ト MAC、 Interlaken インターフェイスで構成される同一のデザインを、 ブロ ッ ク RAM、 LUT、 25.3Gb/s ト ランシーバーの使用率がほぼ同じになるよ うに 2 種類のデバイスでインプリ メ ン ト しました。UltraScale デバイスはスタティ ッ ク消費電力が小さいため、ザイ リ ンクスのデザインは、デバイスの最大ジャンクシ ョ ン温度を超える こ とな く、 同等の温度制御ソ リ ューシ ョ ンで 7 ～ 12°C 高い周囲温度をサポート します。 つま り、 同じ周囲温度では、UltraScale デバイスは大幅に低いジャンクシ ョ ン温度で動作するため、熱設計マージンの拡大、 ソ リ ューシ ョ ン コス トの削減、システムの信頼性向上が可能とな り ます。
X-Ref Target - Figure 2
図 2 : スタテ ィ ック消費電力とジャンクシ ョ ン温度の分析
WP466_02_071015
Sta
tic P
ower
(W
)
Junction Temperature (Tj)
–60 –40 –20 0 20 40 60 80 100 120
10
9
8
7
6
5
4
3
2
1
0
Competitor
Xilinx
+3.56W
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
低消費電力版デバイスのオプシ ョ ンカスタマー デザインの消費電力を簡単な方法で削減する必要がある場合、 UltraScale FPGA ファ ミ リの低消費電力版デバイスを利用できます。 表 1 は、 電力ベースラインを基準と して、 各デバイスの相対スタティ ッ ク消費電力とダイナミ ッ ク消費電力を示しています。 一部のデバイスでは、 消費電力が多少大き くなる代わりに性能が向上しているので (-1HE、 -3E)、 最大限の動作周波数が必要なアプリ ケーシ ョ ンに最適です。 このよ うにして、 UltraScale FPGA は、 アプリ ケーシ ョ ンに応じて消費電力と性能の最適なバランスを選択できます。
X-Ref Target - Figure 3
図 3 : ジャンクシ ョ ン温度と周囲温度の関係
WP466_03_092915
Ambient Temperature °C
0 10 20 30 40 50 60
160
140
120
100
80
60
40
20
0
Junc
tion
Tem
pera
ture
°C
Xilinx’s UltraScale devices can operateat higher ambient temperatures withoutexceeding maximum junction temperature
Competitor’s0.95V0.90V
40˚C
45˚C 52.3˚C
Virtex UltraScaleFPGA0.95V
表 1 : UltraScale FPGA デバイスの消費電力オプシ ョ ン
動作周波数 / 温度グレード
動作温度 (℃) コア電圧 (V)相対スタテ ィ ック
消費電力相対ダイナミ ック
消費電力
-1LI (VLOW)(1) -40 ～ 100 0.9 65% 90%
-1LI (VNOM)(1)
-40 ～ 100 0.95 75% 100%-1I
-2I
-1C(1) 0 ～ 850.95 100% 100%
-1HE(2)、 -2E 0 ～ 100
-1HE(2)、 -3E 0 ～ 100 1.0 110% 110%
注記 :1. Kintex UltraScale デバイスで利用可能
2. VU440 を除く Virtex UltraScale デバイスで利用可能
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
すべての標準的な産業用グレード デバイス (-1I、 -2I) は、同等のスピード グレードの商用グレード デバイスおよび拡張グレード デバイス (-1C、 -2E) と同じ VNOM コア電圧および性能で動作しながら、 スタティ ッ ク消費電力を 25% 削減しています。 「L」が付いた産業用グレード品 (-1LI) は、 次の 2 つのコア電圧モードで動作可能です。
• VNOM (VCC = 0.95V) : スタティ ッ ク消費電力を 25% 削減。
• VLOW モード (VCC = 0.9V) : スタティ ッ ク消費電力を 35%、 ダイナミ ッ ク消費電力を 10% 削減。
「L」 は、 低スタティ ッ ク消費電力に加え、 低電圧動作機能を意味します。 VLOW モード (0.9V) でも、 -1LI デバイスは標準的な-1C/-1I デバイス と同じ性能を提供しますが、総消費電力が大幅に削減されるため、 ワイヤレス通信、産業機器、宇宙防衛など、広範囲にわたる市場の要件に適合します。
「H」 が付いた拡張グレード デバイス (-1HE) も、 次の 2 つのコア電圧モードで動作します。
• VNOM (VCC = 0.95V) : -1 のパフォーマンスで標準的なスタティ ッ ク /ダイナミ ッ ク消費電力。
• VHIGH (VCC = 1.0V) : GTH は 16.3Gb/s、GTY は 25.7Gb/s の動作で -2 のファブリ ッ ク パフォーマンス、スタティ ッ ク消費電力とダイナミ ッ ク消費電力は 10% 増加。
ULTRASCALE アーキテクチャおよびブロック レベルのイノベーシ ョ ン
UltraScale のロジッ ク /インターコネク ト アーキテクチャは、 カスタマー デザインが (通常はデバイス内で利用可能なロジッ クリ ソースの 90% を超える ) 最大限のデバイス使用率を達成するよ うに、 Vivado デザイン ツールと協調最適化されています。 これによ り、 前世代のソ リ ューシ ョ ンや競合ソ リ ューシ ョ ンに比べて、 容量が小さいデバイスをアプリ ケーシ ョ ンに使用できるため、 デザインの総消費電力は大幅に削減されます。
UltraScale デバイスは、 電力効率の高いカスタマー デザイン ソ リ ューシ ョ ンを実現するためにアーキテクチャ全体をサポートする、 多くのブロ ッ クレベルの拡張機能をインプリ メン ト しています。
CLB のイノベーシ ョ ン
UltraScale FPGA のコンフ ィギャラブル ロジッ ク ブロ ッ ク (CLB) は、 前世代よ り も多数のクロ ッ ク イネーブル、 各フ リ ップフロ ップへの専用配線入力、 幅広いキャ リーチェーン、 2 倍の密度の分散型 RAM を搭載しています。 これらのイ ノベーシ ョ ンによ り、 前世代や競合他社のロジッ ク アーキテクチャに比べてロジッ ク パッキング効率が向上するため、 使用率が向上します。 その結果、 一定のデバイス容量でインプリ メン トできるユーザー ロジッ クが増えるため、通常はスタティ ッ ク消費電力が小さい、 よ り小型のデバイスを使用できます。 ロジッ ク パッキングの向上はネッ ト遅延の短縮にもつながるため、 インターコネク ト ワイヤのキャパシタンスが小さ くな り、 ダイナミ ッ ク消費電力が削減されます。 よ り使用率の低い競合ソ リ ューシ ョ ンでは、通常はよ り大きなデバイスをターゲッ ト デザインに組み込む必要があ り ます。その結果、 ロジッ ク パッキングの稠密度が下がり、 スタティ ッ ク消費電力とダイナミ ッ ク消費電力が大き くな り ます。
ブロック RAM の機能
UltraScale のブロ ッ ク RAM アーキテクチャにはダイナミ ッ ク パワー ゲーティングが組み込まれ、 追加のロジッ ク リ ソースを使用せずに大容量メモ リ を構築できる、ハード ワイヤード データ カスケード接続機能も導入されています。 これによ り、前世代のアーキテクチャに比べてダイナミ ッ ク消費電力が劇的に削減されます。 たとえば、 深さ 16Kb、 16 ビッ ト データ幅のメモリは、各ブロッ ク RAM を 16Kx2 ビッ ト と して構成した 8 個のブロ ッ ク RAM を使ってインプリ メン トできます。 この 「並列」インプリ メンテーシ ョ ンは、 任意の読み出しまたは書き込み操作時に 8 個のブロ ッ ク RAM がすべてオンになるため、 ダイナミ ッ ク消費電力の面では効率的とは言えません。最適消費電力ソ リ ューシ ョ ンは、UltraScale デバイスのカスケード機能を利用して 8 個の 2Kx16 ビッ ト ブロ ッ ク RAM を使用する構成です。 この手法では、任意の読み出しまたは書き込み操作時にオンになるブロ ッ ク RAM は 1 つだけです。 これによ り、 ダイナミ ッ ク消費電力はほぼ 8 分の 1 に削減されます。 図 4 に、 この例の並列ブロ ッ ク RAM 構造とハード化されたカスケード ブロ ッ ク RAM 構造を示し ます。 詳細は、 ザイ リ ン ク スのビデオ「UltraScale アーキテクチャのブロ ッ ク RAM を最適化して低消費電力と高性能を実現する方法」 を参照して ください。
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
UltraScale アーキテクチャには、 ブロ ッ ク RAM のダイナミ ッ ク ス リープ モード も導入されています。 多くのク ロ ッ ク サイクルにわたってブロ ッ ク RAM が使用されないと き、 ス リープ モードがオンになり ます。 このモードでは、 アクティブな読み出しまたは書き込み操作に必要なと きにのみ、 ブロ ッ ク RAM が 「ウェークアップ」 します。 デザインのブロ ッ ク RAM のアクティビティ レベルによっては、 この機能によって消費電力をさらに 5 ～ 10% 削減できます。
ASIC 方式のクロッキング
UltraScale アーキテクチャのク ロ ッ ク配線とバッファーは、 前世代の FPGA アーキテクチャよ り も柔軟性が大き く向上するよう設計が全体的に見直されています。 さ らに、 水平方向および垂直方向の豊富なクロ ッ ク配線ト ラ ッ ク と ク ロ ッ ク分配ト ラ ックによ り、 UltraScale アーキテクチャは何百ものグローバル ク ロ ッ ク バッファーを提供します。UltraScale アーキテクチャには、旧アーキテクチャの 20 倍以上の数のグローバル ク ロ ッ ク バッファーがあ り、これらの配置オプシ ョ ンは数千にもおよびます。よ り局所的な 「 リーフ ク ロ ッ ク」 レベルでのクロ ッ ク ゲーティング機能が利用できるよ うになり ました。 この機能は、一時的に非アクティブになっているデザイン エリ アへのクロ ッ クをよ り細精度でオフにするこ とで、さ らにダイナミ ッ ク消費電力を削減します。
拡張された DSP
UltraScale アーキテクチャの DSP ブロ ッ クは、 従来の DSP 演算以外に、 これらのブロ ッ クを使用してビッ ト幅の広い論理演算(ビッ ト幅の広い XOR など) を実行できるため、 標準的な CLB ロジッ クを使用するよ り も電力効率の高いインプ リ メ ンテーシ ョ ンを実現できます。 ビッ ト幅の広い論理演算を 「オフロード」 するこ とで、 よ り多くの CLB リ ソースが他のユーザー ロジッ クに解放され、 デバイスの全体的な使用率が向上します。 その結果、 リ ソース パッキングが向上し、 よ り小容量のデバイスを使用できるよ うになるので、 デザインの電力効率が向上します。
UltraScale アーキテクチャの DSP ブロ ッ クは拡張され、 27x18 ビッ ト乗算器、 デュアル加算器、 追加のアキュムレータ フ ィードバッ ク パスが組み込まれています。 これらの機能によ り、 前世代のアーキテクチャよ り も少ない DSP リ ソースで、 大量の固定小数点演算と浮動小数点演算をインプリ メン トできます。 これによ り、 ブロ ッ クおよびインターコネク トの使用頻度が下がり、 電力効率が向上します。
X-Ref Target - Figure 4
図 4 : UltraScale FPGA の並列カスケード接続と一般的なハード化されたカスケード接続
WP466_04_071415
(Logic Fabric)
Addr(Logic Fabric)
DOUT
DOUT
DedicatedMUX &Routing
7 Series FPGA(16k x 16 RAM)
UltraScale FPGA(16K x 16 RAM)
.
.
.
16
2
DIN7
DIN6
DIN5
DIN0
Addr(Logic Fabric)
.
.
.
16
16EN7
DIN
DIN
DIN
DIN
EN6
EN5
EN0
Block RAM7
16k x 2
Block RAM6
16k x 2
Block RAM5
16k x 2
Block RAM0
16k x 2
Decoder
Block RAM7
2k x 16
Block RAM6
2k x 16
Block RAM5
2k x 16
Block RAM0
2k x 16
Decoder
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
DDR4 メモリ インターフェイス
UltraScale デバイスは最新の DDR4 メモ リ デバイスをサポート しており、 電圧スケーリ ングの利点を活かして消費電力を大幅に削減できます。 DDR4 メモ リは 1.2V で動作するため、 1.5V で動作する DDR3 デバイスに比べて消費電力が約 30% 削減されます。 DDR4 メモ リへのインターフェイスには、 UltraScale FPGA は 「擬似オープン ド レイン」 (POD) I/O 規格を採用しています。 これによ り、 インターフェイス上に論理 1 を伝送する と きに終端抵抗を通る DC 電流がなくな り、 信号伝送に関連する消費電力が削減されます。 UltraScale デバイスは、 DDR4 メモ リのデータ バス インバージ ョ ンによる消費電力削減機能もサポート しています。 メモ リ コン ト ローラー ロジッ クは、 どちらの方が直前のバス ステートからの信号遷移の回数が少なくなるかによって、 実際のバス ステート を送信するか、 その補数を送信するかを決定します。
I/O 機能
7 シ リーズ デバイスで I/O の消費電力を大幅に改善させたすべての機能は、 UltraScale アーキテクチャ ベースの FPGA にも利用されています。 これらの機能の中で、 マルチモード I/O とダイナミ ッ ク ゲート I/O の 2 つの機能が特に重要です。
• マルチモード I/O は、外部メモリ デバイスへの書き込み中に I/O ハードウェアが入力バッファー (IBUF) を自動的にオフにする機能であ り、入力終端のみをオフにするのに加えて、不必要な入力バッファー スイ ッチング アクティビティがなくなる効果があ り ます。
• ダイナミ ッ ク ゲート I/O は、 バスのアイ ドル時間中に IBUF と終端をオフにできる機能です。 通常はバスはアイ ドル時間中は完全に解放される必要があ り ますが、 この状態は、 読み出し中に終端と IBUF の両方が電力を消費する メモ リ読み出しのよ うに見えます。 これらの機能をオフにするこ とによ り、 UltraScale アーキテクチャの I/O 消費電力は、終端と入力レシーバー (IBUF) をオンのままにした場合に比べて 75% 削減されます。
最適化されたト ランシーバー
UltraScale FPGA の GTH ト ランシーバーは、7 シ リーズの GTX ト ランシーバーに比べて消費電力が最大 60% 削減されるよ うに最適化されています。 UltraScale FPGA は、 複数のト ランシーバー動作モードを柔軟に利用できます。 これには、 LC ベースのPLL を使用する高電力効率モードや、判定帰還等化 (DFE) を使用しないこ とで消費電力を削減する低消費電力モード (LPM) が含まれます。
消費電力削減機能の詳細は、 『次世代 UltraScale アーキテクチャでの消費電力の削減』 (WP451) を参照してください。
VIVADO デザイン ツールの電力最適化機能Vivado Design Suite は、 FPGA デザイン インプ リ メンテーシ ョ ンを加速するク ラス最高のツールを提供します。 Vivado 配置配線ツールは、 タイ ミ ング、 信号密集、 総配線長、 リ ソース使用率など、 デザインの電力プロファイルに影響を与える可能性のある複数の同時デザイン メ ト リ クスを解析した上で最適化します。 Vivado Design Suite は、 デザインのすべてのステージで詳細な消費電力概算を実行し、 革新的な電力最適化エンジンを使用して消費電力を削減できるエリ アを特定します。
具体的には、 Vivado Design Suite にはク リ ッ ク式の電力最適化機能があ り、 性能への影響を最小限に抑えながらダイナミ ッ ク消費電力を平均で 10% (通常はそれ以上) 削減できます。 ザイ リ ンクスのインテ リ ジェン ト ク ロ ッ ク ゲーティングによる最適化は、デザイン全体で (またはユーザーの指示に従ってデザインの一部で) 自動的に実行されます。これらの最適化手法は、ユーザー ロジッ クを変更するのではなく、追加のゲーティング ロジッ クを作成します。 したがって、デザインの機能は常にそのまま維持されます。 また Vivado Design Suite は、 簡易デュアル ポー ト モード と真のデュアル ポー ト モードの両方でブロ ッ クRAM の消費電力を最適化します。
さ らに、 Vivado Design Suite は、消費電力の最適化をどこに適用するかを、粗粒度レベル (すなわち、 階層またはクロ ッ ク ド メイン) または細粒度レベル (個々のレジスタまたはブロ ッ ク RAM) で柔軟に選択できます。 これによ り、消費電力の最適化が特定のデザインに与える影響を制御しながら、 最も効果の大きい箇所に最適化を適用できます。
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
Vivado Design Suite によるブロック RAM の消費電力の最適化
Vivado Design Suite は、パフォーマンスにほとんど影響を与えない、各種の自動化されたブロ ッ ク RAM の電力最適化手法を提供します。 これらの手法には次のものがあ り ます。
• 書き込みが実行されず、 デザインが読み出し出力を使用していないと きは、 ブロ ッ ク RAM をオフにする
• 読み出しデータが使用されていないと きは、 書き込みモードの設定を 「No Change」 に変更する
• アドレスが変化しないと きは、 ブロ ッ ク RAM と読み出しデータ出力をオフにする
• 連続した特定のサイクル数にわたってブロ ッ ク RAM へのアクセスがないと きは、 そのブロッ ク RAM をス リープ モードにする
図 5 は、 Vivado Design Suite で使用される優れた最適化手法が、性能への影響を最小限に抑えながら、ブロ ッ ク RAM のダイナミ ッ ク消費電力を平均で 20% 削減する様子を示しています。 ブロ ッ ク RAM の消費電力削減機能の効果は、 デザインによって異なり ます。 これらの機能の有効性は、 ユーザーが既にデザインの消費電力を最適化済みかど うか、 またデザインのブロ ッ クRAM の構造がパワー ゲーティングに適しているかど うかによって決ま り ます。
X-Ref Target - Figure 5
図 5 :電力最適化機能がブロック RAM のダイナミ ック消費電力と性能に与える影響
WP466_05_092315
Blo
ck R
AM
Pow
er (
W)
Per
form
ance
Impa
ct P
erce
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e (%
)
6
5
4
3
2
1
0
8
6
4
2
0
–2
–4
–6
No Option Power Option Performance Impact
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
ザイリンクス ULTRASCALE FPGA による総消費電力の大幅な削減
UltraScale ファ ミ リのさまざまな消費電力削減機能を利用して、 顧客のアプ リ ケーシ ョ ンのパフォーマンス要件を満たしながら、 希望どおりの電力プロファイルを実現できます。 図 6 に示す総消費電力ベンチマークの例は、 さまざまな市場における実際のアプリ ケーシ ョ ンを示しています。 また、 これらのベンチマークは、 競合他社の 20nm FPGA に対する UltraScale FPGA の低消費電力の優位性を示しています。
• スーパー ハイビジ ョ ン (8K4K) アプリ ケーシ ョ ンの例は、 最高速スピード グレード オプシ ョ ンを使用していますが、UltraScale アーキテクチャの低いスタティ ッ ク消費電力の恩恵を受けています。 その結果、 競合他社の 20nm FPGA に比べて消費電力が最大 25% 削減されます。
• 24 チャネル レーダー ビームフォーマー アプリ ケーシ ョ ンでは、 Kintex® UltraScale ミ ッ ド スピード グレード デバイスが、スタティ ッ ク消費電力と コアのダイナミ ッ ク消費電力で大きな優位性を発揮します。その結果、競合他社の 20nm FPGA デバイスは複数の電力オプシ ョ ンを備えているにもかかわらず、 競合他社の製品よ り も総消費電力が 27% 削減されます。
• 最後に、100G ト ラフ ィ ッ ク マネージャー アプリ ケーシ ョ ンでは、Kintex UltraScale FPGA によって総消費電力が約 25% 削減されます。 この結果は、 -1LI デバイスによって達成されました。 -1LI デバイスは、 0.9V 動作時に -1 の性能レベルを維持しながら、 スタティ ッ ク消費電力とダイナミ ッ ク消費電力を大幅に削減します。
UltraScale アーキテクチャの低消費電力の優位性が特定のデザインにどの程度恩恵を与えるかを確認するには、ザイ リ ンクスのウェブサイ トの XPE のページから UltraScale Xilinx Power Estimator をダウンロード して、独自のベンチマークを実行できます。このツールは、 デザイン プロセスの早期段階での消費電力計画には非常に効果的です。
X-Ref Target - Figure 6
図 6 : アプリケーシ ョ ン別の消費電力ベンチマークの結果
WP466_06_092815
Tota
l Pow
er (
W)
Super High Vision (8K4K)
Arria 1010AX115
01SE (0.95V)
Arria 1010AX090
-2LI (0.95V)
Arria 1010AX066
-3SI
KintexUltraScale
KU115-2I
KintexUltraScale
KU115-2I
KintexUltraScale
KU060-1LI (0.9V)
24-Ch Radar Beamformer 100G Traffic Manager
–25%–25%–27%
WP466 (v1.1) 2015 年 10 月 15 日 japan.xilinx.com 11
ザイリンクス UltraScale FPGA の実証された消費電力削減効果
まとめデバイスの消費電力は、 性能、 フォーム ファ ク タ、 信頼性、 システム コス ト、 運用コス トに影響を与えます。 このため、 消費電力に関する考慮は、 FPGA デバイスの選択においてますます重要な意味を持つよ うになっています。 UltraScale FPGA は、 業界で最も消費電力が小さ く、 最も単位ワッ ト当たり性能が高いソ リ ューシ ョ ンを提供しよ う とするザイ リ ンクスの継続的な取り組みの成果です。 UltraScale デバイスは、 前世代のソ リ ューシ ョ ンに比べて消費電力が最大 40% 削減され、 電力バジェッ トの大幅な削減や性能向上のための大きな余裕を実現します。 図 7 を参照して ください。
このよ うな高レベルの電力効率は、 UltraScale FPGA のプロセス技術およびアーキテクチャの主要イ ノベーシ ョ ンと、各種の低消費電力版デバイス、 デザイン ツールの最適化手法を組み合わせるこ とで実現されます。 その結果、 顧客は、 アプリ ケーシ ョンの単位ワッ ト当たり性能特性を最適化しながら、 最小限の消費電力を達成できる柔軟性を手に入れます。
X-Ref Target - Figure 7
図 7 : 7 シリーズに比べて総消費電力を最大 40% 削減
WP466_07_092315
50%
40% Total Power
Reduction
20%
50%
30%
DynamicPower
DynamicPower
I/OPower
I/OPower
TransceiverPower
Transceiver Power
MaxStatic Power Max
Static Power
7 Series FPGA
Tota
l Po
wer
UltraScale FPGA
OR
Current FPGA CoreStatic + Dynamic
Power BudgetLower FPGA
Power BudgetIncrease SystemPerformance
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ザイリンクス UltraScale FPGA の実証された消費電力削減効果
参考資料1. 『UltraScale FPGA 消費電力の優位性』 : YouTube (Xilinx チャネル)
2. 『Vivado Design Suite チュート リ アル : 消費電力解析および最適化』 : UG997
3. 『スタティ ッ ク電力および現実的なジャンクシ ョ ン温度解析の重要性』 : WP221
4. 『28nm プロセスを採用した 7 シ リーズ FPGA で消費電力を削減』 : WP389
5. 『ザイ リ ンクスの 28nm FPGA で業界を リードする低消費電力ソ リ ューシ ョ ンを活用』 : WP436
6. 『Vivado Design Suite ユーザー ガイ ド : 消費電力解析および最適化』 (UG907 : 英語版、 日本語版)
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る情報 (以下 「本情報」 といいます) は、 ザイ リ ンクスの製品を選択および使用するこ とのためにのみ提供されます。 適用される法律が許容す
る最大限の範囲で、 (1) 本情報は 「現状有姿」 、 およびすべて受領者の責任で (with all faults) とい う状態で提供され、 ザイ リ ンクスは、 本通知
をもって、 明示、 黙示、 法定を問わず (商品性、 非侵害、 特定目的適合性の保証を含みますがこれらに限られません)、 すべての保証および条
件を負わない (否認する ) ものと します。 また、 (2) ザイ リ ンクスは、本情報 (貴殿または貴社による本情報の使用を含む) に関係し、起因し、関
連する、 いかなる種類・性質の損失または損害についても、責任を負わない (契約上、不法行為上 (過失の場合を含む)、 その他のいかなる責任
の法理によるかを問わない) ものと し、 当該損失または損害には、 直接、 間接、 特別、 付随的、 結果的な損失または損害 (第三者が起こした行
為の結果被った、 データ、 利益、 業務上の信用の損失、 その他あらゆる種類の損失や損害を含みます) が含まれるものと し、 それは、 たとえ
当該損害や損失が合理的に予見可能であった り、 ザイ リ ンクスがそれらの可能性について助言を受けていた場合であったと しても同様です。
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一定の製品は、 ザイ リ ンクスの限定的保証の諸条件に従う こ と となるので、 http://japan.xilinx.com/legal.htm#tos で見られるザイ リ ンクスの販売
条件を参照して ください。 IP コアは、 ザイ リ ンクスが貴殿または貴社に付与したライセンスに含まれる保証と補助的条件に従う こ とになり ま
す。 ザイ リ ンクスの製品は、 フェイルセーフと して、 または、 フェイルセーフの動作を要求するアプリ ケーシ ョ ンに使用するために、 設計さ
れたり意図されたり していません。 そのよ うな重大なアプリ ケーシ ョ ンにザイ リ ンクスの製品を使用する場合のリ スク と責任は、 貴殿または
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(具体的には、 (I) エアバッグの展開、 (II) 車のコン ト ロール (フェイルセーフまたは余剰性の機能 (余剰性を実行するためのザイ リ ンクスの装置
にソフ ト ウェアを使用するこ とは含まれません) および操作者がミ スをした際の警告信号がある場合を除きます)、 (III) 死亡や身体傷害を導く
使用、 に関するアプ リ ケーシ ョ ン) を使用するために設計された り意図された り も していません。 顧客は、 そのよ う なアプ リ ケーシ ョ ンにザ
イ リ ンクスの製品を使用する場合のリ スク と責任を単独で負います。
日付 バージョ ン 内容
2015 年 10 月 15 日 1.1 「FPGA に最適化されたプロセス技術と動作点」 および図 3 を更新。
2015 年 9 月 28 日 1.0 初版
