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Esercizio 2
Progettare un registro a 8 bit con uscita tri-state utilizzando FFD positive edge triggered La rete ad ogni fronte di salita del clock memorizza il byte IN[70] in ingresso se WE=1 mentre mantiene il valore precedentemente memorizzato in caso contrario (WE=0) Lrsquouscita OUT[70] della rete deve essere posta nello stato di alta impedenza quando il segnale OE=0 Inoltre la rete deve essere dotata di un ingresso asincrono di RESET (A_RESET) che se 1 pone al livello logico 0 lrsquouscita OUT[70] indipendentemente dal valore dei segnali WE IN e CKQuali condizioni devono essere soddisfatte percheacute sia garantito il corretto funzionamento della rete
WE
A_RESET
IN[70]
CK
OUT[70]
OE
WE
IN[70]
OE
OUT[70]
WE
OE
FFDD Q
QR
IN OUT0
1
Q
A_RESET
Soluzione
Caso singolo bit
NOTA - Per garantire il corretto funzionamento della rete egrave necessario rispettare tempi di setup e hold
- Il FFD esiste (8X) in forma integrata (74XX374) ed egrave dotato di comando di OE
CK
NOTA - La soluzione seguente NON egrave corretta in quanto a) variazioni spurie (glitch) dovute a instabilitagrave del segnale WE possono causare commutazioni indesiderate del flip-flop b) il gate ritarda il segnale di clock del FFD e potrebbe causare potenziali sfasamenti (ldquoclock-skewrdquo) tra i clock dei vari componenti della rete sincrona complessiva
WE
OE
FFDD Q
QR
IN OUTQ
A_RESET
CK
FFDD Q
QR
IN7
WE OE
OUT70
1
FFDD Q
QR
IN1 OUT10
1
FFDD Q
QR
IN0 OUT00
1
Q7
Q1
Q0
A_RESET
Estensione a 8 bit
CK
Esercizio 3
Progettare una rete che periodicamente dopo tre periodi di clock setta al livello logico 1 la propria uscita per un periodo clock
A_RESETCK
OUT
CK
OUT (0) (1) (2) (0) (1) (2)(3) (3)
OUT
COUNTERX4
Una possibile soluzione si basa sullrsquoutilizzo di un contatore modulo 4
Soluzione 31
CK
u1
u0 OUT
A_RESET
Progettare un contatore modulo 4hellip
A_RES
Perchegrave
u1
u0
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0 00 11 01 1
u1 u0
Contatore modulo 4
Contatore modulo 4 con comando di ENABLE (EN)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
EN
0
1
EN
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
WE
OE
FFDD Q
QR
IN OUT0
1
Q
A_RESET
Soluzione
Caso singolo bit
NOTA - Per garantire il corretto funzionamento della rete egrave necessario rispettare tempi di setup e hold
- Il FFD esiste (8X) in forma integrata (74XX374) ed egrave dotato di comando di OE
CK
NOTA - La soluzione seguente NON egrave corretta in quanto a) variazioni spurie (glitch) dovute a instabilitagrave del segnale WE possono causare commutazioni indesiderate del flip-flop b) il gate ritarda il segnale di clock del FFD e potrebbe causare potenziali sfasamenti (ldquoclock-skewrdquo) tra i clock dei vari componenti della rete sincrona complessiva
WE
OE
FFDD Q
QR
IN OUTQ
A_RESET
CK
FFDD Q
QR
IN7
WE OE
OUT70
1
FFDD Q
QR
IN1 OUT10
1
FFDD Q
QR
IN0 OUT00
1
Q7
Q1
Q0
A_RESET
Estensione a 8 bit
CK
Esercizio 3
Progettare una rete che periodicamente dopo tre periodi di clock setta al livello logico 1 la propria uscita per un periodo clock
A_RESETCK
OUT
CK
OUT (0) (1) (2) (0) (1) (2)(3) (3)
OUT
COUNTERX4
Una possibile soluzione si basa sullrsquoutilizzo di un contatore modulo 4
Soluzione 31
CK
u1
u0 OUT
A_RESET
Progettare un contatore modulo 4hellip
A_RES
Perchegrave
u1
u0
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0 00 11 01 1
u1 u0
Contatore modulo 4
Contatore modulo 4 con comando di ENABLE (EN)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
EN
0
1
EN
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
NOTA - La soluzione seguente NON egrave corretta in quanto a) variazioni spurie (glitch) dovute a instabilitagrave del segnale WE possono causare commutazioni indesiderate del flip-flop b) il gate ritarda il segnale di clock del FFD e potrebbe causare potenziali sfasamenti (ldquoclock-skewrdquo) tra i clock dei vari componenti della rete sincrona complessiva
WE
OE
FFDD Q
QR
IN OUTQ
A_RESET
CK
FFDD Q
QR
IN7
WE OE
OUT70
1
FFDD Q
QR
IN1 OUT10
1
FFDD Q
QR
IN0 OUT00
1
Q7
Q1
Q0
A_RESET
Estensione a 8 bit
CK
Esercizio 3
Progettare una rete che periodicamente dopo tre periodi di clock setta al livello logico 1 la propria uscita per un periodo clock
A_RESETCK
OUT
CK
OUT (0) (1) (2) (0) (1) (2)(3) (3)
OUT
COUNTERX4
Una possibile soluzione si basa sullrsquoutilizzo di un contatore modulo 4
Soluzione 31
CK
u1
u0 OUT
A_RESET
Progettare un contatore modulo 4hellip
A_RES
Perchegrave
u1
u0
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0 00 11 01 1
u1 u0
Contatore modulo 4
Contatore modulo 4 con comando di ENABLE (EN)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
EN
0
1
EN
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QR
IN7
WE OE
OUT70
1
FFDD Q
QR
IN1 OUT10
1
FFDD Q
QR
IN0 OUT00
1
Q7
Q1
Q0
A_RESET
Estensione a 8 bit
CK
Esercizio 3
Progettare una rete che periodicamente dopo tre periodi di clock setta al livello logico 1 la propria uscita per un periodo clock
A_RESETCK
OUT
CK
OUT (0) (1) (2) (0) (1) (2)(3) (3)
OUT
COUNTERX4
Una possibile soluzione si basa sullrsquoutilizzo di un contatore modulo 4
Soluzione 31
CK
u1
u0 OUT
A_RESET
Progettare un contatore modulo 4hellip
A_RES
Perchegrave
u1
u0
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0 00 11 01 1
u1 u0
Contatore modulo 4
Contatore modulo 4 con comando di ENABLE (EN)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
EN
0
1
EN
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 3
Progettare una rete che periodicamente dopo tre periodi di clock setta al livello logico 1 la propria uscita per un periodo clock
A_RESETCK
OUT
CK
OUT (0) (1) (2) (0) (1) (2)(3) (3)
OUT
COUNTERX4
Una possibile soluzione si basa sullrsquoutilizzo di un contatore modulo 4
Soluzione 31
CK
u1
u0 OUT
A_RESET
Progettare un contatore modulo 4hellip
A_RES
Perchegrave
u1
u0
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0 00 11 01 1
u1 u0
Contatore modulo 4
Contatore modulo 4 con comando di ENABLE (EN)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
EN
0
1
EN
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
COUNTERX4
Una possibile soluzione si basa sullrsquoutilizzo di un contatore modulo 4
Soluzione 31
CK
u1
u0 OUT
A_RESET
Progettare un contatore modulo 4hellip
A_RES
Perchegrave
u1
u0
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0 00 11 01 1
u1 u0
Contatore modulo 4
Contatore modulo 4 con comando di ENABLE (EN)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
EN
0
1
EN
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0 00 11 01 1
u1 u0
Contatore modulo 4
Contatore modulo 4 con comando di ENABLE (EN)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
EN
0
1
EN
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Contatore modulo 4 con comando di ENABLE (EN)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
EN
0
1
EN
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
0 00 11 01 1
u1 u0
Contatore modulo 4 UPDOWN (UD)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
0
1
UD
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Contatore modulo 4 con LOAD (L)
FFDD Q
QFFD
D Q
Q
XORu0 u1
R R
CK
A_RESET
1
0
L
1
0
L
i0 i1
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizi
E3-1) Progettare un contatore modulo 4 dotato dei segnali UD EN e L nei seguenti 2 casi
a) segnale L prioritario rispetto a EN
b) segnale EN prioritario rispetto a L
In entrambi i casi si supponga che UD sia il segnale meno prioritario tra i tre
E3-2) Progettare un contatore modulo 8
E3-3) Progettare un contatore modulo 5 utilizzando un contatore modulo 8
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Osservando le forme drsquoonda mostrate sotto si puograve ottenere una soluzione alternativa alla precedente (31)
Soluzione 32
CK
u1
u0
OUT (0) (1) (2) (0) (1) (2)(3) (3)
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QRCK
A_RESET
FFDD Q
QR
OUT
NOTA- Questa soluzione non puograve essere ottenuta con il metodo della sintesi formale studiato a Reti Logiche
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
NOTA- Non egrave il caso della rete della pagina precedente ma la presenza di alee puograve creare problemi alle reti che seguono se queste utilizzano come ingresso di clock un segnale che presenta oscillazioni spurie (glitches)
Si consideri ad esempio il caso seguente
FFDD Q
Q
c
b
a
1
1
IN
OUT
S
u
u
S
Alea statica provoca un campionamento indesiderato del FFD
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
NOTA- Le alee possono essere eliminate introducendo ulteriori gates (vedi reti logiche)
- In alcuni casi le alee possono essere filtrate dagli stessi gates (ad esempio nel caso di lsquolentezzarsquo dei dispositivi rispetto ai tempi del glitch) questa possibilitagrave deve essere verificata attentamente analizzando i datasheets dei componenti utilizzati
ab
c
a
b
c
Un impulso troppo brevepotrebbe essere filtrato dallrsquoAND
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Soluzione canonica ottenuta mediante sintesi formale
Soluzione 33
A0 B0 C0 D1
Grafo degli stati
Tabella diflusso
sn sn+1
snu
u
A B 0
B C 0
C D 0
D A 1
Tabella delle transizioni
y1n y0
n u
0 0 0 1 0
0 1 1 0 0
1 0 1 1 0
1 1 0 0 1
y1n+1 y0
n+1
Sintesi minima(mappe di Karnaughhellip)
u = y1n∙y0
n
y0n+1 = y0
n
y1n+1
= y1n XOR y0
n
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QFFD
D Q
Q
XORy0 y1
R R
CKu
NOTA - Se si desidera aggiungere un segnale di ENABLE alla rete precedente mediante il metodo della sintesi formale
- Ersquo necessario ripetere tutti i passi precedenti (grafo diagramma stati hellip)
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 4
Progettare un registro a scorrimento (shift-register) a 3 bit
IN
A_RESET
CK
OUT1
OUT2
OUT0
IN
A_RESET
O1
O2
O0
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
CK
IN
A_RESET
OUT1
Soluzione
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
IN
OUT2OUT1OUT0
CK
Esercizi
E4-1) Progettare uno shift-register dotato di comandi di enable EN e LOAD (parallelo e prioritario rispetto allrsquoenable)
E4-2) Utilizzando due shift-register a 4 bit e un contatore modulo 8 progettare un convertitore serie parallelo a 8 bit dotato di un segnale (ACK)
che comunica lrsquoavventura ricezione degli 8 bit
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 5
Progettare una rete sincrona dotata di un ingresso IN e di unrsquouscita OUT Lrsquouscita OUT deve asserirsi esattamente per un periodo di clock se viene rilevata una transizione da 0 a 1 del segnale di ingresso (monoimpulsore)
Si noti che il segnale di ingresso potrebbe anche essere non sincrono (purcheacute rispetti tempi di setup e hold)
IN
CK
OUT
CK
IN
OUT
INOUT
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QFFD
D Q
Q
IN
OUT
CK
Soluzione
CK
IN
OUT
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
Q
IN
OUT
CK
Perchegrave questa soluzione egrave sbagliata (1)
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Perchegrave questa soluzione egrave sbagliata (2)
FFDD Q
Q
IN
OUT
CK
CK
IN
OUT
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Perchegrave questa soluzione egrave sbagliata (3)
FFDD Q
Q
IN OUT
CK
CK
IN
OUT
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 6
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati sullrsquoingresso IN[70] mentre il segnale EN era a livello logico 1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata la sequenza FF-27-30 nel periodo di clock successivo a quello dellrsquoultimo carattere ricevuto (30h) deve essere asserita lrsquouscita OUT e rimanere tale fino a che non viene asserito il segnale (asincrono) di reset A_RESET In seguito ad un reset deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTEN
A_RESET
IN[70]OUT
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
DEC_30 DEC_27 DEC_FF
OEOE
0 0
Soluzione 61
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Soluzione 62
CK A_RESET
LOAD
ENABLE
0 0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Una soluzione alternativa utilizzando un contatore dotato di comando di LOAD
Crsquoegrave un problemahellip
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
nella soluzione della pagina precedente cosa accade se i caratteri ricevuti (con EN=1) sono FF-FF-27-30
DEC_FF
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizi
E5-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT assuma il valore logico 1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti (mentre EN=1) sono stati FF-7A-80-9F-27-B2-30-hellip
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 7
Modificare lrsquoesercizio precedente in modo che in seguito al rilevamento della sequenza lrsquouscita OUT assuma il valore logico 1 per un solo periodo di clock Appena ricevuta una sequenza completa il controllo dei caratteri in ingresso deve riprendere immediatamente
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 30h 16h 80h
OUT (1) (2) (3)
Soluzione 71
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0
OUT
R
RR
A_RESET A_RESET
A_RESET
CK CK
CK
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Soluzione 72
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30 + OUT
ENABLE = ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30
Rispetto allrsquoesercizio 62 egrave sufficiente modificare il comando di LOAD facendo in modo che LOAD=1 quando OUT=1
EN∙DEC_FF
Cosa accade se (con EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizi
E6-1) Riprogettare la rete dellrsquoesercizio 6 in modo che OUT=1 in seguito alla ricezione anche non consecutiva (con EN=1) dei caratteri FFh 27h e 30h Ad esempio OUT=1 se i caratteri ricevuti mentre EN=1 sono stati FF-7A-80-9F-27-B2-30-hellip
E6-2) Cosa accade alle soluzioni 61 e 62 se (mentre EN=1) la sequenza egrave 45-FF-27-30-FF-27-30-hellip
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 8
Progettare un rete che controlla se gli ultimi tre caratteri che si sono presentati in ingresso IN[70] mentre il segnale EN=1 sono stati FFh (primo carattere della sequenza) 27h e 30h Nel caso sia rilevata tale sequenza due periodi di clock successivi a quello dellrsquoultimo carattere della sequenza ricevuto deve essere asserita lrsquouscita OUT e rimanere tale fino a che il segnale di reset (asincrono) A_RESET non assume il valore logico 1 In seguito ad un reset (asincrono) la rete deve riprendere immediatamente il controllo della sequenza in ingresso come se non fosse stato ricevuto alcun carattere
EN
A_RESET
IN[70]
CK
OUTOUTEN
A_RESET
IN[70]
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
CK
IN[7hellip0]
A_RESET
EN
30h FFh FFh 27h 55h 30h 18h 16h 80h
OUT (1) (2) (3)
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
374D Q
Q
0
1
EN
8 8
374D Q
Q
0
1
EN
8 8
30h
IN[7hellip0]
27h FFh
8
EN
FFDD Q
Q
1
0OUT
R
RR
A_RESET
A_RESET
A_RESET
Il segnale EN condiziona lrsquoultimo carattere della sequenza
CK CK
CK
FFDD Q
QR
A_RESETCK
Soluzione 81
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
CK A_RESET
LOAD
ENABLE
0
COUNTERX4
EN
RES
Q1
Q0
LI1 I0
DEC24
I1
I0
O1
O0
O3
O2
EN
1
OUT
ATTESO_30
ATTESO_27
ATTESO_FF
30h
IN[7hellip0]
27h
FFh
8
DEC_30
DEC_27
DEC_FF
LOAD = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
ENABLE = (ATTESO_FF∙EN∙DEC_FF + ATTESO_27∙EN∙DEC_27 + ATTESO_30∙EN∙DEC_30)OUT_1
DEC_FF
Soluzione 82
FFDDQ
QR
A_RESETCK
OUT_1
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 9
Progettare una rete dotata di tre ingressi E AI RESET e unrsquouscita OUT Il segnale di ingresso AI influisce sulla rete solo se contemporaneamente E=1 Lrsquouscita della rete deve andare al livello logico 1 per un periodo di clock se viene rilevato per cinque volte anche non consecutive il valore 1 del segnale AI in presenza del segnale E=1 Ogni volta che il segnale AI vale 0 (con E=1) deve essere decrementato di uno il numero di eventi rilevati fino a quel momento Successivamente ad un reset (segnale asincrono A_RESET=1) o nel caso nessun evento sia stato ancora rilevato la rete deve rimanere nello stato 000 anche se AI=0 ed E=1 Dopo avere rilevato cinque eventi la rete deve riprendere il conteggio dallo stato 000
E
AI
A_RESET
CLOCK
OUTOUTE
AI
A_RES
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
COUNTERX 8
EN
UD
LOAD
I2 I1 I0 O2
O1
O0
EAI
OUT
OUT
CLOCK
0 0
AI
O2O1O0
AI
RESET
A_RESET
Soluzione 91
E
LrsquoOR blocca il conteggio (EN=0) anche con E=1 se il contatore si trova nello stato 000 e il comando DOWN egrave asserito (AI=0) Percheacute
O1 egrave strettamente necessario (No percheacute )
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
A0 B0 C0 D0 E0
F1
E AI0 ndash1 0 0 ndash 0 ndash 0 ndash 0 ndash
1 1 1 1 1 1 1 1
1 1
1 1
0 ndash1 0
1 0 1 0 1 0 1 0
Soluzione mediante sintesi formale grafo -gt tabella di flusso -gt tabella delle transizioni NON SI USA
Soluzione 92
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 10
Utilizzando un microprocessore dotato di un bus indirizzi a 16 bit e di un bus dati a 8 bit mappare nello parte bassa dello spazio di indirizzamento 12k di RAM e nella parte alta 16k di EPROM
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Soluzione
RAM (12K)
EPROM (16K)
0000h
2FFFh
C000h
FFFFh
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h)
1111 1111 1111 1111 (FFFFh)
0010 1111 1111 1111 (2FFFh)
1100 0000 0000 0000 (C000h)
RAM_1 (8k)
RAM_2 (2k)
RAM_3 (2k)
EPROM (16k)
0001 1111 1111 1111 (1FFFh)
0010 0000 0000 0000 (2000h)0010 0111 1111 1111 (27FFh)
0010 1000 0000 0000 (2800h)
CS_RAM_1=A15middotA13
CS_RAM_2=A15middotA13middot A11
CS_RAM_3=A15middotA13middot A11
CS_EPROM=A15
Segnali di decodifica
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
- Il segnale CS_EPROM si attiva per ogni indirizzo maggiore o uguale di 8000h (seconda metagrave dello spazio di indirizzamento) 0000h
C000h
FFFFh
8000h
Indirizzi di memoria con A15=1
CS_EPROM=A15
NOTA - La codifica semplificata implica lrsquoattivazione dei segnali di selezioni anche per indirizzi diversi da quelli in cui sono realmente presenti i dispositivi di memoria
EPROM (16K)
EPROM (16K)
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
- Il segnale CS_RAM_1 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=0
0000h
FFFFh
8000h
CS_RAM_1=A15middotA13
RAM_1 (8k)
A15A12 A11A8 A7A4 A3A0
0000 0000 0000 0000 (0000h) 0001 1111 1111 1111 (1FFFh)
A15A12 A11A8 A7A4 A3A0
0100 0000 0000 0000 (4000h)
0101 1111 1111 1111 (5FFFh)
Quindi CS_RAM_1=1 per entrambi i seguenti intervalli di memoria
1FFFh
4000hRAM_1 (8k)
5FFFh
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
- Il segnale CS_RAM_2 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=0
0000h
FFFFh
8000h
CS_RAM_2=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 0000 0000 0000 (2000h)
0010 0111 1111 1111 (27FFh) A15A12 A11A8 A7A4 A3A0
0011 0000 0000 0000 (3000h) 0011 0111 1111 1111 (37FFh)
Quindi CS_RAM_2=1 per i seguenti quattro intervalli di memoria
2000h
4000h
6000h
A15A12 A11A8 A7A4 A3A0
0110 0000 0000 0000 (6000h)
0110 0111 1111 1111 (67FFh) A15A12 A11A8 A7A4 A3A0
0111 0000 0000 0000 (7000h) 0111 0111 1111 1111 (77FFh)
RAM_2 (2k)
RAM_2 (2k) 3000h
RAM_2 (2k)
RAM_2 (2k) 7000h
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
- Il segnale CS_RAM_3 si attiva per ogni indirizzo compreso tra 0000h e 7FFFh (A15=0) per il quale A13=1 e A11=1
0000h
FFFFh
CS_RAM_3=A15middotA13middotA11
A15A12 A11A8 A7A4 A3A0
0010 1000 0000 0000 (2800h)
0010 1111 1111 1111 (2FFFh) A15A12 A11A8 A7A4 A3A0
0011 1000 0000 0000 (3800h) 0011 1111 1111 1111 (3FFFh)
Quindi CS_RAM_3=1 per i seguenti quattro intervalli di memoria
2800h
6800h
A15A12 A11A8 A7A4 A3A0
0110 1000 0000 0000 (6800h)
0110 1111 1111 1111 (6FFFh) A15A12 A11A8 A7A4 A3A0
0111 1000 0000 0000 (7800h) 0111 1111 1111 1111 (7FFFh)
RAM_3 (2k)
RAM_3 (2k) 3800h
RAM_3 (2k)
RAM_3 (2k) 7800h
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
0000h
FFFFh
2800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
2000h
3800h RAM_2 (2k)RAM_3 (2k)
3000h
4000h
6800h RAM_2 (2k)RAM_3 (2k)
RAM_1 (8k)
6000h
7800h RAM_2 (2k)RAM_3 (2k)
7000h
EPROM (16K)
EPROM (16K)
8000h
C000h
Effetto di replica nella mappatura in memoria dovuto alla decodifica semplificata Nella figura seguente sono indicati solo gli indirizzi iniziali
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 11
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare nello parte bassa dello spazio di indirizzamento 32k di RAM e nella parte alta 32k di EPROM
Nel sistema sono presenti anche due dispositivi di IO denominati D1 (dotato di due registri interni) e D2 (dotato di quattro registri interni)
- mappare in memoria anche i due dispositivi di IO D1 e D2 agli indirizzi 2000h e 1000h
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Soluzione
RAM 1 chip da 32KBRAM (00000h-gt07FFFh)CS_RAM = BA19middotCS_D1middotCS_D2
EPROM 1 chip da 32KBEPROM (F8000h ndash FFFFFh)CS_EPROM = BA19
D1 Mappato in memoria allrsquoindirizzo 02000h occupa 2 locazioni (A0) nello spazio di indirizzamentoCS_D1 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2middotBA1
D2 Mappato in memoria allrsquoindirizzo 01000h occupa 4 locazioni (A1A0) nello spazio di indirizzamento
CS_D2 = BA19middotBA14middotBA13middotBA12middotBA11middotBA10middotBA9middotBA8middotBA7middotBA6middot BA5middotBA4middotBA3middotBA2
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 12
Utilizzando un microprocessore dotato di un bus indirizzi a 20 bit e di un bus dati a 8 bit
- mappare 32k di RAM nella parte bassa dello spazio di indirizzamento 32k di RAM a partire dallrsquoindirizzo 1C000h e 64k EPROM nella parte alta dello spazio di indirizzamento
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
RAM_1 (32k)
RAM_2 (32k)
EPROM (64k)
00000h
10000h
20000h
30000h
F0000h
1C000h 0001 1100 0000 0000 0000 23FFFh 0010 0011 1111 1111 1111
FFFFFh
Soluzione
00000h 0000 0000 0000 0000 0000 07FFFh 0000 0111 1111 1111 1111
F0000h 1111 0000 0000 0000 0000
FFFFFh 1011 1111 1111 1111 1111
CS_RAM_1=A19middotA17middotA16
CS_RAM_2=A19middot(A17 + A16)
CS_EPROM=A19
CS_RAM_2=A19middotCS_RAM_1
oppure
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 13
Progettare una rete che genera il codice Johnson a 3 bit (000-gt100-gt110-gt111-gt011-gt001-gt000-gthellip)
IN
A_RESET
CK
OUT1
OUT2
OUT0
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
FFDD Q
QR
A_RESET
OUT2OUT1OUT0
CK
NOTA - Poicheacute configurazioni adiacenti del codice Johnson differiscono di un solo bit lrsquooutput del contatore puograve essere utilizzato per generare forme drsquoonda prive di alee
Soluzione
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 14
Progettare una rete sincrona che genera la sequenza periodica di 3 bit seguente (contatore ad anello) 100-gt010-gt001-gt100-gthellip La rete egrave dotata di un comando di start asincrono (A_START)
A_START
CK
OUT1
OUT2
OUT0
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QR
FFDD Q
QR
FFDD Q
QR
A_START
OUT2OUT1OUT0
CK
Soluzione
S S S
1
1 1
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 15
Progettare un contatore modulo 2n-1 utilizzando uno shift-register a n bit
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
FFDD Q
QR
FFDD Q
QR
A_RESET
OUT1OUT0
CK
S S
1 1
Soluzione
Nel caso n=2
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 16
Progettare una rete che trasferisce in un FFD un bit memorizzato in un registro edge triggered a 4 bit Il bit da trasferire egrave individuato mediante i due segnali di selezione S1 ed S0 La scrittura nel registro a 4 bit egrave abilitata dal segnale WER mentre la scrittura nel FFD egrave abilitata dal segnale WEF
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Soluzione
Reg4 bit
WER
IN[30]
OUT1
4
OE
WE
D[30]
O3
O2
O1
O0
3
2
1
0
S1S0
0
1 FFDD Q
Q
WEF
CK
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio 17
Progettare una rete sincrona che quando il segnale ENABLE egrave attivo trasferisce un bit memorizzato in un registro edge triggered a 4 bit (dotato di comandi WE e OE) verso uno dei quattro flip-flop denominati FF3 FF2 FF1 FF0 nellrsquoipotesi che
- sia presente oltre ai segnali che codificano la sorgente (S1S0) e la destinazione (D1D0) del trasferimento anche un ulteriore segnale denominato WEF che abilita la scrittura nei flip-flop e WER che abilita la scrittura nel registro
- il collegamento tra tutte le quattro uscite del registro edge triggered e gli ingressi dei flip-flop deve essere realizzato mediante un unico filo
- se il segnale ENABLE non egrave attivo le uscite del registro a 4 bit devono essere elettricamente disconnesse dal resto della rete
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Soluzione
Reg4 bit
IN[30]
OUT0
4
OE
WE
D[30]
O3
O2
O1
O0
FF0D Q
Q
CK
FF1D Q
Q
OUT1
FF2D Q
Q
FF3D Q
Q
OUT2
OUT3Percorso logico dei dati nel caso S1S0 = 11D1D0 = 10ENABLE = 1
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Reg4 bit
WER
IN[30]
OUT0
1
4
OE
WE
D[30]
O3
O2
O1
O0
S1S0
0
1 FFDD Q
Q
WEFCK
DEC24
3
2
10I0
I1
ENABLE EN
D1D0
DEC24
3
2
10I0
I1
ENABLE EN
0
1 FFDD Q
Q
OUT1
0
1 FFDD Q
Q
0
1 FFDD Q
Q
OUT2
OUT3DEC3DEC2DEC1DEC0
DEC0
DEC1
DEC2
DEC3
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
Esercizio
Ersquo possibile modificare la soluzione dellrsquoesercizio precedente in modo da utilizzare un MUX a 4 vie e un solo buffer tri-state in sostituzione dei 4 buffer tri-state
![Ffd malaysia2[1]](https://img.dokumen.tips/doc/110x75/554c1725b4c905ec518b4e0c/ffd-malaysia21.jpg)
