ELETTRONICA DIGITALE (DIGITAL ELECTRONICS) A.A. 2017 - 2018

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Franco Meddi: E-mail [email protected] Studio Edificio “Marconi” 3-zo piano (M324) Telefono 06 49914416

ELETTRONICA DIGITALE (DIGITAL ELECTRONICS)

A.A. 2017 - 2018

mailto:[email protected]

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Elettronica Digitale (Digital Electronics) A.A. 2017-2018

Laurea Magistrale

Lezioni: 1-mo semestre

28 settembre 2017 – 19 gennaio 2018 Aula 2 (NEF)

Giovedi’ 14 – 16 Venerdì 14 -16

Esami: Infostud +

date concordabili

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Elettronica Digitale

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PROGRAMMA di ELETTRONICA DIGITALE [1 di 3]: [6 CFU] A.A. 2017-2018 - Reti logiche combinatorie (RLC) a piu’ uscite: Minimizzazione simultanea delle funzioni logiche d’uscita con Mappe di Karnaugh e algoritmo di Quine Mc Cluskey Software: - ESPRESSO; - BOOLE-DEUSTO - Timing di Reti Logiche: organizzate a blocchi logici per Operazioni logiche ed aritmetiche (unità ALU); Addizione con propagazione e con previsione di riporto; Architetture di RLC con “Registrazione” e con PIPELINE. Software: - LOGIC WORKS; - Codici numerici: Bit di parità per segnalare errori; Circuito di codifica di Hamming per correggere errori: caso di singolo errore singolo;

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[2 di 3]: - Reti logiche sequenziali (RLS) : Sintesi di macchine a stati finiti (FSM) secondo le architetture di Moore e di Mealy; Diagrammi di stato. - Tecnologie e limiti: Considerazioni generali e di principio su miniaturizzazione; Probe Station e camere pulite per la validazione dei wafer, Boundary Scan (JTAG) per il test e la configurazione di circuiti integrati con elevato livello di integrazione; - Affidabilita’: Cenni; Profilo della probabilità di guasto a “vasca da bagno”; Un esempio di aumento dell’affidabilita’ per un banco di memoria mediante codifica di Hamming;

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[3 di 3]: - CPLD ed FPGA: Progettazione mediante Software della ditta ALTERA (MAX+PLUS II) utilizzando schematico; Cenni di VHDL.

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ELETTRONICA DIGITALE - Bibliografia [1 di 2]:

- F. Meddi, Fotocopie lucidi del corso di

Cibernetica Applicata Dip. Fisica Vol.2 - Minimizzazione delle RLC

Minimizzazione di un sistema di funzioni booleane

[pag. 187 – 212 dei lucidi, ovvero pag. 99 – 127 del file PDF];

Vol.3 - Circuiti combinatori fondamentali MSI + ALEE + Min. costo

Circuiti aritmetici


Vol.4 - Codici Numerici

Problema della identificazione e della correzione degli errori


Generatori di bit di parita’


Correttori di parola


Vol.5 – RLS e FSM

Generatori di forme d’onda

[pag. 644 – 647g dei lucidi, ovvero pag. 123 – 135 del file PDF];

Architettura pipeline

[pag. 663a – 663a dei lucidi, ovvero pag. 161 – 161 del file PDF];

Vol.6 - Tecnologie + Affidabilita’ + Memorie + BUS

Tecnologia di fabbricazione dei C.I.

[pag. 767 –782a dei lucidi, ovvero pag. 87 – 103 del file PDF];

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ELETTRONICA DIGITALE - Bibliografia [2 di 2]:

- Ronald J. Tocci, "Digital Systems, Principles and Applications",

Prentice-Hall Inc.

- John F. Wakerly, "Digital Design, Principles & Practices",

Prentice-Hall Inc.

- P. Horowitz e W. Hill, "The art of electronics",

Cambridge University Press.

- Capilano Computing, http://www.capilano.com

"LogicWorks 4", Addison-Wesley.

- Altera, MAX+PLUS II, http://www.altera.com

http://www.altera.com/

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S/W (“for student” reperibili in rete):

ESPRESSO

PSPICE

LOGIC WORKS

BOOLE DEUSTO

MAX+PLUS II [ALTERA]

QUARTUS II [ALTERA]

….

ELETTRONICA DIGITALE - A.A. 2017 - 2018 :

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Problema

Reale

“analogico”

Sistema Digitale:

Basato su una o piu’

reti logiche

Conversione A/N e N/A

Interfaccia di potenza

… attuatori … … sensori …

Sintesi: Problema diretto

Analisi: Problema inverso

Strategia di progettazione:

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Problema diretto: SINTESI

Capacita’ di schematizzare in maniera rigorosa secondo

l’algebra di BOOLE

un problema definito secondo il linguaggio corrente comune

e quindi capacita’di progettare.

Problema inverso: ANALISI

Capacita’ di comprendere, cioe’ di sapere leggere, uno

schematico gia’ sviluppato.

DOCUMENTAZIONE COMMERCIALE:

Capacita’ di orientarsi in un Data Book di una Ditta

(componente commerciale).

APPROCCIO MODERNO:

Metodologia di lavoro assistita da PC (S/W dedicato)

per simulare la risposta temporale:

attenzione ai limiti della simulazione…..

verifica finale: prototipo

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Il comportamento reale di una rete digitale e’ di tipo

analogico!

- Tempo finito di propagazione dei segnali logici attraverso

porte logiche reali ……e non solo …… anche attraverso

le interconnessioni (cavi, bus)

Alee (Hazard)

- Capacita’ di pilotaggio di uno stadio d’uscita di una porta

logica collegata con piu’ ingressi di altre porte logiche.

fan-out

fan-in

Parametri rilevanti per un segnale logico:

AMPIEZZA

fasce di valori per ‘1’ e ‘0’ “Immunita’ dai disturbi”

Tr, Tf, Tw, Tdelay

risentono di un “comportamento analogico”

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Livelli logici con la famiglia TTL

4.75V 5.25V

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Livelli logici con la famiglia TTL

(400mV)

(400mV)

(2.4)

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Vin

Vout

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17

7

74LS14

Chip visto

dall’alto

Passo tra due pin adiacenti

2.54mm

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74LS14

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Livelli logici con la famiglia CMOS

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CMOS

TTL

TTL-LS: 15ns x 1.1mA x 5.0V = 82.5pJ

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Condizionamento statico a livello logico

di un ingresso non usato di una porta logica

OR

AND

‘1’ logico

‘0’ logico

Y = A OR ‘0’ = A Y = A AND ‘1’ = A

A

A Y

Y

Perche’ c’e un

“pull-up”?

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Alcuni simboli base utilizzati in una rete logica:

Buffer-invertente Buffer-non-invertente

NAND AND

NOR OR

n1 m=1

XOR

n1 m=1

1 1 1 1

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YXF

YXYXF

YXF

YXXYF

))((

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27

Diagramma delle temporizzazioni se trascuro qualunque latenza

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Simulatore logico: LOGIC WORKS

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Diagramma delle temporizzazioni

considerando la latenza delle porte logiche

…non si tratta di una funzione logica

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Aumentando la complessita’

della rete logica

e’ utile una

descrizione gerarchica

tramite blocchi logici

….tipo “scatole cinesi”

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tOUT dipende da:

-- architettura interna del circuito;

-- tecnologia dei dispositivi usati;

-- tensione di alimentazione;

-- temperatura d’esercizio.

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Diagramma delle temporizzazioni per i segnali del DATA BUS

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Diagramma delle temporizzazioni per operazioni con

indirizzamento in un sistema formato da piu’ moduli:

… per esempio nel “vecchio” standard CAMAC

1ms

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Diagramma a blocchi

0

1

0

1

0

1

MAX

MIN

X < Y

X > Y

X

Y

X

Y

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X Y (X > Y) max min MIN / MAX Z

0 0 0 Y X 0 Y=0

1 X=0

0 1 0 Y X 0 Y=1

1 X=0

1 0 1 X Y 0 X=1

1 Y=0

1 1 0 Y X 0 Y=1

1 X=1

Caso di

parole X , Y ad

1 bit

0

1

0

1

0

1

MAX

MIN X < Y

X > Y

X

Y

X

Y Z X

Y

MIN / MAX

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Descrizione a blocchi di un sistema basato su mP

39

Esempio di descrizione a blocchi

di un sistema reale basato su mP

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Descrizione a blocchi di un sistema per il trasferimento dati

“SOURCE DESTINATION”

“Parallelo” “Seriale” “Parallelo”

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……non importa in quale lingua ci si esprima…..

RLC RLS

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…. ci sono anche le interconnessioni sul PCB di cui tenere conto…..

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Circuito Combinatorio con problema di alea

La teoria dell’algebra di Boole

non tiene conto della variabile tempo!

F(xyzt) F(xyz=111)=YZ+XZ’=1+0=1

F(xyz=110)=YZ+XZ’=0+1=1

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F(xyz) = (YZ + XZ’) = (YZ + XZ’) + XY

X

Y Z

X

Y Z

X

Y Z

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X Y Z Z’ YZ XZ’ (YZ+XZ’) XY (YZ+XZ’)+XY

0 0 0 1 0 0 0 0 0

0 0 1 0 0 0 0 0 0

0 1 0 1 0 0 0 0 0

0 1 1 0 1 0 1 0 1

1 0 0 1 0 1 1 0 1

1 0 1 0 0 0 0 0 0

1 1 0 1 0 1 1 1 1

1 1 1 0 1 0 1 1 1

F(xyz) = (YZ + XZ’) = (YZ + XZ’) + XY

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F(xyz) = (YZ + XZ’) = (YZ + XZ’) + XY

XY Z 0 1

00 0 0

01 0 1

11 1 1

10 1 0

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Circuito Combinatorio curato dal problema di alea

I due circuiti

F(xyz) = (YZ + XZ’)

F(xyz) = (YZ + XZ’) + XY sono equivalenti da un punto di vista logico

ma non lo sono da quello reale

tenendo conto delle latenze finite delle porte logiche

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Esempio di simulazione utilizzando LOGIC WORK : [1/2]

Latenza ingresso-uscita della singola porta logica

ZOOM

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Esempio di simulazione utilizzando LOGIC WORK : [2/2]

ZOOM DNOT = latenza porta NOT

DAND = latenza porta AND

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