高度センサー信号処理のためのAnalog-VLSI Open-IP(8) - KEK高度センサー信号処理のためのAnalog-VLSI Open-IP(8) 池田博一∗ 宇宙航空研究開発機構

高度センサー信号処理のためのAnalog-VLSI Open-IP(8)

池田博一∗

宇宙航空研究開発機構　宇宙科学研究本部

平成 16年 8月 21日

概要

　高機能高性能の Analog-VLSIを短期間で効率良く、しかも一定の確実性をもって開発することができるような礎を構築すべく、公開の IPとして Analog-VLSIのビルディングブロックを提供します。第 8章では、コンパレータ回路に関する IPを取り扱います。また、コンパレータ回路の閾値を微調するための DAC回路、さらにはヒステリシス回路についてもそれらの IPを提示します。

目次

1 シングルエンド型コンパレータ回路の IP 131

2 差動型コンパレータ回路の IP 1362.1 COMP4回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1372.2 COMP5回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1402.3 COMP6回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 143

A COMP3の試験回路 146

B COMP4の試験回路 148

C COMP5の試験回路 150

D COMP6の試験回路 151

E 来歴 152

表目次

1 シングルエンド型コンパレータ回路の IP一覧 . . . . . . . . . . . . . . . . . . . . . . 1312 差動型コンパレータ回路の IP一覧 . . . . . . . . . . . . . . . . . . . . . . . . . . . . 136

図目次

1 シングルエンド型コンパレータ回路 IPのシンボル一覧 . . . . . . . . . . . . . . . . . 132

∗[email protected]

130

2 COMP0回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1323 COMP1回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1334 COMP2回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1335 HYS1回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1346 COMP3回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1347 差動型コンパレータ回路のシンボル一覧 . . . . . . . . . . . . . . . . . . . . . . . . . 1368 DTA1回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 1379 HYS2回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13710 COMP4回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13811 DTA2R回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14012 DTA2P回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14113 COMP5回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14214 DTA2回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14315 COMPF回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14416 COMP6回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14517 DAC1回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14618 COMP3の試験回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14719 DAC2回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14820 COMP4の試験回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14921 COMP5の試験回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15022 COMP6の試験回路 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 151

1 シングルエンド型コンパレータ回路の IP

コンパレータ回路は、シングルエンド型、差動型の区別、低速、高速の区別、ラッチ回路の付き、不

付き、ヒステリシス回路の付き、不付き等によって様々なバリエーションがあり得ます。

表 1には、シングルエンド型で低速のコンパレータ回路の IP一覧を示しました。対応する回路ブロックのシンボルは図 1に掲げてあります。さらに、付録に COMP3回路を DAC1回路とともに用いるときの回路構成例を示しました。

表 1: シングルエンド型コンパレータ回路の IP一覧

回路名称用途具体的適用

COMP0 低速シングルエンドコンパレータ汎用COMP1 低速シングルエンドコンパレータ EDFF付き　　COMP2 低速シングルエンドコンパレータ FF不付き　　COMP3 低速シングルエンドコンパレータ HYS回路付き

.SUBCKT COMP0 INN INP OUTB VH VL

M1 N1 N1 VSS VSS nch L=1u W=3u M=1

M2 VF N1 VSS VSS nch L=1u W=3u M=1

M3 OUTB VF VSS1 VSS nch L=1u W=3u M=1

M4 VN INP N9 VSS nch L=0.4u W=1.2u M=4

131

COMP0INN

OUTBP

VH VL

COMP1HLD

INOUT

RSTTHVH VLVM

COMP2IN

INH

OUTTHVH VLVM AUX

COMP3 HITIN

INHVH VLVMVTH

図 1: シングルエンド型コンパレータ回路 IPのシンボル一覧

L=1u

M=1

W=3uL=1u

M=1

W=3u

L=1u

M=1

W=3u

L=0.4u

M=4

W=1.2uL=0.4u

M=4

W=1.2u

L=3u

M=4

W=3u

L=3uM=1

W=3u

L=3uM=2

W=3u

L=3uM=1

W=3u

L=3uM=1

W=3u

L=0.4uM=2

W=3uL=0.4u

M=2

W=3u

VF

VPVN

COMP0ININN

INP

NOUTB OUTB

P

VH

VH VL

VL

OUTB

VSS1

VDD1

VH

VSS

INP

INN

VL

VDD

W=3u

M=1

L=1uW=3u

M=1

L=1u

W=3u

M=1

L=1u

W=1.2u

M=4

L=0.4uW=1.2u

M=4

L=0.4u

W=3u

M=4

L=3u

W=3u

M=1L=3u

W=3u

M=2L=3u

W=3u

M=1L=3u

W=3u

M=1L=3u

W=3u

M=2L=0.4u

W=3u

M=2L=0.4u

図 2: COMP0回路

M5 VP INN N9 VSS nch L=0.4u W=1.2u M=4

M6 N9 VL VSS VSS nch L=3u W=3u M=4

M7 VP VP VDD VDD pch L=3u W=3u M=1

M8 VDD VH N6 VDD pch L=3u W=3u M=2

M9 VN VN VDD VDD pch L=3u W=3u M=1

M10 VDD1 VH OUTB VDD1 pch L=3u W=3u M=1

M11 VF VN N6 VDD pch L=0.4u W=3u M=2

M12 N1 VP N6 VDD pch L=0.4u W=3u M=2

.SUBCKT FB4B VH VIN1 VIN2 VL VLS VM

M1 VDD VH N7 VDD pch L=3u W=3.u M=1

M2 N7 VM VIN2 VDD pch L=1u W=3.u M=1

132

CK

D

D-PQ

QBRB

1P

N

OUT

P

SHPR2VH VLVM

1P

AINCOMP1 DOUT

HLD

HLD

INOUT

RST

RST

TH

VH

VH

VL

VLVM

VM

VTH X1

HLD

X5

X4

RSTVH

VM

X3

VTH

AIN

VL

DOUT

図 3: COMP1回路

N

OUT

P

SHPR2VH VLVM

1P

4PNANDP

INH

INH

INH

AINCOMP2 DOUT

INOUT

TH

VH

VH

VL

VLVM

VM

VTH

VH

VM

VTH

AIN

VL

DOUT

図 4: COMP2回路

M3 VIN2 N3 N10 VIN2 pch L=0.4u W=3.u M=1



M6 VP1 N3 N3 VP1 pch L=0.4u W=3.u M=1

M7 VDD VIN1 VP1 VSS nch L=0.4u W=3u M=1

M8 VP1 VLS VSS VSS nch L=3u W=3u M=1

.ic v(VIN2,VP1)=0

.ENDS

.ENDS

.SUBCKT COMP1 AIN DOUT HLD RST VH VL VM VTH

X1 HLD N7 inv1P

133

1P

L=3u

M=1

W=3u

L=0.4u

M=1

W=3u

L=3uM=1

W=3uL=3u

M=1

W=3u

L=0.4uM=10

W=3u

L=3uM=1

W=3u

L=0.4uM=10

W=3u

L=3uM=1

W=3u

L=0.4uM=1

W=3u

L=3u

M=10

W=3uL=3u

M=1

W=3u

M=1

L=1uW=1.2u

M=1

L=1uW=1.2u

M=1

L=1uW=1.2u

M=1

L=1uW=1.2u

VDD

VLVSS

IN1

IN2

FB

M1

M2

M3 M4

M5

M6

M7

M8

M9

M10 M11

M12 M13VM

Id=10uA

Id=10uA Id=10uA Id=10uA Id=10uA

Id=10uA Id=1uA

OUT2

OUT1

VM

VM

FBFB

HYS1IN1IN1

IN2 IN2

OUT1 OUT1

OUT2OUT2

VL

VL

W=3u

M=1

L=3u

W=3u

M=1

L=0.4u

W=3u

M=1L=3u

W=3u

M=1L=3u

W=3u

M=10L=0.4u

W=3u

M=1L=3u

W=3u

M=10L=0.4u

W=3u

M=1L=3u

W=3uL=0.4u

M=1

W=3u

M=10

L=3uW=3u

M=1

L=3u

W=1.2uL=1u

M=1

W=1.2uL=1u

M=1

W=1.2uL=1u

M=1

W=1.2uL=1u

M=1

図 5: HYS1回路

X3 N2 AIN VTH VH VL VM SHPR2

X4 RST N3 inv1P

X5 N2 N1 INV1S

XDFFP_1 N1 N7 DOUT N5 N3 DFFP

.ENDS

.SUBCKT COMP2 AIN DOUT INH VH VL VM VTH

X2 N2 AIN VTH VH VL VM SHPR2

X5 INH N3 inv1P

FB

HYS1IN1

IN2

OUT1

OUT2

VLVMC=1p

F

1P

4PNANDP

R=10

K

N

OUT

P

SHPR2VH VLVM

OUTY

AUX

AUX

AUX

AINHITHIT

IN

INH

INH

COMP3VH

VH

VL

VL

VM

VM

VTHVTH

IN1

INH

VTHHIT

X1

VL

VM

VH

AIN

VSS

IN2

C=1p

F

R=10

K

図 6: COMP3回路

134

XINV1S_1 N2 N5 INV1S

Xinv4P_1 N4 DOUT inv4P

XNANDP_1 N3 N5 N4 NANDP

.ENDS

.SUBCKT HYS1 FB IN1 IN2 OUT1 OUT2 VL VM

Xinv1P_1 FB N52 inv1P


M2 N34 VM N33 VSS nch L=0.4u W=3u M=1

M3 N34 N34 VDD VDD pch L=3u W=3u M=1

M4 OUT2 N34 VDD VDD pch L=3u W=3u M=1

M5 VSS IN2 OUT2 OUT2 pch L=0.4u W=3u M=10

M6 OUT1 N34 VDD VDD pch L=3u W=3u M=1

M7 VSS IN1 OUT1 OUT1 pch L=0.4u W=3u M=10


M9 N36 VM N37 VDD pch L=0.4u W=3u M=1



M12 OUT2 FB N35 VSS nch L=1u W=1.2u M=1

M13 OUT1 N52 N35 VSS nch L=1u W=1.2u M=1

M14 OUT1 FB OUT1 VSS nch L=1u W=1.2u M=1

M15 OUT2 N52 OUT2 VSS nch L=1u W=1.2u M=1

.ENDS

.SUBCKT COMP3 AIN AUX HIT INH VH VL VM VTH

X1 HIT AIN AUX IN1 IN2 VL VM HYS1

C1 AUX VSS 1pF

Xinv1P_2 INH N1 inv1P

XINV1S_1 OUTY N2 INV1S

Xinv4P_1 N4 HIT inv4P

XNANDP_1 N2 N1 N4 NANDP

R2 VTH AUX 10K TC=0.0, 0.0

XSHPR2_1 OUTY IN1 IN2 VH VL VM SHPR2

.ENDS

135

2 差動型コンパレータ回路の IP

差動型コンパレータ回路は、微小電流領域で比較的低速の応用に対応するものと、大電流領域で高

速の応用に対応するものとがあり得ます。後者では、10 ps領域の時間分解能を射程に置いています。表 2には、差動型のコンパレータ回路の IP一覧を示しました。対応する回路ブロックのシンボルは図7 に掲げてあります。さらに、付録のは、これらの回路を評価するための試験回路の例を示しました。

表 2: 差動型コンパレータ回路の IP一覧

回路名称用途具体的適用

COMP4 中速差動型コンパレータ低消費電力　　COMP5 高速差動型コンパレータ時間計測　COMP6 コンスタントフラクションコンパレータ波高に依存しない時間計測

0

01

1AUXCOMPF

DGND ENB

MON

NOUT

P

VH1 VH3VL1 VL3

0F

0F

0L

0L 1F

1F

1L

1L

AUXILIARY INPUTS

COMP6

DGND ENBFRACTION

LEADING

MONITORS

NF

NLOUT

PF

PL

RBVH1 VH2 VH3VL1 VL2 VL3

0

01

1AIN

AUXCOMP4 MON OUT

VH1 VH2VL1 VL2 VL3VM1 VM3VTH

0

01

1AUXCOMP5

DGND ENB

MON

NOUT

P

VH1 VH2 VH3VL1 VL2 VL3

図 7: 差動型コンパレータ回路のシンボル一覧

136

2.1 COMP4回路

COMP4回路は、差動型のコンパレータであって、低速ではありますが、非常に低消費電力で動作するという特徴を有しています。

L=3u

M=1

W=3u

L=1u

M=1

W=1.2uL=1u

M=1

W=1.2uL=0.4u

M=4

W=1.2uL=0.4u

M=4

W=1.2u

L=3u

M=4

W=3u

L=1uM=1

W=3u

L=3uM=1

W=3u

L=1uM=1

W=3uL=0.4u

M=4

W=3u

L=3uM=4

W=3u

L=0.4uM=4

W=3u

DTA1ININN

INP

NNOUT

OUTN

OUTPPP

VHVH VL

VLVM

VM

OUTPOUTN

VM

VDD

OUTPOUTN

VH

VL

INN

INP

VSS

W=3u

M=1

L=3u

W=1.2u

M=1

L=1uW=1.2u

M=1

L=1uW=1.2u

M=4

L=0.4uW=1.2u

M=4

L=0.4u

W=3u

M=4

L=3u

W=3u

M=1L=1u

W=3u

M=1L=3u

W=3u

M=1L=1u

W=3u

M=4L=0.4u

W=3u

M=4L=3u

W=3u

M=4L=0.4u

図 8: DTA1回路

1P

L=3u

M=2

W=3u

M=1

L=1uW=1.2u

M=1

L=1uW=1.2u

M=1

L=1uW=1.2u

M=1

L=1uW=1.2u

L=3uM=1

W=3uL=3u

M=1

W=3u

VH

VHFB FB

HYS2OUTP OUTP

OUTNOUTN

VL

VL

VSS

VDD

VH

VL

FB

M11

M12 M13

Id=1-2uA

OUTN

OUTP

W=3u

M=2

L=3u

W=1.2uL=1u

M=1

W=1.2uL=1u

M=1

W=1.2uL=1u

M=1

W=1.2uL=1u

M=1

W=3u

M=1L=3u

W=3u

M=1L=3u

図 9: HYS2回路

.SUBCKT DTA1 INN INP OUTN OUTP VH VL VM


M2 OUTP VM N35 VSS nch L=1u W=1.2u M=1

M3 OUTN VM N35 VSS nch L=1u W=1.2u M=1

M4 OUTN INP N34 VSS nch L=0.4u W=1.2u M=4

137

DTA1INNN

OUTPP

VH VLVM

DTA1INNN

OUTPP

VH VLVM

FB

HYS2 OUTNOUTP

VH VL

D0

D1LVR

VLVM

Y

OUTAUX

MON01

01 VM3VM1 VL3VL2VL1 VH2VH1VTHAIN COMP4

VM1

VL3

VM3

VL2

VH2

VL1

VH1

VTH

AIN

AUX0

AUX1

OUT

MON0

MON1

VM1

VL3

VM3

VL2

VH2

VL1

VH1

VTH

AIN

AUX0

AUX1

OUT

MON0

MON1

図 10: COMP4回路

M5 OUTP INN N34 VSS nch L=0.4u W=1.2u M=4


M7 OUTP OUTP N37 VDD pch L=1u W=3u M=1


M9 OUTN OUTN N37 VDD pch L=1u W=3u M=1

M10 OUTN INP N33 VDD pch L=0.4u W=3u M=4

M11 N33 VH VDD VDD pch L=3u W=3u M=4

M12 OUTP INN N33 VDD pch L=0.4u W=3u M=4

.ENDS

.SUBCKT HYS2 FB OUTN OUTP VH VL



M2 OUTN FB N2 VSS nch L=1u W=1.2u M=1

M3 OUTP N12 N2 VSS nch L=1u W=1.2u M=1

M4 OUTP FB OUTP VSS nch L=1u W=1.2u M=1

M5 OUTN N12 OUTN VSS nch L=1u W=1.2u M=1

M6 OUTN VH VDD VDD pch L=3u W=3u M=1

M7 OUTP VH VDD VDD pch L=3u W=3u M=1

.ENDS

138

.SUBCKT COMP4 AIN AUX0 AUX1 MON0 MON1 OUT VH1 VH2 VL1 VL2 VL3 VM1 VM3 VTH

XDTA1_1 VTH AIN AUX0 AUX1 VH1 VL1 VM1 DTA1

XDTA1_2 AUX0 AUX1 MON0 MON1 VH1 VL1 VM1 DTA1

XHYS2_1 OUT AUX0 AUX1 VH2 VL2 HYS2

XLVR_1 MON0 MON1 VL3 VM3 OUT LVR

.ENDS

139

2.2 COMP5回路

COMP5回路は、差動型のコンパレータ回路であって、高速信号を取り扱うことができるようになっているため、例えば光電子増倍管の出力信号を弁別するために用いることができます。

L=0.4u

M=4

W=1.2uL=0.4u

M=4

W=1.2u

L=3u

M=8

W=3u

L=0.4uM=4

W=3u

L=3uM=8

W=3u

L=0.4uM=4

W=3u

R=10K R=10K

SGND

SGND

DTA2RININN

INP

N NOUT

OUTN

OUTPPP

VH

VH VL

VL

OUTPOUTN

SGND

VDD

OUTPOUTN

VH

VL

INN

INP

VSS

W=1.2u

M=4

L=0.4uW=1.2u

M=4

L=0.4u

W=3u

M=8

L=3u

W=3u

M=4L=0.4u

W=3u

M=8L=3u

W=3u

M=4L=0.4u

R=10K R=10K

図 11: DTA2R回路

.SUBCKT DTA2P INN INP OUTN OUTP SGND VH VL



M3 N2 VL VSS1 VSS nch L=3u W=3u M=8

M4 OUTN INP N1 VDD1 pch L=0.4u W=3u M=4

M5 N1 VH VDD1 VDD1 pch L=3u W=3u M=8

M6 OUTP INN N1 VDD1 pch L=0.4u W=3u M=4

R7 OUTN SGND 10K TC=0.0, 0.0

R8 OUTP SGND 10K TC=0.0, 0.0

.ENDS

.SUBCKT DTA2R INN INP OUTN OUTP SGND VH VL






140

L=0.4u

M=4

W=1.2uL=0.4u

M=4

W=1.2u

L=3u

M=8

W=3u

L=0.4uM=4

W=3u

L=3uM=8

W=3u

L=0.4uM=4

W=3u

R=10K R=10K

VSS1

SGND

SGND

DTA2PININN

INP

N NOUT

OUTN

OUTPPP

VH

VH VL

VL

OUTPOUTN

SGND

VDD1

OUTPOUTN

VH

VL

INN

INP

VSS

W=1.2u

M=4

L=0.4uW=1.2u

M=4

L=0.4u

W=3u

M=8

L=3u

W=3u

M=4L=0.4u

W=3u

M=8L=3u

W=3u

M=4L=0.4u

R=10K R=10K

図 12: DTA2P回路


R7 OUTN SGND 10K TC=0.0, 0.0

R8 OUTP SGND 10K TC=0.0, 0.0

.ENDS

.SUBCKT HYS2 FB OUTN OUTP VH VL



M2 OUTN FB N2 VSS nch L=1u W=1.2u M=1

M3 OUTP N12 N2 VSS nch L=1u W=1.2u M=1

M4 OUTP FB OUTP VSS nch L=1u W=1.2u M=1

M5 OUTN N12 OUTN VSS nch L=1u W=1.2u M=1

M6 OUTN VH VDD VDD pch L=3u W=3u M=1

M7 OUTP VH VDD VDD pch L=3u W=3u M=1

.ENDS

.SUBCKT COMP5 AUX0 AUX1 DGND ENB INN INP MON0 MON1 OUT VH1 VH2 VH3 VL1 VL2 VL3

+ Gnd

XDTA2P_1 N2 N1 N3 N6 DGND VH3 VL3 DTA2P

141

DTA2PINNN

OUTPP

SGNDVH VL

DTA2PINNN

OUTPP

SGNDVH VL

DTA2RINNN

OUTPP

SGNDVH VL

DTA2RINNN

OUTPP

SGNDVH VL

DTA2RINNN

OUTPP

SGNDVH VL

DTA2RINNN

OUTPP

SGNDVH VL

FB

HYS2 OUTNOUTP

VH VL

D0

D1

ENB

LVR4VL

Y

0

01

1AUX

AUX0

AUX1

COMP5

DGND

DGND ENB

ENB

INN

INPMON

MON0

MON1

NOUTOUT

P

VH1

VH1

VH2

VH2

VH3

VH3

VL1

VL1

VL2

VL2 VL3

VL3

MON0

MON1

AUX0

AUX1

VL2

VH2

OUT

ENB

DGND

VL3

VH3

VL1

VH1

INP

INN

図 13: COMP5回路

XDTA2P_2 N3 N6 MON0 MON1 DGND VH3 VL3 DTA2P

XDTA2R_1 INN INP N5 N4 Gnd VH1 VL1 DTA2R

XDTA2R_2 AUX0 AUX1 N8 N7 Gnd VH1 VL1 DTA2R

XDTA2R_3 N8 N7 N2 N1 Gnd VH1 VL1 DTA2R

XDTA2R_6 N5 N4 AUX0 AUX1 Gnd VH1 VL1 DTA2R

XHYS2_1 OUT AUX0 AUX1 VH2 VL2 HYS2

XLVR4_1 MON0 MON1 ENB VL3 OUT LVR4

.ENDS

142

2.3 COMP6回路

COMP6回路は、差動型のコンパレータ回路であって、コンスタントフラクションコンパレータの構成を採っているため、波高の変動に伴うジッターを抑制することができるようになっています。

内部的には、COMP5回路によってリーディングエッジコンパレータの機能を持たせ、新たに設けた COMPF回路によって波高に依存しないタイミング情報を抽出するようになっています。

L=0.4u

M=4

W=1.2uL=0.4u

M=4

W=1.2u

L=3u

M=8

W=3u

L=0.4uM=4

W=3u

L=3uM=8

W=3u

L=0.4uM=4

W=3u

DTA2ININN

INP

N NOUT

OUTN

OUTPPP

VH

VH VL

VL

VDD

OUTPOUTN

VH

VL

INN

INP

VSS

W=1.2u

M=4

L=0.4uW=1.2u

M=4

L=0.4u

W=3u

M=8

L=3u

W=3u

M=4L=0.4u

W=3u

M=8L=3u

W=3u

M=4L=0.4u

図 14: DTA2回路

.SUBCKT DTA2 INN INP OUTN OUTP VH VL







.ENDS

.SUBCKT COMPF AUX0 AUX1 DGND ENB INN INP MON0 MON1 OUT VH1 VH3 VL1 VL3 Gnd

C1 Gnd N8 0.5pF

C2 Gnd N1 0.5pF

XDTA2P_1 N3 N6 N5 N7 DGND VH3 VL3 DTA2P

143

C=0.

5pF

C=0.

5pF

DTA2PINNN

OUTPP

SGNDVH VL

DTA2PINNN

OUTPP

SGNDVH VL

DTA2RINNN

OUTPP

SGNDVH VL

DTA2RINNN

OUTPP

SGNDVH VL

DTA2RINNN

OUTPP

SGNDVH VL

DTA2RINNN

OUTPP

SGNDVH VL

DTA2INN N

OUTPP

VH VL

D0

D1

ENB

LVR4VL

Y OUT

0

01

1AUX

AUX0

AUX1

COMPF

DGND

DGND ENB

ENB

INN

INPMON

MON0

MON1

NOUTOUT

P

VH1

VH1

VH3

VH3

VL1

VL1 VL3

VL3

INN

INP

VH1

VL1

VH3

VL3

DGND

ENB

MON1

MON0

AUX1

AUX0

C=0.

5pF

C=0.

5pF

図 15: COMPF回路

XDTA2P_2 N5 N7 MON0 MON1 DGND VH3 VL3 DTA2P

XDTA2R_1 INN INP N9 N2 Gnd VH1 VL1 DTA2R

XDTA2R_2 N1 N8 AUX0 AUX1 Gnd VH1 VL1 DTA2R

XDTA2R_3 AUX0 AUX1 N3 N6 Gnd VH1 VL1 DTA2R

XDTA2R_6 N9 N2 N1 N8 Gnd VH1 VL1 DTA2R

XDTA2_1 N9 N2 AUX1 AUX0 VH1 VL1 DTA2

XLVR4_1 MON0 MON1 ENB VL3 OUT LVR4

.ENDS

.SUBCKT COMP6 AUX0F AUX0L AUX1F AUX1L DGND ENB FOUT INNF INNL INPF INPL LOUT

+ MON0F MON0L MON1F MON1L OUT RB VH1 VH2 VH3 VL1 VL2 VL3 Gnd

XCOMP5_1 AUX0L AUX1L DGND ENB INNL INPL MON0L MON1L LOUT VH1 VH2 VH3 VL1 VL2 VL3

+ Gnd COMP5

XCOMPF_1 AUX0F AUX1F DGND ENB INNF INPF MON0F MON1F FOUT VH1 VH3 VL1 VL3 Gnd

+ COMPF

XDFF_1 FOUT LOUT OUT N1 RB DFF

.ENDS

144

CK

DD Q

QBRB

0

01

1AUXCOMP5

DGND ENB

MON

NOUT

P


0

01

1AUXCOMPF

DGND ENB

MON

NOUT

P

VH1 VH3VL1 VL3

0F

0F

0L

0L 1F

1F

1L

1L

AUX0

F

AUX0

L

AUX1

F

AUX1

L

AUXILIARY INPUTS

COMP6

DGND

DGND ENB

ENB

FOUTFRACTIONINNF

INNL

INPF

INPL

LEADING LOUT

MON0

F

MON0

L

MON1

F

MON1

L

MONITORS

NF

NLOUT OUT

PF

PL

RB

RBVH1

VH1

VH2

VH2 VH3

VH3

VL1

VL1 VL2

VL2

VL3

VL3

VH1 VL1 VH3 VL3 DGND ENB

MON0

F

MON1

FMO

N1L

MON0

L

AUX0

F

AUX1

FAU

X1L

AUX0

L

INNF

INPF

INNL

INPL

VL2VH2

OUT

VH1

VL1

VH3

VL3

DGND ENB RBVH2

VL2

FOUT

LOUT

LOUT

FOUT

図 16: COMP6回路

145

A COMP3の試験回路

COMP3とシングルエンド型の DAC回路とを組み合わせた試験回路を掲げておきます。

1

C=1p

F

C=1p

F

L=3uM=1

W=3u

M=1L=1uW=3u

L=3u

M=1

W=3u

L=3uM=16

W=3u

L=1uM=16

W=3u

L=1u

M=1

W=3u

L=3u

M=1

W=3u

L=1u

M=2

W=3u

L=3u

M=2

W=3u

L=1u

M=4

W=3u

L=3u

M=4

W=3u

L=1u

M=8

W=3u

L=3u

M=8

W=3u

D0

D0 D1

D1 D2

D2 D3

D3 D4

D4DAC1 IOUTIOUT

VH

VH VM

VM

M13

M12

M11

M10

M9

M8

M7

M6

M5

M4

M3

M2

M1

X1

VM

IOUT

VH

VDD

VSS

D1 D2 D3D0D4

C=1p

F

C=1p

F

W=3u

M=1L=3u

W=3uL=1u

M=1

W=3u

M=1

L=3u

W=3u

M=16L=3u

W=3u

M=16L=1u

W=3u

M=1

L=1u

W=3u

M=1

L=3u

W=3u

M=2

L=1u

W=3u

M=2

L=3u

W=3u

M=4

L=1u

W=3u

M=4

L=3u

W=3u

M=8

L=1u

W=3u

M=8

L=3u

図 17: DAC1回路

.SUBCKT DAC1 D0 D1 D2 D3 D4 IOUT VH VM

X1 D4 N20 inv1

C1 IOUT N36 1pF

C2 VH IOUT 1pF


M4 N36 VM N33 VDD pch L=1u W=3u M=1



M7 IOUT N20 N34 VDD pch L=1u W=3u M=16

M8 IOUT D0 N39 VSS nch L=1u W=3u M=1








.ENDS

* Main circuit: TESTCOMP3

X1 AIN AUX HIT TL VH VL VM N1 COMP3

XBIAS_1 N22 VH VL VM Gnd BIAS

XBIAS_2 N13 N15 N8 N14 Gnd BIAS

XDAC_1 TL TL TL TL TL AUX N15 N14 DAC1

146

AUX

COMP3 HITIN

INHVH VLVMVTH

BIAS

IIN

VH

VL

VM

BIAS

IIN

VH

VL

VM

D0 D1 D2 D3 D4DAC1 IOUT

VH VM

dc op point

Global

libraryfile

Options

POWERVdd

VssPOWER

Vdd

Vss

I=100uA

I=10uA

V=100m

TH

THTLTL

analysistransient

outputtransient

VSS1

VDD1

AUX

AIN

TLTLTLTH TL

TLTL

TH

VDD

HIT

VLVMVH

VDD

VL

VM

VH

VSS

VDD

V=100m

I=10uA

I=100uA

図 18: COMP3の試験回路

.op

.global VSS VDD VSS1 VDD1

.options reltol=1.e-8 abstol=1.e-16 numnd=1000 numnt=100 linearsolver=sparse

XPOWER_1 VDD VSS Gnd POWER

XPOWER_2 VDD1 VSS1 Gnd POWER

i1 VDD N22 100uA

i2 VDD N13 10uA

v3 N1 Gnd 100m

v4 AIN Gnd pulse(0.0 200m 500n 500n 500n 100n 10u)

XTHTL_1 TH TL THTL

.tran 10n 2u

.print tran v(AIN) v(HIT) v(AUX) v(X1.IN1) v(X1.IN2)

* End of main circuit: TESTCOMP3

147

B COMP4の試験回路

COMP4の試験回路では、差動型の D-to-A変換回路 DAC2を併せて提示しました。

L=1u

M=1

W=3u

L=3u

M=1

W=3u

L=1u

M=2

W=3u

L=3u

M=2

W=3u

L=1u

M=4

W=3u

L=3u

M=4

W=3u

L=1u

M=8

W=3u

L=3u

M=8

W=3u

L=3uM=1

W=3u

L=1uM=1

W=3u

L=3uM=1

W=3u

L=1uM=1

W=3u

L=1u

M=1

W=3u

L=3u

M=1

W=3u

L=3uM=1

W=3u

L=1uM=1

W=3u

L=1u

M=1

W=3u

L=3u

M=1

W=3u

C=1p

F

N

P

IOUTND0

D0 D1

D1 D2

D2 D3

D3

DAC2IOUTP

IOUTVL

VL

IOUTN

D0 D3D2D1

VSS

VL

IOUTP

VDD

W=3u

M=1

L=1u

W=3u

M=1

L=3u

W=3u

M=2

L=1u

W=3u

M=2

L=3u

W=3u

M=4

L=1u

W=3u

M=4

L=3u

W=3u

M=8

L=1u

W=3u

M=8

L=3u

W=3u

M=1L=3u

W=3u

M=1L=1u

W=3u

M=1L=3u

W=3u

M=1L=1u

W=3u

M=1

L=1u

W=3u

M=1

L=3u

W=3u

M=1L=3u

W=3u

M=1L=1u

W=3u

M=1

L=1u

W=3u

M=1

L=3u

C=1p

F図 19: DAC2回路

.SUBCKT DAC2 D0 D1 D2 D3 IOUTN IOUTP VL

M1 N68 D0 N72 VSS nch L=1u W=3u M=1









M10 N68 N68 N75 VDD pch L=1u W=3u M=1


M12 N71 N68 N67 VDD pch L=1u W=3u M=1

M13 N71 N71 N70 VSS nch L=1u W=3u M=1



M16 IOUTP N68 N73 VDD pch L=1u W=3u M=1

M17 IOUTN N71 N76 VSS nch L=1u W=3u M=1


C19 N68 VL 1pF

.ENDS

148

BIAS

IIN

VH

VL

VMBI

AS

IIN

VH

VL

VM

BIAS

IIN

VH

VL

VM

0

01

1AIN

AUXCOMP4 MON OUT

VH1 VH2VL1 VL2 VL3VM1 VM3VTH

D0 D1 D2 D3

DAC2 IOUTN

P

VL

dc op point

Global

libraryfile

Options

POWERVdd

Vss

POWERVdd

Vss

I=10uA

I=1uAI=10uA

V=100m

TH

THTLTL

analysistransient

outputtransient

TLTLTLTHVL2

VTH

VL2

VM2

VH2

VL3

VM3

VH3

VDD

VL3VM3

MON0MON1

AUX0AUX1VL2VH2

VSS1

VDD1

AIN

TL

TH

VDD

HIT

VL1VM1VH1

VDD

VL1

VM1

VH1

VSS

VDDI=10uA

V=100m

I=1uA

I=10uA



XBIAS_1 N36 VH1 VL1 VM1 Gnd BIAS



XCOMP4_1 AIN AUX0 AUX1 MON0 MON1 HIT VH1 VH2 VL1 VL2 VL3 VM1 VM3 VTH COMP4

XDAC2_1 TH TL TL TL AUX0 AUX1 VL2 DAC2

.op





i1 VDD N36 10uA

i2 VDD N45 1uA

i3 VDD N41 10uA

v4 VTH Gnd 100m


XTHTL_1 TH TL THTL

.tran 10n 2u

.print tran v(AIN) v(HIT) v(AUX0) v(AUX1) v(MON1) v(MON0)


149

C COMP5の試験回路

BIAS

IIN

VH

VL

VMBI

AS

IIN

VH

VL

VM

BIAS

IIN

VH

VL

VM

0

01

1AUXCOMP5

DGND ENB

MON

NOUT

P


D0 D1 D2 D3

DAC2 IOUTN

P

VL

dc op point

Global

libraryfile

Options

POWERVdd

Vss

POWERVdd

Vss

I=100uA

I=10uAI=100uA

V=50m

TH

THTLTL

analysistransient

outputtransient

THVH3

TLTLTLTHVL2

VTH

VL2

VM2

VH2

VL3

VM3

VH3

VDD

VL3

MON0MON1

AUX0AUX1VL2VH2

VSS1

VDD1

AIN

TL

TH

VDD

HIT

VL1VH1VDD

VL1

VM1

VH1

VSS

VDD

I=100uA

I=10uAI=100uA

V=50m






XCOMP5_1 AUX0 AUX1 Gnd TH VTH AIN MON0 MON1 HIT VH1 VH2 VH3 VL1 VL2 VL3 Gnd

+ COMP5

XDAC2_1 TH TL TL TL AUX0 AUX1 VL2 DAC2

.op





i1 VDD N33 100uA

i2 VDD N35 10uA

i3 VDD N34 100uA

v4 VTH Gnd 50m


XTHTL_1 TH TL THTL

.tran 10n 2u

.print tran v(AIN) v(HIT) v(AUX0) v(AUX1) v(MON1) v(MON0)


150

D COMP6の試験回路

BIAS

IIN

VH

VL

VM

BIAS

IIN

VH

VL

VM

BIAS

IIN

VH

VL

VM

C=10pF0F

0F

0L

0L 1F

1F

1L

1L

AUXILIARY INPUTS

COMP6

DGND ENBFRACTION

LEADING

MONITORS

NF

NLOUT

PF

PL

RBVH1 VH2 VH3VL1 VL2 VL3

D0 D1 D2 D3

DAC2 IOUTN

P

VL

dc op point

Global

libraryfile

OptionsPOWERVdd

Vss

POWERVdd

Vss

R=500

I=100uA

I=10uA I=100uA

V=5m

TH

THTLTL

analysistransient

outputtransient

FOUT

LOUT

RB

MON0

F

MON1

F

AUX0

F

AUX1

F

THVH3

TLTLTLTHVL2

VL2

VM2

VH2

VL3

VM3

VH3

VDD

VL3

MON0

L

MON1

L

AUX0

L

AUX1

L

VL2VH2

VSS1

VDD1

AIN

TL

TH

VDD

HIT

VL1VH1

VDD

VL1

VM1

VH1

VSS

VDD

C=10pF

R=500

I=100uA

I=10uA I=100uA

V=5m






XCOMP6_1 AUX0F AUX0L AUX1F AUX1L Gnd TH Gnd N33 AIN AIN MON0F MON0L MON1F MON1L

+ HIT RB VH1 VH2 VH3 VL1 VL2 VL3 VM3 Gnd COMP6

XDAC2_1 TH TL TL TL AUX0L AUX1L VL2 DAC2

.op





i1 VDD N40 100uA

i2 VDD N42 10uA

i3 VDD N44 100uA

v4 N33 Gnd 0.5m

v5 AIN Gnd pulse(0.0 5m 50n 1n 20n 0.5n 10u)

v6 RB Gnd pulse(-1.65 1.65 10n 1n 1n 100u 200u)

XTHTL_1 TH TL THTL

.tran 0.01n 100n

.print tran v(RB) v(AIN) v(HIT) v(AUX0L) v(AUX1L) v(AUX1F)

+ v(AUX0F) v(MON1L) v(MON0L) v(MON1F) v(MON0F)

151


E 来歴

• 　第 4章において定電流源のトランジスタの L値を 3 µmとしたことに伴う改修を行いました（H160821）。

• LVR2、THTL回路についての記載は、第 5章に移しました（H160821）。

• COMP1、COMP2、COMP3の各回路の出力部にシュミットトリガー回路を設けました（H160821）。

• DT2R の亜種として、ディジタル電源用いるものとして DTA2P を用意しました。COMP5、COMPFの後段において持ちいられています（H160821）。

• COMP5、COMPFの最終段には、高速レシーバ回路LVR4を用いることにしました（H160821）。

• 汎用コンパレータ COMP0を追加しました（H160831）。

以上

152

Documents

高度センサー信号処理のためのAnalog-VLSI Open-IP(8) - KEK高度センサー信号処理のためのAnalog-VLSI Open-IP(8) 池田博一∗ 宇宙航空研究開発機構