2010/1/13 集積回路工学(11) 1

集積回路工学

東京工業大学大学院理工学研究科電子物理工学専攻

松澤 昭

2010/1/13 集積回路工学(11) 2

(11) 低消費電力設計

資料は松澤研のホームページhttp://ssc.pe.titech.ac.jpにあります

デバイスと回路設計

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携帯電話

現在の携帯電話は万能の通信 AV機器である。

携帯電話(WCDMA/GSM) ワンセグ受信カメラ ゲーム DVD再生など多くの機能を集積

DoCoMo 905iシリーズの最高人気のP905iには松澤研と松下電器が共同開発した技術が入っています

低消費電力技術無しでは携帯機器は実現しない !!

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UIMカード・IrDAモジュール部

CCD制御部

スピーカー

アウト・カメラモジュール

（AF機能内蔵）

LCD/バックライト

モジュール

通信・画像制御部C-CPU、A-CPUDSP、SRAM、Flashメモリなど

送受信制御部アンテナスイッチ

ディプレクサローノイズアンプ

パワーアンプ水晶発振子、フィルターなど

中間周波数制御・電源部ADC/DAC

電源IC、フィルターなど

積層

積層

積層

画像処理、SDRAM,MPEG4など 裏面液晶装置

イン・カメラモジュール

多層FPC基板とFPCケーブル

主基板実装部 液晶実装部miniSDカード制御モジュール部

P900iの主回路基板と半導体パッケージ

資料提供： SemiConsult

携帯電話システム

現代の携帯電話は画像処理回路やデジカメ機能まで集積している。

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VLSI技術最大の危機：消費電力の増大

プロセッサーの消費電力は100Wに達し、限界に直面している。

しかもリーク電流が急速な伸びを示している。

Gordon E. Moore, ISSCC 2003.

2ddclkd VCfP

521065 .TV.expInkTqVexpI

III

oxgdg

Tsub

gsubleak

・これ以上クロックを上げられない

プロセッサーの消費電力推移

・これ以上VTを下げられない

・これ以上ゲート酸化膜を薄くできない

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講義のポイント

• CMOS回路の速度と消費電力– 電源電圧・しきい値電圧と回路の速度

– エネルギー遅延積

– 状態確率

– リーク電流対策回路

– 回路ブロックと消費電力

– クロックゲーティング

• 低電力LSIアーキテクチャ– 電力効率の良い高速処理LSIの設計シナリオ

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MOSトランジスタの性質

ID(M52)

0

0.4m

0.8m

1.2m

1.6m

2.0m

ID(M

52)

(A)

{LOG10(I

-10

-8

-6

-4

-2

{LO

G10

(ID(M

52))

}

0 0.4 0.8 1.2 1.6

V16 (V)

VT=0.3V

Idsat=1.7mA

Ileak=10-9A

リーク電流が決まる

ドライブ電流が決まる

電源電圧

しきい値電圧

大きいほど速度が速い大きいほどリーク電流が少ない

S

GD

Ids

,21

3.1,21

Tddoxdsat

Tgsoxds

VVLWCI

VVLWCI

１）ドライブ電流

２）リーク電流

qkTU

nUVexpWII

T

T

Tsoleak

ドライブ電流を大きくするにはVddを高く、VTを低くする。リーク電流を抑えるにはVTを高くする。

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CMOS論理回路の遅延時間と消費電力

dsat

ddpd I2

CVT

V150 PULSE 0 1.5 1p 0.1n 0.1n 10n 20n 100

M42NB130M=10

Vddo1.5

M48PB130M=20

M50NB130M=10

Vddo1.5

M51PB130M=20

C12p

21

20

22

V(20)

V(21)

V(22)

-0.4

0

0.4

0.8

1.2

1.6

TRA

NS

IEN

T R

ES

PO

NS

ES

(V

)

0 5n 10n 15n 20n 25n 30n

TIME (s)

Tpd=1.3ns Tpd=1.0ns

leakdd2ddd IVCVfP

1) 遅延時間

2) 消費電力

ゲート遅延時間は容量に比例し、電源電圧にやや反比例する。ただし、Idsatを上げて遅延時間を短くすることは消費電力とは直接関係が無い

dd

T1dd

pd

VV1V

1CT

消費電力は周波数・容量・Vdd2に比例する

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遅延時間・消費電力・リーク電流

T

Tsoleak nU

VexpWII2ddd VCfP

dd

T1dd

pd

VV1V

1CT

リーク電流を下げるにはVTを高くする消費電力を下げるには１）電源電圧を下げる２）容量を小さくする３）クロック周波数を下げる

遅延時間を短くするには１）容量を下げる２）電源電圧を上げる３）VT/Vddを下げる

遅延時間、消費電力、リーク電流間にはトレードオフがあり、これらをどのように調停するかが設計のポイントである。

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等速度を与える電源電圧としきい値電圧

1.4

1.25

1.1

0.95

0.75

0.6

0.45

0.30.15

1.55

A (Vdd=3.0V,VT=0.75V)

(Vdd=1.5V,VT=0.1V)

A

BB

同一速度消費電力1/4

電源電圧(V)

しき

い値

電圧

(V)

最大動作周波数（任意）

しきい値電圧を下げると電源電圧を下げ、消費電力を低減し、速度を維持できる

（ただし、しきい値電圧を下げすぎるとリーク電流が増大する）

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エネルギー遅延積

22 , ddd

ddd CVfPEVCfP

消費エネルギー： 電源電圧の２乗に比例して大きくなる

論理遅延時間

dd

T1dd

pd

VV1V

1CT

電源電圧が高いほど小さい

エネルギー遅延積

Tdd

dd

dd

Tdd

dd

dd

Tdd

ddpd VV

VC

VVV

VC

VVV

VCET3232

1

22

11

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エネルギー遅延積

Tdd

ddpd VV

VCET32

330

)(

Tdd

dd

pd VVdVETd

TT

dd VVV 8.17.1

33.1 のときは　

最小になる電源電圧を求める

この辺りが遅延時間と消費電力のバランスが取れている

0.25um CMOSのED積

（この場合のVTは通常のVTよりも幾分高い電圧になる）

J. Rabaey, et al., “Digital Integrated Circuits” Prentice Hall

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トランジスタサイジング

配線容量などの負荷容量を駆動する場合は駆動用トランジスタのゲート幅が小さければトランジスタ容量が下がるので消費電力は小さいがドライブ電流が小さくなるので遅延時間は長い。逆にゲート幅が大きければドライブ電流が大きくなるので遅延時間は短いがトランジスタ容量が増えるので消費電力は大きい。

バランスを考えると[負荷容量=ゲート容量]あたりが最適である。

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状態確率

BAOUT

J. Rabaey, et al., “Digital Integrated Circuits” Prentice Hall

BA

OUT

Vdd２入力NAND

0 1

011001010100

OUTBA

011001010100

OUTBA

169

43

43

00 PP

163

41

43

10 PP

161

41

41

11 PP

163

43

41

01 PP

10

1

111

PPPPP BA

PA, PB； A,Bが１を取る確率

論理回路では出力が01の遷移時のみ電力を消費するので

論理状態の確率で消費電力が決定される

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サブスレッショルド電流

0.1

0.2

0.3

0.4

0.5

0.60.8 1.2 1.6 2 2.42.83.23.6 4

00.511.522.533.54

4.5

5

5.5

リーク電力が支配的

リーク電力の急増

充放電電力が支配的

閾値電圧 （Ｖ）

電源電圧（Ｖ）＊Vdd=3.3V、Vt=0.5Vが基準

消費電力（a.u.）

T

Tsoleak nU

VexpWII

サブスレッショルド電流はVTが低いほど多く通常VTが0.1V下がる毎に10倍大きくなる

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サブスレッショルドリーク電流

1

10

100

1,000

10,000

20 40 60 80 100 120Temp (C)

Ioff

(na/

u)

Assume:0.25m, Ioff = 1na/5X increase each generation at 30ºC

0.25

0.18

0.13

微細化が進むほどリーク電流が多くなっている

90nm

65nm45nm

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リーク電流対策回路

LVT

LVT

HVT

HVT

VddA

VddB

VssA

VssB

LVT

LVT

VddA

VddB

VssA

VssB

LVT

LVT

VddA

VddB

VssA

VssB

LVT

LVT

制御

回路

(a) MTCMOS (b) EVTCMOS (c) VTCMOS

・スイッチで回路を遮断する・スタンバイ回路が別に必要・低電圧では使用しにくい

・スイッチとバックゲートの併用・微細TRでは十分なバックゲートが困難

・低電圧では使用しにくい・ゲートリークが遮断できない

・バックゲート印加でVTを上げる・微細TRでは効果が減少

・ゲートリークが遮断できない

リーク電流対策には不使用の回路を遮断するか、バックゲート電圧をかける。

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バックゲート効果

-12

-10

-8

-6

-4

-2

0 0.5 1 1.5

Vsb=0

V

1V 2Vn=1.46 1.25 1.22

Vto

S=84mV 72mV 70mV

1E-18(A)

Log

I ds(A

)

Vgs (V)

0.4umNMOS (10/0.4)の実測

バックゲート電圧を変化させることでVTを制御できる

バックゲートがかかるとVTが上昇し、n値が減少する。

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回路ブロック毎の電力消費

Clock

ASSP1

LogicMemory

I/O

ASSP2

Clock

Logic

MemoryI/O

MPU1 Clock

Logic

MemoryI/O

MPU2Clock

Logic

Memory

I/O

どの回路が消費電力が大きいかはLSIの種類によって異なる。

低消費電力化設計はこの分析から始まる。

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集積回路の低電力化の例

7

18

75

6.513

30.5

1.73

8

0

20

40

60

80

100

1 2 3

1/2

1/5

Clock

配線

マクロ

F/F 回路の改良

ゲーティッドクロック

F/F 回路の改良

ゲーティッドクロック

電圧低下3.0V->1.5V容量低下(0.6)

電圧低下3.0V->1.5V容量低下(0.6)

0.35um 0. 18um0.35um

Pow

er c

onsu

mpt

ion

(A.U

)消費電力を1/10に低減した

このLSIの場合クロックとフリップフロップで全消費電力の75%を占める

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CK

Q

D

24Tr

D

CK

Q

20Tr

(C) メモリ型

D

CK

Q

22Tr

(B) 差動型(A) 通常の回路

フリップ・フロップ回路の改良

クロックで駆動されるトランジスタ数の低減がポイント

クロック系のTr数：12 クロック系のTr数：3 クロック系のTr数：4

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Pow

er c

onsu

mpt

ion

(uW

)

0.18um, Vdd=1.8V, fclk=100MHz

25

20

15

10

5

0(A)

Data activation: 100％

25

20

15

10

5

0

Data

Clock

Data activation: 25％

(B) (C) (A) (B) (C)

(A) Conventional(B) Differential(C) Memory

F/F の低電力化

差動 F/F を用いると消費電力を半減できる

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クロックゲーティング技術により1/3程度の低電力化が可能

ブロック１＜使用中＞

ブロック２＜不使用中＞

ブロック３＜不使用中＞

ｸﾛｯｸ供給 ｸﾛｯｸ停止 ｸﾛｯｸ停止

1系統の圧縮＋伸張相当

従来 今回

電力400mW

従来比１／８

1系統の圧縮＋

伸張 50mW

マルチコーデック

クロックゲーティング

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クロックゲーティングの効果

Clock Gating

Non Clock Gating

WITH the Core Engines

100 200 [mW]300

40%

37%

0

100 200 [mW]3000

The Effect of Core Engines

The Effect of Clock Gating

DSP VCE(not Core)

VPU MIF PADDRAMVCE(Core)

WITHOUT the Core Engines

使用しない回路へのクロックを停止するとこで大幅な低電力化が可能

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DRAM混載による低消費電力化

Courtesy Toshiba, ISSCC 2000

891mW

16MbitDRAM

Speech codec

Multiplexer

MPEG-4 VideoCodec

HostI/F

DRAMI/F

PLLCamI/F

DisplayI/F

Pre-filter

VTVT

VT VT

MPEG4 codec

Separatechips

240mW

DRAMLogic & memory

DRAM on a chip

Power

DRAM - logic interface

70% power reduction by DRAM embedding alone

外付けDRAMはI/O部分で電力を消費する。（内蔵メモリーの100倍程度）DRAM混載にするとこの部分の消費電力が大幅に削減できる。

高速信号はチップ外に出してはいけない！

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低電力LSIアーキテクチャ

• 低電力LSIアーキテクチャ– 電力効率の良い高速処理LSIの設計シナリオ

– 演算器の改良

– クロックゲーティング

– 電源電圧制御

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パイプライン制御

処理D 処理C 処理B 処理A

論理回路をラッチで挟んでやることにより複数の処理を同時に行うことができるので高速動作が可能になる。ただし、各ステージの論理遅延時間を揃える必要がある。

ある時刻で考えると同時に複数の処理を行っている

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同期回路と最小消費電力

T

F/F F/F

T

F/F F/F

論理回路列 論理遅延

論理遅延

論理遅延

clkf1T

Vdd：高いPd:大きい

Vdd：最適Pd:中程度

Vdd：低いPd:小さい

A)

B)

C)

同期回路では１クロック周期よりも論理遅延が小さければよい。CMOS論理回路ではVddが高いほど論理遅延が短いが消費電力も大きい。したがって、Vddを制御して論理遅延時間が１クロック周期よりも若干短めにすることがで

きれば最小の消費電力で動作させることができる。また各パイプラインステージの遅延時間をそろえることも重要である。

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パイプライン動作と並列動作による低消費電力化

クロックあたりの演算処理量を上げる方法

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LSIアーキテクチャによる演算速度と消費電力差

CPU DSP Dedicated LSI

Operating speed (GOPS)

Pd (mW)

0.9 0.8 2.4

7000 110 12

7800 138 5

# of operations/clock 2 16 96

Pd/GOPS: 3 orders

Pd (mW)Operating speed (GOPS)

Clock frequency (MHz) 450 50 25

LSIアーキテクチャにより消費電力/演算速度は３桁の違いがある!!