Cyclone III Device Handbook, Volume 1, Chapter 7: … 1,2,5,6 不要ありサポートなしすべて 3 本の抵抗 BLVDS (1) すべて 1 本の抵抗ありあり LVPECL (2)

© 2009 年 12 月 Altera Corporation Cyclone III デバイス・ハンドブック Volume 1

7. Cyclone III デバイス・ファミリの高速差動インタフェース

この章では、Cyclone III デバイス・ファミリの高速差動 I/O 機能およびリソースにつ

いて説明します。

高速差動 I/O 規格は、シングル・エンド I/O 規格に対する大きなアドバンテージによ

り、高速インタフェース分野で人気が高まっています。 Altera® Cyclone® III デバイス・

ファミリ (Cyclone III および Cyclone III LS デバイス ) は LVDS、BLVDS、RSDS（Reduced Swing Differential Signaling）、mini-LVDS、および PPDS（Point-to-Point Differential Signaling）などをサポートします。

この章は、以下の項で構成されています。

■ 7–1 ページの「高速 I/O インタフェース」

■ 7–8 ページの「高速 I/O 規格のサポート」

■ 7–15 ページの「真の出力バッファの機能」

■ 7–16 ページの「高速 I/O タイミング」

■ 7–17 ページの「デザイン・ガイドライン」

■ 7–18 ページの「ソフトウェアの概要」

高速 I/O インタフェースCyclone III デバイス・ファミリの I/O は、図 7–1 に示すように、8 個の I/O バンクに分

割されます。バンクごとに独立した電源があります。 LVDS、RSDS、mini-LVDS、PPDSの真の出力ドライバがレフトおよびライト I/O バンクにあります。これらの I/O 規格

は、外部抵抗を使用してトップおよびボトム I/O バンクでもサポートされます。レフ

トおよびライト I/O バンクでは、真の出力ドライバの差動ピン・ペア（p および n ピ

ン）の一部は、隣接ピンに配置されていません。このような場合、pピンと n ピンの

間に電源ピンが配置されます。これらの I/O 規格は、2 番目の出力が反転としてプロ

グラムされた 2 つのシングル・エンド出力と外部抵抗ネットワークを使用するすべ

ての I/O バンクでサポートされます。これらの差動 I/O 規格の真の入力バッファがす

べての I/O バンクでサポートされます。

f Cyclone III デバイス・ファミリの真の差動ピンの位置について詳しくは、アルテラ・

ウェブサイトの「Cyclone III Devices Pin-Outs」を参照してください。

CIII51008-3.2

http://www.altera.com/literature/lit-dp.jsp?category=Cyc%203&showspreadsheet=y

7–2 章 7: Cyclone III デバイス・ファミリの高速差動インタフェース高速 I/O インタフェース

Cyclone III デバイス・ハンドブック Volume 1 © 2009 年 12 月 Altera Corporation

図 7–1 に、Cyclone III デバイス・ファミリの I/O バンクを示します。

図7‒1. Cyclone III デバイス・ファミリの I/O バンク

図 7–1 の注 :(1) PCI-XI/O 規格は、直線領域の IV 曲線要件に適合していません。

(2) RSDS、mini-LVDS、および PPDS I/O 規格は、出力ピンでのみサポートされます。これらの I/O 規格は入力ピンではサポートされません。

(3) LVPECL I/O 規格は、専用クロック入力ピンでのみサポートされます。この I/O 規格は、出力ピンではサポートされていません。

(4) 差動 SSTL-2、SSTL-18、HSTL-18、HSTL-15、および HSTL-12 I/O 規格は、専用クロック入力ピンおよび PLL 出力クロック・ピンでのみサポートされます。PLL 出力クロック・ピンは、差動 SSTL-18、HSTL-18、HSTL-15、および HSTL-12 I/O 規格の Class II インタフェース・タイプをサポートしていません。

(5) BLVDS 出力は、2 つのシングル・エンド出力を 2 番目の出力が反転するようにプログラムして使用します。BLVDS 入力は、LVDS の入力バッファを使用します。

All I/O Banks Support:

3.3-V LVTTL/LVCMOS3.0-V LVTTL/LVCMOS2.5-V LVTTL/LVCMOS1.8-V LVTTL/LVCMOS1.5-V LVCMOS1.2-V LVCMOS3.0-V PCI/PCI-X (1)LVDSRSDS (2)BLVDS (5)mini-LVDS (2)PPDS (2)LVPECL (3)SSTL-2 Class I and IISSTL-18 Class I and IIHSTL-18 Class I and IIHSTL-15 Class I and IIHSTL-12 Class I Differential SSTL-2 (4)Differential SSTL-18 (4)Differential HSTL-18 (4)DIfferential HSTL-15 (4)Differential HSTL-12 (4)

I/O Bank 8 I/O Bank 7

I/O Bank 3 I/O Bank 4

I/O B

ank

2I/O

Ban

k 1

I/O B

ank

5I/O

Ban

k 6

I/O banks 7 and 8 also support theHSTL-12 Class II I/O standard

I/O banks 3 and 4 also support theHSTL-12 Class II I/O standard

章 7: Cyclone III デバイス・ファミリの高速差動インタフェース 7–3高速 I/O インタフェース


表 7–1 に、Cyclone III デバイス･ファミリでは、これらの I/O 規格をサポートするバン

クを示します。

I/O ピンと内部ロジックを使用して、Cyclone III デバイス・ファミリに高速差動イン

タフェースを実装できます。 Cyclone III デバイス・ファミリは、専用のシリアルまた

はパラレル変換回路を備えていません。したがって、受信データのシリアル / パラレ

ル変換、送信データのパラレル / シリアル変換には、シフト・レジスタ、内部 PLL（Phase-Locked Loop）、I/O セルが使用されます。差動インタフェース・データ・シリ

アライザ / デシリアライザ（SERDES）は、Quartus® II ソフトウェアの ALTLVDS メガ

ファンクションを使用して、コア・ロジック・エレメント (LE) 内で自動的に構築さ

れます。

表7‒1. Cyclone III デバイス･ファミリの I/O バンクでサポートされる差動 I/O 規格

差動 I/O 規格 I/O バンクの位置トランスミッタの外部抵抗ネットワーク

トランスミッタ（TX）

レシーバ（RX）

LVDS1,2,5,6 不要

ありありすべて 3 本の抵抗

RSDS

1,2,5,6 不要

ありサポートなし3, 4, 7, 8 3 本の抵抗

すべて 1 本の抵抗

mini-LVDS1,2,5,6 不要

ありサポートなしすべて 3 本の抵抗

PPDS1,2,5,6 不要

ありサポートなしすべて 3 本の抵抗

BLVDS (1) すべて 1 本の抵抗ありあり

LVPECL (2) すべて NA サポートなしあり

差動 SSTL-2 (3) すべて NA ありあり

差動 SSTL-18 (3) すべて NA ありあり

差動 HSTL-18 (3) すべて NA ありあり



表 7–1 の注 :

(1) トランスミッタおよびレシーバの fMAX は、システム・トポロジーの性能要求に依存します。

(2) LVPECL I/O 規格は、専用クロック入力ピンでのみサポートされます。

(3) 差動 SSTL-2、SSTL-18、HSTL-18、HSTL-15、HSTL-12 I/O 規格は、クロック入力ピンおよび PLL 出力クロック・ピンでのみサポートされます。PLL 出力クロック・ピンは、差動 SSTL-18、HSTL-18、HSTL-15、および HSTL-12 I/O 規格の Class II インタフェース・タイプをサポートしていません。



表 7–2 に、Cyclone III デバイス・ファミリのサポートされているロウとカラムの差動

チャネルの総数を示します。

表7‒2. Cyclone III デバイス・ファミリの差動チャネル数 ( その１ )

Cyclone III デバイス・ファミリ

デバイスパッケージ

差動チャネル数 ( 注 1), (2)

ユーザーI/O

クロック入力

クロック出力

合計

Cyclone III デバイス

EP3C5

EQFP 16 4 2 22

FBGA 62 4 2 68

MBGA 22 4 2 28

UBGA 62 4 2 68

EP3C10

EQFP 16 4 2 22

FBGA 62 4 2 68

MBGA 22 4 2 28

UBGA 62 4 2 68

EP3C16

EQFP 7 8 4 19

EQFP 35 8 4 47

FBGA 43 8 4 55

FBGA 128 8 4 140

MBGA 11 8 4 23

UBGA 43 8 4 55

UBGA 128 8 4 140

EP3C25

EQFP 6 8 4 18

EQFP 31 8 4 43

FBGA 42 8 4 54

FBGA 71 8 4 83

UBGA 42 8 4 54

EP3C40

EQFP 14 8 4 26

FBGA 49 8 4 61

FBGA 115 8 4 127

FBGA 215 8 4 227

UBGA 115 8 4 127

EP3C55

FBGA 123 8 4 135

FBGA 151 8 4 163

UBGA 123 8 4 135

EP3C80

FBGA 101 8 4 113

FBGA 169 8 4 181

UBGA 101 8 4 113

EP3C120FBGA 94 8 4 106

FBGA 221 8 4 233



表 7–3 に、Cyclone III デバイスのマイグレーション可能な差動チャネル数を示しま

す。

Cyclone III LS デバイス

EP3CLS70

U484 101 8 4 113

F484 101 8 4 113

F780 169 8 4 181

EP3CLS100

U484 101 8 4 113

F484 101 8 4 113

F780 169 8 4 181

EP3CLS150F484 75 8 4 87

F780 169 8 4 181

EP3CLS200F484 75 8 4 87

F780 169 8 4 181

表 7–2 の注 :

(1) ユーザー I/O ピンは入力または出力として使用できます。クロック入力ピンは入力のみとして使用でき、クロック出力ピンは出力のみとして使用できます。

(2) 差動パッド配置のガイドラインについては、Cyclone III デバイスの I/O 機能の章を参照してください。

表7‒2. Cyclone III デバイス・ファミリの差動チャネル数 ( その２ )

Cyclone III デバイス・ファミリ

デバイスパッケージ

差動チャネル数 ( 注 1), (2)

ユーザーI/O

クロック入力

クロック出力

合計

表7‒3. Cyclone III デバイスのマイグレーション可能な差動チャネル数 ( 注 1) ( その１ )

パッケージ・タイプ

デバイス間のマイグレーション

マイグレーション可能なチャネル数

ユーザーI/O CLK 合計

E144

EP3C5 および EP3C10 16 4 20

EP3C5 および EP3C16 5 4 9

EP3C5 および EP3C25 6 4 10

EP3C10 および EP3C16 5 4 9

EP3C10 および EP3C25 6 4 10

EP3C16 および EP3C25 5 8 13

M164EP3C5 および EP3C10 22 4 26

EP3C5 および EP3C16 11 4 15

EP3C10 および EP3C16 19 4 14

Q240EP3C16 および EP3C25 23 8 31

EP3C16 および EP3C40 11 8 19

EP3C25 および EP3C40 12 8 20

http://www.altera.co.jp/literature/hb/cyc3/cyc3_ciii51007_j.pdf



F256

EP3C5 および EP3C10 62 4 66

EP3C5 および EP3C16 39 4 43

EP3C5 および EP3C25 40 4 44

EP3C10 および EP3C16 39 4 43

EP3C10 および EP3C25 40 4 44

EP3C16 および EP3C25 33 8 41

U256

EP3C5 および EP3C10 62 4 66

EP3C5 および EP3C16 39 4 43

EP3C5 および EP3C25 40 4 44

EP3C10 および EP3C16 39 4 43

EP3C10 および EP3C25 40 4 44

EP3C16 および EP3C25 33 8 41

F324 EP3C25 および EP3C40 47 8 55

F484

EP3C16 および EP3C40 102 8 110

EP3C16 および EP3C55 98 8 106

EP3C16 および EP3C80 79 8 87

EP3C16 および EP3C120 72 8 80

EP3C40 および EP3C55 102 8 110

EP3C40 および EP3C80 84 8 92

EP3C40 および EP3C120 74 8 82

EP3C55 および EP3C80 98 8 106

EP3C55 および EP3C120 85 8 93

EP3C80 および EP3C120 88 8 96

U484

EP3C16 および EP3C40 102 8 110

EP3C16 および EP3C55 98 8 106

EP3C16 および EP3C80 79 8 87

EP3C40 および EP3C55 102 8 110

EP3C40 および EP3C80 84 8 92

EP3C55 および EP3C80 98 8 106

F780

EP3C40 および EP3C55 46 8 54

EP3C40 および EP3C80 51 8 59

EP3C40 および EP3C120 54 8 62

EP3C55 および EP3C80 144 8 152

EP3C55 および EP3C120 142 8 150

EP3C80 および EP3C120 160 8 168

表 7–3 の注 :(1) Cyclone III デバイスのマイグレーション可能な差動チャネル数は Cyclone III LS デバイスに直接マイ

グレーション可能ではなく、逆にも同様です。

表7‒3. Cyclone III デバイスのマイグレーション可能な差動チャネル数 ( 注 1) ( その２ )




ユーザーI/O CLK 合計



表 7–4 に、Cyclone III LS デバイスのマイグレーション可能な差動チャネル数を示しま

す。

表7‒4. Cyclone III LS デバイスのマイグレーション可能な差動チャネル数 ( 注 1)




ユーザーI/O

クロック入力

クロック出力

合計

U484 EP3CLS70 および EP3CLS100 101 8 4 113

F484

EP3CLS70 および EP3CLS100 101 8 4 113

EP3CLS70 および EP3CLS150 71 8 4 83

EP3CLS70 および EP3CLS200 71 8 4 83

EP3CLS100 および EP3CLS150 71 8 4 83

EP3CLS100 および EP3CLS200 71 8 4 83

EP3CLS150 および EP3CLS200 75 8 4 87

F780

EP3CLS70 および EP3CLS100 169 8 4 181

EP3CLS70 および EP3CLS150 169 8 4 181

EP3CLS70 および EP3CLS200 169 8 4 181

EP3CLS100 および EP3CLS150 169 8 4 181

EP3CLS100 および EP3CLS200 169 8 4 181

EP3CLS150 および EP3CLS200 169 8 4 181

表 7–4 の注 :

(1) Cyclone III デバイスのマイグレーション可能な差動チャネル数は Cyclone III LS デバイスに直接マイグレーション可能ではなく、逆にも同様です。

7–8 章 7: Cyclone III デバイス・ファミリの高速差動インタフェース高速 I/O 規格のサポート


高速 I/O 規格のサポートこの項では、Cyclone III デバイス・ファミリがサポートする高速 I/O 規格について説

明します。

Cyclone III デバイス・ファミリの LVDS I/O 規格のサポートLVDS I/O 規格は、高速、低電圧振幅、低電力の汎用 I/O インタフェース規格です。 Cyclone III デバイス・ファミリは、以下の例外を除き、ANSI/TIA/EIA-644 規格に適合し

ています。

■ 大差動出力電圧（VOD）は 600 mV まで増加します。 ANSI 規格の大 VOD は 450 mVです。

■ 入力電圧範囲は、差動周波数範囲では 1.0 V ～ 1.6 V、0.5 V ～ 1.85 V、または 0 V ～

1.8 V に縮小します。 ANSI/TIA/EIA-644 仕様は、0 V ～ 2.4 V の入力電圧範囲をサ

ポートします。

f Cyclone III デバイス・ファミリの LVDS I/O 規格の電気的仕様について詳しくは、「Cyclone III Device Data Sheet」および「Cyclone III LS Device Data Sheet 」の章を参照して

ください。

LVDS による設計Cyclone III デバイス・ファミリの I/O バンクは LVDS I/O 規格をサポートします。レフ

トおよびライト I/O バンクは、真の LVDS トランスミッタをサポートします。トップ

およびボトム I/O バンクでは、エミュレートされた LVDS トランスミッタは 2 つのシ

ングル・エンド出力バッファおよび外部抵抗を使用してサポートされます。 1 つのシ

ングル・エンド出力バッファは、逆極性になるようにプログラムされます。 LVDS レ

シーバは、入力バッファの 2 つの信号間で 100 の終端抵抗を要求します。

図 7–2 に、Cyclone III デバイス・ファミリの真の LVDS 出力および入力バッファを使

用して、ポイント・ツー・ポイントの LVDS インタフェースを示します。

図7‒2. レフトおよびライト I/O バンク上で真の出力バッファを使用した Cyclone III デバイス・ファミリのLVDS インタフェース

Transmitting Device

Cyclone III Device Family

100 Ω

Cyclone III Device

Family LogicArray

100 Ω

Input Buffer Output Buffer

Receiving Devicetxout +

txout -

rxin +

rxin -

txout +

txout -

rxin +

rxin -

50 Ω

50 Ω

50 Ω

50 Ω

http://www.altera.com/literature/hb/cyc3/cyc3_ciii52001.pdf



章 7: Cyclone III デバイス・ファミリの高速差動インタフェース 7–9高速 I/O 規格のサポート


図 7–3 に、2 つのシングル・エンド出力バッファおよび外部抵抗を使用して、

Cyclone III デバイス・ファミリとポイント・ツー・ポイントの LVDS インタフェース

を示します。

Cyclone III デバイス・ファミリの BLVDS I/O 規格のサポートBLVDS I/O 規格は、標準ポイント・ツー・ポイント LVDS の利点を双方向半二重通信

をサポートするマルチポイント・コンフィギュレーションに拡張する高速差動デー

タ伝送テクノロジです。 BLVDS は、バスの両端に 2 つの終端にロードされていた状態

で、レシーバで同様な信号スイングを達成するために、高度なドライブを提供する

ことによって、標準の LVDS と異なっています。

図 7–4 に、一般的な BLVDS トポロジーと複数のトランスミッタとレシーバのペアを

示します。

図7‒3. トップおよびボトム I/O バンク上で外部抵抗ネットワークを使用した LVDS インタフェース ( 注 1)

図 7–3 の注 : (1) RS = 120 ; RP = 170

LVDS Receiver

100 Ω 50 Ω


Resistor Network

EmulatedLVDS Transmitter

RS

RP

RS

50 Ω

図7‒4. BLVDS トポロジーと Cyclone III デバイス・ファミリのトランスミッタおよびレシーバVCC

RT

50 Ω

100 kΩ

100 kΩ

GND

OutputData

InputData

Cyc

lone

III D

evic

e Fa

mily

OE

RS

RS

OutputData

InputData

Cyc

lone

III D

evic

e Fa

mily

OE

RS

RS

OutputData

InputData

Cyc

lone

III D

evic

e Fa

mily

OE

RS

RS

VCC

RT

100 k Ω

100 kΩ

GND

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω

50 Ω



Cyclone III デバイス・ファミリのすべての I/O バンクは、BLVDS I/O 規格をサポートし

ます。 BLVDS トランスミッタは、2 つのシングル・エンド出力バッファを 2 番目の出

力バッファが反転されるようにプログラムして使用しますが、BLVDS レシーバは真

の LVDS の入力バッファを使用します。トランスミッタおよびレシーバは同じピンを

共有します。 LVDS 入力バッファは信号を受信するときに、出力バッファをトライス

テートさせるために、出力イネーブル（OE）信号が必要です。

f BLVDS I/O 機能と電気的仕様について詳しくは、「Cyclone III デバイス・ハンドブック Volume 1」の Cyclone III デバイスの I/O 機能の章および「Cyclone III Device Data Sheet」と「Cyclone III LS Device Data Sheet」の章を参照してください。

f Cyclone III デバイス・ファミリにおける BLVDS インタフェースの実装の情報およびデ

ザイン例について詳しくは、「AN 522: Implementing Bus LVDS Interface in Cyclone III, Stratix III and Stratix IV Devices」を参照してください。

BLVDS による設計BLVDS の双方向通信は BLVDS におけるバスの両端で終端が必要です。終端抵抗 (RT)は、バスの負荷に応じて、バスの差動インピーダンスと整合しなければなりません。負荷を増加すると、バスの差動インピーダンスは減少します。バスの両端に終端が

存在するので、入力バッファでの 2 つの信号間には終端は不要です。出力バッファ

のインピーダンスを転送線のインピーダンスと一致させるために、出力バッファに

単一の直列抵抗（Rs）が必要です。ただし、この直列抵抗は入力バッファの電圧スイ

ングに影響を与えます。達成可能な大のデータ・レートは多くの要素に依存しま

す。

1 アルテラは、必要な性能が達成されることを確認するために、バスの負荷、終端値、

およびバス上の入力と出力バッファなどの要素を考慮しながら、IBIS モデルを使用

してシミュレーションを実行することを推奨しています。

Cyclone III デバイス・ファミリの RSDS、Mini-LVDS、および PPDS I/O 規格のサポート

RSDS、Mini-LVDS、および PPDS I/O 規格は、タイミング・コントローラと、LCD モニ

タ・パネルや LCD テレビなどのディスプレイ・パネル上のカラム・ドライバ間の

チップ・ツー・チップ・アプリケーションに使用されます。 Cyclone III デバイス・

ファミリは、RSDS、mini-LVDS、および PPDS 出力規格をそれぞれサポートするため

に、National Semiconductor Corporation の RSDS インタフェース仕様、Texas Instrumentsの mini-LVDS インタフェース仕様、および National Semiconductor Corporation の PPDSインタフェース仕様に適合します。

f Cyclone III デバイス・ファミリ RSDS、mini-LVDS、および PPDS 出力の電気的仕様につ

いて詳しくは、「Cyclone III Device Data Sheet」および「Cyclone III LS Device Data Sheet」の章を参照してください。

f RSDS I/O 規格について詳しくは、National Semiconductor のウェブサイト (www.national.com) の RSDS 規格を参照してください。

www.national.com






http://www.altera.com/literature/an/an522.pdf






RSDS、Mini-LVDS、および PPDS による設計Cyclone III デバイス・ファミリの I/O バンクは、RSDS、mini-LVDS、および PPDS 出力

規格をサポートします。レフトおよびライト I/O バンクは、真の RSDS、mini-LVDS、および PPDS ランスミッタをサポートします。トップおよびボトム I/O バンクでは、

RSDS、mini-LVDS、および PPDS トランスミッタは 2 つのシングル・エンド出力バッ

ファと外部抵抗を使用してサポートされます。 2 つのシングル・エンド出力バッファ

は、逆極性になるようにプログラムされます。

図 7–5 に、真の出力バッファを使用した RSDS、mini-LVDS、または PPDS インタ

フェースを示します。

図 7–6 に、2 つのシングル・エンド出力バッファと外部抵抗を使用した RSDS、Mini-LVDS、または PPDS インタフェースを示します。

抵抗ネットワークは、エミュレートされたトランスミッタを使用するときに、

RSDS、mini-LVDS、および PPDS 仕様に準拠して出力電圧振幅を減衰させるのに必要

です。抵抗ネットワークの値を変更して、消費電力を低減したり、ノイズ・マージン

を改善することができます。

図7‒5. レフトおよびライト I/O バンク上で真の出力バッファを使用した Cyclone III デバイス・ファミリRSDS、Mini-LVDS、または PPDS インタフェース


100

50

50

True RSDS, Mini-LVDS, or PPDS Transmitter

RSDS, Mini-LVDS, or PPDS Receiver

図7‒6. トップおよびボトム I/O バンク上で外部抵抗ネットワークを使用した RSDS、 Mini-LVDS、またはPPDS インタフェース ( 注 1)

図 7–6 の注 : (1) RS = 120 ; RP = 170

100 Ω 50 Ω


Resistor Network

RS

RP

RS

50 Ω

Emulated RSDS, Mini-LVDS, or PPDS Transmitter

RSDS, Mini-LVDS, or PPDS Receiver



選択する抵抗値は、例 7–1 の式を満たさなければなりません。

1 アルテラでは、Cyclone III デバイス・ファミリの IBIS モデルを使用してシミュレー

ションを実行し、カスタム抵抗値が RSDS、mini-LVDS、または PPDS 要件に適合する

かどうか確認することを推奨しています。

図 7–7 に示すように、RSDS インタフェースでは抵抗ネットワークの 3 本の抵抗を使

用する代わりに、1 本の外部抵抗を使用できます。外部単一抵抗ソリューションによ

り、外部抵抗の本数を減らしながら、RSDS に必要なシグナリング・レベルを達成で

きます。ただし、単一抵抗ソリューションの性能は、3 本の抵抗ネットワークの場合

よりも低下します。

図 7–7 に、トップおよびボトム I/O バンク上で単一抵抗ネットワークを使用した

RSDS インタフェースを示します。

Cyclone III デバイス・ファミリの LVPECL I/O のサポートLVPECL I/O 規格は、2.5-V VCCIO を必要とする差動インタフェース規格です。この規格

は、ビデオ・グラフィック、テレコミュニケーション、データ通信、およびクロッ

ク分配に関連するアプリケーションで使用されます。 Cyclone III デバイス・ファミリ

は、LVPECL 入力規格を専用クロック入力ピンでのみサポートします。 LVDS レシーバ

は、入力バッファの 2 つの信号間で 100 の外部終端抵抗を要求します。

f LVPECL I/O 規格の電気的仕様について詳しくは、「Cyclone III Device Data Sheet」および

「Cyclone III LS Device Data Sheet」の章を参照してください。

出力バッファの LVPECL コモン・モード電圧が、Cyclone III デバイス・ファミリ LVPECL 入力コモン・モード電圧よりも高いときは AC 結合が必要です。

例7‒1.

RSRP2

------

RSRP2

------+

------------------- 50 =

図7‒7. トップおよびボトム I/O バンク上で単一抵抗ネットワークを使用した RSDS インタフェース

図 7–7 の注 : (1) RP = 100

RSDS Receiver

100 Ω 50 Ω


Single Resistor Network

EmulatedRSDS Transmitter

RP

50 Ω






図 7–8 に、AC 結合終端方法を示します。レシーバで使用される 50 抵抗は、デバ

イスの外部になります。DC 結合 LVPECL は、LVPECL 出力コモン・モード電圧が

Cyclone III デバイス・ファミリ LVPECL 入力バッファ仕様の範囲内にある場合にサ

ポートされます（図 7–9 を参照）。

図 7–9 に、LVPECL DC 結合終端を示します。

Cyclone III デバイス・ファミリの差動 SSTL I/O 規格のサポート差動 SSTL I/O 規格は、高速 DDR SDRAM インタフェースなどのアプリケーションに使

用されるメモリ・バス規格です。 Cyclone III デバイス・ファミリは、差動 SSTL-2 およ

び SSTL-18I/O 規格をサポートします。差動 SSTL I/O 規格は、外部基準電圧（VREF）、および終端抵抗が接続されている 0.5 x VCCIO の外部終端電圧（VTT）による 2 つの差

動入力を要求します。差動 SSTL 出力規格は、2 番目の出力が逆極性になるようにプ

ログラムされた 2 個のシングル・エンド SSTL 出力バッファ（PLL#_CLKOUTp と

PLL#_CLKOUTn）を使用する PLL#_CLKOUTピンでのみサポートされます。差動 SSTL入力規格は、グローバル・クロック（GCLK）ピンのみでサポートされ、差動入力を

2 つのシングル・エンド SSTL として扱い、片方のみデコードします。

f SSTL 差動の I/O 電気的仕様について詳しくは、Cyclone III デバイスの I/O 機能の章およ

び「Cyclone III Device Data Sheet」と「Cyclone III LS Device Data Sheet」の章を参照してく

ださい。

図7‒8. LVPECL AC 結合終端

Cyclone III Device FamilyLVPECL Receiver

50

50

VICM

Z0 = 50

Z0 = 50

LVPECLTransmitter

0.1 µF

0.1 µF

図7‒9. LVPECL DC 結合終端

Cyclone III Device FamilyLVPECL Receiver

100

50

50

LVPECL Transmitter






図 7–10 に、差動 SSTL Class I インタフェースを示します。

図 7–11 に、差動 SSTL Class II インタフェースを示します。

Cyclone III デバイス・ファミリの差動 HSTL I/O 規格のサポート差動 HSTLI/O 規格は、0 V ～ 1.2 V、0 V ～ 1.5 V、0 V ～ 1.8 V の HSTL ロジック・ス

イッチング範囲で動作するように設計されたアプリケーションに使用されます。 Cyclone III デバイス・ファミリは、HSTL-18、HSTL-15、HSTL-12 差動 I/O 規格をサ

ポートします。差動 HSTL 入力規格は、GCLK ピンでのみ使用可能で、差動入力を 2つのシングル・エンド HSTL として扱い、片方のみデコードします。差動 HSTL 出力

規格は、2 番目の出力が逆極性になるようにプログラムされた 2 個のシングル・エン

ド HSTL 出力バッファ（PLL#_CLKOUTp と PLL#_CLKOUTn）を使用する

PLL#_CLKOUTピンでのみサポートされます。この規格は、外部基準電圧（VREF）、および終端抵抗が接続されている 0.5 x VCCIO の外部終端電圧（VTT）による 2 つの差

動入力を要求します。

f 差動 HSTL シグナリング特性について詳しくは、Cyclone III デバイスの I/O 機能、「Cyclone III Device Data Sheet」、および「Cyclone III LS Device Data Sheet」の章を参照し

てください。

図7‒10. 差動 SSTL Class I インタフェース

Output Buffer Receiver

VTT VTT

図7‒11. 差動 SSTL Class II インタフェース

図 7–11 の注： (1) PLL 出力クロック・ピンは、差動 SSTL-18 Class II I/O 規格をサポートしていません。

Output Buffer (1) Receiver

VTT VTTVTT VTT





章 7: Cyclone III デバイス・ファミリの高速差動インタフェース 7–15真の出力バッファの機能


図 7–12 に、差動 HSTL Class I インタフェースを示します。

図 7–13 に、差動 HSTL Class II インタフェースを示します。

真の出力バッファの機能Cyclone III デバイス・ファミリの真の差動トランスミッタは、プログラマブル・プリ

エンファシスを提供します。ON と OFF の切り替えを選択できます。デフォルト設定

は ON の場合です。

プログラマブル・プリエンファシスプログラマブル・プリエンファシスは、伝送線路の周波数依存減衰を補償し、遠端

レシーバでのデータ・アイ開口部を大にするために、出力信号の高い周波数を増

幅します。プリエンファシスが提供されなければ、出力電流は VOD 仕様およびトラン

スミッタの出力インピーダンスによって制限されます。高周波数では、次のエッジま

でに完全な VOD に達するほどスルー・レートが高速でない場合があり、そのときはパ

ターン依存ジッタが発生する可能性があります。プリエンファシスを適用した場合、

スイッチング中に出力電流が瞬時に増幅され、出力スルー・レートが増大します。この増幅されたスイッチング電流によって生じるオーバーシュートは、信号反射で生

じるオーバーシュートとは異なります。このオーバーシュートはスイッチング中にの

み発生し、リンギングを生じません。

図7‒12. 差動 HSTL Class I インタフェース

Output Buffer Receiver

Z0 = 50 Ω

50 Ω 50 Ω

Z0 = 50 Ω

VTT VTT

図7‒13. 差動 HSTL Class II インタフェース

図 7–13 の注 :

(1) PLL 出力クロック・ピンは、差動 HSTL-18 Class II I/O 規格をサポートしていません。

Output Buffer (1) Receiver

Z0 = 50 Ω

50 Ω 50 Ω

Z0 = 50 Ω

VTT VTT

50 Ω 50 Ω

VTT VTT

7–16 章 7: Cyclone III デバイス・ファミリの高速差動インタフェース高速 I/O タイミング


図 7–14 に、プリエンファシス付きの差動出力信号を示します。

高速 I/O タイミングこの項では、Cyclone III デバイス・ファミリでのソース同期シグナリングのタイミン

グ見積もり、波形、および仕様について説明します。これらのソース同期シグナリン

グのタイミングは、データ信号とクロック信号間のスキューに基づきます。

高速差動データ伝送では、IC ベンダが提供するタイミング・パラメータが必要であ

り、ボード・スキュー、ケーブル・スキュー、およびクロック・ジッタを考慮する

必要があります。この項では、Cyclone III デバイス・ファミリの高速 I/O 規格タイミ

ング・パラメータについて説明します。

表 7–5 では、図 7–15 に示すように、タイミング図のパラメータを示します。

図7‒14. プリエンファシスを適用した出力信号

VOD

Positive channel (p)

Negative channel (n)

Overshoot

Undershoot

表7‒5. 高速 I/O タイミングの定義

パラメータシンボル説明

Transmitter channel-to-channel skew (1) TCCStCO のばらつきやクロック・スキューなど、速および低速出力エッジ間のタイミングの差。 TCCS の測定では、クロックが考慮されます。

Sampling window SW

データを正しくキャプチャするために、データが有効でなければならない期間。サンプリング・ウィンドウ内での理想的なストローブ位置は、セットアップ時間およびホールド時間によって決まります。 TSW = TSU + Thd + PLL ジッタ。

Receiver input skew margin RSKM

RSKM は、サンプリング・ウィンドウと TCCS を考慮した後に残る合計マージンで定義されます。 RSKM の式は、

Input jitter tolerance (peak-to-peak) — PLL ロックを維持しながら許容される PLL に対する入力クロックの許容入力ジッタ。

Output jitter (peak-to-peak) — PLL からのピーク・ツー・ピーク出力ジッタ。

表 7–5 の注 :(1) SERDES ロジックが出力ピンに隣接するロジック・アレイ･ブロック（LAB）内に配置されている限り、TCCS 仕様は差動 I/O

のバンク全体に適用されます。

RSKM TUI SW TCCS–– 2

----------------------------------------------=

章 7: Cyclone III デバイス・ファミリの高速差動インタフェース 7–17デザイン・ガイドライン


図 7–16 に、Cyclone III デバイス・ファミリの高速 I/O タイミング見積もりを示しま

す。

f 詳細は、「Cyclone III デバイス・ハンドブック Volume 2」の「Cyclone III Device Data Sheet」および「Cyclone III LS Device Data Sheet」の章を参照してください。

デザイン・ガイドラインこの項では、Cyclone III デバイス・ファミリを使用したデザインのガイドラインにつ

いて説明します。

差動パッド配置のガイドラインVCCIO 電源で許容ノイズ・レベルを維持するには、差動パッドに関連するシングル・

エンド I/O ピンの配置に関するいくつかの制約に従う必要があります。

f Cyclone III デバイス・ファミリでの差動パッドに関連するシングル・エンド・パッド

の配置のガイドラインについて詳しくは、Cyclone III デバイスの I/O 機能の章を参照

してください。

ボード・デザインの検討事項この項では、Cyclone III デバイス・ファミリの I/O インタフェースから適性能を引

き出し、適な信号品質を持つ機能デザインの実装を初回で確実に成功する方法に

ついて説明します。 Cyclone III デバイス・ファミリから高の性能を引き出すには、

トレースとコネクタの制御されたインピーダンス、差動配線、終端手法などの重要

な問題を検討する必要があります。

図7‒15. 高速 I/O タイミング図

Sampling Window (SW)

Time Unit Interval (TUI)

RSKM TCCSRSKMTCCS

Internal Clock

External Input Clock

Receiver Input Data

図7‒16. Cyclone III デバイス・ファミリの高速 I/O タイミング見積もり ( 注 1)

図 7–16 の注 :(1) 高速 I/O タイミング見積もりの式は、

Internal Clock Period

RSKM 0.5 × TCCS RSKM 0.5 × TCCSSW

Period 0.5 TCCS RSKM SW RSKM 0.5 TCCS.+ + + +=





7–18 章 7: Cyclone III デバイス・ファミリの高速差動インタフェースソフトウェアの概要


信号品質を向上させるには、以下の一般ガイドラインに従ってください。

■ 制御された差動インピーダンスに基づいてボード・デザインを行う。配線パター

ンの幅、厚さ、および 2 つの差動配線パターン間の距離など、すべてのパラメー

タを計算して比較する。

■ 差動 I/O 規格ペアのトレース間の配線は、可能な限り等距離を維持する。配線パ

ターンのペアを互いに接近させて配線することにより、コモン・モード除去比

（CMRR）を大化する。

■ トレースが長いほど、インダクタンスとキャパシタンスが大きくなります。これ

らのトレースは、シグナル・インテグリティの問題を限定するために、できるだ

け短くしてください。

■ 終端抵抗をできるだけレシーバ入力ピンの近くに配置する。

■ 表面実装コンポーネントを使用する。

■ 90° のコーナーを避けてください。

■ 高性能コネクタを使用する。

■ 配線パターンのインピーダンスがコネクタや終端のインピーダンスと一致するよ

うに、バックプレーンとカード・トレースを設計する。

■ 両方の信号配線パターンのビア数を等しくする。

■ 長さが等しい配線パターンを作成して、信号間のスキューを回避する。配線パ

ターンの長さが異なると、クロス・ポイントの配置に不具合が生じ、トランス

ミッタ・チャネル間スキュー（TCCS）値が増大するほどシステム・マージンが減

少する。

■ 不連続性が生じるため、ビア数を制限する。

■ ノイズの結合を避けるために、TTL（トランジスタ - トランジスタ・ロジック）信

号を差動信号から遠ざける。

■ TTL クロック信号は、差動信号の上下の領域に配線しない。

■ システム・レベルの信号を解析する。

f PCB レイアウトのガイドラインについて詳しくは、 AN 224：高速ボード・レイアウ

ト・ガイドラインおよび AN 315：高速 FPGA のプリント基板の設計ガイドラインを

参照してください。

ソフトウェアの概要Cyclone III デバイス・ファミリの高速 I/O システム・インタフェースは、SERDES 用の

専用回路を持たないため、Quartus II ソフトウェアのメガファンクションによりコ

ア・ロジックで作成されます。 Cyclone III デバイス・ファミリは、I/O レジスタと LEレジスタを使用して、タイミング性能を改善し、SERDES をサポートします。アルテ

ラの Quartus II ソフトウェアでは、ALTLVDS メガファンクションを使用して高速イン

タフェースを設計できます。このメガファンクションは、高速デシリアライザ・レ

シーバまたは高速シリアライザ・トランスミッタのいずれかを実装します。この

ALTLVDS メガファンクションには、デザインの要求条件に基づいて SERDES をカスタ

マイズするために設定できる、パラメータのリストがあります。メガファンクション

は、Cyclone III デバイス・ファミリ・リソースを使用しても効果的な方法で高速

I/O インタフェースが作成されるように適化されています。

http://www.altera.co.jp/literature/an/an224_j.pdf



章 7: Cyclone III デバイス・ファミリの高速差動インタフェース 7–19改訂履歴


1 Cyclone III デバイス・ファミリを ALTLVDS メガファンクションと共に使用する場合、

インタフェースは、パラレル・データの MSB を初に送信します。

f ALTLVDSメガファンクションを使用した高速 I/O システム・インタフェースのデザイン

について詳しくは、「ALTLVDS Megafunction User Guide」および「Quartus II Handbook」を参照してください。

改訂履歴表 7–6 に、本資料の改訂履歴を示します。

表7‒6. 改訂履歴 ( その１ )

日付バージョン変更内容

2009 年 12 月 3.2 テキストのマイナーな編集。

2009 年 7 月 3.1 パート・ナンバーのマイナー修正。

2009 年 6 月 3.0

Cyclone III LS 情報を追加して更新。

■ 章の資料番号を更新。

■ 7–1 ページの「概要」と「高速 I/O インタフェース」、7–7 ページの「高速 I/O 規格のサポート」と「Cyclone III ファミリ・デバイスのLVDS I/O 規格のサポート」、7–8 ページの「LVDS による設計」と「Cyclone III ファミリ・デバイスの BLVDS I/O 規格のサポート」、7–10ページの「Cyclone III ファミリ・デバイスの RSDS、mini-LVDS、および PPDS I/O 規格」、7–12 ページの「Cyclone III ファミリ・デバイスの LVPECL I/O のサポート」、7–13 ページの「Cyclone III ファミリ・デバイスの差動 SSTL I/O 規格のサポート」、および 7–14 ページの「Cyclone III ファミリ・デバイスの差動 HSTL I/O 規格のサポート」を便新。

■ 7–2ページの図 7-1、7–9ページの図 7-4、および 7–10 ページの図 7-5を更新。

■ 7–3 ページの表 7-1、7–4 ページの表 7-2、7–5 ページの表 7-3、および7–7 ページの表 7-4 を便新。

2008 年 10 月 1.3

■ 表 7-2 を更新。

■ 表 7-1 を更新。

■「Cyclone III デバイスの BLVDS I/O 規格のサポート」を便新。

■「ソフトウェアの概要」を便新。

■ RSDS および PPDS の登録商法マークを削除。

■ この章で「RSDS および PPDS は、National Semiconductor の登録商標」の記述を削除。

■ 章を新しいテンプレートに更新。

http://www.altera.com/literature/hb/qts/quartusii_handbook.pdf

http://www.altera.com/literature/ug/ug_ip_lvds_io.pdf

7–20 章 7: Cyclone III デバイス・ファミリの高速差動インタフェース改訂履歴


2008 年 5 月 1.2

BLVDS 情報の追加を含む更新。

■ BLVDS 情報の追加により、「概要」の項を更新。

■ BLVDS 情報の追加により、図 7-1 を更新。注 5 を追加。

■ 表 7-1 を更新。BLVDS 情報を追加。

■ BLVDS 情報の追加により、「Cyclone III 高速 I/O バンク」の項を更新。

■ 表 7-2 および 7-6 を更新。

■「Cyclone IIIデバイスの BLVDS I/O 規格のサポート」の新しい項を追加。

■ 図 7–4 の注 4 を便新。

■ 図 7–10 の注 1 を便新。

■ 図 7–11 の注 1 を便新。

■ 図 7–14 の注 1 を便新。

■「Cyclone III デバイスの mini-LVDS I/O 規格のサポート」の項を更新。

■ 図 7–17 の注 1 を便新。

■「Cyclone III デバイスの LVPECL I/O のサポート」の項を更新。

■ 図 7-18 を追加。

2007 年 7 月 1.1

■ PLL 出力クロック・ピンは、選択する差動 I/O 規格の Class II タイプをサポートしていない注を追加。

■ 集積度とパッケージでマイグレーション可能な差動チャネル数をリストする表 8–3 を追加。

■ 図 7–1 の注 4 を便新。

■ 表 7–1 の注 3 を便新。

■ 表 7-3 を追加。

■ 図 7–21 の注 1 を便新。

■ 図 7–23 の注 1 を便新。

■ 章の目次および「参考資料」の項を追加。

2007 年 3 月 1.0 初版。

表7‒6. 改訂履歴 ( その２ )

日付バージョン変更内容

Documents

Cyclone III Device Handbook, Volume 1, Chapter 7: … 1,2,5,6 不要 あり サポートなし すべて 3 本の抵抗 BLVDS (1) すべて 1 本の抵抗 あり あり LVPECL (2)

Cyclone III Device Handbook, Volume 1, Chapter 7: … 1,2,5,6 不要ありサポートなしすべて 3 本の抵抗 BLVDS (1) すべて 1 本の抵抗ありあり LVPECL (2)