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Estructura de un circuito secuencial síncrono
Sistemas Digitales Profesor: Carlos Fajardo 3
Lógica del estado
Siguiente
D Q
Lógica de Salida
Registro
Q_busD_bus
clk
Entrada
externa
Contador Binario Ascendente
Sistemas Digitales Profesor: Carlos Fajardo 4
+1D Q
Reg
istr
o
Q_busD_bus
clk
Salida
Reset
Reset
Registros de desplazamiento
Sistemas Digitales Profesor: Carlos Fajardo 5
Desplaza1 - bit
D Q
Lógica de Salida
Registro
Q_busD_bus
clk
Entrada
serie
Q(0)
Máquina de estados finitos
• Circuitos secuenciales regulares: La lógica delestado siguiente tiene un patrón definido (uncontador , desplazar un bit)
– Contadores
– Registros.
• Máquina de estados finitos: La lógica delestado siguiente NO tiene un patrón definido.
Sistemas Digitales Profesor: Carlos Fajardo 7
Generalidades de las FSM
• Son circuitos síncronos.
• El circuito va cambiando de estado con cada flanco de reloj.
• El estado siguiente está determinado por la lógica del estado siguiente.
Sistemas Digitales Profesor: Carlos Fajardo 8
Clasificación según las salidas
Sistemas Digitales Profesor: Carlos Fajardo 9
Lógica del estado
Siguiente
D Q
Lógica de SalidaMealy
Registro
Q_busD_bus
clk
Entrada
externa
Lógica de SalidaMoore Salida
Moore
Salida
Mealy
Nuestro Enfoque: Salidas tipo Moore
Sistemas Digitales Profesor: Carlos Fajardo 10
Lógica del estado
Siguiente
D Q
Registro
Q_busD_bus
clk
Entrada
externa
Lógica de SalidaMoore Salida
Moore
Diagrama de EstadosContados Ascente/Descendente
Sistemas Digitales Profesor: Carlos Fajardo 12
S0Y=00
S1Y=01
S2Y=10
S3Y=11
aa
a
a
a
a
a
a
a / yentradas / salidas
Diagrama de EstadosContados Ascente/Descendente
Sistemas Digitales Profesor: Carlos Fajardo 13
S0Y=00
S1Y=01
S2Y=10
S3Y=11
aa
a
a
a
a
a
a
• Cada circulo representa
un estado de la FSM.
• Cada estado tiene un
nombre único
• Un arco representa la
condición de salto de un
estado a otro estado.
• Cada arco tiene una
condición lógica para que
se dé el salto.
• Ocurre un salto cuando
la condición es 1.
a / y
Ejercicio 1: Puerta TIAAdaptado de: http://www.dea.icai.upcomillas.es/daniel/
Sistemas Digitales Profesor: Carlos Fajardo 14
Puerta TIA El profesor Bacterio le ha pedido ayuda para que le diseñe el circuito decontrol de la nueva puerta secreta que se va a instalar en el cuartelgeneral de la T.I.A. La puerta secreta ha sido convenientemente disimuladaen un cartel publicitario de un conocido fabricante de puertas, tal como semuestra en la figura siguiente:
La puerta secreta está diseñada para ser usada única y exclusivamente porla pareja de superagentes más famosa de la agencia: Mortadelo y Filemón.Para ello se han colocado dos sensores a ambos lados de la puerta justo ala altura de la cabeza de cada uno de los dos agentes, representados en lafigura mediante Sm y Sf.
Sistemas Digitales Profesor: Carlos Fajardo 16
El funcionamiento de la puerta • Para activar el mecanismo Mortadelo y Filemón han de colocarse a ambos
lados de la puerta, justo delante de su sensor correspondiente. Cuando elsistema detecte esta situación se encenderá una luz que se ha disimuladojusto detrás de las letras “E” del cartel.
• A continuación Filemón tendrá que colocarse delante de la puerta paraque el sensor Sf deje de detectarlo. Para confirmar este paso el circuitoapagará la letra “E”.
• Cuando Mortadelo vea que se ha apagado la luz se pondrá tambiéndelante de la puerta para que el sensor Sm deje de detectarlo.
• El circuito entonces activará una señal para abrir la puerta, esta señal sólo deben durar un ciclo de reloj.
Sistemas Digitales Profesor: Carlos Fajardo 17
El funcionamiento de la puerta• Una vez iniciada la secuencia, si en algún paso se realiza
una acción equivocada, como por ejemplo que seaMortadelo en lugar de Filemón el primero en ponersedelante de la puerta, se activará una alarma para alertar atodos los agentes de la T.I.A. de un posible intento de asaltoa su sede. Dicha alarma seguirá activa hasta que se vuelva ainicializar el circuito con la señal de reset.
Para tener en cuenta:• Los sensores Sm y Sf dan un 1 cuando detectan una
persona enfrente de ellos y un 0 en caso contrario.• El sistema cuenta con un reloj de 50MHz.
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Diagrama de Estados
Sistemas Digitales Profesor: Carlos Fajardo 19
ESPERA
000
100
000
010
SfSm
Sm, Sf / E, P , A SfSm
SfSm
SfSm
Encender_E
Apagar_E
Abrir_P
SfSm
001
Alarma
SfSm
SmSf
reset