Chuong 4 - Adc - Dac

Bộ biến đổi ADC -

DAC

Ch ng 4:ươ

Copyright Sill, 2008

2

Nội dung:

*Giới thiệu

*Các giá trị ADC

*Các bộ biến đổi ADC thường gặp


3

Giới thiệu:

*ADC = Analog-Digital-Converter (Bộ chuyển đổi tín hiệu tương tự - số)

*Chuyểnđổi các tín hiệu âm thanh(mobile micro, các thiết bị ghi âm nhạc số, ...)

*Chuyển đổi tín hiệu video(cameras, frame grabber, ...)

*Các giá trị đo lường (nhiệt độ, áp suất, độ sáng, ...)


4

Cấu tạo bộ ADC

Sample & Hold

Quantizationfsample

Analog Digital

Tín hiệu analog có thể là dòng hoặc áp.


Analog Digital Converter 5

2. Đặc điểm giá trị ADC*Đặc điểm giá trị ADC?

*Sai số?

*Thế nào là sai số lấy mẫu?



Giá trị ADC

*Độ phân giải N: số lượng giá trị rời rạc đại diện cho các giá trị analog (theo Bit)*8 Bit = 28 = 256 mức lượng tử hóa,

*10 Bit = 210 = 1024 mức lượng tử hóa

*Điện áp tham chiếu Vref: Tín hiệu analog ngõ vào Vin tương quan với tín hiệu digital ngõ ra Dout theo Vref như sau:

Vin = Vref · (D02-1 + D12-2 + … + DN-12-N)

*Ví dụ: N = 3 Bit, Vref = 1V, Dout = ‘011’

=> Vin = 1V · ( 2-2 + 2-3) = 1V · (0.25 + 0.125) = 0.375V

ADCVin Dout = D0D1…DN-1

Vref


7

Giá trị ADC

*VLSB : Giá trị điện áp sai biệt nhỏ nhất có thể đo được trong trường hợp lý tưởng (LSB – least significant Bit)*VLSB = Vref / 2N

*Vin = VLSB (D02N-1 + D12N-2 + … + DN-120)

*Ví dụ: N = 3 Bit, Vref = 1V, Dout = ‘011’

=> VLSB = 1V / 23 = 0.125V

=> Vin = 0.125V · ( 21 + 20) = 0.125V · 3 = 0.375V

*ΔV: Hiệu điện áp giữa 2 mức logic*Lý tưởng: tất cả ΔV = VLSB

*VFSR : Hiệu số giữa mức điện áp lớn nhất và nhỏ nhất có thể đo được (FSR – full scale range)


8

Giá trị ADC

*SNR: Signal to Noise Ratio*Tỷ lệ giữa năng lượng tín hiệu và năng lượng nhiễu

*

*ENOB: Effective Number of Bits*Độ phân giải của bộ ADC dưới sự tác động của nhiễu và

méo dạng

*SINAD (Signal to Noise And Distortion) → Tỷ lệ giữa thành phần cơ bản của tín hiệu và tổng tất cả thành phần nhiễu+méo dạng (loại bỏ thành phần DC)

02.6

76.1SINADENOB

, 10logsignal signal

dbnoise noise

P PSNR SNR

P P



Bộ ADC lý tưởng

000

001

010

011

100

101

110

111

8refV

Dig

ital O

utpu

t Dou

t

Analog Input Vin

7

8 refV4

8 refV

ΔV, VLSB

VFSR



Một số giá trị ADC khác*Băng thông: Tần số lớn nhất có thể đo được của tín hiệu ngõ vào

*Năng lượng tiêu hao

*Thời gian chuyển đổi: Thời gian cần thiết cho việc chuyển đổi một giá trị analog thành digital

*Thời gian lấy mẫu(fsamp): Là thời gian giữa 2 lần chuyển đổi liên liếp

*Errors: Lượng tử hóa, offset, độ lợi, INL, DNL, thiếu mã,…



Sai số lượng tử hóa ε

000

001

010

011

100

101

110

111

inV

2LSBV

2LSBV

7

8 refV

Dou

t

2 2LSB LSBV V


12

Sai số lượng tử hóa (3-Bit Flash)

Eugenio Di Gioia, Sigma-Delta-A/D-Wandler, 2007

sample

sample

Am

plitu

deE

rror



Sai số Offset

*Dịch song song toàn bộ tín hiệu*Gây ra bởi sự khác biệt về áp trên đường mass

offset

000

001

010

011

100

101

110

111

8refV 4

8 refV7

8 refV

Dou

t

inV



Sai số độ lợi (Gain)

*Gây ra bởi giá trị quá lớn hay quá nhỏ của điện áp tham chiếu Vref

gain

000

001

010

011

100

101

110

111

8refV 4

8 refV7

8 refV

Do

ut

inV


15

Mã không hiển thị

*Một số tổ hợp bit không xuất hiện

*Xảy ra nếu giá trị tối đa DNL > 1 VLSB giá trị tối thiểu INL > 0.5 VLSB

000

001

010

011

100

101

110

111

8refV 4

8 refV7

8 refV

Do

ut

inV

Missing Code


16

Sai số lấy mẫu(Aliasing)

*Tần số lấy mẫu fsamp quá thấp có thể dẫn tới hiện tượng aliasing

*Tiêu chuẩn Nyquist:

Tần số lấy mẫu fsamp phải lớn hơn 2 lần so với thành phần tần số cao nhất fin của tín hiệu ngõ vào: fsamp > 2·fin

Input signal (with fin)

Reconstructed output signal

Measured data points (sample rate: fsamp)



*Gồm một bộ so sánh, DA converter, bộ đếm, xung clock và control logic

P/p đếm đơn giản


18

*Đơn giản, dễ thiết kế

*Số bít càng cao thì tốc độ chuyển đổi càng chậm

P/p đếm đơn giản



Phương pháp tích phân 2 sườn dốc Pha 1: Thời gian tích phân (tụ C1) của Vin là Tload

Qload = Vin / R1 · Tload

Phase 2: Tích phân điện áp tham chiếu -Vref đến khi Vout = 0 và ước lượng thời gian ΔT Qref = -Vref / R1 · ΔT = -Qload => Vin = Vref · ΔT / Tload

Không phụ thuộc vào R1 và C1

Vin

-Vref

S1

S2

C1

Controllogic Counter

Comparator

D0

D1

D2

D3

DN-1Integrator

Vout

R1



Phương pháp tích phân 2 sườn dốc

Vol

tage

Time

Vin3

Vin2

Vin1

Phase 1 Phase 2

ΔT1

ΔT2

ΔT3

Tload

constant slope

slope depends on Vin



Cấu trúc đơn giản (mạch so sánh và tích phân chỉ là các thành phần analog)

Điện áp thấp

Chậm

Các khoảng thời gian không phải là hằng số

Phương pháp tích phân 2 sườn dốc

Copyright Sill, 2008 22

PP chuyển đổi nối tiếp*Khởi tạo tín hiệu analog VD/A

*So sánh VD/A với tín hiệu ngõ vào Vin

*Hiệu chỉnh VD/A bằng cách hiệu chỉnh các bit

D0D1D2…DN-1 cho đến khi đạt tới giá trị gần nhất

với Vin

S&HLogic

DAC

D0 D1 DN-1

Vin

Vref

VD/A

Copyright Sill, 2008 23

S&HLogic

DAC

D0 D1 DN-1

Vin

Vref

VD/A

Comparsion of VD/A with2

Vref

2 in

VrefV

2 in

VrefV

Comp. w. 4

Vref Comp. w. 3

4

Vref

4 in

VrefV

4 in

VrefV 4 in

VrefV

4 in

VrefV

PP chuyển đổi nối tiếp



Iterations

inV

8refV

4

8 refV

7

8 refV

1. 2. final result

VD/A

100

110

010

111

101

011

001

111

110

101

100

011

010

001

0003.

PP chuyển đổi nối tiếp


25

PP chuyển đổi song song

*Vin kết nối với 2N mạch so sánh song song

*Mạch so sánh kết nối với một chuỗi điện trở

*R/2-điện trở ở trên và dưới cùng dùng cho 0.5 LSB offset

Vin

Vref

Over range

D0

D1

DN-1

(2N-1) to N encoder

R/2

R

R/2

R

R

R

R

R

R



Chuyển đổi rất nhanh

Kết cấu phức tạp, số linh kiện lớn

Hao phí nhiều năng lượng

Áp dụng cho mạch 6-8 bit hoặc ít hơn

PP chuyển đổi song song


27

Chuyển đổi song song 2 mức* Chuyển đổi theo 2 bước:

1. Xác định các bit MSB và chuyển đổi lại thành t/h analog dựa vào bộ DAC

2. Trừ t/h trên với Vin và xác định các bit LSB

* Vd: 8-Bit-ADC: bình thường 28=256 bộ so sánh

2 mức: 2·24 = 32 bộ so sánh

N/2-Bit Flash ADC x2N

MSB (D0 … DN/2-1) LSB (DN/2 … DN-1)

N/2-Bit Flash ADC

gain amp

VinN/2-Bit DAC



Giống p/p chuyển đổi song song Hao phí NL ít hơn Dễ sửa lỗi

Thời gian delay lớn hơn Cần có bộ chuyển đổi DAC

Là phương pháp được sử dụng phổ biến nhất đối với các bộ ADC yêu cầu tốc độ cao với độ chính xác vừa phải.

Chuyển đổi song song 2 mức


29

P/p đường ống (Pipelined ADCs)*Là dạng mở rộng của chuyển đổi 2 mức với nhiều

trạm

*Mỗi trạm được kết nối với một xung CKTín hiệu ngõ vào được tách thành nhiều tín hiệu con Kết quả đầu tiên sẽ có sau m chu kỳ xung CK(m – số lượng trạm)

*Các trạm có thể khác nhau

Stage 1 Stage 2 Stage mVin,0 Vin,1 Vin,m-1

CLK

D0 – Dk-1 Dk – D2k-1 Dmk – DN-1



k-Bit ADC

k-Bit DAC

x2k

k Bits

Vin,i

Stage 1

S&H

Stage 2 Stage mVin,0

Vin,i+1

Vin,1 Vin,m-1

Time Alignment & Digital Error Correction

D0 D1 DN-1

CLK

CLK

P/p đường ống (Pipelined ADCs)



Lưu lượng cao

Dễ nâng cấp lên độ phân giải cao hơn

Tốc độ và độ chính xác của bộ khuếch đại phải cao

Yêu cầu có xung CK tần số cao

Hao phí NL

P/p đường ống (Pipelined ADCs)

Documents

Chuong 4 - Adc - Dac