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Cours et TD d’électronique numérique et acquisition des données 2019-2020
pour master 1 physique appliquée
1 Dr H. Moualkia
Chapitre III : Les systèmes logiques combinatoires
1. Les systèmes logiques itératifs
Dans certains cas, un système logique peut être décomposé en un ensemble de sous systèmes
identiques, mis en cascade. Les entrées de chaque sous système, également appelé « cellule »,
sont formées des sorties du sous système précédent (sauf pour le premier sous système) et
d’entrées externe. La sortie de la dernière cellule représente la sortie du système complet. Le
problème revient donc à concevoir une cellule, puis généraliser au système complet.
La conception itérative représente un avantage, surtout pour les problèmes ayant un
grand nombre de variables, mais elle ne conduit pas forcément à un modèle plus simple.
1.1 Circuit de contrôle de parité impaire
Un circuit de contrôle de parité sert à vérifier la parité d’un mot binaire à n bits. Pour un
circuit de contrôle de parité impaire, la sortie S du circuit est égale à 1 si le mot binaire
contient un nombre impaire de « 1 ». Elle est égale à 0, si on a un nombre paire de « 1 ».
Pour un circuit de contrôle de parité paire, on a l’inverse
C1 C2 Cn
Système complet
E2 E3
E1
En+1
Sortie du système complet S1 S2 Sn-1
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2 Dr H. Moualkia
1.1.1 Cas d’un circuit de contrôle de parité impaire X0 et X1
1.1.2 Cas d’un circuit de contrôle de parité impaire à 3 bits : X0, X1 et X2
Dans ce cas il suffit de comparer S1 avec X2. Par exemple si S1 =1 (ceci veut dire que X0 et
X1 contiennent un nombre impaire de « 1 ») et si X2=1, le nombre totale de 1 sera paire ; par
contre si X2=0 le nombre de « 1 » sera impaire ; et inversement pour S1=0.
1.1.3 Cas général d’un contrôleur de parité impaire à (n+1) bits
Le logigramme du circuit de contrôle de parité impaire (n+1) bits, est le suivant :
X0 X1 S1
0 0 0
0 1 1
1 0 1
1 1 0
S1 X2 S2
0 0 0
0 1 1
1 0 1
1 1 0
Sn-1 Xn Sn
0 0 0
0 1 1
1 0 1
1 1 0
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3 Dr H. Moualkia
1.2 Comparateur parallèle de mots binaire
Un comparateur parallèle de mots permet la comparaison d’un mot binaire A avec un autre
mot B de même longueur. Si les deux mots coïncident bit à bit, la sortie du comparateur est à
1.
1.2.1 cas d’un comparateur de mots d’un bit : A0 et B0
1.2.2 Cas d’un comparateur de mots de 2 bits : A1A0 et B1B0
Dans ce cas, il suffit de comparer A1 avec B1 et A0 avec B0. Si on désigne par S1 le résultat
de la première comparaison et par S0 le résultat de la seconde, la sortie du comparateur sera
égale à 1 si S1 et S0 sont tous les deux égaux à 1.
A0 B0 S0
0 0 1
0 1 0
1 0 0
1 1 1
X0 X1
S1
X2
S2 Sn-1
Xn
Sn
Circuit de contrôle de parité impaire (n+1) bits
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S1(A1=B1) S0(A0=B0) S2
0 0 0
0 1 0
1 0 0
1 1 1
1.2.3 Cas général d’un comparateur de mots de (n+1) bits
Sn-1 Sn S
0 0 0
0 1 0
1 0 0
1 1 1
Le logigramme général d’un tel système est donc le suivant :
1.3 Demi-additionneur et additionneur complet
1.3.1 Demi-additionneur
Comparateur de mots (n+1) bits
A0
B0 A1
S0
B1
A2
B2
S1 S2
Sn-1
Sn
An Bn
S
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Un demi-additionneur fait la somme de deux bits di et dj, de même poids. La table de vérité
de ce circuit est la suivante :
,
di dj ⅀i Ri
0 0 0 0
0 1 1 0
1 0 1 0
1 1 0 1
1.3.2 Additionneur complet
L’additionneur complet fait l’addition de deux bits di et dj ainsi que la retenue de l’étage
précédent Ri-1
⅀i
Ri
di
dj
Logigramme d’un demi-additionneur
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di dj ⅀i Ri
0 0 0 0 0
0 0 1 1 0
0 1 0 0 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
L’additionneur complet représente donc deux demi-additionneurs, câblés en cascade
1.4 Demi-soustracteur et soustracteur complet
1.4.1 Demi-soustracteur
Le demi-soustracteur fait la soustraction entre deux bits di et dj, de même poids. La table de
vérité de ce circuit est la suivante ; Di représente la différence et Ri le report :
di dj Di Ri
0 0 0 0
0 1 1 1
1 0 1 0
1 1 0 0
Demi
additionneur
Demi
additionneur
Ou
Ri-1
di
dj didj
di dj Ri
⅀i
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1.4.2 Soustracteur complet
Le soustracteur complet fait la soustraction entre deux bits de même poids di, dj et le report de
l’étage précédent
di dj Di Ri
0 0 0 0 0
0 0 1 1 1
0 1 0 1 1
0 1 1 0 1
1 0 0 1 0
1 0 1 0 0
1 1 0 0 0
1 1 1 1 1
Comme pour l’additionneur complet, le soustracteur complet est l’équivalent de deux demi-
soustracteur mis en cascade.
di
dj Di
Ri
Logigramme d’un demi-
soustracteur
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1.5 Les décodeurs
Un décodeur est un circuit combinatoire, qui a n entrées et 2N sorties, dont une seule est active
à la fois. La sortie active est à 1 et les autres sorties sont à 0. Les 2N sorties correspondent aux
2N combinaisons possibles que l’on peut avoir les N entrées. La sortie active correspond à la
valeur numérique représentant la combinaison affichée sur les entrées.
Par exemple, un décodeur a 2 entrées que l’on désignera par a et b, et 4 sorties : S0, S1,
S2 et S3 ; une pour chacune des 4 combinaisons possibles des entrées.
Pour un décodeur fonctionnant en logique positive, les expréssions des sorties en fonction des
entrées sont les suivantes :
Ce qui correspond à la table de vérité suivante :
A B S0 S1 S2 S3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
Demi
soustracteur
Demi
soustracteur
Ou
Ri-1
di
dj dj
di dj Ri
Di
Soustracteur complet
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1.6 Les encodeurs
Un encodeur est un circuit dont le fonctionnement est inverse à celui du décodeur. Il sert à
générer une sortie codée binaire ou en BCD, à partir d’une seul entrée active à la fois.
1.7 Les multiplexeurs logiques
Un multiplexeur est un circuit qui a 2N entrées recevant des signaux logiques différents et une
seule sortie. La sélection de l’entrée qui doit être transmise en sortie, est obtenue grâce à N
lignes de commandes. A titre d’exemple, un multiplexeur à 8 entreés (Ei, i=1,…, 8) possède 3
lignes de commande (A, B, C) et une sortie S. Le fonctionnement d’un tel circuit est défini
par la table de vérité suivante :
A B C S
0 0 0 E1
0 0 1 E2
0 1 0 E3
0 1 1 E4
1 0 0 E5
1 0 1 E6
1 1 0 E7
1 1 1 E8
Représentation schématique d’un décodeur
Décodeur A
B
S0
S1
S2
S3
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1.8 Les démultiplexeur
Un demultiplexeur fait la fonction inverse d’un multiplexeur, C’est un circuit qui possède E et
2n sorties (S1, S2,…., S2
n). Le transfert de l’entrée vers l’une des sorties se fait se fait grâce à
n signaux de commande (C1, C2, …., Cn). La table de vérité suivante montre le
fonctionnement d’un multiplexeur 4 voies.
C1 C2 S1 S2 S3 S4
0 0 E 0 0 0
0 1 0 E 0 0
1 0 0 0 E 0
1 1 0 0 0 E
Les expressions des sorties en fonction des entrées sont alors définie comme suit :
Ceci correspond au logigramme ci-dessous à gauche. La représentation schématique du
démultiplexeur est celle de la figure ci-dessous .
Multiplexeur
8 voies S
E1
E2
E8
Commande
A B C
Logigramme et représentation schématique d’un multiplexeur 8 voies
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Démultiplexeur E S2
S1
S3
S4
C2 C1
Logigramme et représentation schématique d’un
démultiplexeur 4 voies
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Chapitre IV : les circuits séquentiels
1- Introduction
Un système séquentiel est un système séquentiel est un système dont la sortie dépend de
l’entrée au même instant et aux instants précédents. Il est constitué par un système
combinatoire de base et d’une mémoire (Figure ci-dessous)
x : variables d’entrées primaires ; y : variables d’entrée secondaires
Les fonctions séquentielles de base sont la mémorisation et le comptage
Parmi les circuits séquentiels nous allons étudier dans le cadre de ce cours les bascules (3 types) et les
compteurs
Ces circuits peuvent travailler soit en mode synchrone, soit en mode asynchrone
– mode asynchrone : À tout moment, les signaux d’entrée peuvent provoquer le changement d’état des
sorties (après un certain retard qu’on appelle « temps de réponse ». Ces systèmes sont difficiles à
concevoir et à dépanner.
– mode synchrone : Le moment exact où les sorties peuvent changer d’état est commandé par un
signal d’horloge (train d’ondes carrées ou rectangulaires). Les changements d’état s’effectuent tous
pendant une transition appelée « front » (montant ou descendant). La majorité des systèmes
Sortie Z=f(x,Y)
Système combinatoire
Mémoire
Y
x
y
Entrée au même instant
Entrée au même instant
Précédent
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numériques séquentiels sont synchrones même si certaines parties peuvent être asynchrone (ex. :
reset). Les avantages principaux du mode synchrone sont :
Les bascules que l’on peut considérer comme des mémoires élémentaires, sont les briques de base des
circuits séquentiels. Ce sont les circuits de mémorisation les plus répandus dans les systèmes
numériques en raison de leur rapidité de fonctionnement, de la facilité d’écriture et de lecture
d’information,
2. Les bascules
Les bascules sont les éléments de base des systèmes séquentiels. Elles sont capables de mémoriser une
information logique (1 bits)
Une bascule a deux sorties dont l’une est l’inverse de l’autre. Elles se notent Q et
Q est appelée sortie normale ; est appelée sortie inversée
On dit que la bascule est « 1 » (niveau HAUT) si Q = 1 et
On dit que la bascule est « 0 » (niveau BAS) si Q = 0 et
La bascule comprend un ou plusieurs entrées. Ces derniers déterminent le passage en sortie d’un état à
un autre (basculement).
2.1 Bascule S-R (set-reset)
La bascule S-R possède 2 entrées qu’on appel entées d’excitation S et R
- Lorsque S=1 la sortie de la bascule est égale à 1, quelque soit l’état dans lequel elle se
trouvait
- Lorsque S=1 et R=0 mise à 1 (set)
- Lorsque R=1, S=0, la sortie de la bascule est égale à 0 quelque soit l’état précédent.
- R= 1 ; mise à zéro (reset)
- Lorsque R=S=1) les sorties de la bascule se trouvent dans un état
Bascule
S-R
R
S
Q
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Table de vérité de la bascule S-R
Equation caractéristique de la bascule
Bascule S-R avec des NAND
R S
0 0 0 0
0 0 1 1
0 1 0 1
0 1 1 1
1 0 0 0
1 0 1 0
1 1 0
1 1 1
RS
Q
00 01 11 10
0 0 1 0
1 1 1 0
S
R
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Bascule SR avec des portes NOR
RS
Q
00 01 11 10
0 0 1 0
1 1 1 0
= =
2.2 bascule S-R synchrone
Les bascules SR synchrone ont un fonctionnement soumis à un signal d’horloge CK (signal
carré)
On distingue :
- Les bascules fonctionnant sur front montant 0----------- 1
- Les bascules fonctionnant sur front descendant 1-------0
- Les bascules fonctionnant sur palier nul (Ck=0)
- Les bascules fonctionnant sur palier (Ck=1)
Q S
CK
R
Horloge
Bascule active quand CK=1 CK
CK Bascule active quand CK=0
Bascule active quand
CK
Bascule active quand CK
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Exemple 1: Donner la sortie Q
Table de transition de la bascule S-R
Q S R
0 0 0
0 1 1 0
1 0 0 1
1 1 0
2.3 Bascule SR asynchrone
S
R
CK
S, R Synchrone pour CK=1
S
R
Q
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Il existe 2 entrées asynchrones qui sont prioritaires sur les entrées d’excitation
PR = Preset ------- met à 1------------ RAU
CLR= clear -------- met à 0 ----------- RAZ
PR=1 CLR=0 et R
PR=0 CLR=1 et R
PR=0 CLR=0 S, R commandent le fonctionnement
PR= 1 CLR=1 Pas de fonctionnement
Exemple 2 : Donner la sortie Q
CK
PR=0
CLR
Q
S
R
Q
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3. Les bascules D (Delay = Retard)
Une bascule D c’est une bascule SR qui vérifie l’équation :
Quand S=0 ---------- R=1 donc D=0 et
=0
Quand S=1 ---------- R=0 donc D=1 et
=1
Ce qui donne
Table de vérité
La bascule D est équivalente à la bascule SR dont l’entrée s’est reliée avec R à l’aide d’un
inverseur
D Q
0 0 0
0 1 0
1 0 1
1 1 1
Q
D
CK
Q S CK
R
D
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Exemple 3 : Donner la sortie Q
On a un signal CK qui travaille sur front montant :
Exemple 4 : Donner la sortie Q, sachant que le signal CK travaille sur palier (CK=1)
3.1 Caractéristiques temporelles des circuits séquentiels synchrones
Nous allons définir les intervalles de temps importants utilisés pour caractériser les circuits
séquentiels synchrones. Nous allons prendre l'exemple d’une bascule D de type SN74LS74.
Les temps étudiés pour cette bascule se retrouveront (à quelques variantes près) dans pratiquement
tous les autres circuits séquentiels. Les signaux à l’entrée d’un circuit séquentiel peuvent être classés
en deux catégories :
- Les signaux à action synchrone.
L'entrée D de la bascule est recopiée sur les sorties Q et après un temps de propagation
CK
D
Q
CK
D
Q
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tPLH
ou tPHL
au moment du front actif (ici le front montant) de l'horloge (notée CK, C
P). La donnée doit
être présente sur l’entrée D un temps tSU
(setup time) avant le front actif et être maintenue un temps
tH
(hold time) après ce front. L’impulsion active de l’horloge (ici l’impulsion positive) doit avoir
une durée minimale tW
(width time) pour être prise en compte par la bascule.
Le temps de stabilisation : tsu : est l’intervalle qui précède le front déclencheur du signal d’horloge.
Le temps de maintien tH : est l’intervalle qui suit immédiatement le front déclencheur du signal
d’horloge. La fiche technique du fabriquant de CI indique toujours les valeurs de tsu et tH.
Retard de propagation : ( tPLH= retard associé à la transition BAS à HAUT et tPHL= retard associé à la
transition HAUT à BAS) ; chaque fois qu’un signal doit changer l’état d’une bascule, on observe un
retard entre le moment où le signal est appliqué et le moment où le changement apparaît à la sortie.
Les bascules modernes dans les CI ont des retards de propagation qui vont entre quelques ns et
environ 1µs.
4. Bascule JK
C’est une bascule qui vérifie les relations suivantes :
Ce qui permet :
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La table de transition de la bascule JK
J K
0 0 0
0 1 1
1 0 1
1 1 0
J=0 K=0 Sortie inchangée,
J=0 K=1 Mise à 0,
J=1 K=0 Mise à 0,
J= 1 K=1
Changement d’état,
J K
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 0
Q S CK
R
J
K
Bascule JK synchrone à base de bascule synchrone SR
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Exemple 5 : Donner la sortie Q
5. Bascule T
La bascule T C’est un cas de la bascule JK caractérisé par l’équation : T=J=K, c’est-à-dire
que : - T=o (j=k=0) sortie inchangée
- T=1 (J=K=1) changement d’état
T Q
0 0 0
0 1 1
1 0 1
1 1 0
Q J CK
K
T Q T
CK
J
K
Q
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Exemple 6 : Donner la sortie Q
La sortie de la bascule a une fréquence = (la fréquence d’horloge/2), donc on a un diviseur de
fréquence par ………………..
CK
T=1
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Université Larbi ben M’hidi O.E.B Mars 2020
Faculté des sciences exactes et des sciences de la nature et de la vie
Département des sciences de la matière
Unité d’enseignement : UEF1Electronique numérique et acquisition
Enseignante : Dr H. Moualkia
Master 1 physique appliquée
Travail dirigé N°2
Exercice 1 : Démontrer par la méthode algébrique les identités suivantes
a-
b-
c-
Exercice 2
1- Exprimer la fonction ; à l’aide portes NAND à 2 entrées
Exercice 3
Soit la fonction logique complètement définie, suivante :
Simplifier Z par la méthode de Karnaugh en suivant les étapes ci-dessous:
1- Représenter Z par le tableau de Karnaugh
2- Donner tout les groupements possibles, donner les impliquants premiers.
3- Donner les impliquants premiers essentiels
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Corrigé du travail dirigé N°2
Exercice1
1)
=
=
2)
=
=
3)
Exercice 2
Selon le théorème de Morgan
Théorème de Morgan
Le complément d’une somme de variable logique est égale au produit des
compléments de ces variables
Exemple : = .
Le complément d’un produit de variable logique est égale à la somme des
compléments de ces variables
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Exemple : = +
Exercice3
1) Représentation par le tableau de Karnaugh :
2)
AB
CD
00 01 11 10
00 0 1 0 1
01 1 1 0 0
11 1 1 0 0
10 1 1 1 1
Le groupement « 1 » des cases 4(0100), 5(0101), 6(0110) et 7(0111) permet d’éliminer les variables
C et D et donne
Le groupement « 2 » des cases 2(0010), 6(0110), 15(1110) et 10(1010) permet d’éliminer les variables
Aet B et donne C
Le groupement « 3 » des cases 1(0001), 3(0011), 5(0110) et 7(0111) permet d’éliminer les variables B
et C et donne
Le groupement « 4 » des cases 8(1000) et 10(1010) permet d’éliminer la variable C et donne A
Les impliquants premiers sont : C A
Il sont aussi des impliquants premier essentiels, car les groupements 1, 2, 3 et 4 contiennent au moins
un « 1 » ne pouvant être inclus dans aucun autre impliquant premier .
1 2
3
4
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Références :
[1] : N. Mansouri, les systèmes logiques, Tome1, les éditions de l’université Mentouri Constantine
[2] : Ronald J. Tocci, Traduction par André Lebel, Circuits numériques, Théorie et application, Les
éditions Reynald Goulet INC, DUNOD