利用乾式蝕刻技術製作菱形全包覆式鍺/鍺矽奈米線場效電晶體Diamond-shaped Ge and Ge0.9Si0.1 Gate-All-Around Nanowire FETs with Four {111} Facets by Dry Etch Technology侯福居1、莊尚勳2、袁偉佑、吳建霆1、李耀仁1、陳建亨3、侯拓宏2

1國家奈米元件實驗室、2國立交通大學、3國立暨南大學

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奈米通訊NANO COMMUNICATION 23卷 No. 1 利用乾式蝕刻技術製作菱形全包覆式鍺/鍺矽奈米線場效電晶體

摘　要

本研究群發展出一種新穎的菱形 (Diamond-shaped)全包覆式 (gate-all-around)鍺與鍺矽奈米線場

效電晶體，可將鍺基電晶體的製程微縮至奈米等級。此種菱形通道只需要簡單的乾式蝕刻製程以

及鍺薄膜磊晶技術即可完成，而這些技術在目前的量產製造技術上已是相當成熟。在菱形結構的

形成上，利用三個乾式蝕刻製程步驟來完成菱形的鍺 /鍺矽通道，此三個步驟只需調整不同的氯

(Cl2)與溴化氫 (HBr)氣體比例做等向性 /非等向性 (Isotropic/Anisotropic)蝕刻，即可完成具有四個

{111}晶面的通道表面。再藉由全包覆式閘極結構具有控制能力較佳的優勢、在 {111}表面上的高

載子傳輸速度性質、接近無缺陷的懸浮通道以及鍺矽中的高雜質活化率等特性，在 n型與 p型場

效電晶體都得到相當優良的電性表現，尤其在 p型鍺基場效電晶體上，獲得了具有創記錄的十的

八次方的元件開關電流比。而此研發成果亦己發表於 2015年國際電子元件會議 (IEDM) [1]。

AbstractWe propose a feasible pathway to scale the Ge MOSFET technology by using a novel diamond-

shaped Ge and Ge0.9Si0.1 gate-all-around (GAA) nanowire (NW) FETs with four {111} facets. The

device fabrication requires only simple top-down dry etching and blanket Ge epitaxy techniques

readily available in mass production. The proposed dry etching process involves three isotropic/

anisotropic etching steps with different Cl2/HBr ratios for forming the suspended diamond-

shaped channel. Taking advantages of the GAA configuration, favorable carrier mobility of

the {111} surface, nearly defect-free suspended channel, and improved dopant activation

by incorporating Si, nFET and pFET with excellent performance have been demonstrated,

including an Ion/Ioff ratio exceeding 108, the highest ever reported for Ge-based pFETs.

主題文章638

鍺基電晶體的發產潛力

為了使摩爾定律在十奈米技術節點以下繼續延續下

去，採用高遷移率(High Mobility)鍺(Ge)通道材料代替傳

統的矽(Si)通道材料，以及使用鰭式(Fin)或全包覆式(GAA)

電晶體等多閘極(Multi-gate)結構，將是未來次十奈米節

點發展的重要方向[2-5]。然而，在鍺基場效電晶體的發展

上遇到了一些嚴重的挑戰，其中包括在鍺中n型摻雜的嚴

重擴散、大量的接面漏電流、以及在磊晶時由於鍺與矽

基板的晶格不匹配而導致大量的缺陷形成，都將嚴重影

響鍺通道元件的微縮及操作特性。然而，在過去的文獻

中指出鍺基電晶體之通道表面為{111}方向時，具有較高

的電子遷移率以及可與{100}晶向比擬的電洞遷移率[6-7]。

而目前尚未有完全為{111}表面通道之全包覆式鍺基奈米

線場效電晶體的相關研究。本研究係使用 緣層上的矽晶

片上磊晶鍺薄膜後，再利用簡易的乾式蝕刻技術製作菱

形結構之奈米線。此一全包覆式鍺基奈米線電晶體具有

以下三項特點：

(1)具有四個通道表面皆為{111}晶向的菱形奈米線。

(2)藉由乾式蝕刻移除鍺與矽介面的錯位(Dislocation)缺

陷，得到幾近無缺陷之鍺晶通道。

(3)藉由摻雜10%的矽於鍺薄膜中來提高摻雜活化率與改

善介電層介面特性。

而利用此一方法製作全包覆式鍺通道電晶體得到了

良好的元件特性，其中最大的突破為元件的開關電流比

達到了大於十的八次方。

菱形奈米線的形成與元件製作

圖 1為元件製作的流程圖，其中包括全包覆式鍺基

奈米線場效電晶體 (GAA Ge Nanowire FET)以及鰭式場效

電晶體 (FinFET)之製作流程。首先，將絕緣層上矽 (SOI)

之厚度利用濕式氧化製程及蝕刻後降低至 20奈米。接著

在 SOI上磊晶成長鍺 (或鍺矽 ) 薄膜，其薄膜厚度為 120

奈米。利用電子束微影技術 (E-beam)及乾式蝕刻技術製

作菱形奈米線及鰭式通道結構。首先蝕刻硬遮罩 (Hard

Mask)至鍺薄膜表面，接下來通入氯氣與氧氣並調整電

漿參數達到非等向性蝕刻 (Anisotropic Etch)，並蝕刻出鰭

式通道。而菱形奈米線的形成則需要三個蝕刻步驟：首

先，如圖 1(b)所示，通入氯氣與溴化氫氣體並調整電漿

參數達到等向性蝕刻 (Isotropic Etch)，側向蝕刻結果將自

行停在兩個 {111}晶向之晶面而形成三角形之形狀；接下

來，通入氯氣形成電漿調整為非等向性蝕刻形成尖塔形

狀的結構 (如圖 1(c)所示 )；最後，再以氯氣與溴化氫之

等向性蝕刻方式，沿著 {111}晶向表面做等向性蝕刻，將

下方含大量錯位 (Dislocation)缺陷之鍺掏空，而形成此

圖 1　 菱形全包覆式奈米線與鰭式電晶體元件製作流程圖。

關鍵字／Keywords ● 鍺基電晶體、全包覆式電晶體、乾式蝕刻、奈米線、鍺矽電晶體

● Ge MOSFET、GAA MOSFET、Dry etch、Nanowire、GeSi MOSFET

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一懸浮的菱形奈米線結構 (如圖 1(d)所示 )。此一菱形的

兩組對角角度分別成 70.5°和 109.5°。距離較短之水平

對角線長度為光罩之大小 (即由曝光光罩所定義 )，而垂

直對角線長度為水平對角線長度的 1.41倍。從奈米線下

方到絕緣層上矽之距離可由鍺薄膜之厚度、光罩設計的

線寬與蝕刻硬遮罩時對鍺薄膜之額外蝕刻深度來決定。

接下來，我們分別將氧化鍺 /氧化鋁 (GeO2/Al2O3)及氮化

鈦 (TiN)作為介電層與閘極金屬形成閘極電極。而在汲極

與源極區域，以離子佈植的方式將摻雜 BF2打入形成 p

型場效電晶體及摻雜磷打入形成 n型場效電晶體。以快

速退火活化在 550℃的條件下進行三十秒的退火，完成

全包覆式奈米線與鰭式電晶體元件的製作。圖 2為穿隧

式電子顯微鏡 (TEM)拍攝的菱形全包覆式奈米線與鰭式

電晶體的元件結構圖。

純鍺與鍺矽奈米線電晶體之特性

圖 3結果顯示鍺通道全包覆式 p型電晶體在光罩線

寬為 35 奈米以下時，相較於鰭式電晶體其漏電流可降

低四個數量級。其原因如同插圖所示，主要是在於鍺矽

介面之錯位缺陷被移除，而可讓奈米線形成一接近無缺

陷之通道，降低了元件操作時之接面漏電流。圖 4結果

顯示鍺基全包覆式 p型奈米線電晶體之傳輸特性，其漏

電流非常的低且其電流開關比可高達十的八次方，相較

於其他研究為最高的記錄，並且高於鰭式電晶體的十的

四次方。而 n型電晶體方面，奈米線結構也較鰭式電晶

體結構在開關比的表現上高出兩個數量級。這是因為改

善了電子遷移率、降低閘極介電層之介面態 (Interface

State)與移除了鍺通道之錯位缺陷。

接下來，我們將討論鍺矽電晶體相關特性分析。首

我們進行了倒易空間圖 (Reciprocal Spacing Maps, RSMs)

分析與二次離子質譜儀 (SIMS)的分析，證明了此一鍺矽

薄膜之矽為均勻分布且其含量約 10%。在純鍺薄膜與鍺

矽薄膜雜質活化 (Impurity Activation)的比較上，藉由圖

5之片電阻量測中可以看出在鍺矽薄膜相較於純鍺薄膜

圖 2　 (a)菱形全包覆式奈米線與 (b)鰭式電晶體之結構。

圖 3　 全包覆式與鰭式電晶體兩種結構在不同線寬下之漏電流比

較。

圖 4　 p型全包覆式電晶體之傳輸特性及插圖中鰭式電晶體之傳

輸特性。

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其活化的程度較高，得到了較低的片電阻值。而在霍爾

效應量測 (Hall Effect Measurement)中，也顯示了鍺矽薄

膜在 p型摻雜中為十的二十次方遠高於純鍺薄膜的十的

十九次方。因此在元件傳輸特性上，鍺矽的操作電流為

純鍺的 2.25倍，並且鍺矽電晶體具有較優良的介電層介

面，在次臨界擺幅上也有較好的表現 (圖 6)。

結　論

本研究群研發出一種新穎的菱形全包覆式鍺與鍺

矽奈米線場效電晶體，提供了鍺基電晶體在半導體技術

演進中，元件尺寸微縮至十奈米節點以下的應用能力。

此種全包覆式菱形通道結構具有非常優良的通道控制能

力。而此一懸浮的菱形奈米線通道的特徵中，包含了具

有四個鍺材料載子傳輸速度較佳的 {111}晶向表面、較低

的介面態 (Dit)以及去除鍺通道中的錯位缺陷使其成為接

近無缺陷的傳輸通道，進而優化了元件的操作特性。而

在鍺的磊晶薄膜中加入 10％的矽，更可以增加雜質活化

量以及進一步地改善介面缺陷，增加元件的操作電流及

改善次臨界擺幅 (Subthreshold Swing)。更重要的是，此

一元件可藉由簡易的乾式蝕刻製程以及鍺薄膜磊晶技術

即可完成最重要的關鍵製程步驟。

參考資料

[1] Yao-Jen Lee et al., “Diamond-shaped Ge and Ge0.9Si0.1

Gate-All-Around Nanowire FETs with Four {111} Facets

by Dry Etch Technology,” in IEDM Tech. Dig., 15.1,

2015.

[2] J. W. Peng et al., “CMOS Compatible Ge/Si Core/Shell

Nanowire Gate-All-Around pMOSFET Integrated with

HfO2/TaN Gate Stack,” in IEDM Tech. Dig., p. 931,

2009.

[3] Shu-Han Hsu et al., ”Nearly Defect-free Ge Gate-All-

Around FETs on Si Substrates,” in IEDM Tech. Dig.,

p.825, 2011.

[4] Shu-Han Hsu et al., “Triangular-channel Ge NFETs on Si

with (111) Sidewall-Enhanced Ion and Nearly Defect-free

Channels,” in IEDM Tech. Dig. , P. 525, 2012.

[5] Sylvain Barraud et al., “Top-Down Fabrication of Epitaxial

SiGe/Si Multi-(Core/Shell) p-FET Nanowire Transistors,”

IEEE Trans. Electron Devices, vol. 61, no. 4, p.9535,

Apr. 2014.

[6] A. Toriumi et al., “Material Potential and Scalability

Challenges of Germanium CMOS,” in IEDM Tech.

Dig., p646, 2011.

[7] Khairul Alam et al., “A Ge Ultrathin-Body n-Channel

Tunnel FET: Effects of Surface Orientation,” IEEE

Trans. Electron Devices, vol. 61, no. 11, p. 3594, 2014.

圖 5　 鍺與鍺矽之片電阻量測。

圖 6　 鍺與鍺矽電晶體之傳輸特性比較。