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画素並列信号処理を行う撮像デバイスの実現に向けた３次元集積回路の作製後藤正英　　萩原　啓　　井口義則　　大竹　浩

Fabrication of Three-Dimensional Integrated Circuits for CMOS Image Sensors with Pixel-Parallel Signal Processing

Masahide GOTO, Kei HAGIWARA, Yoshinori IGUCHI and Hiroshi OHTAKE

要　約

将来の映像システムに求められる超高精細と高フレーム

レートとを両立できる次世代の撮像デバイスの実現を目指

して，受光部の直下に，画素ごとに信号処理回路を集積

し，デバイスの深さ方向に信号を伝達する３次元構造撮

像デバイスの研究を進めている。半導体デバイスの３次

元集積化を行う技術としては，シリコン貫通電極（TSV：

Through Silicon Via）を用いる手法が一般的であるが，

TSVを撮像デバイスの画素内に形成することは難しい。今

回，TSVを用いずにトランジスターを３次元的に直接接続

することが可能な，直接接合による３次元集積化技術の開

発に取り組み，本技術を用いた３次元集積回路の作製を

行った。その結果，異なる基板上のトランジスターを接続し

た３次元構造の回路が動作することを確認し，画素並列で

信号処理を行う撮像デバイスの実現の見通しを得た。

ABSTRACT

We studied a three-dimensional (3D)-integrated image

sensor that is capable of pixel-parallel signal processing,

thereby meeting the demand for high-resolution and

high-frame-rate imaging. Unlike the conventional

3D-stacked devices using through silicon vias (TSVs),

which are not applicable to image sensor pixels of a

few micrometers or less due to its hole diameter larger

than the pixel size, we have recently developed a novel

3D-structuring method by using the direct bonding that

could transfer signals vertically without using TSVs.

Demonstrations are performed on 3D-CMOS inverters

and 3D-ring oscillators with 101 stages through the low-

temperature hybrid bonding of Au contacts embedded

in a SiO2 surface. The experimental results show that

the developed technology is promising for high-density

3D-integrated circuits.

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１．まえがき

当所では，将来の映像システムに求められる超高精細と高フレームレート＊１の両立が可能な撮像デバイスの実現を目指して，３次元構造撮像デバイスの研究を進めている。

１図に示す現行の一般的な撮像デバイスでは，受光部や増幅回路からなる画素と，その周辺に配置されたA/D（Analog to Digital）変換回路等の信号処理回路が，同一の素子平面内に存在し，各列の複数の画素が１つの信号処理回路を共用する「列並列信号処理」１）を用いて，信号を読み出している。この場合，１画素あたりの信号処理時間は，１フレーム期間＊２を列の画素数で割った値となるため，高精細化によって画素が増えるほど信号処理時間が短くなり，フレームレートの維持や改善が難しいという問題が生じる。

一方，各画素が専用の信号処理回路を持ち，信号処理

を画素内で行う「画素並列信号処理」２）～３）では，信号処理時間が画素数の制約を受けず，フレーム期間の短縮が可能となるため，毎秒10,000フレームといった高いフレームレートを達成した例も報告されている３）。しかし，多数のトランジスターから成る信号処理回路を各画素内に平面的に配置することで画素が大きくなり，画素数が制限されて精細度が低下してしまうという問題があった。

これらの問題を解決するために，我々は２図に示す３次元構造撮像デバイスを提案している４）～７）。このデバイスは，受光部や信号処理回路などの機能を持つ複数の基板を積層した３次元構造を有する。各画素の受光部で発生した信号は，基板の深さ方向に伝達され，受光部直下にある画素ごとの信号処理回路で処理される。本デバイスでは，信号処理回路を３次元的に集積することがで

＊１フレームレートとは，単位時間あたりに撮影できる画面の枚数。

＊２動画像において１枚の画面を撮影するのに要する時間。フレームレートの逆数となる。

信号処理時間列の画素数分繰り返し

1フレーム期間

列並列信号処理

信号処理回路

画素

受光部列

信号処理時間

1フレーム期間画素並列信号処理

信号処理回路

画素 受光部

積層

１図　現行の撮像デバイス

２図　３次元構造撮像デバイス

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きるため，画素サイズを拡大することなく画素並列信号処理が可能となり，超高精細と高フレームレートとが両立できる。

３次元構造を有するデバイスの信号伝達には，従来，主にTSV（Through Silicon Via：シリコン貫通電極）＊３

が用いられてきた８）～９）。これまでに，３次元集積化された撮像デバイスに関する報告10）～ 11）もなされているが，これらの報告においては，深さ方向の信号伝達手段であるTSVが複数の画素で共有されており，画素並列信号処理は実現されていない。これは，撮像デバイスの画素サイズ（一般に２～３μm角）よりも，現行のTSVのサイズ（一般に直径５μm以上）が大きいため，画素ごとにTSVを配置することが難しいことが理由である。

我々は，TSVを用いずにトランジスターを３次元的に直接接続することが可能な技術の開発に取り組み，SiO2

（二酸化シリコン）層間絶縁膜＊４内に微細なAu（金）電極を埋め込んだ後に表面を平坦化し，基板どうしを直接接合する３次元集積化技術を開発した。また，この技術を用いた３次元集積回路を作製し，その特性を検証した。

本稿では，開発した３次元集積化技術の概要について述べた後，３次元構造撮像デバイスの実現に向けた３次元集積回路の作製と，その評価結果について報告する。

２．３次元集積化技術

３次元集積化の工程を３図に示す。各工程における処理は次のとおりである。（a） 完全空乏型SOI（FDSOI：Fully Depleted Silicon

on Insulator）＊５基板を用いる。

（b） 基 板 の 活 性 層 ＊ ６ にMOS（Metal Oxide Semi-conductor）トランジスターを形成した後，Al（アルミニウム）配線層を形成する。活性層の厚さは50nmとした。

（c） Al配線上のSiO2層間絶縁膜内に微細な穴を形成した後，メッキでAu膜を形成する。

（d） CMP（Chemical Mechanical Polishing： 化 学 機械研磨）＊７による平坦化を行い，SiO2層間絶縁膜に接合用のAu電極を埋め込む。

（e） 基板を20mm角の大きさに切り出した後，Ar（アルゴン）プラズマとO2（酸素）プラズマ＊８により表面活性化処理＊９を行う。

（f） 荷重2,000N，温度200℃で60分間加圧し，上下基板を接合する。

この３次元集積化技術は，薄いSiO2層間絶縁膜内に微細なAu電極を埋め込むため，従来のTSVとは異なり，電極のサイズを直径１μm以下まで縮小することができる。また，200℃という低温で接合を行うため，接合工程が，基板上に形成されているトランジスターの特性に悪影響を与えることがない。接合の工程を繰り返すことで，３図（g）に示すように積層数を３層以上に増やす

ArプラズマO2プラズマ

（d）

（e） （f）

（a） （b）（c）

（g）

Au

AuAlSiO2層間絶縁膜

支持基板支持基板 MOSトランジスター

埋め込み酸化膜活性層

３図　３次元集積化の工程

＊３シリコン基板を貫通した穴に電極を通して，積層した基板の配線どうしを接続する技術。

＊４トランジスターの配線層と配線層の間に形成するSiO2などの絶縁層。

＊５ SOIは，シリコンの支持基板の上にSiO2膜（埋め込み酸化膜と呼ばれる）を形成し，その上にデバイスを作る薄いシリコン層（活性層）を形成した基板。活性層が特に薄い（50nm以下）ものをFDSOIと呼ぶ。

＊６デバイスを形成するシリコン層。

＊７化学反応と機械的研磨の複合作用で，基板表面を平坦化する方法。

＊８プラズマとは，電気的に正と負に分離している気体。

＊９ 基板の表面を清浄化して，化学結合を形成しやすい活性な状態にする処理。

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報告 01

ことも可能であり，３次元構造撮像デバイスの形成に適した集積化技術である。

CMPによる平坦化後の基板表面の写真を４図と５

図に示す。４図はSiO2部分の原子間力顕微鏡（AFM：Atomic Force Microscope）＊10による観察像で，表面の平均粗さは0.15nmであり，Siウェハーの表面とほぼ同等である。５図はAu電極部分の走査型電子顕微鏡（SEM：Scanning Electron Microscope）＊11による観察像で，作製したAu電極の最小サイズは直径３μmである。直径10μmのAu電極を接合した基板の断面SEM像を６図に

示す。接合面に隙間などは見られず，良好な接合が得られていることを確認した。

接合の信頼性を評価するために，上下基板のAl配線が多数のAu電極（直径10μm）で互いに接続されるデイジーチェーン（数珠つなぎ）素子を作製した。その測定結果を７図に示す。23,000個以上の電極を一括して接

４図　 平坦化後の SiO2 表面の AFM 像 ５図　 平坦化後の Au 電極の SEM 像

＊10先鋭なプローブを物質に近接させ，プローブと物質の間に働く原子間力を検出して，物質表面の形状を可視化する顕微鏡。

＊11電子ビームを物質に照射し，物質表面から放射する電子を検出することで，表面の構造を可視化する顕微鏡。

平面構造 3次元構造

P型

N型

接合電極数 （個）

抵抗値 (kΩ)

0

4

2

6

8

10

0 25,00020,00015,00010,0005,000

0.34Ω/ 接合

６図　接合部の断面 SEM 像

８図　３次元構造 CMOS インバーターの構成

７図　デイジーチェーン素子の測定結果

平均粗さ：0.15nm

SiO2

SiO2

Au

3μm

Au接合面

1μm

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合することに成功した。デイジーチェーンの抵抗値は，接合電極数に対して線形に増加し，１接合あたりの抵抗は0.34Ωであり，回路動作に影響のない値であることを確認した。

３．３次元集積回路の作製

本集積化技術の効果を検証するために，３次元構造のCMOS（Complementary Metal Oxide Semiconductor）インバーター＊12を作製した。８図のように，CMOSインバーターを構成するN型とP型の２つのトランジスターを上下の基板に分けて形成し，対向させて接続した。３次元集積化により，従来の平面構造に比べて回路の密度を向上させることができる。９図に，直径３μmのAu電極を用いて作製した３次元構造CMOSインバーターの静特性を示す。提案する３次元構造により，論理回路の基本動作が得られることを確認した。なお，同じプロセスで作製した平面構造の回路と特性が一致しており，３次元集積化による特性への悪影響は見られなかった。

多数の接合電極から成る回路が動作することを検証

するために，３次元構造のリングオシレーター＊13を作製した。広い面積にわたって多数の電極を接続するため，ここでは回路の動作検証を優先させて，Au電極の直径を50μmに設定した。リングオシレーターは101段のCMOSインバーターをリング状に直列接続した構成で，パルス状の発振波形を出力する。接合前の基板写真を10図に示す。発振回路の出力を得るには，これら100個以上のAu電極が全て接続している必要がある。作製した３次元構造リングオシレーターの特性を11図に示す。700kHzでパルス波形を発生する発振動作を確認した。このように，多数の電極が接続した立体構造の回路が動作することが分かり，今後，さまざまな集積回路が作製できる見通しが得られた。

４．回路シミュレーションによる評価

回路シミュレーションにより，３次元集積回路の動

時間 （μs）

電圧 （V）

0

1.0

2.0

0 8 10642

11 図　 ３次元構造リングオシレーターの特性

＊12入力電圧を反転して出力する論理回路。

＊13複数のCMOSインバーターをリング状に直列接続した発振回路。

入力電圧 （V）

出力電圧 （V）

0

1.0

0.5

1.5

2.0

0 2.01.51.00.5

　　 ３次元構造　　 平面構造

0.8mm

6.6mm

Au

200μm

９図　 ３次元構造 CMOS インバーターの静特性 10 図　 ３次元構造リングオシレーターの接合前の写真

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報告 01

特性を評価した。12図に３次元構造リングオシレーターの等価回路図を示す。Au電極の抵抗RBONDの算出には，デイジーチェーン素子による実験で得られた測定値（直径10μmの電極に対して0.34Ω）を用いた。Alパッド容量CPADとAl配線抵抗RWIREは，実際にレイアウトした面積から算出した。リングオシレーターの発振周波数をさまざまな直径のAu電極に対して調べたシミュレーション結果を13図に示す。直径50μmの電極に対する発振周波数は670kHzとなり，測定値に近い値を示した。一方，直径１μmの電極に対しては発振周波数が約100MHzまで上昇している。これは，同じプロセスで作製した平面構造のリングオシレーターの発振周波数に等しい値である。このように，微細な電極を用いることで，従来の平面的な回路と同等の高速化が可能であることが分かった。

５．むすび

画素並列信号処理を行う撮像デバイスの実現に向けて，微細なAu電極を用いてトランジスターどうしを直接接続する技術を開発し，３次元集積回路を作製した。特性評価の結果，設計通りの動作を確認するとともに，さらなる高集積化の可能性を示した。トランジスター単位の高密度集積を可能とする本３次元集積化技術は，撮像デバイスに限らず，高密度化が求められる将来の３次

元集積回路の形成手段としても有用である。今後は，本技術を用いて画素並列信号処理を行う３次元構造撮像デバイスの開発を目指す。

なお，本研究は東京大学と共同で行った。

　本稿は，IEEE Transactions on Electron Devices誌に掲載され

た以下の論文を元に加筆・修正したものである。

M. Goto, K. Hagiwara, Y. Iguchi, H. Ohtake, T. Saraya, E. Higurashi,

H. Toshiyoshi and T. Hiramoto：“3-D Silicon-on-Insulator Integrated

Circuits with NFET and PFET on Separate Layers Using Au/SiO2

Hybrid Bonding，”IEEE Transactions on Electron Devices，Vol.61，

No.8，pp.2886-2892（2014）

Au電極の直径 （μm）

発振周波数 （Hz）

106

105

107

108

109

0 5040302010

100MHz

670kHz

13 図　発振周波数のシミュレーション結果

CPAD

CPAD

RWIRE

RBOND

RWIRE

CPAD ： AIパッド容量RWIRE ： AI配線抵抗RBOND ： Au電極抵抗

12 図　 リングオシレーターの等価回路

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１） E. R. Fossum：“CMOS Image Sensor：Electronic Camera-on-a-chip，”IEEE Transactions on Electron Devices，Vol.44，No.10，pp.1689-1698（1997）

２） F. Andoh, H. Shimamoto and Y. Fujita：“A Digital Pixel Image Sensor for Realtime Readout，”IEEE Transactions on Electron Devices，Vol.47，No.11，pp.2123-2127（2000）

３） S. Kleinfelder, S. Lim, X. Liu and A. El Gamal：“A 10000 Frames/s CMOS Digital Pixel Sensor，”IEEE Journal of Solid-State Circuits，Vol.36，No.12，pp.2049-2059（2001）

４） M. Goto, K. Hagiwara, Y. Iguchi, H. Ohtake, T. Saraya, H. Toshiyoshi and T. Hiramoto：“Development of Novel MOSFET with Front and Back Side Electrodes for 3D-Structured Image Sensors，”ECS Transactions，Vol.50，No.14，pp.49-54（2012）

５） 萩原，後藤，大竹，井口，更屋，年吉，日暮，平本：“表面活性化処理を用いた金属/ 絶縁体混在基板の直接接合，”第60回応用物理学会春季学術講演会，29a-G7-5（2013）

６） M. Goto, K. Hagiwara, Y. Iguchi, H. Ohtake, T. Saraya, E. Higurashi, H. Toshiyoshi and T. Hiramoto：“Three-Dimensional Integrated Circuits with NFET and PFET on Separate Layers Fabricated by Low Temperature Au/SiO2 Hybrid Bonding，”Proc. IEEE SOI-3D-Subthreshold Microelectronics Technology Unified Conference (S3S)，11.2（2013）

７） M. Goto, K. Hagiwara, Y. Iguchi, H. Ohtake, T. Saraya, H. Toshiyoshi and T. Hiramoto：“A Novel MOSFET with Vertical Signal-Transfer Capability for 3D-Structured CMOS Image Sensors，”IEEJ Trans. Electrical and Electronic Engineering，Vol.9，No.3，pp.329–333（2014）

８） 傳田：“三次元実装のためのTSV技術，”工業調査会（2009）

９） N. Lietaer, M. M. V. Taklo, K. Schjølberg-Henriksen and P. Ramm：“3D Interconnect Technologies for Advanced MEMS/NEMS Applications，”ECS Transactions，Vol.25，No.38，pp.87-95（2010）

10） K. Kiyoyama, K. W. Lee, T. Fukushima, H. Naganuma, H. Kobayashi, T. Tanaka and M. Koyanagi：“A Very Low Area ADC for 3-D Stacked CMOS Image Processing System，”IEEE International 3D System Integration Conference (3DIC) Digest of Technical Papers，5-1（2011）

11） S. Sukegawa, T. Umebayashi, T. Nakajima, H. Kawanobe, K. Koseki, I. Hirota, T. Haruta, M. Kasai, K. Fukumoto, T. Wakano, K. Inoue, H. Takahashi, T. Nagano, Y. Nitta, T. Hirayama and N. Fukushima：“A 1/4-inch 8Mpixel Back-Illuminated Stacked CMOS Image Sensor，”Proc. IEEE International Solid-State Circuits Conference (ISSCC)，pp.484-485（2013）

参考文献

後ご

藤とう

正まさ

英ひで

2000年入局。同年から放送技術研究所において，固体撮像デバイス，シリコンマイクの研究に従事。現在，放送技術研究所新機能デバイス研究部に所属。博士（工学）。

井い

口ぐち

義よし

則のり

2001年入局。同年から放送技術研究所において，固体撮像デバイス，シリコンマイクの研究に従事。現在，放送技術研究所新機能デバイス研究部上級研究員。

大おお

竹たけ

浩ひろし

1982年入局。同年から放送技術研究所において，超高速度CCDおよび次世代放送用撮像デバイスの研究に従事。現在，放送技術研究所新機能デバイス研究部上級研究員。

萩はぎ

原わら

啓けい

1995年入局。富山放送局を経て，1998年から放送技術研究所において，大型ディスプレー（PDP，FED），シリコンマイク，エナジーハーベスティングの研究に従事。現在，放送技術研究所新機能デバイス研究部副部長。博士（工学）。

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