Capitulo02.ppt

[ Arquitectura de Computadores ]

SISTEMAS DIGITALES

Präsentation

Pontificia Universidad Católica de ChileEscuela de Ingeniería

Departamento de Ciencia de la Computación

IIC 2342Semestre 2006-2

Domingo Mery

D.Mery 1 Arquitectura de Computadores

PräsentationD.Mery 2 Arquitectura de Computadores

[ Índice ]

2.1. Álgebra Booleana

2.2 Circuitos combinacionales

2.3. Circuitos aritméticos

2.4. Circuitos sincrónicos

2.5. Memorias

PräsentationD.Mery 3 Arquitectura de Computadores

[ Índice ]





2.5. Memorias

[ Sistemas Digitales ]

Präsentation

Álgebra Booleana


Aproximadamente en el año 1850 George Boole, desarrolló un sistema algebraico para formular proposiciones con símbolos.

George Boole1815-1864


Präsentation

Álgebra Booleana


Su álgebra consiste en un método para resolver problemas de lógica que recurre solamente a los valores binarios 1 y 0 y a tres operadores:

• AND (y) • OR (o) • NOT (no)

George Boole1815-1864

010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101


Präsentation

Álgebra Booleana


Las variables Booleanas sólo toman los valores binarios: 1 ó 0.

Una variable Booleana representa un bit que quiere decir:

Binary digIT


Präsentation

Álgebra Booleana


x y x+y

0 0 0

0 1 1

1 0 1

1 1 1

Operación OR:


Präsentation

Álgebra Booleana


x y x+y

0 0 0

0 1 1

1 0 1

1 1 1

Operación OR:

Si una de las entradas es 1, entonces la salida es 1


Präsentation

Álgebra Booleana


Compuerta OR:

x

yx + y


Präsentation

Álgebra Booleana


x y x y

0 0 0

0 1 0

1 0 0

1 1 1

Operación AND:


Präsentation

Álgebra Booleana


x y x y

0 0 0

0 1 0

1 0 0

1 1 1

Operación AND:

Si una de las entradas es 0, entonces la salida es 0


Präsentation

Álgebra Booleana


Compuerta AND:

x

yx y


Präsentation

Álgebra Booleana


Operación NOT:

x x

0 1

1 0


Präsentation

Álgebra Booleana


Operación NOT:

x x

0 1

1 0

La salida es la negación de la entrada


Präsentation

Álgebra Booleana


Compuerta NOT:

x x


Präsentation

Álgebra Booleana


Ejercicio:

Encontrar w = x y + y z para todas las combinaciones.


Präsentation

Álgebra Booleana


Ejercicio:

Encontrar w = x y + y z para todas las combinaciones.

x y z xy yz w

0 0 0 0 0 0

0 0 1 0 0 0

0 1 0 0 0 0

0 1 1 0 1 1

1 0 0 1 0 1

1 0 1 1 0 1

1 1 0 0 0 0

1 1 1 0 1 1


Präsentation

Álgebra Booleana


Postulados de Identidad:

• 0 + x = ?

• 1 × x = ?


Präsentation

Álgebra Booleana



• 0 + x = x

• 1 × x = ?


Präsentation

Álgebra Booleana



• 0 + x = x

• 1 × x = x


Präsentation

Álgebra Booleana


Propiedad conmutativa:

• x + y = ?

• x y = ?


Präsentation

Álgebra Booleana



• x + y = y + x

• x y = ?


Präsentation

Álgebra Booleana



• x + y = y + x

• x y = y x


Präsentation

Álgebra Booleana


Axiomas de complemento:

• x x = ?

• x + x = ?


Präsentation

Álgebra Booleana



• x x = 0

• x + x = ?


Präsentation

Álgebra Booleana



• x x = 0

• x + x = 1


Präsentation

Álgebra Booleana


Teorema de idempotencia:

• x x = ?

• x + x = ?


Präsentation

Álgebra Booleana



• x x = x

• x + x = ?


Präsentation

Álgebra Booleana



• x x = x

• x + x = x


Präsentation

Álgebra Booleana


Teorema de elementos dominantes:

• x × 0 = ?

• x + 1 = ?


Präsentation

Álgebra Booleana



• x × 0 = 0

• x + 1 = ?


Präsentation

Álgebra Booleana



• x × 0 = 0

• x + 1 = 1


Präsentation

Álgebra Booleana


Propiedad distributiva:

• x ( y + z ) = ?

• x + ( y z ) = ?


Präsentation

Álgebra Booleana



• x ( y + z ) = x y + x z

• x + ( y z ) = ?


Präsentation

Álgebra Booleana



• x ( y + z ) = x y + x z

• x + ( y z ) = ( x + y ) ( x + z )


Präsentation

Álgebra Booleana


Ley involutiva:

• ( x ) = ?


Präsentation

Álgebra Booleana


Ley involutiva:

• ( x ) = x


Präsentation

Álgebra Booleana


Teorema de absorción:

• x + x y = ?

• x ( x + y ) = ?


Präsentation

Álgebra Booleana



• x + x y = x

• x ( x + y ) = ?


Präsentation

Álgebra Booleana



• x + x y = x

• x ( x + y ) = x


Präsentation

Álgebra Booleana


Teorema del consenso:

• x + x y = ?

• x ( x + y ) = ?


Präsentation

Álgebra Booleana



• x + x y = x + y

• x ( x + y ) = ?


Präsentation

Álgebra Booleana



• x + x y = x + y

• x ( x + y ) = x y


Präsentation

Álgebra Booleana


Teorema asociativo:

• x + ( y + z ) = ?

• x ( y z ) = ?


Präsentation

Álgebra Booleana


Teorema asociativo:

• x + ( y + z ) = ( x + y ) + z

• x ( y z ) = ?


Präsentation

Álgebra Booleana


Teorema asociativo:

• x + ( y + z ) = ( x + y ) + z

• x ( y z ) = ( x y) z


Präsentation

Álgebra Booleana


Leyes de Morgan:

• ( x + y ) = ?

• ( x y ) = ?


Präsentation

Álgebra Booleana


Leyes de Morgan:

• ( x + y ) = x y

• ( x y ) = ?


Präsentation

Álgebra Booleana


Leyes de Morgan:

• ( x + y ) = x y

• ( x y ) = x + y

Präsentat

ionD.Mery 50 Arquitectura de Computadores

[ Índice ]





2.5. Memorias

010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101010101010100101010101010101010010101010110010101


Präsentation

Circuitos combinacionales


Un circuito combinacional es aquel cuya salida depende sólo de las entradas.

Es decir:

• No depende de la salida• No depende del tiempo


Präsentation



Compuerta AND:

x

yx y

x y x y

0 0 0

0 1 0

1 0 0

1 1 1TABLA DE VERDAD


Präsentation



Compuerta NAND:

x

yx y

x y x y

0 0 1

0 1 1

1 0 1



Präsentation



Compuerta OR:

x

yx + y

x y x+y

0 0 0

0 1 1

1 0 1



Präsentation



Compuerta NOR:

x

yx + y

TABLA DE VERDAD

x y x+y

0 0 1

0 1 0

1 0 0

1 1 0


Präsentation



Compuerta XOR (OR exclusivo):

x

yx + y

x y x+y

0 0 0

0 1 1

1 0 1



Präsentation



Compuerta XNOR (NOR exclusivo):

x

yx + y

x y x+y

0 0 1

0 1 0

1 0 0



PräsentationD.Mery 58 Arquitectura de

Computadores

Ejercicio:

Diseñe el circuito combinacional que realice la función

w = x y + y z .




Computadores

Ejercicio:


w = x y + y z .


xy

z

w



Computadores

Primera Ley de Morgan:

• ( x + y ) = x y


x

yx + y = x y



Computadores

Primera Ley de Morgan:

• ( x + y ) = x y = x y


x

yx y



Computadores

Segunda Ley de Morgan:

• ( x y ) = x + y


x

yx y = x + y



Computadores

Segunda Ley de Morgan:

• ( x y ) = x + y = x + y


x + yx

y



Computadores

Ejercicio:


w = x y + y z usando sólo compurtas NAND de dosentradas.




Computadores


xy

z

w

Ejercicio:


w = x y + y z usando sólo compurtas NAND de dosentradas.



Computadores




Computadores


xyz w



Computadores


MAPAS DE KARNOUGH:

• Para dos variables• Para tres variables• Para cuatro variables

(temas vistos en la pizarra)



Computadores


Ejemplo:

Display de 7 segementos.¿Cómo se despliega un número binario en un display de 7 segmentos?

?0111



Computadores


Ejemplo:

Display de 7 segementos.¿Cómo se despliega un número binario en un display de 7 segmentos?



Computadores


a b c d e f g

0 0 0 0 0 0 0 1

1 1 0 0 1 1 1 1

2 0 0 1 0 0 1 0

3 0 0 0 0 1 1 0

4 1 0 0 1 1 0 0

5 0 1 0 0 1 0 0

6 0 1 0 0 0 0 0

7 0 0 0 1 1 1 1

8 0 0 0 0 0 0 0

9 0 0 0 1 1 0 0

A 0 0 0 1 0 0 0

b 1 1 0 0 0 0 0

C 0 1 1 0 0 0 1

d 1 0 0 0 0 1 0

E 0 1 1 0 0 0 0

F 0 1 1 1 0 0 0



Computadores


En un display de 6 dígitos, cuántos cables de entrada se necesitan para desplagar un número?



Computadores




Computadores




Computadores




Computadores




Computadores




Computadores


Präsentat


[ Índice ]





2.5. Memorias


Präsentation

Circuitos aritméticos


ADICIÓN BINARIA: dec

Regla 1: 0 + 0 = 0

Regla 2: 0 + 1 = 1

Regla 3: 1 + 0 = 1

Regla 4: 1 + 1 = 2


Präsentation



ADICIÓN BINARIA: dec bin

Regla 1: 0 + 0 = 0 0 0

Regla 2: 0 + 1 = 1 0 1

Regla 3: 1 + 0 = 1 0 1

Regla 4: 1 + 1 = 2 1 0


Präsentation



ADICIÓN BINARIA:A + B dec bin

Regla 1: 0 + 0 = 0 0 0

Regla 2: 0 + 1 = 1 0 1

Regla 3: 1 + 0 = 1 0 1

Regla 4: 1 + 1 = 2 1 0

suma

acarreo



Computadores

Suma de dos bits:

A B suma acarreo

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1


¿Cómo sería el circuito combinacional de suma y acarreo?



Computadores

Suma de dos bits:


A

Bsuma

acarreo



Computadores

Suma de dos bits:


A

Bsuma ()

acarreo (As)

half adder



Computadores

Suma de dos bits:


A

B

As

Half Adder



Computadores


¿Cómo se suman números de dos bits?

Ej:

1 1 + 1 1

___________________



Computadores



Ej:11 1

+ 1 1 ___________________

0



Computadores



Ej:1 1

1 1 + 1 1

___________________

1 0



Computadores



Ej:1 1

1 1 + 1 1

___________________

1 1 0



Computadores



Ej:1 1

1 1 + 1 1

___________________

1 1 0

Se necesita un Full Adder que considere el acarreo.

Full AdderA

B

Ae

As



Computadores


Half Adder

A

B

Ae

As

Full Adder

Half Adder

As

As

A

B



Computadores

Suma de dos bits con acarreo:


Ae

B

As

Full AdderA



Computadores


Ejercicio: diseñar un sumador de cuatro bits usando half y/o full adders.

Ae

B

As

Full AdderA

A

B

As

Half Adder

A4 A3 A2 A1

B4 B3 B2 B1+

C5 C4 C3 C2 C1



Computadores


A4 A3 A2 A1

B4 B3 B2 B1+

C5 C4 C3 C2 C1

A1

B1

AsHA

AsFA

AsFA

Ae

AsFA

Ae

AeA2

B2

A3

B3

A4

B4

C1

C2

C3

C4

C5

sumador de cuatro bits



Computadores


A4 A3 A2 A1

B4 B3 B2 B1+

C5 C4 C3 C2 C1

sumador de cuatro bits

Especificaciones técnicas


Präsentation



SUSTRACCIÓN BINARIA:

Para restar dos números binarios se utiliza el complemento a 2.

El complemento a 2 de un número binario es su complemento + 1.

Ej: 0010 1011

1101 0100 + 1

1101 0101

Complemento a 2



Computadores


Ejercicio: diseñar un circuito combinacional que calcule el complemento a 2 de un número de 8 bits.


Präsentation




Para calcular la resta binaria C = A-B

• se calcula: B’ = complemento a 2 de B.

• se calcula: C = A+B’.


Präsentation




Para calcular la resta binaria C = A-B

• se calcula: B’ = complemento a 2 de B.

• se calcula: C = A+B’.

Ejemplo: 57 – 34:

57: 0011 1001 (A)34: 0010 0010 (B)not 1101 1101 not(B)+1 1101 1110 B’ 10001 0111 A+B’ => 0001 0111 = 23dec

Präsentat


[ Índice ]





2.5. Memorias


Präsentation

Circuitos sincrónicos


Los circuitos sincrónicos funcionan sobre la base del tiempo.

Es decir, las salidas dependen no sólo de las entradas.

Sino del estado en que estaban las salidas y del tiempo.


Präsentation



Flip-flop RS

S Q

QR

S R Q

0 0 ?

0 1 ?

1 0 ?

1 1 ?


Präsentation



Flip-flop RS

S Q

QR

S R Q

0 0 1

0 1 1

1 0 0

1 1 Q


Präsentation



Flip-flop RS

S Q

QR

S R Q Q

0 0 1 1

0 1 1 0

1 0 0 1

1 1 Q Q


Präsentation



Flip-flop RS

S Q

QR

S R Q Q

0 0 1 1

0 1 1 0

1 0 0 1

1 1 Q Q

FF

set

reset


Präsentation



1 0 1 0 1 1 1 1 1 0

0 0 1 1 1 0 1 0 1 1

S R Q

0 0 1

0 1 1

1 0 0

1 1 Q

S Q

QR

FF

S

Q

R

Ejercicio: Encontrar Q para lasseñales R, S dadas

t


Präsentation



1 0 1 0 1 1 1 1 1 0

0 0 1 1 1 0 1 0 1 1

0 1 1 1 1 0 0 0 0 1

S R Q

0 0 1

0 1 1

1 0 0

1 1 Q

S Q

QR

FF

S

Q

R

Ejercicio: Encontrar Q para lasseñales R, S dadas

t


Präsentation



Flip-flop RS síncrono

S Q

QR

CK

CK S R Q

0 0 Q

0 1 0

1 0 1

1 1 1


Präsentation



Flip-flop RS síncrono

CK

CK S R Q

0 0 Q

0 1 0

1 0 1

1 1 1

S Q

QR

FF

set

reset

clock


Präsentation



S

Q

R

Ejercicio: Encontrar Q para lasseñales R, S dadas usandoFF RS síncrono

t

CK S R Q

0 0 Q

0 1 0

1 0 1

1 1 1

CK

S Q

QR

FF

CK


Präsentation



S

Q

R

Ejercicio: Encontrar Q para lasseñales R, S dadas usandoFF RS síncrono

t

CK S R Q

0 0 Q

0 1 0

1 0 1

1 1 1

CK

S Q

QR

FF

CK


Präsentation



Flip-flop D

CK

S Q

QR

FF

data

clock

D CK D Q

0 0

1 1

Sin clock la salida no cambia


Präsentation



Flip-flop D

CK

D Q

Q

data

clock

PR

CLR

PR CLR CK D Q

0 1 X X 1

1 0 X X 0

1 1 1 1

1 1 0 0

1 1 0 X Q



Präsentation



Flip-flop JK

CK

J Q

QK

data

clock

CK J K Q

0 0 Q

0 1 0

1 0 1

1 1 Q

0 X X Q



Präsentation



Contador de 4 bits basado en Flip-Flop JK

CK

J Q

K

1

1

CK

J Q

K

1

1

CK

J Q

K

1

1

CK

J Q

K

1

1

LSB MSB


Präsentation



Registro de corrimiento basado en Flip-Flops D

CK

D Qdata

CK

D Q

CK

D Q

CK

D Q


Präsentation



Registro de corrimiento basado en Flip-Flops D(shift register)

CK

D Qdata

CK

D Q

CK

D Q

CK

D Q


Präsentation



Diseño de un circuito secuencial

Ejemplo: diseñar un circuito secuencial que genere una secuencia de estados binarios: 00, 01, 10, 11a partir de una señal de control x, que cada vezque esté en 1 y venga una señal de clockcambie de estado.


Präsentation




Diagrama de estado

00

01 11

10

Ejemplo: diseñar un circuito secuencial que genere una secuencia de estados binarios: 00, 01, 10, 11a partir de una señal de control x, que cada vezque esté en 1 y venga una señal de clockcambie de estado.


Präsentation




Diagrama de estado

00

01 11

10

x = 1

x = 1

x = 1

x = 1

x = 0x = 0

x = 0

x = 0 x : señal de control


Präsentation



Diagrama de estado

00

01 11

10

x = 1

x = 1

x = 1

x = 1

x = 0x = 0

x = 0

x = 0 x : señal de reloj

A B x A B

0 0 0 ? ?

0 0 1 ? ?

0 1 0 ? ?

0 1 1 ? ?

1 0 0 ? ?

1 0 1 ? ?

1 1 0 ? ?

1 1 1 ? ?

t t +1

control

Como el contador tiene dos bits, seusarán dos flip-flops (A y B), uno para cada bit.

AB


Präsentation



Diagrama de estado

00

01 11

10

x = 1

x = 1

x = 1

x = 1

x = 0x = 0

x = 0

x = 0 x : señal de reloj

A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

control

Tabla de estado


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

CK J K Q

0 0 Q

0 1 0

1 0 1

1 1 Q

CK

J Q

QK

FF

JA KA

? ?

? ?

? ?

? ?

? ?

? ?

? ?

? ?

Usando flip-flops JK cómo deben ser sus entradas para que A cambie de su estado t a su estado t+1?

control


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

CK J K Q

0 0 Q

0 1 0

1 0 1

1 1 Q

CK

J Q

QK

FF

JA KA

0 X

0 X

0 X

1 X

X 0

X 0

X 0

X 1

control

Tabla de excitación


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

JA KA

0 X

0 X

0 X

1 X

X 0

X 0

X 0

X 1

A

B

x

JA

Mapas de Karnough

A

B

x

KA


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

JA KA

0 X

0 X

0 X

1 X

X 0

X 0

X 0

X 1

X X X X

0 1 0 0

A

B

x

JA

Mapas de Karnough

0 1 0 0

X X X X

A

B

x

KA


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

JA KA

0 X

0 X

0 X

1 X

X 0

X 0

X 0

X 1

X X X X

0 1 0 0

A

B

x

JA

Mapas de Karnough

0 1 0 0

X X X X

A

B

x

KA

JA = Bx

KA = Bx


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

CK J K Q

0 0 Q

0 1 0

1 0 1

1 1 Q

CK

J Q

QK

FF

JB KB

? ?

? ?

? ?

? ?

? ?

? ?

? ?

? ?

Usando flip-flops JK cómo deben ser sus entradas para que B cambie de su estado t a su estado t+1?

control


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

CK J K Q

0 0 Q

0 1 0

1 0 1

1 1 Q

CK

J Q

QK

FF

Usando flip-flops JK cómo deben ser sus entradas para que B cambie de su estado t a su estado t+1?

JB KB

0 X

1 X

X 0

X 1

0 X

1 X

X 0

X 1

control


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

A

B

x

JB

Mapas de Karnough

A

B

x

KB

JB KB

0 X

1 X

X 0

X 1

0 X

1 X

X 0

X 1


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

X X 1 0

X X 1 0

A

B

x

JB

Mapas de Karnough

0 1 X X

0 1 X X

A

B

x

KB

JB KB

0 X

1 X

X 0

X 1

0 X

1 X

X 0

X 1


Präsentation



A B x A B

0 0 0 0 0

0 0 1 0 1

0 1 0 0 1

0 1 1 1 0

1 0 0 1 0

1 0 1 1 1

1 1 0 1 1

1 1 1 0 0

t t +1

X X 1 0

X X 1 0

A

B

x

JB

Mapas de Karnough

0 1 X X

0 1 X X

A

B

x

KB

JB = x

KB = x

JB KB

0 X

1 X

X 0

X 1

0 X

1 X

X 0

X 1

[ Sistemas Digitales ] Circuitos sincrónicos


JB = x

KB = x

JA = Bx

KA = Bx

CK

JA Q

QKA

FFA

CK

JB Q

QKB

FFB

A

B



JB = x

KB = x

JA = Bx

KA = Bx

CK

JA Q

QKA

FFA

CK

JB Q

QKB

FFB

A

B

x

clock



Consideraciones de diseño:

1. Hacer un diagrama de estado identificando las variables entrada (control) y salida. En el diagrama: un estado es un círculo, un flecha es una transición de un estado a otro.

2. El número de flip-flops necesarios para el circuito es el número de bits que tienen los estados.

3. Se realiza la tabla de estados y la tabla de excitación para cada flip-flop.

4. Se diseña el circuito combinacional para cada entrada de cada flip-flop usando mapas de Karnough.

5. Se implementa el circuito secuencial.

Präsentat


[ Índice ]





2.5. Memorias

[ Sistemas Digitales ] Memorias


Celda de memoria

BCentrada

seleccionar

salida

leer/escribir (1/0)



entrada

salida

leer/escribir (1/0)

seleccionar

S

R

Q

Celda de memoria

BCentrada

seleccionar

salida

leer/escribir (1/0)



BC BC BC

BC BC BC

BC BC BC

BC BC BC

Dato de entrada (3 bits)

Dato de salidaleer/escribir

Entrada de selección de memoria

Decoder2×4

D0

D1

D2

D3

A0

A1

Unidad de memoria de 4 × 3 bits



BC BC BC

BC BC BC

BC BC BC

BC BC BC


Dato de salida

leer/escribir


Decoder2×4

D0

D1

D2

D3

A0

A1

A0 A1 D0 D1 D2 D3

0 0 1 0 0 0

0 1 0 1 0 0

1 0 0 0 1 0

1 1 0 0 0 1

Decoder2×4



BC BC BC

BC BC BC

BC BC BC

BC BC BC


Dato de salidaleer/escribir


Decoder2×4

D0

D1

D2

D3

A0= 1

A1 = 0










Unidad de memoria RAM (random access memory)






Celda de memoria



RAM bit slice



Buffer Three-state

IN OUT

EN = 0

IN OUT

EN = 1

Esquema eléctricoEN: enableIN: inputOUT: output



Buffer Three-state

EN: enableIN: inputOUT: output

DiagramaTabla de verdad



Buffer Three-state

Diagrama

Tabla de verdad



16 x 1 RAM



16 x 1 RAM usando celdas de 4 x 4



Chip 64 x 8 RAM



64 x 256 RAM usando 4 chips 64 x 8 RAM



64 x 16 RAM usando 2 chips 64 x 8 RAM



Memoria ROM (read only memory)



Lógica interna de una ROM de 32 × 8



ROM de 32 × 8 Ejemplo de tabla de verdad



Programación de ROM de 32 × 8 del ejemplo anterior



Fábrica Kingston (Shangai)2.5 millones de módulos al mes



La fábrica por dentro



Panel con 8 módulos de memoria



Panel ingresando a la etapa de soldadura



Inspección de defectos en la soldadura



Etiquetado de los módulos



Test



Sección de control de calidad: test por módulo y en PC



Etiquetado final

Documents

Capitulo02.ppt