ASYNCHRONOUS SEQUENTIAL LOGIC

(RANGKAIAN LOGIKA SEKUENSIAL

ASINKRON)

7 TH GROUP MEMBERS

ANAK AGUNG ISTRI ITA PARAMITHA (1015051006)

PUTU PUTRI ARYASIH (1015051020)

I KADEK JUNIASTHA (1015051038)

NI MADE DESI ARISANDI (1015051054)

NI PUTU AGUSTINA (1015051058)

PENDIDIKAN TEKNIK INFORMATIKA

UNIVERSITAS PENDIDIKAN GANESHA

2010

ASYNCHRONOUS SEQUENTIAL LOGIC

(RANGKAIAN LOGIKA SEKUENSIAL ASINKRON)

I. PENDAHULUAN

Rangkaian Sekuensial adalah rangkaian yang mempunyai output yang tidak

hanya bergantung pada masukan sekarang, melainkan juga pada masukan sebelumnya

(yang lalu). Dari segi susunan, rangkaian sekuensial merupakan suatu rangkaian yang

berisi paling sedikit satu elemen memori Sequential Logic Circuit atau juga bisa

disebut Rangkaian Logika Sekuensial yang memperhatikan adanya faktor clock

(waktu).

Ada dua macam rangkaian Sequential, yaitu:

1. Synchronous Sequential Circuit

2. Asynchronous Sequential Circuit

Rangkaian sekuensial memiliki prinsip kerja yang berbeda dengan rangkaian

kombinasional. Keluaran suatu rangkaian sekuensial tidak hanya tergantung dari

kondisi saluran masukannya, tetapi juga tergantung dari kondisi keluaran sebelumnya.

Rangkaian sekuensial memiliki elemen umpan balik. Rangkaian sekuensial dapat

dibedakan menjadi rangkaian sekuensial sinkron serta rangkaian sekuensial asinkron.

Semua perpindahan state (keadaan) pada rangkaian sekuensial sinkron dilakukan

secara serentak berdasarkan suatu clock tertentu. Rangkaian sekuensial asinkron tidak

memiliki clock seperti rangkaian sekuensial sinkron, sehingga perpindahan state pada

rangkaian sekuensial asinkron dapat terjadi kapan saja dengan memanfaatkan konsep

kestabilan.

II. PEMBAHASAN

Asynchronous Sequential Circuit

Tidak menggunakan pulsa clock. Perubahan keadaan internal terjadi ketika

ada perubahan dalam variabel input.

Elemen memori mereka baik unclocked flip-flop atau elemen penundaan

waktu.

Mereka sering menyerupai sirkuit combinational dengan pengaruh arus balik.

Sintesis mereka jauh lebih sulit daripada sintesis sekuensial sinkron clock

sirkuit.

Mereka digunakan ketika kecepatan operasi penting.

Komunikasi dua unit, dengan unit masing-masing memiliki clock independen

sendiri, harus dilakukan dengan sirkuit asynchronous. Struktur umum dari

asynchronous

rangkaian sekuensial adalah sebagai berikut:

Ada n variabel input, variabel m output, dan k menyatakan internal.

Variabel keadaan sekarang (y1 ke yk) disebut variabel sekunder. Variabel state

selanjutnya (Y1 untuk Yk) disebut variabel eksitasi.

Fundamental-mode operasi mengasumsikan bahwa sinyal input berubah satu per

satu dan hanya jika rangkaian dalam kondisi stabil.

1. Prosedur Analisis

Analisis rangkaian sekuensial asinkron berjalan dalam cara yang sama dengan

clock rangkaian sekuensial sinkron. Dari logika diagram, ekspresi Boolean ditulis

dan kemudian ditransfer ke dalam bentuk tabel.

1.1. Tabel Transisi

Sebuah contoh dari rangkaian sekuensial asinkron ditunjukkan berikut ini:

Analisis rangkaian mulai dengan mempertimbangkan eksitasi variabel (Y1

dan Y2) sebagai output dan sekunder variabel (y1 dan y2) sebagai masukan.

Ekspresi Boolean adalah:

Y1 = xy1 + x’y2

Y2 = xy’1 + x’y2

Langkah selanjutnya adalah plot fungsi Y1 dan Y2 dalam peta:

Menggabungkan nilai biner di sesuaikan kuadrat tabel transisi berikut ini

didapat:

Tabel transisi menunjukkan nilai Y = Y1Y2 di dalam setiap sel. Mereka

entri dimana Y = y adalah dilingkari untuk menunjukkan kondisi yang stabil.

Rangkaian ini memiliki total empat state stabil - y1y2x = 000, 011, 110, dan

101 - dan empat total tidak stabil bagian - 001, 010, 111, dan 100.

Tabel keadaan rangkaian ditunjukkan berikut ini:

Present

State

Next State

x = 0 x = 1

0

0

1

1

0

1

0

1

0

1

0

1

0

1

0

1

0

0

1

1

1

1

0

0

Tabel ini memberikan informasi yang sama seperti transisi tabel.

1.2. Tabel Aliran

Dalam tabel aliran bagian bagian diberi nama dengan surat simbol. Contoh

tabel aliran adalah sebagai berikut:

Untuk mendapatkan rangkaian digambarkan oleh aliran tabel, perlu untuk

menetapkan masing-masing bagian nilai yang berbeda.

Tugas ini mengubah tabel mengalir ke transisi tabel. Hal ini ditunjukkan di

bawah ini:

Diagram logika yang dihasilkan adalah sebagai berikut:

1.3. Race Conditions

Sebuah kondisi race ada dalam rangkaian asinkron ketika dua atau lebih

variabel state biner merubah nilai untuk merespon perubahan dalam sebuah

input variabel. Ketika penundaan tidak sama ditemui, kondisi race dapat

menyebabkan variabel state berubah secara tidak terduga.

Jika kondisi stabil terakhir yang sirkuit mencapai tidak tergantung pada

urutan di mana bagian variabel perubahan, perlombaan disebut noncritical

race.

Contoh noncritical race diilustrasikan pada tabel transisi di bawah ini:

Tabel transisi di bawah ini menggambarkan critical race:

Race dapat dihindari dengan mengarahkan sirkuit melalui urutan yang unik

antara bagian tidak stabil. Ketika sirkuit melakukan hal itu, maka dikatakan

memiliki siklus.

Contoh siklus adalah:

1.4. Pertimbangan Stabilitas

Sebuah rangkaian sekuensial asinkron dapat menjadi tidak stabil dan

berosilasi antara bagian-bagian yang tidak stabil karena adanya umpan balik.

Kondisi ketidakstabilan dapat dideteksi dari transisi tabel. Perhatikan

rangkaian berikut:

Fungsi eksitasi adalah:

Y = (x1y)’x2 = (x’1 + y’)x2 = x’1x2 + x2y’

dan tabel transisi rangkaian adalah:

Nilai-nilai Y yang sama dengan y yang dilingkari dan merupakan bagian

yang stabil. Ketika input x1x2 adalah 11, variabel bagian bergantian antara 0

dan 1 tanpa batas waktu.

2. Rangkaian dengan SR Latches

SR latch digunakan sebagai elemen penundaan waktu dalam rangkaian sekuensial

asinkron. Gerbang NOR SR latch dan tabel kebenarannya adalah:

Pengaruh arus balik tampak lebih jelas ketika digambar sebagai berikut:

Fungsi Boolean output adalah:

Y = [(S + y)’ + R]’ = (S + y) R’ = SR’ + R’y

dan tabel transisi rangkaian adalah:

Perilaku SR latch dapat diselidiki dari tabel transisi.

Kondisi yang harus dihindari adalah bahwa baik masukan S dan R tidak harus 1

secara bersamaan. Kondisi ini dihindari ketika SR = 0 (S dan R harus selalu

menghasilkan 0).

Ketika SR = 0 berlaku setiap saat, eksitasi fungsi yang diturunkan sebelumnya:

Y = SR' + R'y

dapat dinyatakan sebagai:

Y = S + R'y

Gerbang NAND SR Latch dan tabel kebenarannya adalah:

Tabel transisi untuk rangkaian adalah:

Kondisi yang harus dihindari di sini adalah bahwa kedua S dan R tidak 0 secara

bersamaan yang terpenuhi ketika S'R '= 0.

Fungsi eksitasi untuk rangkaian adalah:

Y = [S(Ry) ']' = S + 'Ry

2.1 Contoh Analisis

Perhatikan rangkaian berikut:

Langkah pertama adalah untuk mendapatkan fungsi Boolean untuk S dan input

R pada setiap kait:

S1 = x1y2 S2 = x1x2

R1 = x’1x’2 R2 = x’2y1

Langkah berikutnya adalah memeriksa apakah SR = 0 dipenuhi:

S1R1 = x1y2x’1x’2 = 0

S2R2 = x1x2x’2y1 = 0

Hasilnya adalah 0 karena x1x’1 = x2x’2 = 0

Langkah berikutnya adalah untuk mendapatkan tabel transisi sirkuit. Fungsi

eksitasi yang berasal dari hubungan Y = S + R'y yaitu:

Y1 = S1 + R’1y1

= x1y2 + (x1 + x2)y1 = x1y2 + x1y1 + x2y1

Y2 = S2 + R’2y2

= x1x2 + (x2 + y’1)y2 = x1x2 + x2y2 + y’1y2

Selanjutnya peta komposit untuk Y1Y2 = Y adalah:

Investigasi tabel transisi mengungkapkan bahwa sirkuit stabil.

Ada kondisi race kritis ketika sirkuit yang total awalnya y1y2x1x2 = 1101 dan x2

berubah dari 1 menjadi 0. Jika Y1 berubah menjadi 0 sebelum Y2, sirkuit total

menjadi 0100 sebagai ganti 0000.

2.2 Tabel SR Latch Excitation

Daftar masukan S dan R yang diperlukan untuk masing-masing

memungkinkan transisi dari variabel y sekunder ke eksitasi variabel Y.

Berguna untuk mendapatkan fungsi Boolean untuk S dan R dan diagram

logika rangkaian dari yang diberikan pada tabel transisi.

2.3 Contoh Pelaksanaannya

Perhatikan tabel transisi berikut:

Dari informasi yang diberikan dalam tabel transisi dan tabel eksitasi SR latch,

kita memperoleh peta untuk input latch S dan R:

X merepresentasikan kondisi yang tidak peduli.

Peta ini kemudian digunakan untuk menurunkan fungsi Boolean sederhana:

S = x1x2 R' = x'1

Diagram logika terdiri dari SR latch dan gerbang yang dibutuhkan untuk

mengimplementasikan fungsi Boolean S dan R. Rangkaian ketika latch SR

NOR digunakan adalah sebagai berikut:

Dengan latch SR NAND, nilai pelengkap untuk S dan R harus digunakan.

3. Prosedur Desain

Ada sejumlah langkah yang harus dilakukan dalam rangka meminimalkan

kompleksitas dan sirkuit untuk menghasilkan sebuah sirkuit yang stabil tanpa

races kritis. Secara singkat, langkah-langkah desain adalah sebagai berikut:

1. Mendapatkan tabel aliran sederhana dari spesifikasi yang diberikan.

2. Mengurangi tabel aliran dengan penggabungan baris dalam tabel aliran

sederhana.

3. Menetapkan variabel biner untuk setiap baris pengurangan tabel aliran

untuk memperoleh transisi tabel.

4. Tetapkan nilai output ke garis yang berhubungan dengan bagian-bagian yang

tidak stabil untuk mendapatkan peta keluaran.

5. Menyederhanakan fungsi Boolean dari eksitasi dan variabel output dan

menggambar diagram logika.

Proses desain akan ditunjukkan melalui sebuah contoh khusus:

a. Contoh Desain – Spesifikasi

Desain gated latch sirkuit dengan dua masukan, G (Gerbang) dan D (data), dan

satu keluaran Q. Gated latch adalah elemen memori yang menerima nilai

D saat G = 1 dan mempertahankan nilai ini setelah G berubah menjadi 0.

Setelah G = 0, perubahan dalam D tidak mengubah nilai output Q.

Langkah 1: Tabel Arus Primitif

Sebuah tabel aliran primitif adalah sebuah tabel aliran dengan hanya satu

kestabilan dalam setiap baris. Total bagian terdiri dari keadaan internal yang

dikombinasikan dengan input.

Untuk mendapatkan tabel aliran primitif, pertama sebuah tabel dengan

semua kemungkinan dalam sebuah sistem yang dibutuhkan adalah:

Stat

e

Input OutputComments

D G Q

a 0 1 0 D = Q because G = 1

b 1 1 1 D = Q because G = 1

c 0 0 0 After state a or d

d 1 0 0 After state c

e 1 0 1 After state b or f

f 0 0 1 After state e

Setiap baris dalam tabel di atas menetapkan total keadaan.

Tabel primitif yang dihasilkan untuk gate latch ditunjukkan di bawah ini:

Pertama, kita isi dalam satu persegi di setiap baris milik keadaan stabil di baris

itu.

Selanjutnya mengingat bahwa kedua input tidak diperkenankan perubahan

pada saat yang sama, kami masukkan dalam tanda dash setiap baris yang

berbeda dalam dua atau lebih variabel dari variabel input yang terkait dengan

kondisi stabil.

Selanjutnya kita menemukan nilai-nilai untuk dua kotak lebih di masing-

masing baris. Komentar yang tercantum dalam tabel sebelumnya dapat

membantu dalam menurunkan informasi yang diperlukan.

Dash mengindikasikan kitidakpedulian kondisi.

Langkah 2: Penurunan Tabel Arus Primitif

Tabel aliran primitif dapat dikurangi ke kecil jumlah baris jika dua atau lebih

stabil bagian ditempatkan pada baris yang sama dari aliran tabel. Aturan

penggabungan disederhanakan adalah sebagai berikut:

1. Dua atau lebih baris dalam tabel aliran primitif dapat digabungkan menjadi

satu jika ada nonconflicting bagian dan output di masing-masing

kolom.

2. Setiap kali, satu simbol bagian dan tidak peduli entri ditemui dalam kolom

yang sama, bagian terdaftar di baris digabung.

3. Jika bagian dilingkari di salah satu baris, maka juga dilingkari pada baris

digabung.

4. Bagian output disertakan dengan setiap stabil bagian di baris digabung.

Sekarang menerapkan aturan-aturan ini ke meja aliran primitif ditampilkan

sebelumnya.

Untuk melihat bagaimana hal ini dilakukan pada tabel aliran primitif

dipisahkan menjadi dua bagian masing-masing dari tiga baris:

Setiap bagian menunjukkan tiga bagian yang stabil yang dapat bergabung

karena tidak ada yang bertentangan entri dalam masing-masing dari empat

kolom.

Sejak dash mewakili suatu kondisi tidak peduli itu dapat dikaitkan dengan

bagian atau output.

Kolom pertama dapat digabungkan menjadi yang stabil c bagian dengan

output 0, kedua ke dalam keadaan stabil dengan output 0, dll.

Tabel arus yang dihasilkan berkurang adalah sebagai berikut:

b. Transisi Tabel dan Diagram Logika

Untuk mendapatkan sirkuit yang dijelaskan oleh aliran berkurang meja, nilai

biner harus ditugaskan ke masing-masing bagian. Ini mengubah tabel mengalir

ke transisi tabel.

Dalam menetapkan bagian biner, perawatan harus diambil untuk memastikan

bahwa sirkuit akan bebas dari ras kritis. Tidak ada ras kritis dapat terjadi

dalam tabel aliran dua-baris.

Menetapkan 0 untuk bagian dan 1 dengan b menyatakan dalam tabel aliran

berkurang, tabel transisi berikut ini diperoleh:

Tabel transisi ini, pada dasarnya, sebuah peta untuk eksitasi variabel Y.

Boolean disederhanakan Y sebagai fungsi yang diperoleh dari peta adalah:

Y = DG G'y

Ada dua output tidak peduli di final mengurangi aliran tabel. Dengan

menempatkan nilai ke output seperti yang ditunjukkan di bawah ini:

dimungkinkan untuk membuat keluaran Q sama dengan Y.

Jika nilai lainnya telah diserahkan kepada tidak peduli output, output Q adalah

dibuat sama dengan y.

Dalam kedua kasus, diagram logika gated latch adalah sebagai berikut:

Diagram ini dapat juga dilakukan dengan cara dari SR latch.

Menggunakan prosedur yang diuraikan sebelumnya (yaitu dari

tabel transisi yang diberikan), pertama-tama kita mendapatkan Boolean

fungsi untuk S dan R seperti yang ditunjukkan di bawah ini:

Ketika SR NAND latch digunakan diagram logika adalah sebagai berikut:

The gated latch level-sensitif D-latch.

c. Menetapkan Output kepada Bagian Tidak Stabil

Menyatakan stabil dalam tabel aliran memiliki spesifik nilai output yang

berhubungan dengan mereka. Tidak stabil bagian memiliki nilai output yang

tidak ditentukan dinotasikan dengan tanda hubung. Perhatikan tabel aliran

berikut (a):

Sekarang perhatikan transisi antara dua stabil bagian melalui keadaan yang

tidak stabil.

Kasus 1: Kedua bagian yang stabil memiliki 0 atau 1 output nilai.

Kasus 2: Bagian-bagian yang stabil memiliki output yang berbeda nilai (0 dan

1 atau 1 dan 0).

Nilai output yang benar yang harus ditetapkan untuk setiap bagian tercantum

dalam tabel (b) di atas.

4. Keadaan Pengurangan dan Tabel Aliran

Prosedur untuk mengurangi jumlah internal menyatakan dalam sebuah rangkaian

sekuensial asinkron menyerupai prosedur yang digunakan untuk sinkron sirkuit.

4.1 Implikasi Tabel

Prosedur bagian-pengurangan untuk sepenuhnya tabel bagian tertentu

didasarkan pada algoritma bahwa dua bagian dalam state table dapat

dikombinasikan menjadi satu jika mereka dapat ditunjukkan untuk menjadi

setara. Ada saat dimana sepasang bagian-bagian tidak

memiliki bagian-bagian berikutnya yang sama, tapi, tetap, menuju ke

bagian setara berikutnya. Cermati tabel berikut:

Present

State

Next State Output

x = 0 x = 1 x = 0 x = 1

a c b 0 1

b d a 0 1

c a d 1 0

d b d 1 0

(a, b) menyiratkan (c, d) dan (c, d) menyiratkan (a, b). Kedua pasang bagian

adalah setara; yaitu, a dan b yang setara dengan c dan d.

Pemeriksaan setiap pasangan menyatakan untuk kemungkinan kesetaraan

dalam tabel dengan sejumlah besar bagian dapat dilakukan secara sistematis

dengan menggunakan table implikasi. Ini adalah grafik yang terdiri dari

kotak, satu untuk setiap pasangan kemungkinan menyatakan, bahwa

menyediakan ruang untuk daftar apapun bagian yang mungkin tersirat.

Cermati table berikut :

Present

State

Next State Output

x = 0 x = 1 x = 0 x = 1

a D 6 0 0

b E a 0 0

c G f 0 1

d A d 1 0

e A d 1 0

f C b 0 0

g A e 1 0

Tabel Implikasinya adalah sebagai berikut :

Di sisi kiri sepanjang vertikal terdaftar semua bagian didefinisikan dalam tabel

bagian kecuali yang terakhir, dan di bagian bawah horizontal terdaftar semua

bagian kecuali yang terakhir.

Bagian-bagian yang tidak setara yang ditandai dengan a 'x' di alun-alun yang

sesuai, sedangkan mereka kesetaraan dicatat dengan '√'.

Beberapa kuadrat memiliki catatan bagian tersirat yang harus diteliti lebih

lanjut untuk menentukan apakah mereka setara atau tidak.

Prosedur mengisi kotak adalah sebagai berikut:

1. Tempat persilangan dalam persegi sesuai dengan sepasang output bagian

yang tidak sama untuk setiap masukan.

2. Masukkan dalam kotak sisa pasangan menyatakan yang tersirat oleh

pasangan bagian-bagian mewakili kotak. Kami melakukannya mulai dari

kotak atas di kolom kiri dan pergi ke bawah dan kemudian melanjutkan

dengan di sebelah kolom ke kanan.

3. Membuat melewati berturut-turut melalui meja menentukan apakah kotak

tambahan harus ditandai dengan 'x'. Sebuah persegi di tabel dicoret jika berisi

setidaknya satu pasangan tersirat yang tidak setara.

4. Akhirnya, semua kotak yang tidak memiliki silang dicatat dengan tanda

cek.Bagian yang setara adalah: (a, b), (d, e), (d, g), (e, g).

Kita sekarang menggabungkan pasang bagian ke dalam kelompok yang lebih

besar bagian setara. Tiga terakhir pasang bisa digabungkan menjadi satu set

tiga bagian yang setara (d, e, g) karena setiap salah satu bagian dalam

kelompok tersebut setara dengan dua lainnya. Partisi akhir bagian-bagian ini

terdiri dari bagian-bagian setara ditemukan dari tabel implikasi, bersama

dengan semua sisa bagian bagian di tabel bagian yang tidak setara dengan

bagian bagian lain: (a, b) (c) (d, e, g) (f)

Tabel penurunan:

Present

State

Next State Output

x = 0 x = 1 x = 0 x = 1

a D a 0 0

c D f 0 1

d A d 1 0

F C a 0 0

4.2 Penggabungan dari Tabel Aliran

Ada kesempatan jika tabel bagian untuk rangkaian sekuensial ditentukan

tidak sempurna. Bagian tertentu yang tidak lengkap dapat dikombinasikan

untuk mengurangi jumlah bagian-bagian dalam tabel aliran. Seperti bagian

yang tidak dapat disebut setara, tetapi sebaliknya mereka dikatakan

kompatibel.

Proses yang harus diterapkan dalam rangka mencari kecocokan dari

kelompok compatibles untuk tujuan penggabungan tabel aliran dibagi

menjadi tiga langkah:

1. Tentukan semua pasangan yang kompatibel dengan menggunakan

tabel implikasi.

2. Cari compatibles maksimal menggunakan merger diagram.

3. Cari koleksi minimal kompatibel yang mencakup semua bagian bagian

dan ditutup. Sekarang kita akan melanjutkan untuk menunjukkan dan

menjelaskan tiga prosedural langkah menggunakan aliran table :

4.3 Kompatibel Pasangan

Dua bagian yang kompatibel jika dalam setiap kolom dari baris yang

sesuai dalam tabel aliran, mereka identik atau kompatibel bagian dan jika

tidak ada konflik dalam nilai-nilai output. Pasangan yang kompatibel (√)

adalah: (a, b) (a, c) (a, d) (b, e) (b, f) (c, d) (e, f)

4.4 Maksimal Kompatibel

Kompatibel maksimal adalah sekelompok compatibles yang berisi semua

kemungkinan kombinasi dari kompatibel bagian. The maksimal

kompatibel dapat diperoleh dari diagram merger:

Diagram penggabungan usaha di atas diperoleh dari daftar

pasangan yang kompatibel berasal dari sebelumnya tabel implikasi.

Sebuah baris mewakili kompatibel pasangan. Sebuah segitiga merupakan

kompatibel dengan tiga bagian. Para compatibles maksimal adalah: (a, b)

(a, c, d) (b, e, f) Dalam kasus di mana suatu bagian tidak kompatibel ke

bagian lain, terisolasi dot mewakili bagian ini.

5. Race-Free State Assignments

Tujuan utama dalam memilih yang tepat biner tugas bagian adalah pencegahan ras

kritis. Race kritis dihindari ketika bagian antara yang transisi terjadi pada aliran

tabel diberikan berdekatan tugas. (Misalnya, 010 dan 111 adalah berdekatan).

Tidak ada race kritis dapat terjadi dalam tabel aliran dua-baris.

a. Tiga Row Arus Contoh Tabel

Berturut-turut ada transisi dari bagian ke bagian c dan dari bagian ke bagian

c.Informasi ini dipindahkan ke dalam diagram transisi:

Pada baris a terdapat transisi dari bagian a ke bagian c dan dari bagian a ke

bagian c. informasi ini dikirim menjadi diagram transisi:

Penugasan biner bagian dalam tabel transisi akan menyebabkan perlombaan

kritis selama transisi dari a ke c karena ada dua perubahan dalam biner

variabel status.

Sebuah tugas race-free dapat diperoleh dengan menambahkan sebuah baris

tambahan untuk tabel aliran:

Penggunaan keempat baris tidak meningkattkan jumlah variabel state biner,

namun memungkinkan pembentukan siklus antara dua bagian yang stabil.

Tabel transisi yang dihasilkan ditunjukkan di bawah ini:

Dua strip mewakili bagian tidak jelas dan dapat dianggap kondisi tidak peduli.

Namun, 10 tidak harus ditugaskan ke kotak ini untuk menghindari kondisi

stabil yang tidak diinginkan di baris keempat.

b. Empat Contoh Bagian Aliran Tabel

Sebuah meja mengalir dengan empat baris memerlukan minimal dua bagian

variabel. Pertimbangkan aliran berikut tabel dan diagram transisi yang sesuai:

Sebuah tugas bagian peta yang sesuai untuk setiap empat-baris tabel aliran

ditunjukkan di bawah ini:

Bagian a, b, c, dan d adalah bagian asli, dan e, f, dan g adalah bagian

tambahan. Tugas memastikan bahwa siklus dihasilkan sehingga hanya satu

biner variabel perubahan pada suatu waktu.

Dengan menggunakan penugasan yang diberikan oleh peta, yang empat-baris

tabel dapat diperluas ke baris tujuh tabel yang bebas dari ras kritis:

6. Hazards

Hazards merupakan perubahan transisi yang tidak diingankan yang mungkin

muncul pada keluaran dari rangkaian karena jalur yang berbeda menunjukkan

penundaan propagasi yang berbeda.

Hazards terjadi di rangkaian kombinasi, dimana mereka dapat menyebabkan nilai

false-output sementara. Bila kondisi ini terjadi pada rangkaian sekuensial

asinkron, mungkin mengakibatkan transisi ke salah stabil bagian.

6.1 Hazards di Rangkaian Kombinasi

Rangkaian berikut mendemonstrasikan terjadinya hazards:

Asumsikan bahwa semua tiga input pada awalnya sama dengan 1.

Kemudian mempertimbangkan perubahan x2 dari 1 sampai 0. The output sesaat

dapat pergi ke 0 jika propagasi melalui inverter diperhitungkan.

sirkuit menerapkan fungsi Boolean di

sum-of-produk:

Y = x1x2 + x’2 x3

Jenis implementasi dapat menyebabkan output menjadi ke 0 padahal seharusnya

tetap menjadi 1. Hal ini dikenal sebagai hazards 1 statis:

Jika rangkaian diimplementasikan dalam produk-of-jumlah,

yaitu:

Y = (x1 + x’2)(x2 + x3)

Maka output sesaat dapat pergi ke 1 ketika harus tetap 0. Hal ini disebut sebagai 0

statis -hazards:

Jenis ketiga hazards, yang dikenal sebagai hazards dinamis menyebabkan keluaran

untuk mengubah 2 atau 3 kali ketika boleh berubah 1-0 atau 0 sampai 1:

6.2 Hazards pada Rangkaian Sekuensial

Pertimbangkan sekuensial asinkron berikut sirkuit:

Terjadinya Hazards dapat dideteksi dengan cara memeriksa peta sirkuit tertentu:

Y = x1x2 + x’2 x3

cara untuk menghilangkan hazards adalah dengan melampirkan dua minterms

pada pertanyaan yang bersangkutan dengan produk lain istilah yang tumpang

tindih kedua pengelompokan:

Y = x1 x2 + x’2 x3 +x1x3

Rangkaian Hazards-free adalah:

6.2 Hazards pada Rangkaian Sekuensial

Pertimbangan sekuensial asinkron berikut sirkuit:

Jika rangkaian memiliki jumlah yx1x2 = 111 daninput x2 changes dari 1 sampai 0,

dan selanjutnya total dari bagian seharusnya menjadi 110. Bagaimanapun juga,

sebab dari hazards, output Y menjadi 0.

Jika signal ini bernilai salah akan memberikan kembali menjadi gerbang 2

sebelum output dari membalikkan menjadi 1, output dari gerbang 2 menjadi sisa o

dan rangkaian menjadi perubahan menjadi total yang bagian 010.

Disini dapat dieliminasi dengan menambahkan penambahan gerbang.

6.3 Implementasi Dari SR Latches

Cara alternatif untuk menghindari bahaya statis adalah mewujudkan rangkaian

sekuensial asinkron dengan SR kait. Sebuah sinyal 0 sesaat diterapkan pada S atau

masukan R dari NOR latch tidak akan berpengaruh pada keadaan kait. Sebuah

sinyal 1 sesaat diterapkan pada S atau masukan R dari NAND latch akan tidak

berpengaruh pada keadaan kait. Pertimbangkan SR NAND latch dengan fungsi

Boolean untuk S dan R:

S = AB + CD

R = A’C

Karena ini adalah NAND latch kita harus menerapkan melengkapi nilai ke input:

S = (AB + CD)’ = (AB)’(CD)’

R = (A’C)’

Hasil dari implementasi dibawah ini:

Fungsi Boolean emberikan output Q menjadi:

Q = (Q’S’) = [Q’(AB’)(CD)’]

Fungsi di atas juga dapat dihasilkan dengan dua level gerbang NAND:

Jika output Q adalah sama dengan 1, maka Q "adalah sama dengan 0. Jika dua

dari tiga input pergi sebentar untuk 1, NAND gerbang yang terkait dengan output

Q akan tetap pada 1 karena Q 'dijaga pada 0.

6.4 Essential Hazards

Sebuah Hazards yang penting adalah hasil dari efek dari perubahan variabel input

tunggal mencapai salah satu Komentar jalur sebelum lain lintasan umpan balik.

Hazards esensial tidak dapat diperbaiki dengan menambahkan gerbang berlebihan

seperti dalam hazards statis. Mereka selalu dapat dihilangkan dalam realisasi

dengan penyisipan keterlambatan cukup di umpan balik jalan. Fasilitas dalam

melakukan hal ini terjadi hanya dengan pengalaman.

III. KESIMPULAN

Dalam computer asinkron clock tidaklah digunakan. Operasi berikutnya baru

akan dikerjakan oleh computer ini tepat pada saat operasi sebelumnya selesai

dikerjakan.

Rangkaian ini bekerja secara berurutan dimana sinyal output diterima sebagai

sinyal input untuk rangkaian berikutnya.

Karena rangkaian-rangkaian ini langsung bekerja tanpa menunggu sinyal-

sinyal dari clock pada computer ini, maka computer asinkron akan bekerja lebih cepat

bila dibandingkan dengan komputer sinkron. Tetapi computer asinkron memerlukan

komponen-komponen yang lebih banyak disamping itu desainnya agak lebih rumit.

DAFTAR PUSTAKA

www.ee.ucl.ac.uk/~ademosth/E757/Topic6.pdf