Advanced Design SystemによるMMIC増幅器のデザイン

Application Note 1462

Agilent EEsof EDA

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目次

はじめに . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .3

MMIC2段増幅器のデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .5

分岐ライン・カップラのデザイン . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .16

まとめ . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .29

付録

付録A：Advanced Model Composerを使用した、インダクタ・モデルの作成 . .30

付録B：デザイン・ルール・チェッカの実行 . . . . . . . . . . . . . . . . . . . . . . . . . .37

平衡増幅器に関する参照文献

"Microwaves and RF Circuits: Analysis, Synthesis and Designs,"Max W. Medley, Artech House, 1993, pp 509-541.

"Foundations for Microstrip Circuit Design," T.C. Edwards, John Wiley and Sons, 1981, pp. 242-244.

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はじめに

下記のMMICのデザイン・フローに示すようにMMICの開発や製造では、多くのステップが必要です。Advanced Design System（ADS）はMMICデザイン・フロー全体の中心部分を占め、プロセス全体で使用されます。このアプリケーション・ノートではMMIC増幅器のデザイン全体を通して、MMIC回路のレイアウトのデザイン、シミュレーション、製造で直面する共通の問題について説明します。また、レイアウト出力を検証するための検証ステップについても説明します。MMIC回路で考えられる全ての仕様を、このアプリケーション・ノートで取り上げることはできませんが、多くの共通する問題に対処するための仕様やデザイン・ステップについて十分に説明されています。

以下のセクションでは、100µmのGaAsサブストレート上での0.5W、10GHzの狭帯域増幅器について詳細に説明します。ここで使用するサンプル・ファイル（$HPEESOF_DIR/exam-ples/MW_Ckts/MMIC_Amp_prj and MMIC_AmpEM_Sims_prj）は、ADS 2003Aソフトウェアに付属しています。このサンプルのデザインおよびデータ・ディスプレイのファイル名は本書全体で使用します。

これらのサンプル・デザインでは、ADS 2003A（$HPEESOF_DIR/examples/DesignKit/DemoKit）に付属する汎用デザインキットのコンポーネントを使用します。これらのコンポーネントのモデルは特定のファンダリ・プロセスに対応するものでなく、多くのファンダリで利用可能な代表的なデザインキットです。

モデル／プロセス・デザイン・キット

モデリング・システム

表示のチェック

レイアウト

スケマティック・デザイン

外部LVSのサポート

デザイン・ルール・チェッカ

マスク・レティクル

パッケージのデザイン

DUTボードのデザイン

デザイン／アプリケーション・ガイド

モデリングのインフラ

デザインのエンジニアリング

デザイン解析

製造

MMICのデザイン・フロー

回路シミュレーション

電磁界解析

歩留まり最適化

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汎用デザインキットの開発についてはこのアプリケーション・ノートでは扱いませんが、『Design Kit Development』というタイトルのADS 2003Aマニュアルに記載されています。このマニュアルではファンダリが独自のデザインキットを開発する方法について説明しています。

増幅器のデザイン・プロセスは、必要な仕様、デバイス・モデルの入手性、デザイナの好みを含む多数の要因によって決まります。このアプリケーション・ノートでは多数の考えられる手順の中の1つとして、2段増幅が必要な場合（パワーの出力段と十分な利得を得るための入力段）について考えます。入力で信号を分割し、増幅の後に出力で信号を結合するために、集中定数等価回路として分岐ライン・カップラを入力と出力にもつ並列2段増幅器からなる平衡増幅器をデザインします。

図1は平衡増幅器のブロック・ダイアグラムです。図2はデバイスのインピーダンスの選択方法の概要を示しています。

デザイン・フローは複数のシミュレーション・ステップから始まり、レイアウト・デザインの評価のためのいくつかのシミュレーションが続きます。増幅器が完成するまでに必要な3つの主な作業は、第1段（プリアンプ）のデザイン、第2段（パワーアンプ）のデザインと分岐ライン・カプラのデザインです。

図2. インピーダンスの選択。（a）可能な限り妥当な利得を維持し、雑音指数を最小に抑えるための信号源Zを選択。（b）信号源Zの選択後に共役整合を得るための負荷Zを選択（1dB以上の利得圧縮出力パワーでは、わずかな不整合が発生）。（c）負荷Zの選択後に共役整合を得るための信号源Zを選択。（d）最大パワーが得られる負荷Zを選択

安定化回路付き

第1FET入力整合

3dB カプラ

3dB カプラ

出力整合 段間整合 第2 FET

入力

出力

1∠0° 0.707∠0°

0.707∠90°

安定化回路付き

第1FET第2 FET

(a)

(b) (c)

(d)

図1. 2個の2段増幅器を並列に用いた平衡増幅器のブロック・ダイアグラム

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このセクションではMMIC2段増幅器の一般的なデザイン・ステップの概要を説明します。

1. アクティブ・デバイスの選定

これは周波数、パワー、雑音などの仕様と特定のファンダリから提供されるデバイスによって決まります。DemoKitにはデバイスとしてHEMT（high electron mobility transistor）が1つしかないため、選定プロセスは必要ありません。

2. 理想的なバイアス：第1段

相互コンダクタンスGmが最大となるバイアス・ポイントを選択して、第1段のデバイスの利得を最大にする必要があります。図3に示すFET_Gm_Calcsスケマティックは、デバイスのI-V曲線のシミュレーションで、IDS対VGS曲線の傾きの関数として各バイアス・ポイントのGmを計算しています。

図4のプロットから、VGSを約－0.15VバイアスするとGmが最大になることが分かります。DesignGuide > Amplifier >DC and Bias Point Simulations > FET I-VCurves, Class A Power, Eff., Load, Gm vs.Biasのところに、Amplifier DesignGuideのシミュレーション・セットアップがあります。これを使用して、Gmを求めるために1つの周波数でACシミュレーションを実行して、Gm対DCバイアスを計算します。

図4. ゲート電圧VGSおよび相互コンダクタンスGmに対するドレイン電流IDSのプロット

図3. デバイスの相互コンダクタンス対バイアスをシミュレートするためのFET_Gm_Calcsスケマティック

MMIC2段増幅器のデザイン

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3. 理想エレメントによるインピーダンス整合：第1段

雑音指数と利得に基づいて、第1段のデバイスに最適な信号源反射係数と負荷反射係数を求めます。雑音が重要でない場合は、利得についてのみデザインします。Amplifier DesignGuide（DesignGuide > Amplifier > DC and Bias

Point Simulations > FET NoiseFig., S-Params, Gain, Stability, and Circles vs.Biasの順に選択して得られるスケマティック）のシミュレーション・セットアップを図5に示します。

このセットアップでは、ゲート電圧とドレイン電圧を掃引して、各バイアス・ポイントで10GHzでの第1段デバイスのSパラメータと雑音パラメータをシミュレートします。図6は、図5のデータ・ディスプレイで、雑音円、利得円、安定円が表示されています。これらの値は、マーカでバイアス・ポイントを選択すると更新されます。約1dBの雑音指数と>16dBの利得にする必要がありますが、単位スミス・チャート内の信号源安定円が示すように、デバイスが潜在的に不安定です。 図5. デバイスのSパラメータ、利得、雑音指数および安定度対バイアスをシミュレートする

ためのFET_SP_NF_Match_Circスケマティック

図6. mBiasPtマーカで選択したバイアス・ポイントに対してプロットした利得、雑音、安定円

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4. 理想エレメントによる安定度の向上：第1段

フィードバック・エレメントをゲートとグランドの間と第1段FETのゲートとドレインの間に追加して安定度を向上させます。図7に示すAmplifierDesignGuideのGain_and_Stab_optスケマティック（DesignGuide > Amplifier >S-Parameter Simulations > FeedbackNetwork Optimization to Attain Stabilityの順に選択）を使用して、安定度を最適化します。

幾何学的な信号源安定係数と負荷安定係数（mu_sourceとmu_load）を広い周波数レンジに渡って>1にするという目標が、このシミュレーションには含まれています。 [参考文献、M.L.Edwards and J.H.Sinsky, "A new cri-terion for linear 2-port stability using geo-metrically derived parameters", IEEETransactions on Microwave Theory andTechniques, Vol.40, No.12, pp.2303-2311, Dec.1992.]

これらの安定係数が>1の場合は、信号源安定円と負荷安定円はどちらも単位スミス・チャートと交差しません。最小雑音指数と利得も最適化の対象とします。これらを対象としないで安定度だけを最適化すると、性能が低下し過ぎる場合があります。図8に示す結果から、理想集中定数エレメントでは、適切な安定度、優れた利得、最小の雑音指数となることがわかります。

図8. 利得と安定度の最適化の結果

図7. 雑音指数や利得の低下を伴わない、フィードバックおよび並列R、L、Cの値の最適化

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5. 理想エレメントをデザインキットのエレメントに置き換える：第1段

安定化回路内の理想エレメントをデザインキット・エレメントに置き換えると安定度が低下します。そのため、discrete-value optimizationを実行してデザインキットのエレメントを調整し、よりよい安定度を求めます。最適化すべきパラメータの中に、スパイラル・インダクタの巻き数のように不連続値しかないものが存在する場合は、discrete-value optimizationが必要です。図9に最適化の結果を示します。DC付近の安定度を向上するために、後のデザイン・ステップで、10Ωの抵抗をインダクタに直列に追加してデバイスのゲートにバイアスをかけました。考えられるすべてのパラメータ値の組合わせに対して完全な探索を行うため、discrete-valueoptimizationはかなり時間がかかる場合があります。最初にcontinuous opti-mizationを行って理想エレメントの値を開始ポイントとして得た後、dis-crete-value optimizationを実行し、制限されたレンジ内のみでパラメータの値を変化させます。いくつかのcon-tinuous optimizationのタイプ（主にランダムとそのバリエーション）では、continuous optimization変数とdiscrete-value optimization変数の両方を扱うことができます。

6. インピーダンス整合：第1段、安定化回路付き

安定化されたFETに対する最適信号源インピーダンスと負荷インピーダンスを、Sパラメータと雑音指数シミュレーションにより、Amplifier DesignGuideの（DesignGuide > Amplifier > S-Parameter Simulations > S-Params, Gain,NF, Stability, Group Delay vs. SweptParametersの順に選択、図10参照）SP_NF_GainMatchKスケマティックを使用して求めます。

図9. DemoKitのコンポーネントを使用してdiscrete-value optimizationを行った結果

図10. 安定化回路付き第1段デバイスの利得または最小雑音指数を得るために、最適信号源インピーダンスと最適負荷インピーダンスを求めるためのシミュレーション

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図11に示すデータ・ディスプレイは、21.3+j*3.7Ωの信号源インピーダンスにより、雑音指数が約2.0dBになることを示しています。この信号源インピーダンスでは、対応する最適負荷インピーダンスは65.1+j*38.5Ωで、トランスデューサのパワー利得は13.1dBとなります。後で実験して明らかになったことですが、39.5+j*52.9Ωの負荷インピーダンスを使用すると、利得は低くのですが、第2段の増幅器で1dB以上の利得圧縮出力パワーとなるので、このインピーダンスを使用しました。逆に、利得が雑音よりも重要な場合は、利得を最大にする信号源インピーダンスを選択します。

7. ロードプル：第2段のデバイス

第2段では、より大きな出力パワーが必要ですので、以下のデバイス・サイズを使用して実験します。デバイス・サイズが大きなほど、出力パワーも大きくなるので、第1段のデバイスの4倍のデバイス・サイズを選択しました。サンプル/RF_Board/LoadPull_prjからコピーしたロードプル・シミュレーション、HB1Tone_LoadPullMagPhは、負荷が7.76+j*9.7Ωのときに図12に示すように26.7dBmのパワーを生成しました（追加のロードプル・ユーティリティはスケマティック・ウィンドウからDesignGuide > Loadpullの順に選択して利用できます）。

図11. 雑音指数を最小にするための利得円、雑音円、最適信号源インピーダンス、最適負荷インピーダンス

図12. ロードプル・シミュレーションの結果

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8. ソースプル：第2段

Amplifier DesignGuideのソースプル・シミュレーション、HB1Tone_SourcePullは負荷に供給されるパワーがほとんど信号源インピーダンスに依存しないことを示しています。このため、ロードプル・シミュレーションで求められた最適負荷インピーダンスでこのFETを終端した場合、段間の整合回路は、信号源インピーダンスの複素共役となるようにデザインします。

9. 入力整合回路のデザイン

ここでは、3つの整合回路をデザインする必要があります。第1段への入力、第1段と第2段の段間、第2段の出力です。これらの回路を選択する際に考慮すべきこととして、受動エレメントのサイズ、DCブロッキング・キャパシタの組み込み、全応答をバンドパスにするためにいくつかの回路をハイパスに、残りをローパスにする必要があります。動作周波数がかなり低いため、分布定数エレメントによる整合では非常に広いスペースが必要な場合があるので、代わりに集中定数エレメントを使用しています。このインピーダンス整合は単一周波数のみに対してなので、2エレメントによる集中定数整合で簡単に実現できます。

Passive Circuit DesignGuideを使用して、図13に示すように、集中定数エレメントによる整合回路を生成して、必要な信号源インピーダンスを生成しました。回路はシンプルな並列C、直列のL回路となります（これと同じ整合は、整合ユーティリティやスミス・チャート・ユーティリティでも得られます）。

図13. 入力整合回路

図14. バイアス回路のインピーダンスのシミュレーション

図15. バイアス回路のインピーダンス・シミュレーションの結果

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10. 理想エレメントをデザインキットのエレメントに置き換える

理想エレメントによる回路は、寄生成分を持つデザインキット・エレメントに置き換えなければなりません。寄生成分は各コンポーネントのサイズによって異なります。10GHzで高インピーダンスになるようにDCバイアス・インダクタを十分に大きくしたくても、グランドに対する寄生容量により自己共振が10GHz以下の周波数で発生するので、大きくはできません。図14はシンプルなバイアス回路のインピーダンスをシミュレーションするためのセットアップです。

図15にこの結果を示します。

図16にデザインキット・エレメントとDCバイアス回路付きの入力整合回路を示します。

これに対応するレイアウトを図17に示します。この回路を使用して第1段のデバイスのゲートにバイアスをかけるので、電源から引き込まれるバイアス電流はほとんどないため、インダクタの代わりに抵抗を使用できます。これには、GaAsの面積の節約という利点もあります。

図16. デザインキット・エレメントとDCバイアス回路付きの入力整合回路のスケマティック

図17. デザインキット・エレメントとDCバイアス回路付きの入力整合回路の対応するレイアウト

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11. 段間整合

段間整合回路は第2段のデバイスの入力インピーダンスを、第1段のデバイスに対する最適負荷インピーダンスに変換します。整合ユーティリティを使用して（またはPassive Circuit DesignGuideを使用して）、並列C、直列Lの整合回路をデザインします。図18は段間のMatch_wBias回路です。これはデザインキット・エレメントとDCバイアス・インダクタを含む段間整合回路です。

図19に示すレイアウトでは、第1段のドレイン・バイアス・インダクタが第2段のゲート・バイアス・インダクタに接近しているため、カップリングが生じやすくなります。このサンプルに対しては実行していませんが、Momentum（電磁界）シミュレーションを使用すると、カップリングの量とこれが回路性能をどの程度、低下させるかを求めることができます。

図18. デザインキットのエレメントとDCバイアス・インダクタ付きの段間整合回路

図19. 段間整合回路のレイアウト

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12. 出力整合：第2段

出力整合回路を使用して、50Ωを、2段デバイスの出力に対する最適な負荷インピーダンス（7.76+j*9.7Ω）に変換します。Amplifier DesignGuide（インピーダンス整合回路を生成するための選択肢の1つ）に含まれるこのサンプルでは、OutputMatch1スケマティックを使用して理想的な並列L、直列Cの回路を作成しています。ここでは示しませんが、同じサンプル・ファイル内にあるOutputMatch_wBiasスケマティックでは、デザインキット・エレメントを理想エレメントの代わりに使用し、DCバイアス・インダクタが含まれています。

13. 段間整合と安定度の検証：Sプローブ

次のステップは、整合回路と、安定化回路付き入力デバイス、出力デバイスを接続したときに、必要な信号源インピーダンスと負荷インピーダンスが各デバイスで生成されているかを検証することです。また、安定条件が各デバイスの入力面と出力面で満たされていることを検証する必要もあります。デバイスの入力と出力での信号源インピーダンスと負荷インピーダンスを求めるにはSプローブを使用します。

Sプローブは負荷をかけずに回路のどこにでも挿入できるエレメントです。Sプローブを使用すると、インピーダンスや双方向の反射係数を求めることができます。この反射係数から、小信号の安定条件が満たされているかどうかを判定することができます。図20に、このサンプルで使用したSプローブ・ペアのスケマティックを示します。

14. 入力整合の検証

図21に示されるTwoStgAmpInZ_TBが、第1段デバイスに対する信号源反射係数と負荷反射係数を決定します。

図20. Sプローブ・ペアのスケマティック

図21. 第1段FETの入力と出力での両方の方向から見たインピーダンスの決定

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図22のデータ・ディスプレイから、各インピーダンスが10GHzで必要な値に近く、10MHz～20GHzで安定条件を満たしていることが分かります。

15. 出力整合の検証

TwoStgAmpOutZ_TB（図2）では、出力デバイスに対する信号源反射係数と負荷反射係数が求められます。

図22. 整合回路により、必要な値に近い信号源インピーダンスと負荷インピーダンスになっています。

図23. 2段増幅器の出力のスケマティック

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図24のデータ・ディスプレイから、10GHzで負荷インピーダンスが必要な値に近く、10MHz～20GHzで安定条件を満たしていることが分かります。（望ましくない発振の可能性がないかをチェックするには、対象となる動作帯域だけでなく、広い周波数範囲に渡って安定条件を確認する必要があります）。また、デバイスの入力に対するインピーダンスが、10GHzでデバイスの入力インピーダンスの複素共役に近いことが分かります。

16. 2段増幅器の利得圧縮

次に、整合回路付きの2段増幅器のパワー掃引シミュレーションを実行して、供給可能な最大出力パワー、電力付加効率および1dB圧縮ポイントなどを求めました。このシミュレーションは図25に示すTwoStgAmp_TBで、約26.6dBmの最大出力パワーと約25dBmの1dB利得圧縮ポイントでの出力パワーを示しています。このシミュレーションのセットアップとデータ・ディスプレイは、Amplifier DesignGuideにあります（DesignGuide > Amplifier >1-Tone Nonlinear Simulations > Spectrum,Gain, Harmonic Distortion vs. Power(w/PAE) の順に選択）。Amplifier DesignGuideにはこの他にも多数のシミュレーション・セットアップがあり、相互変調歪み、1dB利得圧縮、周波数応答、応答対掃引パラメータなどを表示することができます。

図24. 必要な値に近い信号源インピーダンスと負荷インピーダンスが第2段のデバイスに対しても生成され、安定条件も満たしています。

図25. 2段増幅器の利得圧縮と電力付加効率のシミュレーション

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分岐ライン・カップラを入力と出力で使用して、信号を分割して2つの並列の独立した2段増幅器へ送り、出力でこの2つの信号を結合します。この方法の利点の1つは、2段増幅器が入力と出力で不整合である場合でも、増幅器全体の入力と出力の整合がよい点です。また、1段増幅器よりも3dB大きな出力パワーを得ることができます。

図26に示すように分岐ライン・カップラはλ/4の伝送ラインで実装することができます。しかし、10GHzでは、これらのラインは2～3mmの長さになります。このため、代わりに図26に示すように、C-L-Cのπ型回路に置き換えます。インダクタやキャパシタの値はこの図中の式で求めることができます。

L や C の 正 確 な 値 は 図 2 7 に 示 すBLC_LumpedIdealスケマティックで計算します（理想的な分岐ライン・カップラがあると便利です。理由は、増幅器が達成可能な最高の性能を求めたり、分岐ライン・カップラのレイアウト・デザインや2段増幅器の性能を向上させるために、時間や努力をもっとかけるべきかどうかを判断したりするために使用できるからです）。これらのLやCはデザインキットのコンポーネントに変換され、その結果、性能は低下します。

図26. 伝送ラインとして実装された分岐ライン・カップラは、上図に示す式を用いて、λ/4セクションごとのπ回路等価回路を使用して実装することができます。[参考文献、"Foundations for Microstrip Circuit Design,"T.C.Edwards,John Wileyand Sons,1981,pg.10.]

図27. 理想集中定数エレメントを使用した分岐ライン・カップラの実装

分岐ライン・カップラのデザイン

では

では

、

、

10GHzでは、λ/4は非常に長い（2-3mm）ので、各λ/4セクションの代わりに集中定数エレメントのπ型回路を使用

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図28に示すようにdiscrete-value optimizationを実行して（セットアップはBranchLineCoupDiscOpt）、分岐ライン・カップラ回路の性能を向上しました。

図29に示すように、BLC_Lumped_TBデータ・ディスプレイにシミュレーション結果が示されます。

図28. 分岐ライン・カップラの性能を最適化するためのセットアップ。最適化変数は図30に示すように、サブ回路内で定義されています。

図29. 最適化された分岐ライン・カップラの性能

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図30に、BLC_Lumpedスケマティックに、最適化されたパラメータの値を示します。BLC_LumpedBk_to_Bk_TBを使用して、挿入損失と互いに背中合わせで接続されている2つの分岐ライン・カップラの周波数応答全体を求めます。理想的にはこの損失は0dBですが、実際は、損失により、出力パワーが減少します。入力信号パワーを増やすことによって、入力分岐ライン・カップラに起因する損失を補償することができますが、出力カップラに起因する損失については補償することはできません。

暫定版の平衡増幅器の性能（相互接続による寄生成分を含まない）

2段増幅器と集中定数エレメントの分岐ライン・カップラを結合して、平衡増幅器を実現します。これはBalancedLumpedAmp_TBでシミュレートされ、図31に示されています。これは2段増幅器の評価で使用したAmplifier DesignGuideのシミュレーション・セットアップと同じものです。この結果は、約29dBmの飽和出力パワーと1dB利得圧縮ポイントで約26.5dBmの出力パワーを示しています。この結果にはデザインキットのコンポーネントが含まれていますが、伝送ラインの影響は含まれていません。

図30. 最適化された分岐ライン・カップラのパラメータの値

図31. 暫定版の平衡増幅器の利得、パワー、電力付加効率のシミュレーション

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レイアウトの作成

最初にデザインキットのエレメントをスケマティックに配置して、次にLayout >Place Components From Schem To Layoutコマンドを使用し、手動でレイアウトに各コンポーネントを配置することにより、各サブ回路のレイアウトを行います。より速い手順として、Layout > Generate/UpdateLayoutコマンドを使用して、すべてのスケマティック・コンポーネントをレイアウトに自動で配置することもできます。コンポーネントをレイアウトに配置した後、トレースを挿入して（Insert > Traceコマンドまたはツールバー・アイコンを選択して）各コンポーネントを接続します。

LineCalcを使用すると、100µmのGaAs上の50Ωラインには70µmの幅が必要なことと、20µm幅のラインは約77Ωであることがわかります。RFの相互接続の場合は、これらの伝送ラインの長さは寄生成分を最小に抑えるために可能な限り短くします。

レイアウトでは、あるメタル・レイヤから別のレイヤに変更する必要のある場所にビアを挿入しました。次にSchematic >Place Components From Layout To Schemコマンドを使って、スケマティックにこれらを配置します。

図32に示すTools > Check Representationコマンドは、レイアウトとスケマティックの両方にすべてのコンポーネントが配置されていることやパラメータの値がすべて整合していることを確認するのに便利です。

エラー・レポートを図33に示します。トップレベルのレイアウトにサブ回路を配置する場合、最終的な接続や、オーバラップをなくしたり、コンポーネントの配置を調整して無駄なスペースを最小にするために、異なるサブ回路のピンを整列させるには、Edit > Edit In Place > Push Intoコマンドが非常に便利です。

図32. チェック機能ダイアログ・ボックス

図33. チェック機能のエラー・ディスプレイ

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完全な増幅器の最初のレイアウトは、図34のBalancedLumpedAmpレイアウトです。シミュレーションには伝送ラインの影響が含まれていなかったので、このレイアウトへのいくつかの調整が必要となることが予想されます。

伝送ラインの影響のモデリング：トレースの伝送ライン・エレメントへの変換

伝送ラインの影響を含めるには、レイアウトのトレース（ショート回路としてシミュレートされる）を伝送ライン・エレメントに変換する必要があります。これを行うために、各サブ回路のコピーを作成し、デザイン名の後に「wTLs」の接尾語を付けました（接尾語の付加は必要ではありませんが、伝送ラインの影響を含めた場合と含めない場合での回路性能を比較しやすくなります）。伝送ラインの影響が含まれた各メタル・レイヤのMSUBコンポーネントが、このスケマティックに配置されました。各MSUBコンポーネントは、Cond1パラメータ用の異なるメタル・レイヤ名を持っています。このデザインでは、全てのRFトレースがMetal1またはMetal2のいずれかのレイヤ上に存在するので、2つのMSUBコンポーネントが挿入されました（また、Metal3上のトレースが伝送ラインとしてモデリングする場合は、3つ目のMSUBコンポーネントが必要です）。実際のデザインキットの中には、各レイヤごとに1つの既定義のMSUBコンポーネントがあるものもあります。

各レイアウトで、特定のレイヤにある全てのトレースを変換するには、Select >Select All On Layer...Then do an Edit > Path/Trace/Wire > Convert Traces...の順に選択します。図35に示すTrace Controlダイアログ・ボックスでConvert TraceをTransmission lineelementsに設定して、Substrate ReferencesのMSUB Element IDに、スケマティックでのIDを入力します。このコマンドを実行すると、レイアウト上のトレースが伝送ライン・エレメントに変換されます。

図34. BalancedLumpedAmpレイアウト

図35. Trace Controlダイアログ・ボックス

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図36はトレースが伝送ラインに変換された後のレイアウトのセクションです。これらの伝送ラインは、Schematic > PlaceComponents From Layout To Schemコマンドの順で選択するとスケマティック内に配置することができます。これを行う方法は数通りあります。最初に、手動でコンポーネントを配置してレイアウトに近いスケマティックを作成します。この方法では、重要な伝送ラインを見つけたり、伝送ラインの変化が性能に与える影響をテストすることができます。別の方法として、レイアウトに似たコンポーネントを使用して、レイアウトのパッシブ・パーツと同じようなスケマティック・シンボルを作成する方法があります。この方法では、Momentumシミュレーションが自動的に起動され、それぞれの類似コンポーネントのモデルが生成されますが、Momentumシミュレーションはレイアウトを変更しない限り、1回しか実行されません。これにより、最も正確なシミュレーション結果を得ることができます。

この他に、伝送ライン・コンポーネントのスケマティックへの配置を省略し、代わりに図37に示すようにDesign Parametersダイアログ・ボックス（File > Design Parameters）でSimulate from Layoutを選択する方法があります。

図36. トレースを伝送ラインに変換した後のレイアウト部分

図37. シミュレーションで使用するレイアウト表現の指定が可能なDesign Parametersダイアログ・ボックス

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伝送ラインの影響の補正

伝送ラインを様々なサブ回路内に含めた後、各FETに対する信号源インピーダンスと負荷インピーダンスを確認したり、シミュレーションを再実行して性能の低下を調べたりする必要があります。まず、図38に示すように、2段増幅器の全体の性能は徐々に低下していき、出力パワーが20dBm未満にまで低下します。

入力整合回路には伝送ラインの影響を含まれていて、デザインキットの直列インダクタンスを0.424nHから0.39nHに減少させ、並列キャパシタンスを0.3825pFから0.32pFに減少させることで、信号源インピーダンスが必要な値に戻ります。

InterstageMatch_wTLsスケマティックでは、伝送ラインのインダクタンスを補正するために、直列インダクタンスが0.38nHから0.32nHに減少させることで負荷インピーダンスが必要な値に戻ります（利得との整合では必ずしも最大の1dB利得圧縮出力パワーを実現できず、そのため、第1段のデバイスに対する負荷が利得にとって最適にならないことが実験で明らかになりました）。また、複数の伝送ラインの幅を広げることで、これらに起因する寄生インダクタンスの量が減少します。出力整合回路も同様に調整します。寄生成分を補正するこのような「チューニング」は広帯域デザインではより複雑になり、このような場合には最適化が適切なツールとなることがあります。

BranchLineCoupDiscOpt discrete-value opti-mizationセットアップを使用して、分岐ライン・カップラ回路を伝送ラインとしてモデル化したインターコネクト・トレースとともに再び最適化を行います。この最適化機能では、最適な性能を得るためには、直列アーム内の2個のインダクタの値が等しくならず、並列アーム内の2個のインダクタも等しくならないことが明らかになりました。

図39に、最適化の結果を示します。

図38. 伝送ラインとしてモデル化したインターコネクト・トレースを使用した場合の2段増幅器の性能の結果

図39. 伝送ラインの影響を含めた、分岐ライン・カップラの再最適化の結果

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伝送ラインの影響を含めた増幅器の性能

図40に、BalancedLumpedAmp_wTLsのシミュレーション結果を示します。この増幅器の飽和出力パワーは>29dBmで、1dB利得圧縮ポイントでの出力パワーは27.7dBmです。最大電力付加効率は約35%です。

図41に、10GHz近傍での増幅器の周波数応答を示します。10GHzでの雑音指数は約2.8dBです。

図40. BalancedLumpedAmp_wTLsシミュレーションの結果

図41. 10GHz近傍での増幅器の周波数応答

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2.5-D電磁界シミュレーション（Momentum）を使用した正確なシミュレーション

デザイン・プロセスにおいて、電磁界シミュレーションはいくつかの用途に使用されます。この中の1つに、デザインキット内のコンポーネントによる式ベースのモデルが正しいことを検証するために使用する場合があります。現実には、最初のステップでこれらのモデルを作成するために電磁界シミュレーションを使用します。付録Aでは、正確なインダクタ・モデルのライブラリを生成する方法を、AdvancedModel Composerを使用して示します。

電磁界シミュレーションの別の用途として、トレース間またはコンポーネント間の望ましくないカップリングが性能を低下させているかどうかを判断するために使用します。特に、分岐ライン・カップラのインダクタが非常に接近（グランド・プレーンに対するよりも、インダクタ同士が互いに接近）してカップリングが非常に大きくなっているような場合です。

電磁界シミュレーションによるデザインキットのインダク・モデルの比較

SHPEESOF_DIR/examples/MW_Ckts/MMIC_AmpEM_Sims_prjサンプル（ADS 2003Aリリースに付属）には、Momentumによる複数のデザインキットのインダクタのシミュレーションが含まれていて、この結果を式ベースの回路シミュレーションの結果と比較することができます。図42に示すように、インダクタは直列構成でシミュレートされています。

図43に、Momentumシミュレーションのメッシングの後のレイアウトを示します。S21とその位相の式を以下に示します。

S21 = 2Z0

jwL + 2Z0

位相(S21) = tan-1(-wL)2Z0

[参考文献：Guillermo Gonzalez, "MicrowaveTransistor Amplifiers, Analysis and Design,"Prentice-Hall, 1984,pg.19.]

図42. DemoKitのインダクタのSパラメータのシミュレーション

図43. Momentumシミュレーションのメッシュを含めた、DemoKitのインダクタのレイアウト

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図44では理想的な0.356nHインダクタの位相を、式ベースのモデルおよびMomentumシミュレーションの各位相と比較しています。このプロットは、デザインキットの式ベースのモデルが、実際には0.394nHインダクタのように振る舞うことを示しています。また、Momentumシミュレーションはこのインダクタが少なくとも10GHzでは0.454nHインダクタのように振る舞うことを示しています。このDemoデザインキットを使用して実際のプロセスでデザインを行う場合、重要なコンポーネントに対しては（特にインダクタに対しては）、正確なモデルを作成することが必要です。特定の回路モデルを素早く改善する方法としては、応答がMomentumシミュレーションと一致するまで、寄生成分エレメントを追加する方法があります。

Momentumを使用した分岐ライン・カップラのシミュレーション

分岐ライン・カップラ内のインダクタは互いに接近しているため、望ましくないカップリングに起因する性能の低下が予想されます。最初にMomentumを使用して、性能低下が許容可能かどうかを判断します。Demoデザインキット内のキャパシタはMetal1レイヤとMetal2レイヤの間に存在します。実際のプロセスでは、これらの2つのレイヤ間には、プレート間の距離を小さくするために、中間メタルが存在する場合もあります。また、キャパシタを実現するために、高い誘電率のメタルが必要な場合があります。Momentumシミュレーション・プロセスをシンプルにするには、キャパシタのないレイアウトを、Momentumを使ってシミュレートし、「類似」コンポーネントを生成した後、回路／電磁界コ・シミュレーションを実行して（Momentumの結果を再利用して）キャパシタを含めます。

図45に、Momentumでシミュレートされたレイアウトを示します。

図44. DemoKit（式ベース）の理想インダクタとMomentumでシミュレートしたインダクタとの位相シフトの比較

図45. キャパシタを除去した後、Momentumを使用してシミュレートした分岐ライン・カップラ

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入力および出力信号用の外部ポートがあるので、キャパシタを接続することができます。キャパシタの取り外しのほかにも、Metal1－Metal2間のビア・マトリックスをシート・ビアに交換してもメッシング効果を改善することができます。図46は、左側にオリジナルのビア、右側に変更後のビアを示しています。

図47に、回路シミュレーションのセットアップを示します。Momentum RFを使用してシミュレートした分岐ライン・カップラの類似コンポーネントと、式ベースのキャパシタのモデルがあります。 図46. オリジナルのMetal1－Metal2間のビア・ストラクチャ（左）と単純化した後の

効果的なメッシング（右）

図47. DemoKitのキャパシタを含む分岐ライン・カップラの回路シミュレーションでのMomentumシミュレーション結果の再利用

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図48を見ると、分岐ライン・カップラのMomentumベースのシミュレーションでは、図39に示すシミュレーションよりも挿入損失が著しく大きくなっていることが分かります。シミュレーション結果のこの不一致は、同じインダクタのMomentumシミュレーションとあまり一致していない式ベースのインダクタ・モデルが原因です。

分岐ライン・カップラのこの電磁界シミュレーション・ベースのモデルを使用すると、平衡増幅器の性能が低下し、1dB利得圧縮出力パワーは、わずか25.5dBmです。

分岐ライン・カップラの性能を向上させるために、（付録Aに説明するように）Advanced Model Composerをデモキットのインダクタに対して実行し、パラメータ化されたより正確な電磁界シミュレーション・ベースのモデルを作成しました。パラメータは、幅、間隔、巻き数です。次に、前述した内容に近い回路の最適化を、分岐ライン・カップラに対して実行し、性能を向上させます。ここでは、最適化時に、ゴールを追加してS（2,2）とS（3,3）を最小にしました。図49に、最適化済みの分岐ライン・カップラのレイアウトを示します。

図50に、この性能を示します。

図48. 最初の分岐ライン・カップラのMomentumシミュレーションの結果

図49. Advanced Model Composerを使用して生成されたインダクタとキャパシタのパラメータを使って、最適化した後の分岐ライン・カップラのレイアウト

図50. 最適化後の更新された分岐ライン・カップラのシミュレーション結果

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図52. 更新された分岐ライン・カップラ付きの平衡増幅器の性能

図51. 更新された分岐ライン・カップラ付きの平衡増幅器のMomentumシミュレーションの結果

図51に、この改良済みの分岐ライン・カップラのMomentumシミュレーションの結果を示します。このシミュレーション結果と最適化の結果は非常によく一致しています。

図52に、再最適化した分岐ライン・カップラ付きの増幅器のシミュレーション結果を示します。ここでは分岐ライン・カップラのMomentumシミュレーションの結果とレイアウト類似コンポーネントを使用しました。1dB利得圧縮ポイントでの出力パワーは約27dBmで、飽和出力パワーは約28.3dBmです。1dB利得圧縮ポイントでの出力パワーが0.5Wの仕様を満足しますが、マージンがないので、全温度範囲および製造プロセスでは問題があります。歩留まりの高い製造を実現するためには、より大きなデバイス、異なるバイアス・ポイント、より損失の少ないパワー結合回路や異なるインピーダンス整合回路の使用といったデザイン上の変更が必要です。

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まとめ

このアプリケーション・ノートでは、フロント・バック全体でのデザイン・プロセスにおけるADSの使用法を説明しました。ADSは、以下のようなMMICデザインを容易にする多数の機能を備えています。

• デバイス評価（Gm対バイアス）• ロードプル• インピーダンス整合ツール• 安定度のテスト• 利得圧縮、電力付加効率、相互変調歪みなどの線形および非線形シミュレーション（このアプリケーション・ノートでは一部のみを紹介）

• discrete-value optimizationおよびcontinuous optimization• 歩留まりの最適化（このアプリケーションでは説明していません）• ファンダリ・デザインキットの使用• 標準回路シミュレータによる高速シミュレーションを可能にするモデルの作成と正確な電磁界シミュレーションを実現するAdvanced Model Composerの使用

• 回路のスケマティックとレイアウト表現との間の相違を検証するデザイン・ルール・チェッカとチェック項目を含んだレイアウト・デザイン・ツール

• 寄生成分の伝送ラインを含めるための種々の方法• 電磁界シミュレーションとモデルのカップリング

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付録A：Advanced Model Composerを使用した、インダクタ・モデルの作成

Advanced Model Composerを使用して、任意の形状のストラクチャをシミュレートするための、多次元のパラメータ化パッシブ・プレーナ・モデルのライブラリを作成することができます。Momentum 2.5-D電磁界シミュレータを繰り返し実行して、これらのモデルを生成します。モデルは式ベースのモデルのスピードと電磁界シミュレーション・レベルの確度を実現します（Advanced Model Composerに似たModel Composerは、ティー、ベンド、ギャップなどの既定義の形状の電磁界シミュレーション・ベースのモデルを生成するために使用できます）。Advanced Model ComposerについてはADSマニュアルのMomentumの"Chapter 6: Layout Components and Advanced Model Composer"内で詳細に説明されています。

この付録では、Advanced Model Composerを使用して、デモ・デザインキットのスパイラル・インダクタの正確な電磁界シミュレーション・モデルを生成する方法を示します。メタルの幅、間隔、巻き数をレイアウト（およびシミュレーション）パラメータとして持つこのスパイラル・インダクタのようなパラメータ化されたレイアウトには、AdvancedModel Composerが適しています。

独自のインダクタへのAdvanced Model Composerの適用

独自のスパイラル・インダクタがパラメータ化されたレイアウトを持っている場合、Advanced Model Composerを独自のスパイラル・インダクタに適用できます。パラメータ化されたレイアウトがない場合は、ADSレイアウト・ライブラリ（TLines－Microstrip）にある標準のスパイラル・モデルの1つを使用することができます。または、Agilent EEsofEDAテクニカル・サポートのWebサイトからスパイラル・インダクタ・マクロのライブラリをダウンロードすることができます（この場合、www.agilent.com/find/eesof-supportでspiral とtransformer artwork macrosを検索してください）。また、ADS Layout Macroエディタを使用してカスタム・スパイラル・インダクタをビルドすることもできます（詳細手順についてはGraphical Cell Compilerマニュアルを参照してください）。

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DemoKitスパイラル・インダクタのモデルの作成

DemoKitのスパイラル・インダクタ・レイアウトから開始して、Momentumシミュレーションを数回実行して新しいコンポーネントを作成します。パラメータの値の範囲全体でシミュレーションを実行します。

ADSを起動し、プロジェクトを開き、レイアウト・ウィンドウを開きます。

インストールがまだの場合はデモ・デザインキットをインストールして、DemoKitのパレットのコンポーネントをレイアウトに配置できるようにします。図A-1に、ポートを追加したデモ・デザインキットのスパイラル・インダクタを示します。

Momentum > Component > Parameters...の順に選択して異なるパラメータを割り当てます。図A-2に、それぞれ幅、間隔、巻き数パラメータであるW、SP、Nを定義した後のダイアログ・ボックスを示します。これらのパラメータの値が変化するとすべての頂点が変化するため、TypeはNominal/PerturbedではなくSubnetworkに設定します。定義済みパラメータとレイアウト・コンポーネントとの間で適切なマッピングを行うために、レイアウトの作成で使用した値を各パラメータのデフォルト値に設定する必要があります。

図A-1. デモ・デザインキットのスパイラル・インダクタ

図A-2. Layout Component Parametersダイアログ・ボックス

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新しいコンポーネントのパラメータを定義した後、コンポーネント・インスタンスのパラメータ・ボックスを編集し、最初の固定パラメータの値を定義した新しいパラメータ名に置き換える必要があります。これは、新たに定義したパラメータをコンポーネントのレイアウト表現（コンパイル済みモデル）のパラメータへマッピングするために必要となります。図A-3に、新たに定義したパラメータに置き換えた後の、コンポーネントのパラメータ・ダイアログ・ボックス（インダクタを選択し、Edit >Component > Edit Component Parameters...の順に選択）を示します。たとえば、幅を表すwについては、最初は4µmに設定されていました。

これで、Advanced Model Composerを使用するために必要なレイアウト・コンポーネントの生成の準備が整いました。実行するには、Momentum > Component > Create/Update...の順に選択します。図A-4に、CreateLayout Componentダイアログ・ボックスを示します。このダイアログ・ボックスに必要なシミュレーション・パラメータの値を設定して、OKをクリックします。すると、レイアウト・コンポーネントが正常に作成されたことを示すメッセージ・ウィンドウが表示されます。

図A-3. 最初の固定パラメータの値を新たに定義したパラメータ変数に置き換えた後のコンポーネント・パラメータ・ダイアログ・ボックス

図A-4. Create Layout Component ダイアログ・ボックス

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パラメータを割り当て、新しいレイアウト・コンポーネントを生成した後で、Advanced Model Composerモデルが生成するパラメータ値の範囲を指定して、プロセスを開始します。Momentum > Componen >Advanced Model Composer > Create Model...の順に選択します。図A-5のAdvanced ModelComposer-Create Modelダイアログ・ボックスが表示されます。

必要なシミュレーション・パラメータを入力します。次に、Layout Parametersタブを選択します。図A-6に、W、SP、Nをそれぞれ不連続値リストの値に定義した後の設定を示します。幅と間隔のパラメータは連続変数として定義できますが、レイアウト・グリッドでは1umのステップでコンポーネントを保持するので、この値で十分な分解能が得られます。

図A-5. Advanced Model Composer -Create Modelダイアログ・ボックスでのシミュレーション・パラメータの入力

図A-6. 幅、間隔、巻き数の値の不連続値リストの定義

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OKをクリックすると、図A-7に示すStartModel Composerダイアログ・ボックスが表示されます。このダイアログでは、モデル生成プロセスが別のADSセッションを起動し、バックグラウンドでしばらくの間実行される可能性のあることを説明しています。

Momentum > Component > Advanced ModelComposer > Status/Control...の順に選択することにより、モデル生成プロセスの進捗度を表示することができます。図A-8のようなウィンドウが表示され、要求したパラメータ値の範囲に対するシミュレーションの実行とモデルの生成に1時間8分21秒かかったことを示しています。

図A-7. モデル生成プロセスを開始する直前に表示されるダイアログ・ボックス

図A-8. Advanced Model Composerのステータス・ダイアログ・ボックス

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Momentum > Component > Model Database...の順に選択すると、図A-9に示すように、モデル・データベース内にファイルのリストが表示されます。パラメータ値の各組み合わせに対して1つの.ratファイルがあります。.pmlファイルは、最終的なコンポーネント・モデル・ファイルです。どれか1つモデル・ファイルを選択すると、シミュレーション設定の説明がDescriptionフィールドに表示されます。

これで、回路シミュレーションでモデルを利用するために、スパイラル・インダクタ・モデルをデザインキットにパッケージ化できます。Momentum > Component >Advanced Model Composer > Design Kit...の順に選択して、図A-10に示すCreate LayoutComponent Design Kitダイアログ・ボックスを表示します。必要なコンポーネント名とデザインキット名を入力できます。デザインキットが作成されるまではComponentsフィールドには何も表示されません。デザインキットはSHOME/hpeesof/amc/design_kitディレクトリに保存されています。

図A-9. モデル・データベース内のファイル

図A-10. デザインキットへのモデルのパッケージング

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デザインキットを作成した後、そのモデルを回路シミュレーションで使用できるように、デザインキットをインストールする必要があります。ADSのメイン・ウィンドウから、DesignKit > Install Design Kits...の順に選択します。Browse...ボタンを選択してSHOME/hpeesof/amc/design_kitディレクトリ内のデザインキットを探します。図A-11に、すべて入力済みのダイアログ・ボックスを示します。デザインキットをアクティブにするためには、現在のプロジェクトを閉じて、再び開く必要があります。

新たに作成したデザインキットからコンポーネントを挿入するには、図A-12に示すように、ライブラリ・ブラウザを使用する必要があります。

図A-11. デザインキットをインストールするためのダイアログ・ボックス

図A-12. ライブラリ・ブラウザを使用した、デザインキットからのコンポーネントの挿入

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Demoデザインキットにはいくつかのレイアウト・デザイン・ルールがあり、このルールを使用してレイアウトに対して違反がないかをチェックすることができます。この付録ではデザイン・ルール・チェッカを実行するために必要な手順を簡単に説明します。DRCの実行やデザイン・ルールの記述などに関する詳細は、ADS Design Rule Checkerマニュアルに記載しています。

デザイン・ルール・チェッカの実行

1. DRCルールをDemoデザインキット（SHPEESOF_DIR/examples/DesignKit/Demo

Kit/drc/rules/completedrc.ael）からverifica-tion/rules/の下のプロジェクト・ディレクトリにコピーします。

2. レイアウト・ウィンドウからTools > DRC:Custom Rulesの順に選択します。図B-1に、ブラウジング後にプロジェクト・ディレクトリ内でルール・ファイルを見つけた後の、Custom DRCダイアログ・ボックスを示します。

3. Applyをクリックして、ルール・ファイルをコンパイルします。コンパイル後に、図B-2に示すメッセージ・ウィンドウが表示されます。

付録B：デザイン・ルール・チェッカの実行

図B-1. ルール・ファイルを選択した後の、DRCを実行するためのダイアログ・ボックス

図B-2. ルール・ファイルがコンパイルされたことを示す、ダイアログ・ボックス

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4. Run DRCタブを選択し、Check AreaのFullDesign or Current View Windowを選択した後、Applyをクリックします。DRCが完了すると、図B-3に示すウィンドウと同様のメッセージ・ウィンドウが表示されます。

5. Load Resultタブを選択し、Applyをクリックして結果をロードします。プログラムが結果のロードを完了すると、図B-4に示すウィンドウと同様のメッセージ・ウィンドウが表示されます。

図B-3. DRCの実行を完了した後に表示されるメッセージ

図B-4. DRC結果のロードを完了した後に表示されるメッセージ

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6. 図B-5に示すように、View Errorsタブを選択して、Auto Zoomとその他のボタン（First、Last、Prev、Next）を選択して、レイアウト・ウィンドウにエラーを表示します。

7. 図B-6は、エラーの1つ「100µm未満しか離れていない2つのボンド・パッド」を示しています。

図B-5. DRCエラーを表示するためのダイアログ・ボックス

図B-6. 100µm未満しか離れていない2個のボンド・パッドを示している、強調表示されたDRCエラー

September 24, 20035988-9637JA

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