การทดลองที่ 12 Data Acquisiti on and conversion ... 2 Ex 12 ADC DAC.pdf · 2012-06-08 · จุดมุ งหมายให ศึกษาถึงคุณสมบ

303303 Electrical Engineering Laboratory II Lab 12 1

ภาควิชาวิศวกรรมไฟฟา มหาวิทยาลัยนเรศวร

การทดลองที่ 12 Data Acquisition and conversion

วัตถุประสงค ใหผูทําการทดลองเขาใจถึง หลักการและคุณสมบัติ ตลอดจนแนวทางการนําอุปกรณทางดาน Data

Acquisition และData Conversion ไปใช

ทฤษฏี

1. บทนํา

การทดลองเร่ือง Data Acquisition and Conversion ในเบื้อตนจะกลาวถึงทฤษฎีของ Data Acquisition โดยสังเขป

ซึ่งผูทดลองสามารถศึกษารายละเอียดเพิ่มเติมไดในบรรณานุกรมตามรายชื่อที่อยูทายคูมือการทดลองนี้ ในการทดลองมี

จุดมุงหมายใหศึกษาถึงคุณสมบัติของอุปกรณีเหลานี้ซึ่งไดแก วงจรแรงดันอางอิง (Voltage reference), Sampling and

Hold, Digital to Analog Converter (DAC) และ Analog to Digital Converter (ADC)

2. ทฤษฎีของ Data Acquisition and Conversion

2.1 บทนํา

รูปแบบสัญญาณไฟฟาที่เราพบเห็นและคุนเคยในชีวิตประจําวันจะอยูในรูปของสัญญาณที่ตอเนื่องหรือเรียกวา

สัญญาณอนาลอก(Analog Signal) ซึ่งแตเดิมการนําเอาสัญญาณไฟฟาดังกลาวมาประมวล เพื่อใหมีรูปแบบที่เหมาะสม

จะกระทําในแบบ Analog นั้นเอง แตเม่ือเทคนิคและอุปกรณการประมวลสัญญาณทางดิจิตอลไดรักการพัฒนาขึ้นมา

เนื่องจากพบวาในรูปแบบดิจิตอล การประมวล เก็บ ส่ือสาร และการนําเสนอกระทําไดงายและอยางมีประสิทธิภาพ

มากกวา ดังนั้นการเปล่ียนรูปแบบของสัญญาณ (Conversion) จึงไดมีความจําเปนขึ้นมา ในรูปที่ 1 เปนตัวอยางแสดง

ระบบควบคุมที่ใชการประมวลขอมูลแบบดิจิตอลในระบบที่ยกตัวอยางการเปล่ียนแปลงทางกายภาพในลักษณะใดๆก็ตาม

(Physical Process ) เชนความดัน อุณหภูมิ เปนตน จะถูกเปล่ียนใหเปนสัญญาณไฟฟา ที่มีความตอเนื่อง (สัญญาณ

อนาลอก) โดยทรานดิวซเซอรที่มี คุณสมบัติที่เหมาะสมกับรูปแบบทางกายภาพน้ัน สัญญาณไฟฟาจะถูกปรับใหอยูในรูป

และขนาดที่เหมาะสมกอนโดย Analog Signal Conditioner ซึ่งอาจจะเปน วงจรขยายหรือฟลเตอรเปนตน ADC จะทํา

หนาที่เปล่ียนรูปแบบของสัญญาณ จากอนาลอกเปนดิจิตอล ตัวประมวลทางดิจิตอล (Digital processors) เชน

คอมพิวเตอร จะจัดการกับขอมูลเพื่อนําเสนอ หรือถูกเปล่ียนกลับมาอยูในรูปแบบอนาลอกโดย DAC เพื่อปอนกลับไป

ควบคุม Physical Process



รูปที่ 1 ระบบควบคุมที่มีการประมวลขอมูลแบบดิจิตอล

ในระบบที่มีขอมูลที่ตองประมวลในเวลาเดียวกันหลายๆขอมูล หาก ADC ทํางานไดเร็วพอจะไมจําเปน ตองใช

ADC หลายๆตัวทํางานแยกกันสําหรับขอมูลแตละชุดแตจะใชวิธีแบงเวลา (Time shearing)โดยวิธี multiplexing (รูปที่ 1)

วงจร Sampling and hold (S/H) จะกลุม (Sample)ขนาดของสัญญาณอนาลอกมาเก็บ (Hold)ไวชั่วขณะเพื่อรอใหADC

รับไปเปล่ียนใหเปนสัญญาณดิจิตอลจนเรียบรอยแลวคอยสุมสัญญาณใหมทั้งนี้เพื่อที่ไมจําเปนตองใช ADC ที่มีความเร็ว

สูงราคาแพง ขอมูลดิจิตอลจะถูกสงไปยัง System bus และถูกประมวลโดย Processor ผลของการประมวลจะถูกสงกลับ

ออกมาเพื่อเปล่ียนกลับมาเปนสัญญาณอนาลอกโดย DAC เพื่อไปควบคุมกิจกรรมทางกายภาพของระบบผาน Analog

actuator

2.2 ทฤษฎีการ Sampling

ในการเปล่ียนแปลงสัญญาณอนาลอกใหเปนสัญญาณดิจิตอล ADC จะตองใชเวลาชวงหนึ่งในการ

จัดการซึ่งชวงเวลาดังกลาวนั้นขึ้นอยูกับหลายๆ แฟคเตอร เชน ความละเอียดของการเปล่ียนสัญญาณ (จํานวนดิจิตอล

บิท) เทคนิคของการเปล่ียนแปลงสัญญาณ และความเร็วในการทํางานของอุปกรณรวมอื่นกําหนดความเร็วของการแปลง

สัญญาณนี้ขึ้นอยูดับการประยุกตใชงานเฉพาะอยาง และความแมนยะท่ีตองการ

รูปที่ 2 แสดง Error จากการวัดใน Aperture time



ชวงเวลาในการแปลงสัญญาณบางครั้งอาจเรียกวา Aperture time ซึ่งความหมายโดยทั่วไปหมายถึงชวงเวลาที่

เกิดความไมแนนอนขึ้นในการวัดและผลก็คือเกิดความผิดพลาด (Error) ตอคาที่วัดไดในรูปที่ 2 สัญญาณอนาลอก V(t) มี

อัตราการเปล่ียนแปลง dv/dt ในชวง Aperture time Ta ดังนั่นชวงการเปล่ียนแปลงอนาลอกจะเทากับ ∆ โดย

∆

ดังนั้นหากเวลาท่ี ADC ใชในการเปล่ียนแปลงสัญญาณในชวง Ta นี้รหัสดิจิตอลท่ีไดอาจจะตรงกับขนาดของ

สัญญาณอนาลอกคาใดคาหนึ่งในชวงนี้ และสวนอื่นๆที่เหลือคือ error ที่เกิดขึ้นนี้วา Aperture time error

ตัวอยางในกรณีสัญญาณอินพุทเปนรูปซายน อัตราการเปล่ียนแปลงบนรูปคล่ืนจะเกิดสูงที่สุดตรงบริเวณจุดตัด

แกนเวลารอบๆจุดศูนยโวลต (Zero Crossing) และ Aperture error คือ

∆

และ error รวม ( ) คิดจากอัตราสวนของขนาดเต็มสเกล คือ

ε∆2

ดังนั้นหากตองการเปล่ียนสัญญาณเปนรูปซายนความถ่ี 1 กิโลเฮิรท ใหเปนสัญญาณดิจิตอล 10 บิท ซึ่งยอมให Error ไม

เกินกวา Resolution (จะกลาวถึงภายหลัง) คือ 1/210 LSB หรือ 0.001 ดังนั้นเวลา Aperture time จะตองอยูในชวง

0.0013.14 10

320 10

จะเห็นวาแมสัญญาณ 1 กิโลเฮิรท จะไมใชความถ่ีสูงก็จริง แต ADC ที่ใชตองการเวลาในการเปล่ียนในเวลา 320

นาโนวินาที ใหเปนรหัส 10 บิท วิธีอื่นที่ไมจําเปนตองใช ADC ความเร็วสูงคือ การใช Sample and Hold ซึ่ง Sample and

Hold ที่มี Aperture time นอยๆ นั้นทําไดงายและราคาถูกกวา

2.3 Sampling และ Aperture Error ในรูปที่ 1 วงจร Sample and Hold จะทําการสุม (Sampling) สัญญาณอินพุทและนําสัญญาณที่สุมนั้นมาเก็บ

ไวในชวงเวลาหนึ่งได ซึ่งสวนใหญจะใชการประจุแรงดันนั้นไวในตัวเก็บประจุที่ร่ัวไหลตํ่า Aperture time ของ Sample

and Hold คือ เวลาต้ังแตเร่ิมสุมสัญญาณจนเก็บประจุคาแรงดันจนถึงคาที่สุมซึ่งสําหรับ Sample and Hold แลว

Aperture time ขึ้นอยูกับแบนดวิดธ และ Switching time ของอปุกรณแอคทีฟ (จะกลาวภายหลัง) ที่ใชในวงจร ซึ่งหาและ

สรางไดงายและราคาถูกกวาการสราง ADC ความเร็วสูง

ในการ สุมสัญญาณอนาลอกจะถูกสุมเปนระยะๆคงท่ีตามรูปที่ 3 ค การสุมจะเปนการตัดตอสัญญาณอนาลอก

ในชวงเวลาอันส้ันดวยสวิทชที่ทํางานดวยความเร็วสูง ผลของการสุมสัญญาณดวยความเร็วเสมือนกับการคูณขบวน

303303 E

สัญญาณ

หากสัญญ

3 ง

กลับมาเป

“ถาสัญญ

ดังกลาวจ

Electrical Eng

ณพัลสแคบๆกับส

ญาณอนาลอกที

มีปญหาที่วาอั

ปนเชนเดิม (Re

ญาณตอเนื่องซึ

จะสามารถเป

ineering Labo

สัญญาณอนาล

ที่ถูกสุมถูก Hold

ัตราการสุมสัญ

construction)

ซึ่งมีความถ่ีแล

ล่ียนกลับมาไ

oratory II

ลอก โดยเสมือน

d จนกวาสัญญ

ญญาณน้ันควรมี

คําตอบก็คือ ขึ้

ละฮารโมนิกสไ

ดโดยไมสูญเสี

รูปที่

Lab 12

นวาสัญญาณอ

ญาณคาใหมถูก

มีขนาดเทาไรจงึ

ขึ้นอยูกับความถี

ไมเกิน fc ถูกสุ

สีย รายละเอยี

ที ่3 การสุมสัญญ

ภาควชิ

อนาลอกจะขี่มา

สุมเขามาซ่ึงจะ

งจะไมทําใหขอ

ถ่ีของสัญญาณ

สมดวยอัตราก

ยดผิดเพี้ยนไป

ญาณ

ชาวิศวกรรมไฟ

าบนขบวนพัลส

ะไดลักษณะขอ

มูลเสียไปเม่ือสั

ณอนาลอก ทฤษ

ารสุมไมนอยก

ป”

ฟฟา มหาวิทยา

ส ดังแสดงในรูป

งเอาทพุทที่แส

สัญญาณนั้นถูก

ษฎีของการสุมก

กวา 2fc แลวสั

4

ลัยนเรศวร

ปที่ 3 ค

ดงในรูปที่

กเปล่ียน

กลาวไววา

ัญญาณ

303303 E

สเปคตรัม

จะทําใหแ

สุม fs ไมสู

folding ห

เปล่ียนกลั

และถาเล่ือ

สัญญาณ

อัตราการ

filter) เพื่อ

folding ได

ปรกติจะสู

Electrical Eng

2.4 Frequenจากทฤษฎีของ

มของสัญญาณที

แถบสเปคตรัมข

สูงพอหลังจากสุ

หากเปนเชนนี้ก็จ

ลับใหอยูในรูปเดิ

อนความถี่ของก

ณหลังจากถูกสุม

ทฤษฎีการสุมที

สุมที่สูงพอดังก

อจํากัดแบนดวดิ

ดเสมอจากสวน

สูงกวาความถ่ีตํ

ineering Labo

cy folding andงการสุมสามาร

ที่ถูกสงซึ่งเบนด

ของสัญญาณสุม

สุมสเปคตรัมบา

จะทําใหเกิดคว

ดิม

รูปที่ 4

ข.

การสุมใหสูงขึน้

มก็ยังคงเหมือน

ที่วาให fs >

กลาวและ อีกวิธี

ดธของสัญญาณ

นจากฮารโมนิก

ตํ่าสุดตามทฤษฎี

oratory II

d Aliasing รถอธิบายดวยลั

ดวิดธไมเกิน fc ใ

มขยายกวางออ

างสวนของ fs จ

วามเพี้ยนแกสัญ

ก. แสดงสเปค

สเปคตรัมหล

นจนโอกาสการ

เดิมได

2 fc นั้นก็เพื่อก

ธหีนึ่งคือการทํา

ณที่ถูกแปลงไม

สของสัญญาณ

ฎี Sampling คื

Lab 12

ลักษณะรูปเสปค

ในขณะน้ีสัญญ

อกจาก fs เปน 2

ะหาซอนกลับส

ญญาณอนาลอ

คตรัมของสัญญ

ลังจากการสุม เ

รซอนของเสปค

การขจัดการซอน

าฟลเตอรความ

มใหเกินไปกวา f

ณแลว พยายาม

คือ 2 fc เสมอ

ภาควชิ

คตรัมของสัญญ

ญาณนี้จะถูกสุม

2fs 3fs….. ไดเ

สเปคตรัมของสั

กจากการซอนท

ญาณอนาลอกที่

เกิด Frequenc

ตรัมหมดไป (fs

นกันของสเปคต

ถ่ีของสัญญาณ

fs/2 ในทางปฏิ

มใหการสุมสัญญ


ญาณในรูปที่ 4

มดวยความถ่ี fs

เปนดังรูป4 ข ถ

ัญญาณซ่ึงเรียก

ทับกันของสเปค

จะถูกสุม

cy folding

s - fc = fc) และ

ตรัมซึ่งทําไดสอ

ณอนาลอกกอน

ิบัติแลวจะยังค

ญาณเปนไปอย


(ก) แสดงใหเห็

ของขบวนการ

าความถ่ีของสั

กวา Frequenc

คตรัมเม่ือสัญญ

ะการเปล่ียนกลั

องวิธีวิธีหนึ่งดวย

นการสุม(Antiali

คงเกิด Frequen

ยางรวดเร็วมาก

5


หน็วา

รอดูเลชั่น

ัญญาณ

cy

ญาณถุก

ลับของ

ยการใช

iasing

ncy

กที่สุด ซึ่ง



รูปที่ 5 การเกิดAlias Frequencyจากการสุมดวยความถ่ีตํ่ากวา 2 เทาของความถ่ีสัญญาณอินพุทรูปซายน

ผลของการใชอัตราการสุมที่ไมเหมาะสมจะเกิดเปนสัญญาณความถ่ีตํ่า เรียกวา Alias Frequency เม่ือ

สัญญาณถูกเปล่ียนกลับมาเชนเดิมหลักจากการสุมแลวแสดงในรูปที่ 5 จะเห็นวาความถ่ี Aliasing อาจจะแตกตางจาก

ความถ่ีเดิมไปมาก

Anti aliasing filter จะชวยลดสัญญาณในแถบความถ่ีที่ทําใหเกิด Alias Frequencyในขณะท่ีตองไมทําใหเกิด

ความผิดเพี้ยนของสัญญาณในแบนดที่ใชงานและไมลดความแมนในการวัดโดยรวมอีกดวย ในหารใช Anti aliasing filter

ปริมาณการขจัดความถ่ีสูงนั้นขึ้นอยูกับ

- ความถ่ีสูงสุดที่สนใจ

- อัตราการสุม และ

- ความละเอียดของการแปลงสัญญาณ

2.5 Quantizing theory Quantizing เปนขบวนการท่ีเปล่ียนแปลงสัญญาณอนาลอกเปนสัญญาณท่ีไมตอเนื่อง (Discrete signal) หลัง

การสุม โดยขบวนการ เขารหัส (Coding) จัดใหสัญญาณที่ไมตอเนื่องนั้นอยูในรูปที่งายตอการประมวลและเปนสัดสวน

สัมพันธกับสัญญาณอนาลอก เชนในรูปของรหัสไบนารี (Binary) เปนตน หากนําเอาขนาดของสัญญาณอนาลอกและรหัส

ดิจิตอลที่ไดจากการ Quantize มาเขียนกราฟก็จะไดกราฟแสดง Quantize transfer function ดังในรูปที่ 6



รูปที่ 6 Transfer function ของ Quantize 3 บิท ตามทฤษฏี

ในรูปกราฟแสดงใหเห็นถึงความสัมพันธกันระหวางสัญญาณอนาลอกที่ขนาดอยูระหวาง 0 ถึง +10 โวลตถูก

Quantize และ Encode เปนไบนารี 3 บิท ได8 ระดับ 000 ถึง111 เนื่องจากในระบบไบนารีรหัสดิจิตอลแตละคาระบบแทน

ขนาดของสัญญาณอนาลอกแตละคาเปนสัดสวนกับคาเต็มสเกล โดยคาสูงสุดของรหัสดิจิตอลคือ ทุกบิทจะเทากับ

สัญญาณอนาลอกเต็มสเกลคูณดวย (1-2-n) โดย n เปนจํานวนบิทของรหัสดิจิตอลและรหัสดิจิตอลแตละบิทที่เปน 1 จะ

เทากับขนาดเต็มสเกลของอนาลอกคูณกับคา Weighting ของรหัสชนิดนั้นหารดวย 2n ตัวอยาง เชน คาเต็มสเกลของ

สัญญาณอนาลอกเปน 10 โวลต รหัส 1011 จะแทนขนาดสัญญาณอนาลอกอินพุท

21 2 1 2 1 2 1 2

1 2 1 2 1 2 1 2

จุดสําคัญให Transfer functionในรูปที่ 6 อันแรกไดแก ความระเอียด (Resolution) ของ Quantizeซึ่งกําหนดได

จากจํานวนบิทของรหัสดิจิตอล หรือจากกราฟคือขนาดกวางของ ขั้นระดับ (Step) ทางแกนนอนของอินพุทวาเปนสัดสวน

เทาไรและเขียนคาเต็มสเกลอนาลอกกับคา 2n

จํานวนสถานะเอาทพุทกําหนดไดจากจํานวนบิทคือเทากับ 2n สถานะตัวอยางกรณี ADC 8 บิทQuantize จะให

เอาทพุท 256 สถานะ และ12 บิท ให 4096 สถานะตอคาเต็มสเกลของอนาลอก ในไดอะแกรมแสดงทรานเฟอรฟงชั่น จะ



เห็นจุดแบง ระดับ (Derision point หรือ Threshold level) สัญญาณอนาลอกจะมีจํานวน 1-2-n จุดที่อยูที่ 0.625, 1.075,

3.125, 4.375, 5.625, 6.875 และ 8.125 โวลตระหวางจุดดังกลาวเปนสัญญาณอนาลอกซึ่งแปลงรหัสดิจิตอล 1สถานะ

ดังนั้นคาเหลานี้จะปรับใหถูกตองมากที่สุดเพื่อแปลงขนาดของอนาลอกใหตรงกับคาที่ทําการQuantize แรงดันที่

1.25,2.50,3.75,5.0,6.25,7.2และ8.75 โวลต เปนจุดก่ึงกลางในชวงของสัญญาณอนาลอกที่แสดงสถานะเอาทพุทดิจิตอล

ฟงชันที่มีลักษณะเปนขั้นบันไดนี้สามารถประมาณเปนเสนตรงไดโดยการโยงเสนตรงระหวางจุดเร่ิมและจุดปลาย ณ. จุด

ก่ึงกลางของรหัสดิจิตอลสถานะสุดทายสังเกตวาในทางทฤษฎีแลวเสนตรงนี้จะตองผานจุดก่ึงกลางของทุกระดับดิจิตอล

2.6 Quantize Resolution and Error ในแตละสถานะของสัญญาณดิจิตอลเอาทพุทจะแทนขนาดของสัญญาณอนาลอกคาใดคา

หนึ่งในชวงเล็กๆระหวางจุดแบงระดับ เรียกชวงเล็กๆนี้วาขนาดหน่ึง Analog Quantization หรือหนึ่งควันตัม (Quantum)

หรือ 1 LSB (Least Significant Bit) ของการแปลงสัญญาณ ตัวอยางในรูปที่ 6 ก ควันตัม คือ 1.25 โวลต คานี้ไดจากการ

คํานวณ

/2

FSR คือ ชวงเต็มสเกลของแรงดันอนาลอก (Full Scale Range)

N คือ จํานวนบิทของรหัสดิจิตอล

จากสมการจะเห็นวา หารกการเปล่ียนแปลงที่ใหจํานวนบินมากขนาดของควันตัมก็จะลดลงและถาใหสัญญาณ

อินพุทของ Quantizer กวาดไปตลอดชวงของสัญญารอนาลอกก็จะเห็นชวงของผลตางของอนาลอกอินพุทและดิจิตอล

เอาทพุทเปนชวงซ่ึงพลอตไดเปนรูปฟนเล่ือยดังรูป 6 (ข) เรียกวา Quantizing error ซึ่ง error นั่นก็คือ 1 ชวงสัญญาณ

อนาลอกแปลงใหเปนรหัสดิจิตอล 1 สถานะดังกลาวมาแลวนั่นเอง

Error นี้เปนธรรมชาติของ Quantizing ซึ่งทําการแกไขไมไดนอกจากการเพิ่มจํานวนบิทของ Quantizerใหมาก

ขึ้น และเอาทพุทError จะอยูระหวาง 0-Q/2 Error อาจจะเปนศูนยเม่ือสัญญารอนาลอกคาที่จุดก่ึงกลางของควันตัมพอดี

ลักษณะของฟงกชั่น Error จะสามารถพิจารณาเปนสัญญาณรบกวนทางอินพุท ซึ่งมีคาเปน Q VP-P และคาเฉล่ียเปนศูนย

คา rms (Root Mean Square)เปน Q/2√3 ซึ่งจะไดจากการวิเคราะหรูปคล่ืนฟนเล่ือย

2.7 รหัสตัวเลขสําหรับการเปล่ียนขอมูล

รหัสตัวเลขที่นิยมนํามาใชในระบบเปล่ียนขอมูลไดแกรหัสไบนารีหรือที่เรียกวา Straight binary โดยที่รหัสไบนารี

สถานะสูงสุดจะแทนสัญญาณอนาลอก FSR x (1-212) ตัวอยางเชนหากสัญญาณอนาลอกเต็มสเกล(FRS) เทากับ 20

โวลต สําหรับ ADC ขนาด 12 บิทรหัส 1111 1111 1111 จะแทนสัญญาณอนาลอกขนาด 20 x (1-212) หรือ 19.9951171

303303 E

โวลตนอก

สําหรับกา

ทางคณิต

ในรูปที่ 7

หากเปนสั

และ -10 โ

Sampling

ระบบ Da

Sampling

ในรูปที่ 8

ควบคุมจา

Aperture

จุดดวยกัน

Electrical Eng

กจากรหัสไบนา ี

ารแสดงตัวเปน

ศาสตรลอจิก แ

แสดง Transfe

นอกจากมาตร

สัญญาณชวงบว

โวลต เปนมาตร

2.8 วงจร Saที่ผานมาไดกล

g บางแบบที่ใช

ata Distribution

g โดยพ้ืนฐานแ

ก แสดงวงจรพื้

าด Sampling

– time ของวง

นคือสัญญาณอ

ineering Labo

รีธรรมดาดังกล

ตัวเลขหนาปดห

และสําหรับระบ

er function ของ

รฐานการใชรหัส

วกหรือลบอยาง

รฐาน

รูปที่ 7 Tra

ampling circuiลาวถึงจุดมุงหม

ในปจจุบันควา

n, Sampling s

แลวเปนอุปกรณ

พื้นฐานของ Sam

pulse ชวงการ

จร Sampling

อนาลอกอินพุท

oratory II

ลาวยังมีการใชร

หรือตอเขากับดิ

บบออฟเซทไบน

ง ADC 3 บิท ที

สตัวเลขแลวยังม

งเดียวจะใช 0-

ansfer function

it ายในการใชวง

ามจริงแลววงจร

scope, DVM, R

ณหรือวงจรเก็บแ

mpling อิเล็กท

ตัดตอสวิทชแล

จากลักษณะกา

สัญญาณ Sam

Lab 12

ระบบไบนารีแบ

ดิจิตอลมิเตอรร

นารีนั้นเหมาะสํ

ที่ใชรหัสออฟเซ็

มีมาตรฐานของ

5 โวลต หรือ 0-

nของ ADC 3 บิ

จร Samplingแ

ร Sampling มิไ

Reconstructio

แรงดัน (Voltag

ทรอนิคสสวิทซจ

ละเวลาในการป

ารทํางานดังกล

mpling และเอ

ภาควชิ

บบอื่นๆนระบบก

หัส Two’s com

าหรับการแปลง

ทไบนารี

งการเลือก ชวง

-10 โวลต แตถ

บิทที่ใชรหัสออฟ

และ ADC ตอจ

ไดมีเฉพาะกับ A

on filterและอนา

ge memory) ซึ่ง

จะตอสัญญาณ

ประจุแรงดันจน

ลาววงจร Samp

าทพุท


การเปล่ียนแปล

mplement เหม

งสัญญาณอินพ

งของขนาดแรงอิ

าเปนชวงลบจะ

ฟเซ็ทไบนารี

จากนี้จะกลาวถึ

ADC เทานั้น แ

าลอกคอมพิวเต

งใชอุปกรณรวม

ณแรงดันเขากับตั

นถึงคาที่ Samp

pling จะมีจุดตั


ลงระบบ BCD

มาะสําหรับการ

พุทที่มีทั้งชวงบว

อินพุทสําหรับ A

ะใช 2.5 โวลต,

งรายละเอียดข

แตก็ยังใชกันทั่ว

ตอรเปนตน วงจ

มสําคัญคือตัวเ

ตัวเก็บประจุซึ่ง

ling มานั้นเรียก

ัดตอสัญญาณ

9


เหมาะ

คํานวณ

วกและลบ

ADC คือ

-5 โวลต

ของวงจร

ๆไปใน

จร

เก็บประจุ

สวิทซ

กวา

เขาออก 3



อินพุท เอาทพุท

สวิทชอิเล็กทรอนิกส

สัญญาณควบคุม

รูปที่ 8 ก แสดงพื้นฐานของวงจร Sampling

รูปที่ 8 ข แสดงวงจรที่ใกลเคียงกับวงจรที่ใชในทางปฏิบัติ โดยเพิ่มเติมบัฟเฟอรแอมปปริไฟรเขาทางสวนอินพุท

และเอาทพุทของวงจร Sampling พื้นฐาน แอมปปริไฟรเออรทางดานอินพุทอิมพีแดนซสูงสะดวกตอการใชงานและ

สามารถเพิ่มกระแสเพื่อทําการประจุ CH ไดเร็วขึ้น สวนทางเอาทพุทชวยทําใหเอาทพุทอิมพีแดนซสามารถขับ ADC ไดงาย

มีจุดสําคัญที่ตองพิจารณาก็คือ ในสวนของแอมปปริไฟรเหลานี้ ปรกติแลวจําเปนตองเปนแอมปริไฟรที่ใชกระแสอินพุท ตํ่า

ทั้งนี้เพื่อใหดึงกระแสจากตัวเก็บประจุ มิฉะนั้นแรงดันจะลดระดับเนื่องจากการโหลด (Droop) ดังแสดงในรูปที่ 9

รูปที่ 8 ข ไดอะแกรมของวงจร S/H

รูปที่ 9 แสดงรูปคล่ืนเอาทพุทของ S/H



ปรกติแลวมักใชแอมปริไฟรเออรที่มี FET หรอ MOSFET นิยมใชสองแบบคือ Sampling gate หรือ Sampler

และ Sampler and hold (S&H gate) วงจร Sampling gate จะอยูในสภาวะ High input impedance เม่ือไมมีการสุม

และเม่ือมีการสุมเอาทพุทจะปรากฏสัญญาณท่ีไดรับมาทันทีนั้น สวน S&H จะตัดตอสวิทซสุมชากวาโดยมีลักษณะการ

ทํางานเปนสองขั้นตอนคือ

- แตขณะที่ตัดสัญญาณออกจากวงจรจะ Track ตามสัญญาณอินพุท จนกวาจะมีการสุมสัญญาณ

- Hold อินพุทคาที่ Sampling คร้ังสุดทายจะถูกเก็บไวเม่ือเขาสูโหมด Hold

ก)เอาทพุท Sampling Gate ข) เอาทพุทจาก Sample & Holds

รูปที่ 10

Sampling Gate นิยมนํามาใชในระบบความถ่ีสูง เชนใน Sampling CRO, Vector voltmeter, RF vector

impedance, Microwave DFM สวน S&H นั้นเนื่องจากมีแบนดวิดธตํ่ากวามากจึงเหมาะสําหรับงานทั่วๆ ไปซ่ึงในที่นี้จะ

กลาวถึงรายละเอียด Sample & Hold เทานั้น

การจัด Sample & Hold มีไดหลายลักษณะ ซึ่งอาจนํา ไอซี (IC) หรือทรานซิสเตอรมาประกอบเปนวงจร

ตลอดจนการสรางวงจรทั้งหมดของ Sample & Hold ลงบนชิบไอซีเด่ียว เชน เบอร LF389



ก) วงจรสมมูลแบบ Inverting Close Loop

รูปที่ 11 วงจรสุมแบบ Inverting Close Loop

ในวงจรนี้ CH จะประจุดวยอัตรา RC ซึ่งสามารถเพิ่มความเร็วไดโดยใช Current boot Amplifier อยูในลูป

ปอนกลับดังรูปที่ 11 ข โดยแอมปริไฟรเออรนี้มีอัตราการขยายเทากับ 1

ข) วงจรสุมแบบ Non inverting Closed Loop

ในวงจรนี้ (รูปที่ 12) A1 จะทําหนาที่เปนบัฟเฟอร และ Error Amplifier ในตัว โดยจะทําหนาที่เปนเปรียบเทียบแรงดัน

เอาทพุทกับแรงดันอินพุทแลวจะประจุ C จนกระท่ัง Error เทากับศูนย A2 ในวงจรนี้จะมีอินพุทอิมพีแดนซสูง และการ

ปอนกลับใน A1โดยไดโอดทําให A1ไมตองเปน Op-Amp ที่มีคุณภาพดีนัก ตัวตานทาน R จะแยกอินพุท A1และเอาทพุท

A2 ออกจากกันในชวง Hold-mode

ขอดีของวงจรนี้คือ ทํางานไดรวดเร็วและแมนยํา ความเร็วในการประจุขึ้นอยูกับความเร็วของ A1 และ

ความสามารถในการจายกระแสของมัน ไดโอดสองตัวจะทําหนาที่ Clamp สัญญาณเอาทพุทไปที่อินพุทอินเวอรต้ิงของ

A1 เพื่อยังคงใหวงจรมีเสถียรภาพดีเม่ือสวิทช Sampling เปด วงจรลักษณะนี้เปนวงจรพื้นฐานของไอซีเบอร LF398



รูปที่ 12 วงจร Non-inverting closed loop

2.9 วงจรแรงดันอางอิง (Voltage Reference Circuit)

วงจรแรงดันอางอิงนั้นเปนวงจรท่ีสําคัญวงจรหน่ึงในระบบ Data Acquisition เนื่องจากเปนสวนสําคัญในการ

กําหนดคุณภาพของวงจร DAC หรือ ADC วงจรแรงดันอางอิงมีทั้งที่เปนวงจรอิสระหรือเปนวงจรรวมอยูในวงจร ADC หรือ

DAC

1) Basic Voltage reference อปุกรณที่โดยนิยมใชเปนแหลงกําเนิดแรงดันอางอิงไดแกซีเนอรไดโอด ซึ่งเม่ือใหรี

เวิรดไบอัสจนเกิดการเบรกดาวน แรงดัน ครอมซีเนอรจะคงที่เทากับแรงดันเบรกดาวน (VZ) ตัวตานทาน R (รูปที่ 13) ที่ตอ

อนุกรมกับซีเนอร จะทําหนาที่กําหนดกระแสไบอัสแกซีเนอรใหเบรกดาวนและจํากัดกระแสรีเวิรดไมใหไหลมากจนเปน

อันตรายแกซีเนอร

ขอเสียของวงจรนี้ คือ แรงดันมักเปล่ียนตามอุณหภูมิไดงาย หรือเรียกวามี ส.ป.ส. ทางอุณหภูมิสูง และจาย

กระแสไดจํานวนจํากัด รวมทั้งแรงดันเอาทพุทจะแปรตามแรงดันอินพุท จึงมักใชวงจรนี้กับ ADC ที่ไมตองการคุณภาพมาก

นัก

รูปที่ 13 วงจรแรงดันอางอิงพื้นฐานและคุณสมบัติ



ขอเสียของวงจรอางอิงแบบพื้นฐานดังกลาวสามารถแกไขไดโดยใชวงจรดังรูปที่ 14 ทรานซิสเตอร Q1 และ Q2

จะทําหนาที่เปนแหลงจายกระแสคงท่ี ไบอัสใหแกซีเนอรไดโอด ลักษณะดังกลาวทําใหแรงดันเอาทพุทไมขึ้นอยูกับแรงดัน

อินพุท (Vcc) รวมทั้งผลทางดานอุณหภูมิรวมของวงจรก็ไดรับการปรับปรุงใหดีขึ้นดวย

R

RSCVBRQ1

I2=VBRQ1RSC

+VCC

Vref

รูปที่ 14 วงจรแรงดันอางอิงใชซีเนอรไดโอดที่ปรับปรุงคุณสมบัติจากวงจรแรงดันอางอิงพื้นฐาน

2) Precision Voltage Reference แรงดันอางอิงที่คุณภาพดีกวาจะใชออปแอมปรวมกับซีเนอร ซึ่ง

นอกจากจะไดแรงดันคงที่มากกวาแลว ยังสามารถปรับแรงดันเอาทพุทใหไดมากหรือนอยกวาแรงดันอินซีเนอรไดโอดได

ดวย ลักษณะการจัดวงจรแบบตางๆ แสดงไดดังรูปที่ 15

รูปที่ 15 ก) แรงดันอางอิงบวก ข) แรงดันอางอิงลบ

ตามปกติแลวแรงดันอางอิงที่ใชซีเนอรไดโอดจะใหคุณภาพดีก็ตอเม่ือกระแสที่จายใชซีเนอรคงที่ตลอดเวลา และ

ทุกชวงของอุณหภูมิ ในวงจรรูปที่ 15 ออปแอมปจะทําหนาที่จายกระแสคงที่และมี ส.ป.ส. อุณหภูมิตํ่ากวา กระแสท่ีผานซี

เนอรขึ้นอยูกับการเลือกคา R1, R2, Rf และคา VO กําหนดจาก R1, Rf และ VZ การออกแบบตองเลือกซีเนอรซึ่งรูคา IZ และ

VZ ทําการเลือกคา R1, และหาคา Rf จากสมการ VO



R

รูปที่ 16 แรงดันอางอิงปรับคาได

3) Band gab Voltage Reference ไดรับการออกแบบเพื่อแกไขทาง ส.ป.ส. ทางอุณหภูมิโดยใชผลตางของ

แรงดันเบสอิมิเตอรของทรานซิสเตอรสองตัวที่ทํางานท่ีกระแสตางกันโดย

รูปที่ 17 วงจร Band gab Voltage Reference พื้นฐาน



k = Boltzmann’s constant (1.3805 10-23 J/K)

Tj = absolute temperature ของรอยตอ

q = electron charge (1.6021 10-19 C)

แรงดันอางอิงแบบแบนดแกปไดถูกสรางขึ้นโดยใชวงจรพื้นฐานในรูปที่ 17 และมีจํานวนในตัวถังคลาย

ทรานซิสเตอร เชน เบอร LM336 สามารถปรับขนาดของ Vout ได

2.10 วงจร Digital to Analogue Convertor (DAC) DAC นับเปนอุปกรณสําคัญที่ทําใหดิจิตอลคอมพิวเตอร

เช่ือมโยงกับอุปกรณหรือวงจรอนาลอกอื่นๆ ตัวอยางการใชงาน DAC คือระบบแสดงผลบนจอภาพ ระบบสังเคราะหเสียง

เปนตน และท่ีสําคัญ DAC ยังเปนสวนประกอบสําคัญใน ADC ที่ใชกันอยูในปจจุบัน ในรูปที่ 18 แสดงทรานเฟอรฟงกชั่น

ของ DAC 3 บิท จะเห็นวารหัสดิจิตอลอินพุท 1 word จะแปลงเปนแรงดันอนาลอก 1 คา ลักษณะการจัดวงจร DAC เปน

ลักษณะดังรูปที่ 19

รูปที่ 18 ทรานเฟอรฟงชั่นของ DAC 3 บิท ตามทฤษฎี



รูปที่ 19 บลอคไดอะแกรมของ DAC

หัวใจสําคัญของ DAC คือ อาเรยสวิทชที่ควบคุมดวยลอจิกซ่ึงมีจํานวน n ชุดเทากับจํานวนไบนารีบิท สวิทช

เหลานี้จะตัดตอแรงดันอางอิงขนาดหนึ่งเขากับวงจรอาเรยรีซิสเตอรคาตางๆ ที่ weight ตามรหัสไบนารีเอาทพุท บัฟเฟอร

แอมปริไฟเออรจะทําหนาที่เปล่ียนกระแสที่ถูก weight โดยวงจรรีซิสเตอรใหเปนแรงดันอนาลอกที่สัมพันธตอกัน ใน DAC

บางวงจรมี digital register อยูในตัวเพื่อ lath รหัสอินพุทไวในขณะท่ี DAC กําลังทําการเปล่ียนเปนสัญญาณอนาลอก

2.10.1 DAC แบบ Binary weight ladder การจัดวงจร Binary weight ladder มีลักษณะตามรูปที่ 20 สวิทช

S1-S4 จะถูกควบคุม เปด/ปด ดวยรหัสดิจิตอล ตัด/ตอ แรงดันอางอิงเขากับวงจรรีซิสเตอรที่มีคา R, 2R, 4R, 2nR ตัวอยาง

กรณี DAC แบบ 4 บิท ใชรีซิสเตอรเปน 10k, 20k, 40k และ 80k เปนตน

รูปที่ 20 DAC แบบ Binary weight ladder



คารีซิสเตอรที่ weight คาตามรหัสดิจิตอลที่เพิ่มขึ้นจะทําใหกระแสผานรีซิสเอตรเขาไปรวมกันกอนเขาออปแอ

มปลดลงดวยแฟคเตอร 2 ตามคา R ที่เพิ่มขึ้น เชน หากแรงดันอางอิงเปน 10 โวลต ในตัวอยางนี้ กระแสที่ไหลผานตัวตาน

ทานจะเปน 1.0, 0.5, 0.25 และ 0.125 mA ตามลําดับ ออปแอมปที่เอาทพุทจะทําหนาที่เปล่ียนกระแสรวมใหเปนแรงดัน

เอาทพุท

8 4 2 : S closed = 1, S open = 0

2.10.2 DAC แบบ R-2R ladder ถึงแมวา DAC แบบ Binary weight จะใชคารีซิสเตอรเพียง 4 คาก็ตาม แตใน

การผลิต DAC แบบนี้บนชิปไอซีเดียวกันก็ยังเปนปญหายุงยากในการผลิตอยูดี รูปแบบที่ดีกวา คือการจัดวงจรแบบ R-2R

ที่ใชตัวตานทานเพียงสองคาดังรูปที่ 21

รูปที่ 21 วงจร DAC แบบ R-2R ladder ขนาด 4 บิท

ในวงจรนี้สวิทชจะตัดตอใหแรงดันอางอิงตอเขากับวงจร Ladder หรือตอ Ladder ลงกราวดที่ขา 2R จะเห็นไดวา

switch input resister (2R) มองเขาไปจะเห็นคูของรีชิสเตอร ระหวางจะตอ R-2R ที่ติดกัน แรงดันเอาทพุทจะเพิ่มลดตาม

รหัสดิจิตอล คือ

∆ /2

แรงดันที่เอาทพุทจะเปนไปตามสมการ

8 4 2 : S closed = 1, S open = 0



รูปที่ 22 ตัวอยางชิบวงจรรีซิสทีฟ 2/2ฑ แลคเดอร DAC

2.11 Analog to Digital Converter (ADC) ลักษณะการจัดวงจร ADC มีหลายแบบ แตที่นิยมใชมีเพียงไมก่ี

แบบและสวนใหญจะอยูในรูปของวงจรรวม

2.11.1 Basic conversion method วิธีการแปลงสัญญาณอนาลอกเปนดิจิตอลแบบงายๆ แสดงในรูปที่ 23

แรงดันอินพุทที่ไมทราบคา VX จะตอเขากับขาอินพุทขาหนึ่งของอนาลอกคอมพาราเตอร และแรงดันอางอิงที่ขนาดแปร

ตามเวลา VR ตอเขากับอินพุทอีกขาหนึ่งของคอมพาราเตอร ลักษณะของทรานเฟอรฟงชั่น ของคอมพาราเตอรแสดงในรูป

ที่ 24 ถาแรงดันอินพุท V1 มากวาอินพุท V2 แลวแรงดันเอาทพุทจะเปนลอจิก 1 ถาอินพุท V1 นอยกวา V2 แลวเอาทพุทจะ

เปนศูนย วิธีในการแปลงขอมูล คือ แรงดันอางอิงจะถูกแปรคาจนกระทั่งรูคาแรงดันอินพุทที่ผิดพลาดไมเกิน Quantization

error ของคอนเวอรเตอร ในแนวความคิดแลวตรรกะของ ADC คือ พยายามเลือกกลุมของ ส.ป.ส. ไบนารี aj เพื่อให

ผลตางๆ ระหวางแรงดันอินพุท VX และคาที่ Quantize ไดคร้ังสุดทาย นอยกวา 0.5 LSB ซึ่งเขียนเปนสมการได

2 0.5

VX

VR

Vo

รูปที่ 23 แสดงวิธีการพื้นฐานของ ADC



รูปที่ 24 แสดงทรานเฟอรฟงชั่นของคอมพาราเตอร

2.11.2 Counter type ADC การจัดวงจร ADC ลักษณะนี้เปนแบบงายสุด หลักการทํางานของวงจรคือ การ

เปรียบเทียบขนาดของแรงดันที่เอาทพุทของ DAC กับสัญญาณอนาลอกที่ไมทราบคา Vin การทํางานจะเร่ิมโดยสัญญาณ

start conversion ลอจิกคอนโทรลจะรีเซ็ตเคานเตอรใหเปนศูนย แลวเร่ิมนับขึ้นจากศูนย เอาทพุทของเคานเตอรจะปอนให

DAC เพื่อแปลงเปนสัญญาณอนาลอกลักษณะเปนขั้นบันได นํามาเปรียบเทียบกับสัญญาณอนาลอกอินพุทที่คอมพารา

เตอร โดยเคานเตอรจะยังนําจนกระทั่งเอาทพุทเทากับสัญญาณอนาลอกอินพุทหรือตางกันไมเกิน 1 LSB คอมพาราเตอร

จะเปล่ียนสถานะไปหยุดการนับของเคานเตอรและ Latch คาจากเคานเตอรเพื่อรอการประมวลผลตอไป และรอรับ

สัญญาณ start ใหม

รูปที่ 25 ก. บล็อกไดอะแกรมของ Counter type DAC



รูปที่ 25 ข) Timing diagram counter type DAC

วงจรนี้มีขอเสียที่ ทํางานไดชาเพราะการ Conversion แตละคร้ังเคานเตอรจะตองถูกรีเซ็ตและเร่ิมนับจากศูนย

ทุกคร้ัง ดังนั้นในการ conversion เปนดิจิตอล n บิท จะใชจํานวน clock ถึง 2n เพื่อเปล่ียนใหไดคาสูงสุดเต็มสเกล สวน

ขอดี คือ สรางไดงายเร็วราคาถูกแตความแมนยําขึ้นอยูกับ DAC ที่ใช

2.11.3 Tracking ADC จะปรับปรุงวงจรแบบ Counter type ทางดานความเร็ว โดยใชเคานเตอรแบบนับขึ้นลง

ไดไมจําเปนตองเริ่มจากการนับจากศูนยทุกคร้ัง แตจะเร่ิมนับจากคาที่ได Latch ไวจากการเปล่ียนสัญญาณคร้ังหลังสุด

ดังนั้นสวนควบคุมทางลอจิกจึงซับซอนมากกวา โดยการทํางานจะเปนดังนี้ เอาทพุทจาก DAC จะถูกเปรียบเทียบกับ

สัญญาณอินพุท (Vin) หาก Vin มากกวา ลักษณะลอจิกของคอมพาราเตอรจะควบคุมใหเคานเตอรนับขึ้น แตถา Vin นอย

กวาเคานเตอรจะนับลงจนกวาคาหลังสุดของเคานเตอรจะตางจากสัญญาณอนาลอก อินพุทไมเกิน 1 LSB และคาของ

เคานเตอรจะถูก latch ไวจากนั้นเคานเตอรจะทํางานแบบติดตาม (track) สัญญาณอินพุทจนไดคาเทากันอีกก็จะ latch

คาใหมไว

จากลักษณะการทํางานดังกลาว Vin จะตองไมเปล่ียนแปลงเร็วมากกวาการทํางานของเคานเตอรมิฉะนั้นคา

เอาทพุทที่ไดจะไมสอดคลองกับสัญญาณอินพุท ตัวอยางในกรณีสัญญาณรูปซายนซึ่งเปล่ียนแปลงขนาดไดมากที่สุดเทา

กับคาเต็มสเกล อัตราการเปล่ียนแปลงจะเทากับอัตราการเปล่ียนแปลงของเอาทพุทของเคานเตอร คือ 1 LSB/clock

period ดังนั้นถาตองการให ADC ตามอินพุทไดจะตองให

2 2

และ f

คือ ความถ่ีของ Clock



รูปที่ 26 ก. บล็อกไดอะแกรมขอวงจร Tracking converter

รูปที่ 26 ข. Timing Diagram

2.11.4 Integrating ADC หัวใจสําคัญของวงจร ADC ชนิดนี้คือวงจร integrator เทคนิคของ ADC แบบ

Integration คือจะใชสัญญาณ Ramp ตอเนื่องแทนสัญญาณขั้นบันไดจาก DAC ซึ่งแบงตามลักษณะการทํางานไดสอง

แบบ คือ Single Slope Converter และ Dual Slope Converter

1) Single Slope Converter



รูปที่ 27 Single Slope Converter

สัญญาณอนาลอกแบบ ramp จะใชเปนแรงดันอางอิงที่เพิ่มขึ้นอยางคงท่ีจากคาตํ่ากวาศูนยเล็กนอยจนถึง

คาคงท่ีสูงสุดคาเต็มสเกลเล็กนอย ซึ่งเวลาที่ใชจากการสแกนของสัญญาณ ramp จากศูนยถึงคาแรงดันอินพุทจะเปน

สัดสวนกับแรงดันอินพุท

การ conversion จะเร่ิมดวยสัญญาณ start conversion ทําการรีเซ็ทไบนารีเคานเตอร และเร่ิมสรางสัญญาณ

ramp จากแรงดันที่ตํ่ากวาศูนยโวลต เม่ือสัญญาณ ramp ผานศูนยโวลต เอาทพุทจากคอมพาราเตอร 2 จะ high และเปด

เกทปลอยพัลสเขาสูเคานเตอร เคานเตอรระเร่ิมนับจนกระทั่งสัญญาณ ramp มีขนาดเทา แรงดันอนาลอก อินพุท Vin ใน

เวลานี้เอาทพุทจากคอมพาราเตอร 1 จะ high ละปดเกทไมให clock เขาสูเคานเตอร จํานวนพัลสจากเคานเตอรจะเปน

สัดสวนแรงดันกับอินพุท เนื่องจาก VR=KT โดย R เปนสโลปของ ramp (ซึ่งคงท่ี) ในหนวยโวลต/วินาที และ T เปนจํานวน

ที่เคานเตอรหารดวย fc ซึ่งเปนความถ่ีสัญญาณ clock ถาเลือกใหสโลปของ ramp เปน VFSR fc/2n จํานวนท่ีเคานเตอรนับ

ไดจะเทากับอัตราสวนทางไบนารีหรือ Vin เวลาที่ใชในการเปล่ียนมากที่สุดเม่ือ Vin=VFSR คือ TMAX=2n/fc และเชนเดียวกับใน

ADC แบบเคานเตอร ramp คาของรหัสเอาทพุทสุดทายจะตางจากคาของ Vin ไมเกิน 0.5 LSB ในรูปที่ 28 แสดงวงจร

กําเนิดแรงดัน ramp อยางงาย โดยการตอแรงดันอางอิงกับอินทิเกรเตอรเม่ือสวิทชเปด C จะทําการประจุและเพิ่มขนาด

แรงดันเอาทพุท ขอเสียประการหนึ่งคือหากใชงานไปนานๆ การเปล่ียนแปลงคา RC ตามอุณหภูมิจะทําใหสโลปคลาด

เคล่ือนดวยเหตุนี้ ADC ชนิดนี้จึงไมเปนที่นิยมใชในปจจุบัน



รูปที่ 28 วงจร Ramp Voltage Generator อยางงาย และลักษณะของเอาทพุท

2. Dual Slope Converter

ADC แบบ Dual Slope ไดรับการพัฒนาขึ้นมาเพื่อแกไขจุดบกพรองของ single slope ADC การจัดวางแสดงใน

รูปที่ 29 ในแตละวัฏจักรของการทํางานของวงจร จะมีสองชวงคือ T1 และ T2 ในคาบเวลา T1 จะเปนชวงเวลาที่ไดรับการ

ออกแบบใหมีคาแนนอนคงที ในชวงเวลาน้ีสัญญาณอินพุทจะตอเขากับอินทิเกรเตอรผานสวิทช S ซึ่งทําใหเอาเอาทพุทที่

ถูกอินทรเกรท Vint เปนรูปสัญญาณ ramp ที่ขนาดเพิ่มขึ้นทางบวกและสโลปขึ้นอยูกับขนาดของ Vin จนกระท่ัง Vint ถึงคา

คาหนึ่งเม่ือส้ินสุด T1

รูปที่ 29 ก. บล็อกไดอะแกรมของ Dual Slope ADC



รูปที่ 29 ข. การทํางานของ Dual Slope ADC

ในชวงเวลา T2 อินพุทจะถูกตัดออกจากอินทิเกรเตอรและตอกับแรงดันอางอิงซึ่งมีคาเปนลบเขากับอินพุทของ

อินทิเกรเตอร โดยการควบคุมทางลอจิก ในลักษณะเชนนี้จะทําให Vint ลดลงดวยสโลปคงท่ีจากการคายประจุผานลง -Vref

เม่ือเร่ิมตนเวลา T2 เคานเตอรจะรีเซ็ตและเร่ิมนับ จนเม่ือ Vint มีคาลดลงถึงศูนย คอมพาราเตอรจะเปล่ียนสถานะไปบอก

สวนควบคุมลอจิกใหหยุดนับ และเอาทพุทของเคานเตอรจะถูกแปลงเปนรหัสดิจิตอล ความสัมพันธระหวางชวงเวลากับ

แรงดันอินพุทจะเปนไปตามสมการ

ดังนั้นรหัสดิจิตอลที่แสดงคา T2 จะแสดงคาอัตราสวนของแรงดันอินพุทตอแรงดันอางอิงดวย คุณลักษณะสําคัญของ Dual

Slope มีหลายประการ คือ ประการแรกความแมนยําของมันไมขึ้นอยูกับเสถียรภาพของสัญญาณ clock และตัวเก็บประจุ

แตจะขึ้นอยูกับคาความเท่ียงตรงของแรงดันอางอิงและความเปนเชิงเสนของอินทิเกรเตอร ประการที่สองการกําจัด

สัญญาณรบกวนดวยตัวเองของวงจรสามารถกระทําได ถารีเซ็ทให T1 มีขนาดเทากับคาบเวลาของสัญญาณรบกวน เชน

ในการกําจัดสัญญาณ 50 เฮิรท T1 จะใหมีคา 20 ms สวนขอเสียที่สําคัญของ ADC นี้ คือ ความเร็วในการ conversion

คอนขางตํ่าจึงมักนิยมใชกับเคร่ืองมือวัดที่ไมตองการความเร็ว เชน ดิจิตอลมิเตอร เปนตน

1.11.5 Successive Approximation ADC วงจร ADC ชนิดนี้ไดรับความนิยมในงานประยุกตที่ตองการความเร็ว

ปานกลางและคอนขางสูง การจัดวงจรจะคลายกันกับแบบเคานเตอร ที่ทํางานในลักษณะการปอนกลับ ซึ่ง

บล็อกไดอะแกรมในรูปที่ 30 แสดงฟงกชั่นตางๆ ใน ADC ชนิดนี้ คอมพาราเตอรจะคอยเปรียบเทียบเอาทพุทจาก DAC กับ

อนาลอกอินพุท Vin เอาทพุทจะไปควบคุม Successive Approximation register (SAR) ซึ่งเปนไอซี MSI (Midium Scale

Integrated Circiut) ที่ไดรับการออกแบบเปนพิเศษเพื่อทําหนาที่นี้โดยเฉพาะ



รูปที่ 30 บล็อกไดอะแกรมของ Successive Approximation ADC

ในรูปที่ 31 แสดงไทม่ิงไดอะแกรมของ ADC ที่มีระดับอนาลอก 0.625 V เม่ือ clock เขาไป 1 ลูก จะทําให MSB

(most significant bit) (บิท 4) เปน 1 ทุกบิทอื่นยังคงเปนศูนย DAC จะเปล่ียนเอาทพุทของ SAR เปนอนาลอก

เปรียบเทียบกับสัญญาณอนาลอกอินพุท ถาผลการเปรียบเทียบที่คอมพาราเตอรบอกวานอยกวาอินพุทก็ใหคงบิทนั้นเปน

1 ไว แตถามากกวาจะใหบิทนั้นเปนศูนย จากนั้นทําการทดสอบบิทถัดไปโดยทําใหเปน 1 หากผลรวมของสองบิทหรือบิท

หลังมากกวาก็ทําใหบิทนั้นเปน 0 ถานอยกวาใหคง 1 ไว แลวทดสอบบิทถัดไปตามกรรมวิธีดังกลาวจนครบทุกบิทหรือ

จนกวาเอาทพุทจะตางจาก Vin ไมเกิน 1 LSB



รูปที่ 31 Timing Diagram ของ SAR

การทํางานของ ADC แบบนี้เปรียบเทียบไดกับการใชงานของตาช่ังสองแขน เม่ือวัตถุที่ตองการทราบน้ําหนัก

เสมือนเปนอินพุทของ ADC และ เอาทพุทที่เปนดิจิตอลบิท เสมือนเปนตุมน้ําหนักมาตรฐานที่จะวางบนจานอีกขางหนึ่ง

เม่ือตาช่ังยังไมสมดุล จะตองมีการปรับตุมน้ําหนักมาตรฐานจนกวาจะเกิดสมดุล ในรูปที่ 30 คอมพาราเตอรจะเปนตัว

ตรวจสอบการสมดุลดังกลาว และ SAR จะทําหนาที่ปรับแตงดิจิตอลบิท (ตุมน้ําหนักมาตรฐาน)

มีขอจํากัดประการหน่ึงสําหรับการ conversion คือ สัญญาณอนาลอกอินพุท จะตองคงที่ในชวงเวลาที่ทําการ

เปล่ียนแปลงสัญญาณโดยเปล่ียนไดไมเกิน ½ LSB ในชวงสุดทายของการเปล่ียนสัญญาณดิจิตอลเอาทพุทจะออกมา

ขนานกันทุกบิท แตบางแบบจะใหเอาทพุทออกมาในลักษณะอนุกรม วงจร ADC แบบนี้สามารถทํางานไดสองโหมด คือ

โหมดที่ทํางานโดยอิสระ (Free run) และโหมดที่รอคําส่ัง start conversion จากภายนอก เวลาที่ใชในการเปล่ียนสัญญาณ

ใช (n+1) ลูกของพัลส clock ลูกแรกจะใชในการรีเซ็ทรีจิสเตอรภายใน สุดทาย คุณภาพของระบบจะขึ้นอยูกับคุณภาพของ

DAC ในระบบเปนอยางย่ิง

1.11.6 Parallel (Flash) ADC สําหรับการแปลงสัญญาณที่ตองการความเร็วสูงมากๆ เชน การแปลงสัญญาณ

ภาพโทรทัศน เรดาห จําเปนตองใช ADC แบบพิเศษ ที่เรียกวา Parallel ADC ซึ่งแสดงบล็อกไดอะแกรมดังรูปที่ 32

หลักการทํางาน คือ จะใชคอมพาราเตอร ทําการเปรียบเทียบสัญญาณอนาลอก อินพุทกับแรงดันอางอิงที่แบงแรงดันให

สอดคลองกับรหัสดิจิตอล โดยใชตัวตานทานแลวแปลงเอาทพุทจากคอมพาราเตอรใหตรงกับรหัสดิจิตอล ซึ่งจะเห็นวา



อุปสรรคทางดานความเร็วจะถูกจํากัดเพียง Propagation time ของคอมพาราเตอรเทานั้น แตอุปสรรคที่สําคัญตอการ

พัฒนาวงจรชนิดนี้บนชิปไอซี คือ วงจรนี้ตองการคอมพาราเตอรถึง 2 n-1 ตัว สําหรับ ADC 1 ตัว แตก็ได ADC ชนิดที่

ทํางานไดรวดเร็วที่สุดเชนกัน

รูปที่ 32 บล็อกไดอะแกรม Flash ADC

อุปกรณการทดลอง

- ตัวตานทาน, ตัวเก็บประจุ, สวิทชกดติดปลอยดับ

- ซีเนอรไดโอด 1 ตัว, ไดโอด 1N4148 2 ตัว

- IC MC14559 1 ตัว, 74C93 1 ตัว, CD4066 1 ตัว

- IC TL072 1 ตัว, LM336 2.5 1 ตัว, NE555 1 ตัว, LM311 1 ตัว

การทดลอง

3.1 แรงดันอางอิง Basic Voltage Reference

1. ตอวงจรดังรูปที่ 33 โดยตั้ง Vcc ไวที่ 5 โวลต

2. วัดและบันทึกแรงดันเอาทพุท Vout

3. สังเกตผลทางดาน regulation โดยปรับ Vcc ตามตารางท่ี 1 วัดและบันทึกแรงดันเอาทพุท Vout ลงในตารางท่ี 1



รูปที่ 33 แรงดันอางอิงใชซีเนอรไดโอด

รูปที่ 34 วงจรแรงดันอางอิงที่ใชจายกระแสคงท่ีใหซีเนอรไดโอด

4. ตอวงจรใหมดังรูปที่ 34

5. ทําการทดลองซ้ําเหมือนขอ 1 ถึงขอ 4

3.2 แรงดันอางอิงใช Band gab

1. ตอวงจรตามรูปที่ 35

รูปที่ 35 รูปวงจรทดลองและ LM336

2. ทําการทดลองซํ้าเหมือนขอ 1 ถึงขอ 4 ของหัวขอ 3.2.1



ตารางที่ 1 ผลการทดลอง Regulation แรงดันอางอิง

Vcc

(โวลต)

Vout(โวลต)

Basic Voltage

Reference

Constant Current

Voltage Reference

Band gab Voltage

Reference

3.5

4.5

5.0

6.5

7.5

3.3 วงจร Sampling

1. ตอวงจรโมโนสเตเบิลดวยไอซี 555 (รูปที่ 37) เพื่อสรางสัญญาณทริกเกอร (Start) สําหรับวงจร Sampling ตรวจสอบ

พัลสเอาทพุทโดยใชออสซิลโลสโคป

รูปที่ 37 วงจรโมโนสเตเบิลฯ

2. ตอวงจร Sampling gate ดังรูปที่ 38 ใชตัวเก็บประจุคา 0.1 uF ตรวจสอบความเรียบรอยของวงจรกอนปอนสัญญาณ

อินพุท

3. ตอแหลงจายไฟ +5 โวลต และกราวดกับวงจรแลวปอนแรงดัน 2.5 โวลต ทางวงจร Voltage Reference รูปที่ 37 ทํา

การ discharge ประจุออกจากตัวเก็บประจุใหหมดแลววัดแรงดันดีซีออฟเซ็ท (DC offset) ที่เอาทพุท

4. ใหเร่ิมจับเวลาตั้งแต t=0 แลวบันทึกคา Vout (ดีซี) ทุกๆ 2 วินาที เม่ือเร่ิมกดสวิทชสัญญาณพัลส START ใหวงจร

Sampling gate แลวบันทึกคาในตารางท่ี 2



รูปที่ 38 วงจร Sampling gate

5. นําคาในตารางที่ 2 มาพลอตกราฟ แรงดันเอาทพุท – เวลา บนกระดาษกราฟแผนเดียวกัน

6. จากกราฟคํานวณ droop จาก ∆

∆ โวลต/วินาที

7. เพิ่ม buffer ใหกับวงจร Sampling gate ดังแสดงในรูปที่ 39 ทําการทดลองซํ้า จากขอ 3

รูปที่ 39 วงจร Sampling gate with buffer

9. ตอวงจร Sample & Hold ดังรูปที่ 40 แลวทําการทดลองซํ้าดังขอ 8



รูปที่ 40 วงจร Sample & Hold

ตารางที่ 2 ผลการทดลองวงจร Sampling

เวลา

Vout(โวลต)

Sampling gate Sampling gate with buffer Sample & Hold

CH=0.1uF CH=1uF CH=0.1uF CH=1uF CH=0.1uF CH=1uF

to-

to+

t1

t2

t3

t4

t5

Droop(v/s)

แรงดัน

ออฟเซ็ต

หมายเหตุ to- คือเวลากอนกดสวิทช

to+ คือเวลาหลักจากการกดสวิทช

10. เปล่ียนวงจรโมโนสเตเบิลฯ เปนวงจรอะสเตเบิลฯ (รูปที่ 41) วัดและบันทึกความถ่ีสัญญาณเอาทพุท



รูปที่ 41 วงจรอะสเตเบิลฯ

ตารางที่ 3 ผลการทดลองวงจรอะสเตเบิลฯ

รูปคล่ืน ขนาด (โวลต) ความถ่ี (เฮิรท)

11. จากวงจร S/H ในรูปที่ 40 เปล่ียน CH เปน 0.1 uF แลวปอนสัญญาณซายนความถ่ี 500 Hz ขนาด 4.5 Vp-p เขาทาง

อินพุท

12. ปอนสัญญาณ Sampling จากวงจร Astable เขาทางขา Sampling ของวงจร S/H ใหวาดรูป คล่ืนเอาทพุท เทียบกับ

สัญญาณ อินพุทและสัญญาณ Sampling

13. เพิ่มความถ่ีของสัญญาณอินพุทเปน 3 KHz สังเกตรูปคล่ืนเอาทพุทใหวาดรูปคล่ืนเอาทพุท เทียบกับสัญญาณ อินพุท

และสัญญาณ Sampling

3.4 Digital to Analog converter 3.4.1 Transfer characteristic ของ R-2R Ladder ดังรูปที่ 42



รูปที่ 42 R-2R Ladder DAC

2. ปอนรหัส ดิจิตอลจาก 0000-1111 ตามตารางที่ 4 แลววัด Vout บันทึกผลในตาราง การปอนรหัส ใหชอตขาของ R 20K

ลงกราวดถาเปน 0 และตอเขาจุด Vref (+5V) ถารหัสเปน 1

3. ตอวงจร 4 บิท Binary counter เขากับวงจร DAC ในรูปที่ 43

4. ปอนสัญญาณ 1 kHz เขาขา 14 ของไบนารีเคานเตอร แลววัดและบันทึกขนาดและรูปคล่ืนของ Vout

5. ตอวงจร LPF ดังรูปที่ 44 เขากับเอาทพุทของ DAC ในรูปที่ 43 วัดและบันทึกรูปคล่ืนเปรียบเทียบกับ Vout ในขอ 4

6. เปล่ียน Cutoff Frequency ของ LPF โดยเปล่ียน C เปน 0.1 uF วัดและบันทึกรูปคล่ืนเปรียบเทียบกับ Vout ในขอ 4



รูปที่ 43 การปอนรหัสดิจิตอลให DAC ดวย Counter

ตารางที่ 4 เอาทพุทจาก R-2R Ladder DAC

ดิจิตอลอินพุต

MSB LSB

แรงดันเอาทพุท Error ดิจิตอลอินพุท

MSB LSB

แรงดันเอาทพุท Error

วัด คํานวณ วัด คํานวณ

0 0 0 0 1 0 0 0

0 0 0 1 1 0 0 1

0 0 1 0 1 0 1 0

0 0 1 1 1 0 1 1

0 1 0 0 1 1 0 0

0 1 0 1 1 1 0 1

0 1 1 0 1 1 1 0

0 1 1 1 1 1 1 1



รูปที่ 44 การตอวงจร Low pass filter กับวงจร DAC

3.5 Analog to digital converter 3.5.1 คุณสมบัติของคอมพาราเตอร

1. ตอวงจรคอมพาราเตอรอยางงาย รูปที่ 45

รูปที่ 45 วงจรคอมพาราเตอรอยางงาย

2. ปรับแรงดัน V1 ตามตารางที่ 5 แลววัด Vout บันทึกในตาราง



ตารางที่ 5 ลักษณะสมบัติของ Comparator

V1(V) Vout(V) V1(V) Vout(V)

3.5 2.0

3.0 1.8

2.8 1.6

2.6 1.4

2.5 1.2

2.4 1.0

2.3 0.5

2.2 -0.2

3.5.2 Successive Approximation register/ADC

1. ตอวงจร Successive Approximation ADC ดังในรูปที่ 46 ปรับ Vin เปน 1 โวลต

2. ใหใช ออสซิลโลสโคปดูสัญญาณท่ีขา 11 (EOC, Start conversion SC) จากนั้นปอนพัลสทีละลูกจาก วงจรโมโนสเต

เบิลในรูปที่ 37 จนกวาแรงดันที่ขา 11 เปน 5 โวลต แลวตกลงมาเปนศูนยอีกคร้ัง

3. เร่ิมนับการปอนพัลสทีละลูกจาก 1-8 พรอมกับวัดแรงดันและสถานะท่ีจุดตางๆ ตามตารางท่ี 6 รวมทั้ง Digital output

4. นําคา Clock number มาพลอตเทียบกับแรงดัน VDAC (ดูตัวอยางรูปที่ 31)



รูปที่ 47 วงจรทดลองเร่ือง Successive Approximation Register



ตารางที่ 6 ผลการทดลองเร่ือง Successive Approximation Register

Clock number Digital output

MBB LSB

VDAC(โวลต) สถานะท่ีเอาทพุทของ

comparator (L/H)

สถานะท่ีขา EOC

ของ SAR (L/H)

0

1

2

3

4

5

6

7

8

คําถาม/สรุปผล 1. จากผลการทดลองในตารางท่ี 1 เปรียบเทียบคุณสมบัติทางดาน regulation ของแรงดันอางอิงทั้งสามแบบ

2. ถาตองการเปรียบเทียบทางดาน Thermal stability ของแรงดันอางอิงทั้งสามแบบจะทดลองไดอยางไร ตามทฤษฎีแบบ

ไหนควรจะดีที่สุด

3. เปรียบเทียบคุณภาพของวงจร Sampling ทั้งสามที่ทําการทดลอง

4. สรุปผลที่ไดตามตารางท่ี 4

5. เม่ือใช Low Pass Filter ที่มี Cutoff frequency ตางกันมีผลตอรูปคล่ืนของ DAC อยางไร

6. อธิบายการเปล่ียนสถานะท่ีเอาทพุทของวงจรคอมพาราเตอรที่ทดลอง

7. สรุปผลที่ไดตามตารางท่ี 6

Documents

การทดลองที่ 12 Data Acquisiti on and conversion ... 2 Ex 12 ADC DAC.pdf · 2012-06-08 · จุดมุ งหมายให ศึกษาถึงคุณสมบ