数字电子技术

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第２章组合逻辑电路第２章组合逻辑电路第２章组合逻辑电路第２章组合逻辑电路

学习要点：• 组合电路的分析方法和设计方法• 利用数据选择器和可编程逻辑器件进行　　　　　　　逻辑设计的方法• 加法器、编码器、译码器等中规模集成电路的逻辑功能和使用方法

第２章组合逻辑电路第２章组合逻辑电路第２章组合逻辑电路第２章组合逻辑电路2.12.1 组合逻辑电路的分析与设计方法组合逻辑电路的分析与设计方法

2.2 2.2 加法器加法器2.3 2.3 数值比较器数值比较器

2.4 2.4 编码器编码器2.5 2.5 译码器译码器

2.6 2.6 数据选择器数据选择器2.7 2.7 数据分配器数据分配器

2.8 2.8 只读存储器只读存储器 (ROM)(ROM)

2.9 2.9 可编程逻辑器件可编程逻辑器件 (PLD)(PLD)

退出退出

２ .1 组合逻辑电路的分析与设计方法

2.1.1 2.1.1 组合逻辑电路的分析方法组合逻辑电路的分析方法

2.1.2 2.1.2 组合逻辑电路的设计方法组合逻辑电路的设计方法

2.1.3 2.1.3 组合逻辑电路中的竞争冒险组合逻辑电路中的竞争冒险

退出退出

组合电路：输出仅由输入决定，与电路当前状态无关；电路结构中无反馈环路（无记忆）

),,,(

),,,(

),,,(

11011

11011

11000

nmm

n

n

IIIfY

IIIfY

IIIfY

2.1.1 组合逻辑电路的分析方法逻辑图

逻辑表达式

1

1

最简与或表达式

化简 2

ABY 1

BCY 2

CAY 3

1Y

2Y

3Y

Y

2

CABCABY

从输入到输出

逐级写出

ACBCABYYYY 321


3

真值表

CABCABY 3

4

电路的逻辑功能

当输入 A 、 B 、C 中有 2 个或3 个为 1 时，输出 Y 为 1 ，否则输出 Y为 0 。所以这个电路实际上是一种 3 人表决用的组合电路：只要有 2票或 3 票同意，表决就通过。

4

逻辑图

BBACBABYYYY

BYXY

BAY

CBAY

213

3

2

1

逻辑表达式

例：例：

BABBABBACBAY 最简与或表达式

真值表

A

B

C

Y&

用与非门实现

　　电路的输出 Y 只与输入 A 、B 有关，而与输入 C 无关。 Y 和A 、 B 的逻辑关系为： A 、 B 中只要一个为 0 ， Y=1 ； A 、 B 全为 1 时， Y=0 。所以 Y 和 A 、 B的逻辑关系为与非运算的关系。

电路的逻辑功能

ABBAY

真值表

电路功能描述

2.1.2 组合逻辑电路的设计方法例例：设计一个楼上、楼下开关的控制逻辑电路来控制楼梯上的路灯，使之在上楼前，用楼下开关打开电灯，上楼后，用楼上开关关灭电灯；或者在下楼前，用楼上开关打开电灯，下楼后，用楼下开关关灭电灯。

设楼上开关为 A ，楼下开关为 B ，灯泡为 Y 。并设 A 、 B 闭合时为 1 ，断开时为 0 ；灯亮时Y 为 1 ，灯灭时 Y 为 0 。根据逻辑要求列出真值表。

A B Y

0 0

0 1

1 0

1 1

0

1

1

0

1 穷举法

1

2

逻辑表达式或卡诺图


化简 3

2

BABAY 已为最简与或表达式

4

逻辑变换 5

逻辑电路图A

B

Y=1

用与非门实现 BABAY

BAY 用异或门实现

真值表

电路功能描述

例例：用与非门设计一个举重裁判表决电路。设举重比赛有 3 个裁判，一个主裁判和两个副裁判。杠铃完全举上的裁决由每一个裁判按一下自己面前的按钮来确定。只有当两个或两个以上裁判判明成功，并且其中有一个为主裁判时，表明成功的灯才亮。

　　设主裁判为变量 A ，副裁判分别为 B 和 C ；表示成功与否的灯为 Y ，根据逻辑要求列出真值表。 1

穷举法

1

A B C Y A B C Y

0 0 0

0 0 1

0 1 0

0 1 1

0

0

0

0

1 0 0

1 0 1

1 1 0

1 1 1

0

1

1

1

2

ABCCABCBAmmmY 765

2

逻辑表达式

ABC 00 01 11 10

01

A

B

A

C

Y

&

&

&

3

卡诺图


化简 4

5

逻辑变换 6

逻辑电路图

3

化简 4

11 1

Y= AB +AC 5

ACABY 6

2.1.3 组合电路中的竞争冒险1 、产生竞争冒险的原因

在组合电路中，当输入信号的状态改变时，输出端可能会出现不正常的干扰信号，使电路产生错误的输出，这种现象称为竞争冒险。产生竞争冒险的原因：主要是门电路的延迟时间产生的。

AA 1 & Y1

A

A

Y1

(a)

(b)

1 ≥ 1 Y2

A

A

Y2

(a)

(b)

干扰信号

01 AAY 12 AAY

2 、消除竞争冒险的方法BCBAY

Y1

ABC 00 01 11 10

0 0 0 0 1

1 0 1 1 1

A

B

C

1

2

3 ≥ 1

4&

&

有圈相切，则有竞争冒险

ACBCBAY

增加冗余项，消除竞争冒险

Y

1

A

B

C

1

2

53

4

≥ 1

&

&

&

本节小结

　①组合电路的特点：在任何时刻的输出只取决于当时的输入信号，而与电路原来所处的状态无关。实现组合电路的基础是逻辑代数和门电路。　②组合电路的逻辑功能可用逻辑图、真值表、逻辑表达式、卡诺图和波形图等 5 种方法来描述，它们在本质上是相通的，可以互相转换。　③组合电路的设计步骤：逻辑图→写出逻辑表达式→逻辑表达式化简→列出真值表→逻辑功能描述。　④组合电路的设计步骤：列出真值表→写出逻辑表达式或画出卡诺图→逻辑表达式化简和变换→画出逻辑图。　在许多情况下，如果用中、大规模集成电路来实现组合函数，可以取得事半功倍的效果。

２ .2 加法器

2.2.1 2.2.1 半加器和全加器半加器和全加器

2.2.2 2.2.2 加法器加法器

2.2.3 2.2.3 加法器的应用加法器的应用

退出退出

1 、半加器

2.2.1 半加器和全加器

能对两个 1 位二进制数进行相加而求得和及进位的逻辑电路称为半加器。

半加器真值表

Ai Bi Si Ci

0 0

0 1

1 0

1 1

0 0

1 0

1 0

0 1

iii

iiiiiii

BAC

BABABAS

=1

&

Ai

BiSi

Ci

Ai

Bi

Si

Ci

∑CO

半加器符号

半加器电路图

加数

本位的和

向高位的进位

1 、全加器能对两个 1 位二进制数进行相加并考虑低位来的进位，即相当于 3 个 1 位二进制数相加，求得和及进位的逻辑电路称为全加器。

Ai Bi Ci-1 Si Ci

0 0 0

0 0 1

0 1 0

0 1 1

1 0 0

1 0 1

1 1 0

1 1 1

0 0

1 0

1 0

0 1

1 0

0 1

0 1

1 1

AiBiCi-1

00 01 11 100 0 1 0 11 1 0 1 0

Si的卡诺图

AiBiCi-1 00 01 11 10

0 0 0 1 01 0 1 1 1

Ci的卡诺图

17421 iiii CBAmmmmS

iiiii

iii

BACBA

BAmmC

1

53

)(

Ai 、 Bi ：加数， Ci-1 ：低位来的进位， Si ：本位的和， Ci ：向高位的进位。

iiiii

iiiiiiiiiiiiiiiii

BACBA

BACBABABACBACBABAmmC

1

11153

)(

)(

全加器的逻辑图和逻辑符号

1

111111

11117421

)()()()(

iii

iiiiiiiiiiiiiiii

iiiiiiiiiiiii

CBA

CBACBACBCBACBCBA

CBACBACBACBAmmmmS

11 iiiiiii CBCABAC

用与门和或门实现

1111 iiiiiiiiiiiii CBACBACBACBAS

Si Ci

1 1 1

Ai Bi Ci-1

& &

& & & & & & &

用与或非门实现

AiBiCi-1

00 01 11 100 0 1 0 11 1 0 1 0

Si的卡诺图

AiBiCi-1 00 01 11 10

0 0 0 1 01 0 1 1 1

Ci的卡诺图

1111 iiiiiiiiiiiii CBACBACBACBAS 11 iiiiiii CBCABAC

先求 Si 和 Ci 。为此，合并值为 0 的最小项。

再取反，得：

1111 iiiiiiiiiiiiii CBACBACBACBASS

11 iiiiiiii CBCABACC

1111 iiiiiiiiiiiii CBACBACBACBAS

11 iiiiiii CBCABAC

实现多位二进制数相加的电路称为加法器。1 、串行进位加法器

2.2.2 加法器

构成构成：把 n 位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。

C3 S3 C2 S2 C1 S1 C0 S0

C0-1A3 B3 A2 B2 A1 B1 A0 B0

∑ CO

CI

CO

CI

∑ ∑ ∑CO

CI

CO

CICI

CI

CI

CI

CI

CI

CI

CI

特点特点：进位信号是由低位向高位逐级传递的，速度不高。

2 、并行进位加法器（超前进位加法器）

iii BAG iii BAP 进位生成项进位传递条件

11)( iiiiiiiii CPGCBABAC进位表达式

10012301231232332333

233

100120121221222

122

10010110111

011

10000

1000

CPPPPGPPPGPPGPGCPGC

CPS

CPPPGPPGPGCPGC

CPS

CPPGPGCPGC

CPS

CPGC

CPS

11 iiiiii CPCBAS和表达式

4 位超前进位加法器递推公式

S0

S1

S2

S3

C3

C0-1

A0

B0

A1

B1

A2

B2

A3

B3

=1

&

&

≥ 1P0

G0

P1

G1

P2

G2

P3

G3

≥ 1

≥ 1

=1

&

&

&

&

=1

&

&

&

C0

C1

C2

≥ 1

&

&

=1

=1

=1

=1

&

=1

&

&超前进位发生器超前进位发生器

16 15 14 13 12 11 10 9

74LS283

1 2 3 4 5 6 7 8

VCC B2 A2 S2 B3 A3 S3 C3

TTL加法器 74LS283引脚图

16 15 14 13 12 11 10 9

4008

1 2 3 4 5 6 7 8

VDD B3 C3 S3 S2 S1 S0 C0-1

CMOS加法器 4008引脚图

A3 B2 A2 B1 A1 B0 A0 VSSS1 B1 A1 S0 B0 A0 C0-1 GND

A15~A12 B15~B12 A11~A8 B11~B8 A7~A4 B7~B4 A3~A0 B3~B0

S15S14S13S12 S11S10S9 S8 S7 S6 S5 S4 S3 S2 S1 S0

4位加法器 4位加法器 4位加法器 4位加法器C15 C11 C7 C3 C0-1

加法器的级连

集成二进制4

位

超前进位加法器

2.2.2 加法器的应用1 、 8421 BCD 码转换为余 3

码

BCD码 0 0 1 1

余 3码

S3 S2 S1 S0

C3 C0-1

A3 A2 A1 A0 B3 B2 B1 B0

S3 S2 S1 S0

C3 C0-1

A3 A2 A1 A0 B3 B2 B1 B0

=1 =1 =1 =1

被加数/被减数加数/减数加减控制

BCD 码 +0011= 余 3码

2 、二进制并行加法 / 减法器

C0-1 ＝ 0 时， B0=B ，电路执行 A+B 运算；当 C0-1

＝ 1 时， B1=B ，电路执行 A － B=A+B 运算。

3 、二 - 十进制加法器

C&

进位输出

被加数加数

“ 0”

1

&

&

8421 BCD输出

S3' S2' S1' S0'C3 4位二进制加法器 C0-1

A3 A2 A1 A0 B3 B2 B1 B0

S3 S2 S1 S0

C3 4位二进制加法器 C0-1

A3 A2 A1 A0 B3 B2 B1 B0 进位输入

13233 SSSSCC 修正条件

本节小结

　能对两个 1 位二进制数进行相加而求得和及进位的逻辑电路称为半加器。　能对两个 1 位二进制数进行相加并考虑低位来的进位，即相当于 3 个 1 位二进制数的相加，求得和及进位的逻辑电路称为全加器。　实现多位二进制数相加的电路称为加法器。按照进位方式的不同，加法器分为串行进位加法器和超前进位加法器两种。串行进位加法器电路简单、但速度较慢，超前进位加法器速度较快、但电路复杂。　加法器除用来实现两个二进制数相加外，还可用来设计代码转换电路、二进制减法器和十进制加法器等。

２ .3 数值比较器

2.3.1 12.3.1 1 位数值比较器位数值比较器

2.3.2 42.3.2 4 位数值比较器位数值比较器

2.3.3 2.3.3 数值比较器的位数扩展数值比较器的位数扩展

退出退出

用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。

2.3.1 1 位数值比较器

设 A ＞ B 时 L1 ＝ 1 ； A ＜ B 时 L2 ＝ 1 ； A ＝B 时 L3 ＝ 1 。得 1 位数值比较器的真值表。

BABAABBAL

BAL

BAL

3

2

1逻辑表达式

逻辑图

2.3.2 4 位数值比较器

设 )(1 BAL ， )(2 BAL ， )(3 BAL ，

)( 333331 BABAL ， )( 333332 BABAL ，

)( 33333333 BABABAL ，余类推。由真值表可得：

3031323333

203132333021323331223332233322

103132333011323331123332133311

LLLLLL

LLLLLLLLLLLLLLLL

LLLLLLLLLLLLLLLL

真值表中的输入变量包括 A3 与 B3 、 A2 与 B2 、 A1 与 B1 、 A

0 与 B0 和 A ＇与 B ＇的比较结果， A ＇ >B ＇、 A ＇ B' A'<B' A'=B'

L1(A>B) L2(A<B) L3(A=B)

≥ 1

1 1

&

≥ 1

1 1

≥ 1

1 1

≥ 1

1

≥ 1 ≥ 1

&&&&&& & & & &

1

&& && && &&

逻辑图

2.3.3 比较器的级联

16 15 14 13 12 11 10 9

74LS85

1 2 3 4 5 6 7 8

VCC A3 B2 A2 A1 B1 A0 B0

B3 A'<B' A'=B' A'>B' A>B A=B AB AB' A'<B' A'=B' A1 VSS

(b) CMOS数值比较器引脚图

集成数值比较器

A>B A'>B'

AB A'>B'

AB A'>B'

AB ＇、 A ＇ B A'>B'

AB A'>B'

AB A'>B'

AB ＇必须预先预置为 0 ，最低 4 位的级联输入端 A ＇ B AB'

A'<B'

A'=B'

A'>B'

A'<B'

A'=B'

A'>B'

A'<B'

A'=B'

A'>B'

A'<B'

A'=B'

A15 B15 A12 B12 A11 B11 A8 B8 A7 B7 A4 B4 A3 B3 A0 B0

0

0

1

A>B A<B0

0

1

0

0

1

0

0

1

A>B A<BA>B AB AB' A'<B' A'=B'

本节小结

　在各种数字系统尤其是在计算机中，经常需要对两个二进制数进行大小判别，然后根据判别结果转向执行某种操作。用来完成两个二进制数的大小比较的逻辑电路称为数值比较器，简称比较器。在数字电路中，数值比较器的输入是要进行比较的两个二进制数，输出是比较的结果。　利用集成数值比较器的级联输入端，很容易构成更多位数的数值比较器。数值比较器的扩展方式有串联和并联两种。扩展时需注意 TTL 电路与 CMOS 电路在连接方式上的区别。　

２ .4 编码器

2.4.1 2.4.1 二进制编码器二进制编码器

2.4.2 2.4.2 二二 -- 十进制编码器十进制编码器

退出退出

实现编码操作的电路称为编码器。

2.4.1 二进制编码器1 、 3 位二进制编码

器输入8

个互斥的信号

输出3

位二进制代码

真值表

753175310

763276321

765476542

IIIIIIIIY

IIIIIIIIY

IIIIIIIIY

I7I6I5I4 I3I2 I1 I0

Y2 Y1 Y0

I7I6I5I4 I3I2 I1 I0

Y2 Y1 Y0

(a) 由或门构成 (b) 由与非门构成

≥1 ≥1≥1 & &&

逻辑表达式

逻辑图

2 、 3 位二进制优先编码器

在优先编码器中优先级别高的信号排斥级别低的，即具有单方面排斥的特性。设 I7 的优先级别最高， I6 次之，依此类推， I0 最低。

真值表

1246346567

12345673456756770

24534567

234567345676771

4567

45675676772

IIIIIIIIII

IIIIIIIIIIIIIIIIY

IIIIIIII

IIIIIIIIIIIIIIY

IIII

IIIIIIIIIIY

逻辑表达式

逻辑图

1 1 1 1

≥ 1 ≥ 1

&≥ 1

&

Y2 Y1 Y0

I7 I6 I5 I4 I3 I2 I1 I0

8线-3线优先编码器

如果要求输出、输入均为反变量，则只要在图中的每一个输出端和输入端都加上反相器就可以了。

2 、集成 3 位二进制优先编码器

VCC YS YEX I3 I2 I1 I0 Y0

I4 I5 I6 I7 ST Y2 Y1 GND

16 15 14 13 12 11 10 9

74LS148

1 2 3 4 5 6 7 8

Y2 Y1 Y0 YS YEX

ST I7 I6 I5 I4 I3 I2 I1 I0

6 7 9 15 14

74LS148

5 4 3 2 1 13 12 11 10

(a) 引脚排列图 (b) 逻辑功能示意图

ST 为使能输入端，低电平有效。 YS 为使能输出端，通常接至低位芯片的端。 YS 和 ST配合可以实现多级编码器之间的优先级别的控制。 YEX 为扩展输出端，是控制标志。 YEX ＝ 0 表示是编码输出； YEX ＝ 1 表示不是编码输出。

集成 3位二进制优先编码器 74LS148

集成 3位二进制优先编码器 74LS148的真值表

输入：逻辑 0(低电平）有效

输出：逻辑 0(低电平）有效

Y0 Y1 Y2 Y3 YEX

Y0 Y1 Y2 YEX

YS 低位片 ST

I0 I1 I2 I3 I4 I5 I6 I7

Y0 Y1 Y2 YEX

YS 高位片 ST

I0 I1 I2 I3 I4 I5 I6 I7

I0 I1 I2 I3 I4 I5 I6 I7 I8 I9 I10 I11 I12 I13 I14 I15

& & & &

集成 3位二进制优先编码器 74LS148的级联

16线 -4线优先编码器

优先级别从 015~II 递降

2.4.2 二 - 十进制编码器1 、 8421 BCD 码编码器

输入10

个互斥的数

码输出4

位二进制代

码真值表

97531

975310

7632

76321

7654

76542

98

983

IIIII

IIIIIY

IIII

IIIIY

IIII

IIIIY

II

IIY

逻辑表达式逻辑图

2 、 8421 BCD 码优先编码器

真值表

优先级别从 I9至 I0递降

逻辑表达式

124683468568789

12345678934567895678978990

2458934589689789

23456789345678967897891

489589689789

4567895678967897892

898993

IIIIIIIIIIIIIII

IIIIIIIIIIIIIIIIIIIIIIIIIY

IIIIIIIIIIIIIIII

IIIIIIIIIIIIIIIIIIIIIIY

IIIIIIIIIIII

IIIIIIIIIIIIIIIIIIY

IIIIIY

逻辑图

1 1 1 1 1 1 1 1

I9 I8 I7 I6 I5 I4 I3 I2 I1 I0

Y3 Y2 Y1 Y0

≥ 1

&≥ 1

&≥ 1

&≥ 1

在每一个输入端和输出端都加上反相器，便可得到输入和输出均为反变量的 8421 BCD码优先编码器。

10线-4线优先编码器

16 15 14 13 12 11 10 9

74LS147

1 2 3 4 5 6 7 8

VCC NC Y3 I3 I2 I1 I9 Y0

I4 I5 I6 I7 I8 Y2 Y1 GND

3 、集成 10线 -4线优先编码器

输入端和输出端都是低电平有效

本节小结

　用二进制代码表示特定对象的过程称为编码；实现编码操作的电路称为编码器。　编码器分二进制编码器和十进制编码器，各种译码器的工作原理类似，设计方法也相同。集成二进制编码器和集成十进制编码器均采用优先编码方案。

２ .5 译码器

2.5.1 2.5.1 二进制译码器二进制译码器

2.5.2 2.5.2 二二 -- 十进制译码器十进制译码器

2.5.3 2.5.3 显示译码器显示译码器

退出退出

2.5.4 2.5.4 译码器的应用译码器的应用

译码器就是把一种代码转换为另一种代码的电路。

把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。

2.5.1 二进制译码器

设二进制译码器的输入端为 n 个，则输出端为 2n 个，且对应于输入代码的每一种状态， 2n 个输出中只有一个为 1（或为 0），其余全为 0（或为 1）。

二进制译码器可以译出输入变量的全部状态，故又称为变量译码器。

1 、 3 位二进制译码器

真值表

输入： 3 位二进制代码输出： 8 个互斥的信号

0127

0126

0125

0124

0123

0122

0121

0120

AAAY

AAAY

AAAY

AAAY

AAAY

AAAY

AAAY

AAAY

& & & & & && &

1 1 1

A2 A1 A0

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

逻辑表达式逻辑图

电路特点：与门组成的阵列

3线-8线译码器

2 、集成二进制译码器 74LS138

16 15 14 13 12 11 10 9

74LS138

1 2 3 4 5 6 7 8

VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6

A0 A1 A2 G2A G2B G1 Y7 GND

74LS138

Y0 Y1 Y2 Y3 Y4 Y5 Y6　 Y7

A0 A1 A2 G2A G2B G1

Y0 Y1 Y2 Y3 Y4 Y5 Y6　 Y7

A0 A1 A2 STB STC STA


A2 、 A1 、 A0 为二进制译码输入端，为译码输出端（低电平有效）， G1 、　、　为选通控制端。当 G1 ＝ 1 、　　　　时，译码器处于工作状态；当 G1 ＝ 0 、　　　　　时，译码器处于禁止状态。

07 ~ YY

AG2 BG2022 BA GG

122 BA GG

真值表

输入：自然二进制码输出：低电平有效

BA GGG 222

3 、 74LS138 的级联

4线-16线译码器

　　二 -十进制译码器的输入是十进制数的4 位二进制编码（ BCD 码），分别用 A3 、A2 、 A1 、 A0 表示；输出的是与 10 个十进制数字相对应的 10 个信号，用 Y9～ Y0 表示。由于二 -十进制译码器有 4 根输入线， 10根输出线，所以又称为 4线 -10线译码器。

2.5.2 二 - 十进制译码器

1 、 8421 BCD 码译码器

　　把二 -十进制代码翻译成 10 个十进制数字信号的电路，称为二 -十进制译码器。

真值表

0123901238

01237012360123501234

01233012320123101230

AAAA YAAAAY

AAAA YAAAAYAAAA YAAAAY

AAAA YAAAAYAAAA YAAAAY

A0 A1 A2 A3

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

11 1 1

& & & & & && & &&

逻辑表达式

逻辑图

采用完全译码方案

A0 A1 A2 A3

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

11 1 1

& & & & & && & &&

将与门换成与非门，则输出为反变量，即为低电平有效。

２、集成 8421 BCD码译码器 74LS42

16 15 14 13 12 11 10 9

74LS42

1 2 3 4 5 6 7 8

VCC A0 A1 A2 A3 Y9 Y8 Y7

Y0 Y1 Y2 Y3 Y4 Y5 Y6 GND

74LS42

A0 A1 A2 A3

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y8 Y9

A0 A1 A2 A3


输出为反变量，即为低电平有效，　并且采用完全译码方案。

a

b

c

d

e

f

g

h

a b c d

a

f b

e f g h

g

e c d

(a) 外形图 (b) 共阴极 (c) 共阳极

+VCC

a

b

c

d

e

f

g

h

2.5.3 显示译码器

1 、数码显示器

　　用来驱动各种显示器件，从而将用二进制代码表示的数字、文字、符号翻译成人们习惯的形式直观地显示出来的电路，称为显示译码器。

b=c=f=g=1 ，a=d=e=0 时

c=d=e=f=g=1 ，a=b=0 时

共阴极

2 、显示译码器

真值表仅适用于共阴极 LED

真值表

0201023 AAAAAAAa

a 的卡诺图

b 的卡诺图 c 的卡诺图

01012 AAAAAb 012 AAAc

d 的卡诺图 e 的卡诺图

012120102 AAAAAAAAAd 0102 AAAAe

f 的卡诺图 g 的卡诺图

0212013 AAAAAAAf

1212013 AAAAAAAg

逻辑表达式

1212013

0212013

0102

012120102

012

01012

0201023

AAAAAAAg

AAAAAAAf

AAAAe

AAAAAAAAAd

AAAc

AAAAAb

AAAAAAAa

逻辑图a b c d e f g

A3 A2 A1 A0

11 1 1

& & & & & & & & &

& & & & & & &

2 、集成显示译码器74LS48

16 15 14 13 12 11 10 9

74LS48

1 2 3 4 5 6 7 8

VCC f g a b c d e

A1 A2 LT BI/RBO RBI A3 A0 GND

引脚排列图

功能表

由真值表可以看出，为了增强器件的功能，在 7 4 L S 4 8 中还设置了一些辅助端。这些辅助端的功能如下：

（ 1 ）试灯输入端 LT ：低电平有效。当 LT ＝ 0 时，数码管的七段应全亮，与输入的译码信号无关。本输入端用于测试数码管的好坏。

（ 2 ）动态灭零输入端 RBI ：低电平有效。当 LT ＝ 1 、 RBI ＝0 、且译码输入全为 0 时，该位输出不显示，即 0 字被熄灭；当译码输入不全为 0 时，该位正常显示。本输入端用于消隐无效的 0 。如数据0 0 3 4 . 5 0 可显示为 3 4 . 5 。

（ 3 ）灭灯输入 / 动态灭零输出端 RBOBI / ：这是一个特殊的端

钮，有时用作输入，有时用作输出。当 RBOBI / 作为输入使用，且RBOBI / ＝ 0 时，数码管七段全灭，与译码输入无关。当 RBOBI / 作

为输出使用时，受控于 LT 和 RBI ：当 LT ＝ 1 且 RBI ＝ 0 时，

RBOBI / ＝ 0 ；其它情况下 RBOBI / ＝ 1 。本端钮主要用于显示多位数字时，多个译码器之间的连接。

辅助端功能

76531

74211

)7,6,5,3(),,(

)7,4,2,1(),,(

mmmmmCBAC

mmmmmCBAS

iiii

iiii

2.5.4 译码器的应用1 、用二进制译码器实现逻辑函数

&

&

AiBiCi-1

1

Si

Ci

A0 Y0

A1 Y1

A2 Y2

Y3

Y4

STA Y5

STB Y6

STC Y7

74LS138

②画出用二进制译码器和与非门实现这些函数的接线图。

①写出函数的标准与或表达式，并变换为与非 - 与非形式。

2 、用二进制译码器实现码制变换

十进制码

8421码

十进制码

余3码

十进制码

2421码

1

0 0 0 0 0 0 0 0 1 0 0 1

小

数

点

0 0 1 1 0 1 1 1 0 0 0 0

LT

RBI RBO

A3 A2A1A0

LT

RBI RBO

A3 A2A1A0

LT

RBO RBI

A3 A2A1A0

LT

RBO RBI

A3 A2A1A0

LT

RBO RBI

A3 A2A1A0

LT

RBI RBO

A3 A2A1A0

3 、数码显示电路的动态灭零

整数部分：高位的RBOBI/与低位的RBI相连

小数部分：低位的RBOBI/与高位的RBI相连

本节小结

　把代码状态的特定含义翻译出来的过程称为译码，实现译码操作的电路称为译码器。实际上译码器就是把一种代码转换为另一种代码的电路。　译码器分二进制译码器、十进制译码器及字符显示译码器，各种译码器的工作原理类似，设计方法也相同。　二进制译码器能产生输入变量的全部最小项，而任一组合逻辑函数总能表示成最小项之和的形式，所以，由二进制译码器加上或门即可实现任何组合逻辑函数。此外，用 4 线 -16 线译码器还可实现 BCD码到十进制码的变换。

２ .6 数据选择器

2.6.1 42.6.1 4 选选 11 数据选择器数据选择器

2.6.2 2.6.2 集成数据选择器集成数据选择器

2.6.3 2.6.3 用数据选择器实现组合逻辑函数用数据选择器实现组合逻辑函数

退出退出

2.6.1 4选 1 数据选择器

3

0013012011010

iiimDAADAADAADAADY

真值表

逻辑表达式

地址变量

输入数据

由地址码决定从４路输入中选择哪１路输出。

逻辑图

11

11

D0 D1 D2 D3

A1

A0

& & & &

≥ 1

Y

2.6.2 集成数据选择器

集成双 4选 1 数据选择器 74LS153

选通控制端 S 为低电平有效，即 S=0 时芯片被选中，处于工作状态； S=1 时芯片被禁止， Y

≡0 。

集成 8选 1数据选择器

74LS151

7

0012701210120

iiimDAAADAAADAAADY

7

0012701210120

iiimDAAADAAADAAADY

74LS151的真值表

Y Y

74LS151(2)

D7 … D0 A2A1A0 EN

Y Y

74LS151(1)

D7 … D0 A2A1A0 EN1

≥ 1

D15 … D8 D7 … D0 A3A2A1A0

S2S1

Y2 Y1

Y

Y2 Y1

数据选择器的扩展

A3＝0时，1S＝0、2S＝1，片(2)禁止、片(1)工作

A3＝1时，1S＝1、2S＝0，片(1)禁止、片(2)工作

2.6.2 用数据选择器实现逻辑函数

基本原理

数据选择器的主要特点：

12

0

n

iiimDY（ 1）具有标准与或表达式的形式。即：

（ 2）提供了地址变量的全部最小项。

（ 3）一般情况下， Di 可以当作一个变量处理。

　　因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di 来选择地址变量组成的最小项 mi ，可以实现任何所需的组合逻辑函数。

基本步骤

确定数据选择器

确定地址变量

2

1

ABCBACBAL n 个地址变量的数据选择器，不需要增加门电路，最多可实现 n＋ 1 个变量的函数。

3 个变量，选用4 选 1 数据选择器。

A1=A 、 A0=B

逻辑函数

1

选用 74LS153

2 74LS153 有两个地址变量。

求 Di

3

（ 1 ）公式法函数的标准与或表达式：

10 3210

mmCmCm

ABCBACBAL

4 选 1 数据选择器输出信号的表达式：

33221100 DmDmDmDmY

比较 L 和 Y ，得：

10 3210 DDCDCD 、、、

3

画连线图

4

4

求 Di

的方法

（ 2 ）真值表法

C=1 时L=1 ，故D0=C

L=0 ，故 D2=0

L=1 ，故 D3=1

C=0 时L=1 ，故D1=C

求 Di

的方法

（ 3 ）图形法

D0 D1 D3 D2

10 3210 DDCDCD 、、、

)13,12,11,10,9,5,4,3,0(),,,( mDCBAL

用数据选择器实现函数：例

①选用 8 选 1 数据选择器 74LS151②设 A2=A 、 A1=B 、 A0

=C③求 Di D0=D D2=1 D6=1 D4=D

D1=D D3=0 D7=0 D5=1

④画连线图

本节小结

　数据选择器是能够从来自不同地址的多路数字信息中任意选出所需要的一路信息作为输出的组合电路，至于选择哪一路数据输出，则完全由当时的选择控制信号决定。

　数据选择器具有标准与或表达式的形式，提供了地址变量的全部最小项，并且一般情况下， Di可以当作一个变量处理。因为任何组合逻辑函数总可以用最小项之和的标准形式构成。所以，利用数据选择器的输入 Di来选择地址变量组成的最小项 mi，可以实现任何所需的组合逻辑函数。

　用数据选择器实现组合逻辑函数的步骤：选用数据选择器→确定地址变量→求 Di→画连线图。

２ .7 数据分配器

2.7.1 12.7.1 1 路路 -4-4 路数据分配器路数据分配器

2.6.2 2.6.2 集成数据分配器及其应用集成数据分配器及其应用

退出退出

2.7.1 1 路 -4 路数据分配器

由地址码决定将输入数据Ｄ送给哪１路输出。

真值表

逻辑表达式

地址变量

输入数据

013012

011010

ADAYADAY

AADYAADY

逻辑图

1 1

D

A1 A0

Y0 Y1 Y2 Y3

& & & &

013012

011010

ADAYADAY

AADYAADY

2.7. ２集成数据分配器及其应用集成数据分配器

把二进制译码器的使能端作为数据输入端，二进制代码输入端作为地址码输入端，则带使能端的二进制译码器就是数据分配器。

由 74LS138 构成的 1 路 -8 路数据分配器

数据输入端

G1=1

G2A=0

地址输入端

G2B

G1

G2A

数据发送端数据接收端

选择控制端

数

据

输

入

数

据

输

出1S

D0

D1D2

D3 73LS151 YD4D5

D6 END7

A2 A1 A0

Y0

Y1 Y2

STC 74LS138 Y3

Y4STA Y5

STB Y6

Y7

A2 A1 A0

数据分配器的应用

数据分配器和数据选择器一起构成数据分时传送系统

本节小结

　数据分配器的逻辑功能是将 1个输入数据传送到多个输出端中的 1个输出端，具体传送到哪一个输出端，也是由一组选择控制信号确定。

　数据分配器就是带选通控制端即使能端的二进制译码器。只要在使用中，把二进制译码器的选通控制端当作数据输入端，二进制代码输入端当作选择控制端就可以了。

　数据分配器经常和数据选择器一起构成数据传送系统。其主要特点是可以用很少几根线实现多路数字信息的分时传送。

２ .8 只读存储器（ ROM ）

2.8.1 ROM2.8.1 ROM 的结构及工作原理的结构及工作原理

2.8.2 ROM2.8.2 ROM 的应用的应用

2.8.3 ROM2.8.3 ROM 容量扩展容量扩展

退出退出

ROM 的分类

掩膜 ROM ：不能改写。PROM ：只能改写一次。EPROM ：可以改写多次。

存储器的分类

RAM ：在工作时既能从中读出（取出）信息，又能随时写入（存入）信息，但断电后所存信息消失。ROM ：在工作时只能从中读出信息，不能写入信息，且断电后其所存信息在仍能保持。

2.8.1 ROM 的结构及工作原理1 、 ROM 的结构

W0

W1

Wi

12 nW

……

D0 D1 … Db-1

… 位线

输出数据

0单元1单元

i单元

2n-1单元

存储体

地

址

输

入

字线…

…

地址译码器

…

A0

A1

An-1

…

……

存储容量＝字线数 × 位线数＝ 2n×b（位）

存储单元地址

2 、 ROM 的工作原理

1

1

D3 D2 D1 D0

A1

A0

W0

W1

W2

W3

≥ 1 ≥ 1 ≥ 1 ≥ 1

&

&

&

&

4×4位ROM

地址译码器存储体

0100 AAmW

0111 AAmW

0122 AAmW

0133 AAmW

310310330301

321321220203

mmmWWWDmmWWD

mmmWWWDmmWWD

存储内容

对于给定的地址，相应一条字线输出高电平，与该字线相连接的或门输出为 1，未连接的或门输出为 0。

1

1

D3 D2 D1 D0

A1

A0

W0

W1

W2

W3

≥ 1 ≥ 1 ≥ 1 ≥ 1

&

&

&

&

A1=0A0=0

W0=1

W1=0

W2=0

W3=0

D3=1 D1=1 D0=1D2=0

1

1

D3 D2 D1 D0

A1

A0

W0

W1

W2

W3

≥ 1 ≥ 1 ≥ 1 ≥ 1

&

&

&

&

A1=0A0=1

W0=0

W1=1

W2=0

W3=0

D3=0 D1=0 D0=1D2=1

1

1

D3 D2 D1 D0

A1

A0

W0

W1

W2

W3

≥ 1 ≥ 1 ≥ 1 ≥ 1

&

&

&

&

A1=1A0=0

W0=0

W1=0

W2=1

W3=0

D3=1 D1=0 D0=0D2=1

1

1

D3 D2 D1 D0

A1

A0

W0

W1

W2

W3

≥ 1 ≥ 1 ≥ 1 ≥ 1

&

&

&

&

A1=1A0=1

W0=0

W1=0

W2=0

W3=1

D3=0 D1=1 D0=1D2=1

A1 A1 A0 A0 或门阵列(存储矩阵)

与门阵列(地址译码器) Y3 Y2 Y1 Y0m0

m1

m2

m3

ROM 的简化画法

地址译码器产生了输入变量的全部最小项

存储体实现了有关最小项的或运算

与阵列固定

或阵列可编程

连接断开

)13,12,11,10,9,5,4,3,1,0(

)15,14,12,9,7,1(

)15,14,13,12,11,10,7,6(

)13,8,4,1(

4

3

2

1

mY

mY

mY

mY

2.8.2 ROM 的应用1 、用 ROM 实现组合逻辑函数

逻辑表达式

真值表或最小项表达式

1

1

CBADBCBCAY

DCBBCDDABY

BCACABY

CBAY

4

3

2

1

按 A 、 B 、C 、 D 排列变量，并将Y1 、 Y2扩展成为 4 变量的逻辑函数。

m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15

与门阵列(地址译码器)

或门阵列(存储矩阵)

Y1 Y2 Y3 Y4

A A B B C C D D

2 2

选择ROM ，画阵列图

2 、用 ROM 作函数运算表

用 ROM构成能实现函数 y ＝ x2 的运算表电路。

例设 x 的取值范围为 0～ 15 的正整数，则对应的是 4 位二进制正整数，用 B ＝ B3B2B1B0 表示。根据y ＝ x2 可算出 y 的最大值是 152 ＝225 ，可以用 8 位二进制数 Y ＝ Y

7Y6Y5Y4Y3Y2Y1Y0 表示。由此可列出Y ＝ B2 即 y ＝ x2 的真值表。

真值表

逻辑表达式

)15,13,11,9,7,5,3,1(

0

)14,10,6,2(

)13,11,5,3(

)12,11,9,7,5,4(

)15,13,11,10,7,6(

)15,14,11,10,9,8(

)15,14,13,12(

0

1

2

3

4

5

6

7

mY

Y

mY

mY

mY

mY

mY

mY

m0m1m2m3m4m5m6m7m8m9m10m11m12m13m14m15

与门阵列(地址译码器)

或门阵列(存储矩阵)

Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0

B3 B3 B2 B2 B1 B1 B0 B0

阵列图

3 、用 ROM 作字符发生器电路

输出缓冲器

A2

A1

A0

D4 D3 D2 D1 D0

地

址

译

码

器

用 ROM存储字符 Z

2.8.3 ROM 的容量扩展

28 27 26 25 24 23 22 21 20 19 18 17 16 15

27256(32k× 8)

1 2 3 4 5 6 7 8 9 10 11 12 13 14

VPP A12 A7 A6 A5 A4 A3 A2 A1 A0 O0 O1 O2 GND

VCC A14 A13 A8 A9 A11 OE A10 CS O7 O6 O5 O4 O3EPROM芯片２７２５６

正常使用时， VCC=5V ， VPP=5V 。编程时， VPP=25V 。OE 为输出使能端， OE=0 时允许输出； OE=1 时，输出被禁止， ROM 输出端为高阻态。CS 为片选端， CS=0 时， ROM工作； CS=1 时， ROM停止工作，且输出为高阻态（不论 OE 为何值）。

1 、位扩展（字长的扩展）

地址总线 A14~A0

8位总线 D7~D0

8位总线 D15~D8

CS

OE

A0

O0

A14

CS O7

OE

A0

O0

A14

CS O7

OE

16

位数据总线

D15

~D0

27256 27256

… …

…

… …

…… …

地址线及控制线分别并联输出一个作为高 8 位，另一个作为低 8位

用两片 27256 扩展成 32k×16 位 EPROM

2 、字扩展（字数扩展，地址码扩展）

用 4片 27256 扩展成 4×32k×16 位 EPROM

地址总线A16~A0数据总线D7~D8

OE

A0 O0

A14CS O7OE

A0 O0

A14CS O7OE

27256(1) 27256(2)

… …

…

… …

…… …

A0 O0

A14CS O7OE

27256(3)

… …

……

A0 O0

A14CS O7OE

27256(4)

… …

……

A0 Y0A1 Y1 Y2ST Y3

2174LS139

Y0

Y1Y2

Y3

OE 端、输出线及地址线分别并联

高位地址 A15 、 A16

作为 2线 -4线译码器的输入信号，经译码后产生的 4 个输出信号分别接到 4个芯片的 CS 端

本节小结

　　只读存储器在存入数据以后，不能用简单的方法更改，即在工作时它的存储内容是固定不变的，只能从中读出信息，不能写入信息，并且其所存储的信息在断电后仍能保持，常用于存放固定的信息。

　　 ROM 由地址译码器和存储体两部分构成。地址译码器产生了输入变量的全部最小项，即实现了对输入变量的与运算；存储体实现了有关最小项的或运算。因此， ROM 实际上是由与门阵列和或门阵列构成的组合电路，利用 ROM 可以实现任何组合逻辑函数。

　　利用 ROM 实现组合函数的步骤：（ 1）列出函数的真值表或写出函数的最小项表达式。（ 2）选择合适的 ROM，画出函数的阵列图。

２ .9 可编程逻辑器件（ PLD ）

2.9.1 PLD2.9.1 PLD 的基本结构的基本结构

2.9.2 PLD2.9.2 PLD 的分类的分类

2.9.3 PLA2.9.3 PLA 应用应用

退出退出

2.9.1 PLD 的基本结构

1 & ≥ 1

A B C D A B C D

Y=A·C·D Y=A+B+CA

AA × ×

(a) 缓冲器画法 (b) 与门画法 (c) 或门画法

PLD 的基本结构

门电路的简化画法

2.9.1 PLD 分类

分类与阵列或阵列输出电路PROM 固定可编程固定PLA 可编程可编程固定PAL 可编程固定固定GAL 可编程固定可组态

2.9. PLA 的应用

用 PLA 实现逻辑函数的基本原理是基于函数的最简与或表达式

CBADBCBCAY

DCBBCDDABY

BCACABY

ABCCBACBACBACBAY

4

3

2

1

例用 PLD 实现下列函数

各函数已是最简

1 1 1

A B C D

　　与阵列(可编程)　　　　或阵列(可编程)

1

&

&

&

&

&

&

&

&

&

&

&

&

&

&

≥ 1 ≥ 1 ≥ 1 ≥ 1

Y1 Y2 Y3 Y4

阵列图

本节小结

PLD 的主体是由与门和或门构成的与阵列和或阵列，因此，可利用 PLD 来实现任何组合逻辑函数， GAL 还可用于实现时序逻辑电路。

用 PLA 实现逻辑函数的基本原理是基于函数的最简与或表达式。用 PLA 实现逻辑函数时，首先需将函数化为最简与或式，然后画出 PLA 的阵列图。

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