4. Elektronicke logicke cleny

Kombinacn a sekvencn logicke funkce a logicke cleny

Elektronicke obvody pro logicke cleny

Polovodicove pameti

1

Kombinacn logicke obvody

Zpusoby zapisu logickych funkc:

Pravdivostn tabulka

Graficky v rovine

Matematicky aparatBooleova algebra nauka o operacch na mnozine 0,1

Booleova algebra uzva tri zakladn operace:

Logicky (Booleuv) soucin AND .

Logicky (Booleuv) soucet OR +

Negace NOT

2

Pravdivostn tabulka

a b a + b a . b NOT a

0 0 0 0 1

0 1 1 0 1

1 0 1 0 0

1 1 1 1 0

3

Pravdivostn tabulka obecna funkce tr promennych

a b yc

0

0

0 0 1

0 1 0

0

0

1 0 1

1 1 1

1

1

0 0 0

0 1 0

1

1

1 0 1

1 1 0

4

Karnaughova mapa

5

Zapis obecne funkce v Karnaughove mape

a

a

b

b

yc

c0

0

0 0 1

0 1 0

0

0

1 0 1

1 1 1

1

1

0 0 0

0 1 0

1

1

1 0 1

1 1 0

1 1

0 1

0

00

1

6

Zakony Booleovy algebry

komutativn a+ b = b+ a, a.b = b.a

asociativn (a+ b) + c = a+ (b+ c), (a.b).c = a.(b.c)

distributivn (a+ b).c = a.c+ b.c, a.b+ c = (a+ c).(b+ c)

o vyloucenem tretm a+ a = 1, a.a = 0

o neutralnosti nuly a+0 = a

o neutralnosti jednicky a.1 = a

agresivity nuly a.0 = 0

agresivity jednicky a+1 = 1

7

Zakony Booleovy algebry

o idempotenci prvku a+ a = a, a.a = a

absorpce a+ a.b = a

absorpce negace a+ a.b = a+ b, a.(a+ b) = a.b

dvojite negace a = a

De Morganovy zakony a.b = a+ b, a+ b = (a.b)

8

Rovnice Booleovy algebry

a b yc

0

0

0 0 1

0 1 0

0

0

1 0 1

1 1 1

1

1

0 0 0

0 1 0

1

1

1 0 1

1 1 0

a.a.

a.b.

a.

y = a.b.c+a.b.c+a.b.c+a.b.c = (a+a).b.c+(b+b).a.c+(c+c).a.b =

= b.c+ a.b+ a.c

9

Logicke cleny

AND NAND

OR NOR EXOR EXNOR

aa a

a

a

aaa

y = a y = a y = a.b

bb b

b

b

b

y = a.b

y = a+ b y = a+ b y = a.b+ a.b y = a.b+ a.b

10

Realizace obecne funkce negacemi, soucty a souciny, resp. podle DeMorganovych zakonu pouze obvody NAND

y = a.b.c+a.b.c+a.bc+a.b.c = (a+a).b.c+(b+b).a.c+(c+c).a.b =

= b.c+ a.b+ a.c

a a

b b

c cy

b

c

b.c

a.c

a.b

11

Integrovane kombinacn logicke funkce

A

B

C

D

O0

O1

O2

O3

O4

O5

O6

O7

O8

O9

A

B

C

D

OA

OB

OC

OD

OE

OF

OG

A1

A2

A3

A4

B1

B2

B3

B4

C0

S1

Y0

S2

Y1

S3

Y2

S4

Y3

C4

A0

LP

A1

RP

A2

EN

A3

B0

X

B1

OE

B2

B3

A

B

C

D

O0

O1

O2

O3

O4

O5

O6

O7

O8

O9

A

B

C

D

OA

OB

OC

OD

OE

OF

OG

A1

A2

A3

A4

B1

B2

B3

B4

C0

S1

S2

S3

S4

C4

Multiplexer

Dekoder 1 z 10Binarn sctacka

Dekoder displeje

12

Cinnost dekoderu 1 z 10 (s aktivn nulou na vystupu)

A

B

C

D

O0

O1

O2

O3

O4

O5

O6

O7

O8

O9

A

B

C

D

O0

O1

O2

O3

O4

O5

O6

O7

O8

O9

13

Cinnost uplne dvojkove sctacky (jeden bit ve ctyrbitovem clenu)

A1

A2

A3

A4

B1

B2

B3

B4

C0

S1

S2

S3

S4

C4

A1

A2

A3

A4

B1

B2

B3

B4

C0

=0S1

S2

S3

S4

C4

14

Sekvencn logicke obvody

Vlastnosti sekvencn funkce

Elementarn struktury sekvencnch obvodu

Registry dat

Dvojcinne klopne obvody

Synchronn sekvencn obvody

16

Kombinacn a sekvencn funkce a obvod

aa aa

bb bb

cc cc

dd dd

ee ee

ff ff

gg gg

hh hh

yy yy

t taktcn

ykomb(t) = f(a(t), . . . h(t)

ysekv(t) = f(a(t), . . . h(t), y(t 1), a(t 1), . . . h(t 1), . . . //. . . y(t i), a(t i), . . . h(t i))

17

Struktura sekvencnho obvodu

PAM

VSTUP

VSTUP

KOMBINANOBVOD

t, t+1, t+2, . . .

18

Binarn pametove elementy klopny obvod RS sestaveny z logickych clenuNAND

X1

X2

R

R

SS

Q

QQ

Q

Q

Q 00

00

00

11

11

11

11

19

Binarn pametove elementy klopny obvod D rzeny logickou urovn

Q

Q

QQ

Q

Q

Q

Q

T

T

D

D

0

0

00

00

111

1

11

20

Binarn pametove elementy klopny obvod D rzeny prechodem mezi logickymiurovnemi (dvojcinny obvod)

Q1 Q2

S1

S2

S3

S4

T

D

1

21

Schematicke znacky klopnych obvodu D

QQ

QQ

SS

RR

TT

DD

Rzeny hranouurovn

22

Posuvny registr

..

QA

QA

QA

QA

QA

QA

QB

QB

QB

QB

QB

QB

QC

QC

QC

QC

QC

QC

QD

QD

QD

QD

QD

QD

CLK

CLK

CLK

CLK

CLK

CLK

SI

SISI

SI

SISI

23

Obecny synchronn obvod s klopnymi obvody D (generator tr faz pro strdac)

Zadan

CLK

Q1

Q2

Q3

24

Obecny synchronn obvod s klopnymi obvody D (generator tr faz pro strdac)

Tabulka prechodu predpis pro vstupy D

Q1 Q2 Q3 D1 D2 D3

1 0 1 1 0 0

1 0 0 1 1 0

1 1 0 0 1 0

0 1 0 0 1 1

0 1 1 0 0 1

0 0 1 1 0 1

stav t stav 1t+

D1 = Q1.Q2.Q3+Q1.Q2.Q3+Q1.Q2.Q3 = Q2.(Q1+Q3)

D2 = Q3.(Q2+Q1), D3 = Q1.(Q2+Q3)

25

Obecny synchronn obvod s klopnymi obvody D (generator tr faz pro strdac)

Obvod s klopnymi obvody D

RESET 0-> 1

TAKT

LOG1

Q1 Q2 Q3

D D DS S S

R R R

Q Q Q

26

Elektronicke integrovene obvody pro logicke cleny

Parametry integrovanych obvodu

napajec napet, proudova spotreba ze zdroje napajen

napet logickych stavu na vstupu a vystupu obvodu

proudova zatzitelnost vystupu

elektricke parametry vstupu

dynamicke parametry zpozden

28

Oznacen zakladnch parametru a jejich popis

VCC napajec napet a jeho tolerance,

VIH minimaln napet logicke jednicky na vstupu,

VIL maximaln napet logicke nuly na vstupu,

IOH maximaln proud z vystupu logickeho clenu do zateze pri vystupuv logicke jednicce,

IOL maximaln proud ze zateze do vystupu logickeho clenu v logicke nule,

VOH minimaln napet logicke jednicky na vystupu,

VOL maximaln napet logicke nuly na vystupu,

Ci vstupn kapacita jednoho vstupu,

tpd doba zpozden pri prechodu z nuly do jednicky a naopak.

29

Napetove urovne pro logicke stavy v logickych clenech (TTL s napajenm 5 V,CMOS 5 V a CMOS 1,8 V)

5V 5V

4,44

3,5

1,5

0,5

0

0,4

0,8

2,0

2,41,8V

1,2

1,17

0,7

0,45

00

TTL CMOS

.

.

VCC

VCCVCC

VIH

VIH

VIH

VILVIL

VIL VOH

VOH

VOH

VOLVOLVOL

30

Zatezovan vystupu logickeho clenu

iOH [mA]

iOL [mA]

uOH

[V]

uOL

[V]

0

0

7,5

7,5

15

15

22,5

22,53,0

3,5

4,0

4,5

5,0

5,5

0

0,3

0,6

0,9

1,2

1,2

31

Zpozden vystupu logickeho clenu

0,0 20,0 40,0 60,0 80,0

0,0

0,0

0,0

5,0

5,0

5,0

21 3

1

2

3

+ 5 V+ 5 V

t [ns]

u[V

]

tpdHL

tpdHL

tpdLH

tpdLH

32

Dusledky zpozden v kombinacnm obvodu

a

b

c

a.b

a.b

a.b+ c

y = a.b+ c

y

33

Vlastnosti obvodu v ruznych technologickych rodinach

bipolarn technologie, CMOS technologie, BICMOS

rodiny s ruznym napajecm napetm

kompatibilita

34

Rodiny logickych obvodu

35

Vyvoj napajecch napet

3.3 V Logic

5 V Logic

0.8 V Logic

2.5 V Logic

1.5 V Logic

1.8 V Logic

1.2 V Logic

1964

2008

1997

2003

2000

36

Kompatibilita technologi

5-V TTL 5-V CMOS 2.5-V CMOS 1.8-V CMOS3.3-V LVTTL

5V VCC

4.44 VOH

3.5 VIH

3.3V VCC

1.5 Vt

2.4 VOH

0.8 VIL

2.0 VIH

0.4 VOLO.5 VOL

1.5 VIL

2.5 Vt

0 GND 0 GND 0 GND 0 GND

0.45 VOL

1.17 VIH

1.2 VOH

1.8V VCC

0.0 VIL0.9 Vt

0.2 VOL

0.7 VIL

1.7 VIH

2.3 VOH

1.2 Vt

2.5V VCC

5V VCC

2.0 VIH

0.4 VOL

0.8 VIL

2.4 VOH

1.5 Vt

0 GND

37

Kompatibilita technologi

Is VOH higher than VIH?Is VOL less than VIL?

D R

D

5 TTL

5 CMOS

3LVTTL

2.5 CMOS

1.8 CMOS

R 5 TTL

Yes

Yes

Yes

Yes

No

* Requires VIH Tolerance

No

Yes

No

No

No

Yes*

Yes*

Yes

Yes

No

Yes*

Yes*

Yes*

Yes

No

Yes*

Yes*

Yes*

Yes*

Yes*

5 CMOS 3 LVTTL 2.5 CMOS 1.8 CMOS

38

Polovodicove pameti s adresovym prstupem

Permanentn pameti ROM, PROM, EPROM, EEPROM, Flash

Staticke pameti RAM

Dynamicke pameti RAM

Polovodicove pameti s casovym prstupem

LIFO

FIFO

39

40

Vyber pametoveho msta binarn adresou

vyber

r adku

sloupce (bitove vodice)

pameto

zesilovace

adresa

1. cast

2. cast

data

41

Vyber radku a sloupce

42

43

ROM (PROM) a EPROM

U+ U+

x

x

adre

sa

adre

sa

plovouc hradlo

RR RR

datadata

44

Konstrukce MOS struktury s plovoucm hradlem

45

Cten dat z permanentn pameti

tAXQX

tEHQZ

DATA OUT

A0-A10

EP

G

Q0-Q7

tAVQV

tGHQZ

tGLQV

tELQV

VALID

Hi-Z

11

A0-A10

Q0-Q7

VCC

M2716

G

EP

VSS

8

VPP

46

PAMETI RAM RWM

Adresovy prstup (RAM Random = nahodily, libovolny, Access = prstup, Me-mory = pamet)Zapis a cten v elektronicke pametove bunce (RWM Read, Write, Memory )Pamet zavisla na napajecm napet (volatile data = prchava data:-)

PRINCIP ULOZENI DAT

staticka RAM bistabiln klopny obvoddynamicka RAM pametovy kondenzator

47

Pametova bunka staticke pameti RAM bistabiln klopny obvod

UDD

bitbit

T5

T1 T3

T2 T4

T6Q

Q

W

48

Pametova bunka dynamicke pameti RAM pametovy kondenzator se spnacem

C

T

vyber

data

49

Pameti s casovym (neadresovym) prstupem k datum

50