F. DATA PENGAMATAN

- Percobaan 1 (RS Latch)

R

S

Q

-Q

0

0

NC

NC

0

1

1

0

0

0

NC

NC

1

0

0

1

0

0

NC

NC

1

1

0

0

- Percobaan 2 (D Latch)

D

CLK

-Q

0

0

0

1

0

1

0

1

NC

1

1

NC

-Percobaan 3 (Edge triggered D flip flop)

D

CLK

Q

0

0

1

1

- Percobaan 4 (JK flip flop)

J

K

CLK

Q

0

0

NC

0

1

0

1

0

1

1

1

toogle

FQ= FCLK

G. TUGAS AKHIR

Soal:

1. Deskripsikan apa yang terjadi pada output Q saat mengganti switch R dan S?

2. Deskripsikan apa yang terjadi pada D latch?

3. Apakah D flip flop adalah positif atau negatif edge triggered?

4. Deskripsikan perilaku pada D flip flop di gambar 7.12?

5. Apakah preset dan clear adalah aktif low atau aktif high?

6. Gunakan data pada tabel JK flip flop untuk mendeskripsikan aksi dari JK flip flop.

7. Jelaskan perbedaan frekuensi antara CLK dan output Q !

Jawaban:

1. Output Q high saat S high dan R low. Saat S diganti low, output Q no change (tetap high). Saat R diganti high, output Q low.

2. Output Q bergantung pada input D yang diberikan

3. Bisa keduanya, bergantung pada inputnya active low atau active high

4. D flip flop mengikuti keadaan input D saat pin clock nya positive edge dan mendelay satu siklus clocknya.

5. Aktif low

6. Output Q akan berubah jika CLK active high.

7. Frekuensi pada CLK konstan tetapi frekuensi pada output Q bergantung pada input nya.

H. ANALISIS

Pada percobaan pertama, praktikan mendapatkan data yang sesuaidengan yang terdapat di literatur. Pada saat rangkaian RS Latch diberikan high di S dan low di R maka Q akan high. Ketika rangkaian diberikan input R dan S sama-sama low maka nilai Q dan Q tidak berubah atau No Change (NC) . Selanjutnya, ketika rangkaian diberikan high di R dan low di S maka Q akan high. Adapun ketika rangkaian diberikan input di R dan S sama-sama high, nilai Q dan Q tidak mengalami perubahan atau No Change.

Pada percobaan kedua, untuk rangkaian D Latch, praktikan mendapat data yang sesuai dengan literatur. Nilai Q akan bergantung pada nilai Ddan CLK yang diberikan. Kondisi tersebut terbukti ketika CLK low dan D diberikan input low maka Q juga low. Dan ketika D diberikan input low, nilai Q akan HIGH. Saat CLK posisi high maka output akan tetap atau NO CHANGE. Seharusnya pada saat CLK di hubungkan dengan sinyal CLK 1Hz lampu menyala terus namun pada percobaan lampu berkedip hal ini mungkin disebabkan oleh sinyal clock yang terlalu cepat.

Pada percobaan ketiga, praktikan mendapatkan data yang memperlihatkan bahwa output Q bergantung pada input yang diberikan pada D. Jika D low maka Q akan bernilai low, jika high maka Q akan bernilai high.

Untuk percobaan keempat atau yang terakhir nilai J dan K baru akan ada jika nilai PR dan CLR sama-sama high, jika tidak nilai J dan K akan No Change. Selanjutnya, untuk nilai J dan K yang sama-sama low nilai Q dan Q akan No Change. Namun, jika J high dan K low maka Q akan high dan Q low begitu juga sebaliknya. Jika J dan K sama-sama high maka Q dan Q akan flip-flop.

Nilai tegangan output yang terdapat di keempat percobaan tidak pernah mencapai nilai 5 V karena adanya noise margin yang terdapat di IC serta nilai input yang tidak tepat 5 V. Adanya error pada black box juga menyebabkan data di percobaan 2 tidak sesuai dengan literatur.

I. KESIMPULAN

Output pada RS flip flop akan HIGH jika input S High dan R Low, akan LOW jika input S low dan R high, akan sama (NC) dengan kondisi sebelumnya jika input keduanya LOW.

Output pada D flip flop bergantung pada input D nya (saat clock LOW), Jika clock HIGH maka akan sama ? NC.

Output pada JK flip flop bergantung pada CLK dan kombinasi input J&K nya, dapat bersifat HIGH, LOW, NC dan TOGGLE

REFERENSI

Kleitz, William. 2012. Digital Electronics: A Practical Approach with VDHL 9th Ed.. New Jersey: Pearson Education, Inc.

Modul Praktikum Elektronika 2 Modul 7 Digital ICs : Flip-Flops