[AK4633]

MS0447-J-06 2015/10

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概 要

AK4633はマイクアンプ、スピーカアンプを内蔵した16bit モノラルCODECです。入力にはマイクアン

プ及びALC(Automatic Level Control)回路を内蔵し、出力にはスピーカアンプを内蔵しており、DSC等

での動画音声用途に最適です。スピーカアンプは圧電スピーカにも対応しています。パッケージは4mm

x 4mm の24-pin QFNを採用、実装面積を大幅に削減します。

特 長

1. 16-Bit Delta-Sigma Mono CODEC

2. 録音側機能

1ch Mono Input

マイク用ゲインアンプ内蔵 (0dB, 6dB, 10dB, 14dB, 17dB 20dB, 26dB or 32dB)

Digital ALC (Automatic Level Control) 回路内蔵 (+36dB 54dB, 0.375dB Step, Mute)

ADC特性(MIC-Amp=+20dB時) : S/(N+D) : 84dB, DR, S/N : 85dB

風切り音フィルタ

ノッチフィルタ

3. 再生側機能

Digital ALC (Automatic Level Control) 回路内蔵 (+36dB -54dB, 0.375dB Step, Mute)

Mono Line Output: S/(N+D) : 85dB, S/N : 93dB

Mono Speaker-Amp内蔵

- SPK-AMP特性 : S/(N+D) : 60dB(150mW@ 8,出力時)

Output Noise Level : -87dBV

- BTL接続

- 定格出力 : 400mW @ 8

Beep音入力可能

4. パワーマネジメント機能

5. PLL Mode:

周波数 : 11.2896MHz, 12MHz, 12.288MHz, 13.5MHz, 24MHz, 27MHz (MCKI pin)

1fs (FCK pin)

16fs, 32fs or 64fs (BICK pin)

6. EXT Mode:

入力周波数 : 256fs, 512fs or 1024fs (MCKI pin)

7. Sampling Rate:

PLL Slave Mode (FCK pin) : 7.35kHz ~ 48kHz

PLL Slave Mode (BICK pin) : 7.35kHz ~ 48kHz

PLL Slave Mode (MCKI pin):

8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz

PLL Master Mode:

8kHz, 11.025kHz, 12kHz, 16kHz, 22.05kHz, 24kHz, 32kHz, 44.1kHz, 48kHz

EXT Slave Mode / EXT Master Mode:

7.35kHz ~48kHz (256fs), 7.35kHz ~ 26kHz (512fs), 7.35kHz ~13kHz (1024fs)

8. Output Master Clock Frequency: 256fs

9. シリアルPインタフェース : 3線シリアル

10. マスタ/スレーブモード

16-Bit Mono CODEC with ALC & MIC/SPK-AMP

AK4633

[AK4633]

MS0447-J-06 2015/10

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11. Audio Interface Format: MSB First, 2’s complement

ADC: DSP Mode, 16bit 前詰め, I2S互換

DAC: DSP Mode, 16bit 前詰め, 後詰め, I2S互換

12. AK4633VN: Ta = -40 85C

AK4633EN: Ta = -30 85C

13. 電源電圧

AVDD : 2.2 3.6V (typ. 3.3V)

DVDD : 1.6 3.6V (typ. 3.3V)

SVDD : 2.2 4.0 V (typ. 3.3V)

14. 消費電流: 12 mA（全回路パワーオン）

15. Package: 24-pin QFN(4mm x 4mm)

■ ブロック図

MIC Power Supply

A/D HPF

PMMP

PMADC

Audio I/F

D/A

PMDAC

Line Out

PMSPK

Speaker

PLL

PMBP

PMPLL

Control Register

MPI

MIC/MICP

SPP

SPN

SVDD SVSS BEEP/MICN

AVDD AVSS VCOM DVDD

CSN

PDN

CCLK

CDTI

BICK

FCK

SDTO

SDTI

MCKO

MCKI

VCOC

PMAO

AOUT

DVSS

MIC-Amp 0dB /+6dB/+10dB/+14dB/+17dB +20dB / +26dB / +32dB

Mic

HPF

2 Band EQ

VOL (ALC)

PMPFIL

Figure 1. AK4633 Block Diagram

[AK4633]

MS0447-J-06 2015/10

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■ オーダリングガイド

AK4633VN 40 +85C 24-pin QFN (0.5mm pitch)

AK4633EN 30 +85C 24-pin QFN (0.5mm pitch)

AKD4633 AK4633評価用ボード

■ ピン配置

SVSS

SVDD

AOUT

BEEP/MICN

MPI

MIC/MICP

SP

N

SP

P

MC

KO

MC

KI

DV

SS

DV

DD

VC

OM

AV

SS

AV

DD

VC

OC

PD

N

CS

N

BICK

FCK

SDTO

SDTI

CDTI

CCLK

AK4633

Top View

19

20

21

22

23

24

18

17

16

1

12

11

10

9

8

7

15

14

13

2

2

3

4

5

6

[AK4633]

MS0447-J-06 2015/10

- 4 -

■ AK4631との互換性

1. 機能

機能 AK4631 AK4633

AVDD 2.6V 3.6V 2.2V 3.6V

DVDD 2.6V 3.6V 1.6V 3.6V

SVDD 2.6V 5.25V 2.2V 4.0V

マイク入力 シングルエンド シングルエンド/差動

マイクパワー出力電圧 0.75 x AVDD 0.8 x AVDD

MIC-Amp 0dB/+20dB/+26dB/+32dB 0dB/+6dB/+10dB/+14dB

+17dB/+20dB/+26dB/+32dB

風きり音用フィルタ HPF なし あり

ノッチフィルタ なし あり

ALC for Input Signal Analog ALC Digital ALC (Note 1)

入力ボリューム +27.5dB -8dB, 0.5dB Step +36dB -54dB, 0.375dB Step

(Note 1)

ALC for Output Signal Speaker-Amp block Digital Block (Note 1)

出力ボリューム +12dB -115dB, 0.5dB Step +36dB -54dB, 0.375dB Step

(Note 1)

圧電スピーカ使用時 SPK-Amp 最大出力 8.5Vpp@SVDD=5V 6.33Vpp@SVDD=3.8V

MCKI のプルダウン抵抗 有り 無し(MCKPD bit を削除)

パッケージ 28-pin QFN: 5.2mm x 5.2mm

41-pin BGA: 4.0mm x 4.0mm

24-pin QFN: 4.0mm x 4.0mm

Note 1. ALC および ボリュームは 入出力共通です。録音と再生で同時に ALC または ボリュームを使用することはでき

ません。

[AK4633]

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2. レジスタマップ

(1) AK4631

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Power Management 1 0 PMVCM PMBP PMSPK PMAO PMDAC PMMIC PMADC

01H Power Management 2 0 0 0 0 M/S MCKPD MCKO PMPLL

02H Signal Select 1 SPPS BEEPS ALC2S DACA DACM MPWR MICAD MGAIN0

03H Signal Select 2 0 AOPSN MGAIN1 SPKG1 SPKG0 BEEPA ALC1M ALC1A

04H Mode Control 1 PLL3 PLL2 PLL1 PLL0 BCKO1 BCKO0 DIF1 DIF0

05H Mode Control 2 0 0 FS3 MSBS BCKP FS2 FS1 FS0

06H Timer Select DVTM ROTM ZTM1 ZTM0 WTM1 WTM0 LTM1 LTM0

07H ALC Mode Control 1 0 ALC2 ALC1 ZELM LMAT1 LMAT0 RATT LMTH

08H ALC Mode Control 2 0 REF6 REF5 REF4 REF3 REF2 REF1 REF0

09H Input PGA Control 0 IPGA6 IPGA5 IPGA4 IPGA3 IPGA2 IPGA1 IPGA0

0AH Digital Volume Control OVOL7 OVOL6 OVOL5 OVOL4 OVOL3 OVOL2 OVOL1 OVOL0

0BH ALC2 Mode Control 0 0 RFS5 RFS4 RFS3 RFS2 RFS1 RFS0

(2) AK4633

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Power Management 1 PMPFIL PMVCM PMBP PMSPK PMAO PMDAC 0 PMADC

01H Power Management 2 0 0 0 0 M/S 0 MCKO PMPLL

02H Signal Select 1 SPPSN BEEPS DACS DACA 0 PMMP MGAIN2 MGAIN0

03H Signal Select 2 PFSDO AOPS MGAIN1 SPKG1 SPKG0 BEEPA PFDAC ADCPF

04H Mode Control 1 PLL3 PLL2 PLL1 PLL0 BCKO1 BCKO0 DIF1 DIF0

05H Mode Control 2 ADRST FCKO FS3 MSBS BCKP FS2 FS1 FS0

06H Timer Select 0 0 ZTM1 ZTM0 WTM1 WTM0 RFST1 RFST0

07H ALC Mode Control 1 0 ALC2 ALC1 ZELMN LMAT1 LMAT0 RGAIN0 LMTH0

08H ALC Mode Control 2 IREF7 IREF6 IREF5 IREF4 IREF3 IREF2 IREF1 IREF0

09H Digital Volume Control IVOL7 IVOL6 IVOL5 IVOL4 IVOL3 IVOL2 IVOL1 IVOL0

0AH Digital Volume Control OVOL7 OVOL6 OVOL5 OVOL4 OVOL3 OVOL2 OVOL1 OVOL0

0BH ALC Mode Control 3 RGAIN1 LMTH1 OREF5 OREF4 OREF3 OREF2 OREF1 OREF0 0DH ALC LEVEL VOL7 VOL6 VOL5 VOL4 VOL3 VOL2 VOL1 VOL0

0EH Signal Select 3 DATT1 DATT0 SMUTE MDIF EQ2 EQ1 HPF HPFAD

10H - 1FH Digital Filter Setting

網掛け AK4631 から変更されたレジスタ

太字 AK4631 から追加されたレジスタ

[AK4633]

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3. レジスタ設定

(1) FCK, BICK 基準 PLL Mode 時のFS3-0 bits の設定が変更されています。

Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency Range

0 0 0 Don’t care Don’t care 7.35kHz fs 12kHz

1 0 1 Don’t care Don’t care 12kHz < fs 24kHz

2 1 0 Don’t care Don’t care 24kHz < fs 48kHz

Others Others N/A

AK4631 から全モード変更されています。

(2) EXT Slave Mode 時の FS3-0 bits の設定が変更されています。

Mode FS3-2 bits FS1 bit FS0 bit MCKI Input

Frequency

Sampling Frequency

Range

0 Don’t care 0 0 256fs 7.35kHz fs 48kHz

1 Don’t care 0 1 1024fs 7.35kHz < fs 13kHz

2 Don’t care 1 0 512s 7.35kHz < fs 26kHz

3 Don’t care 1 1 256fs 7.35kHz fs 48kHz

網掛け : AK4631 から変更となった設定

[AK4633]

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ピン／機能

No. Pin Name I/O Function

1 VCOM O Common Voltage Output Pin, 0.45 x AVDD

Bias voltage of ADC inputs and DAC outputs.

2 AVSS - Analog Ground Pin

3 AVDD - Analog Power Supply Pin

4 VCOC O Output Pin for Loop Filter of PLL Circuit

This pin must be connected to AVSS with one resistor and capacitor in series.

5 PDN I

Power-Down Mode Pin

“H”: Power up, “L”: Power down reset and initialize the control register.

AK4633 must always be reset upon power-up.

6 CSN I Chip Select Pin

7 CCLK I Control Data Clock Pin

8 CDTI I/O Control Data Input Pin / Output pin

9 SDTI I Audio Serial Data Input Pin

10 SDTO O Audio Serial Data Output Pin

11 FCK I/O Frame Clock Pin

12 BICK I/O Audio Serial Data Clock Pin

13 DVDD - Digital Power Supply Pin

14 DVSS - Digital Ground Pin

15 MCKI I External Master Clock Input Pin

16 MCKO O Master Clock Output Pin

17 SPP O Speaker Amp Positive Output Pin

18 SPN O Speaker Amp Negative Output Pin

19 SVSS - Speaker Amp Ground Pin

20 SVDD - Speaker Amp Power Supply Pin

21 AOUT O Mono Line Output Pin

22 BEEP I Beep Signal Input Pin (MDIF bit = “0”)

MICN I Microphone Negative Input Pin for Differential Input (MDIF bit = “1”)

23 MPI O MIC Power Supply Pin for Microphone

24 MIC I Microphone Input Pin for Single Ended Input (MDIF bit = “0”)

MICP I Microphone Positive Input Pin for Differential Input (MDIF bit = “1”)

Note: All input pins except analog input pins (MIC/MICP and BEEP/MICN pins) must not be left floating.

[AK4633]

MS0447-J-06 2015/10

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■ 使用しないピンの処理について 使用しない入出力ピンは下記の設定を行い、適切に処理して下さい。

Classification Pin Name 設定

Analog MIC/MICP, BEEP/MICN, MPI, AOUT,

SPP, SPN, VCOC

オープン

Digital

MCKI, SDTI DVSSに接続

FCK, BICK (Note) DVSSに接続、またはプルアップ/プルダウン接続

MCKO, SDTO オープン

(Note) M/S bit=“0”の場合、DVSSに接続ください。M/S bit=“1”の場合、100KΩ程度でプルアップ又はプルダ

ウン接続ください。

絶対最大定格

(AVSS=DVSS=SVSS=0V; Note 2)

Parameter Symbol Min. Max. Unit

Power Supplies:

Analog

Digital

Speaker-Amp

|AVSS – DVSS| (Note 3)

|AVSS – SVSS| (Note 3)

AVDD

DVDD

SVDD

GND1

GND2

0.3

0.3

0.3

-

-

4.6

4.6

4.6

0.3

0.3

V

V

V

V

V

Input Current, Any Pin Except Supplies IIN - 10 mA

Analog Input Voltage (Note 5) VINA 0.3 AVDD+0.3 V

Digital Input Voltage (Note 6) VIND 0.3 DVDD+0.3 V

Ambient Temperature

(powered applied)

AK4633VN Ta 40 85 C

AK4633EN Ta 30 85 C

Storage Temperature Tstg 65 150 C

Maximum Power Dissipation (Note 4) Pd - 650 mW

Note 2. 電圧は全てグランドピンに対する値です。

Note 3. AVSSと DVSS, SVSSは同じアナロググランドに接続して下さい。

Note 4. 実装されるプリント基板の配線密度100%以上の場合です。この電力値はAK4633の内部損失分で、外

部接続されるスピーカ消費分は含まれません。

Note 5. BEEP/MICN, MIC/MICP pins

Note 6. PDN, CSN, CCLK, CDTI, SDTI, FCK, BICK, MCKI pins

注意: この値を超えた条件で使用した場合、デバイスを破壊することがあります。

また、通常の動作は保証されません。

[AK4633]

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推奨動作条件

(AVSS=DVSS=SVSS=0V; Note 2)

Parameter Symbol Min. Typ. Max. Unit

Power Supplies

(Note 7)

Analog

Digital

Speaker-Amp

Difference

AVDD

DVDD

SVDD

DVDD – AVDD

DVDD – SVDD

AVDD – SVDD

2.2

1.6

2.2

-

-

-

3.3

3.3

3.3

-

-

-

3.6

3.6

4.0

0.3

0.3

1.0

V

V

V

V

V

V

Note 2. 電圧は全てグランドピンに対する値です。

Note 7. AVDD, DVDD, SVDDの電源立ち上げシーケンスを考慮する必要はありません。

AVDD, またはSVDDをONした状態でDVDDをOFFしないでください。

DVDD以外の一部の電源だけをOFFする場合、再度電源をONした後にPDN pin = “L”でリセットして下さい。ま

た、DVDD が ON の状態で AVDD の電源を OFF する場合は、OFFする前に必ず PMADC bit = “0” としてく

ださい。

注意: 本データシートに記載されている条件以外のご使用に関しては、当社では責任負いかねますので十分

ご注意下さい。

[AK4633]

MS0447-J-06 2015/10

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アナログ特性

(Ta=25C; AVDD=DVDD=SVDD=3.3V; AVSS=DVSS=SVSS=0V; fs=8kHz, BICK=64fs; Signal Frequency=1kHz;

16bit Data; Measurement frequency=20Hz 3.4kHz; EXT Slave Mode; unless otherwise specified)

Parameter Min. Typ. Max. Unit

MIC Amplifier: MDIF bit = “0”; (Single-ended input)

Input Resistance 20 30 40 k

Gain (MGAIN2-0 bits = “000”) - 0 - dB

(MGAIN2-0 bits = “001”) - 20 - dB

(MGAIN2-0 bits = “010”) - 26 - dB

(MGAIN2-0 bits = “011”) - 32 - dB

(MGAIN2-0 bits = “100”) - 6 - dB

(MGAIN2-0 bits = “101”) - 10 - dB

(MGAIN2-0 bits = “110”) - 14 - dB

(MGAIN2-0 bits = “111”) - 17 - dB

MIC Amplifier: MDIF bit = “1”; (Full-differential input)

Input Voltage (MGAIN2-0 bits = “001”) - - 0.228 Vpp

(Note 8) (MGAIN2-0 bits = “010”) - - 0.114 Vpp

(MGAIN2-0 bits = “011”) - - 0.057 Vpp

(MGAIN2-0 bits = “100”) - - 1.14 Vpp

(MGAIN2-0 bits = “101”) - - 0.721 Vpp

(MGAIN2-0 bits = “110”) - - 0.455 Vpp

(MGAIN2-0 bits = “111”) - - 0.322 Vpp

MIC Power Supply: MPI pin

Output Voltage (Note 9) 2.38 2.64 2.90 V

Load Resistance 2 - - k

Load Capacitance - - 30 pF

ADC Analog Input Characteristics: MIC ADC, MIC Gain=20dB, IVOL=0dB, ALC1bit = “0”

Resolution - - 16 Bits

Input Voltage (MIC Gain=20dB, Note 10) 0.168 0.198 0.228 Vpp

S/(N+D) (1dBFS) (Note 11) 72 84 - dB

D-Range (60dBFS) 75 85 - dB

S/N 75 85 - dB

DAC Characteristics:

Resolution 16 Bits

Mono Line Output Characteristics: AOUT pin, DAC AOUT, RL=10k

Output Voltage (Note 12) 1.78 1.98 2.18 Vpp

S/(N+D) (0dBFS) (Note 11) 73 85 - dB

D-Range (-60dBFS) 83 93 - dB

S/N 83 93 - dB

Load Resistance 10 - - k

Load Capacitance - - 30 pF

Speaker-Amp Characteristics: DAC SPP/SPN pins, ALC2 bit = “0”, RL=8, BTL, SVDD=3.3V

Output Voltage SPKG1-0 bits = “00” (-4.1dBFS) 2.54 3.17 3.80 Vpp

SPKG1-0 bits = “01” (-4.1dBFS) 3.20 4.00 4.80 Vpp

S/(N+D) 150mW出力時 40 60 - dB

400mW出力時 - 20 - dB

Output Noise SPKG1-0 bits = “00” - -87 - dBV

Level SPKG1-0 bits = “01” -75 -85 - dBV

SPKG1-0 bits = “10” - -83 - dBV

Load Resistance 8 - -

Load Capacitance - - 30 pF

[AK4633]

MS0447-J-06 2015/10

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Parameter Min. Typ. Max. Unit

Speaker-Amp Characteristics: DAC SPP/SPN pins, ALC2=OFF, CL=3F, Rseries=10 x 2, BTL, SVDD=3.8V

Output Voltage SPKG1-0 bits = “11”

(-4.1dBFS) - 6.33 - Vpp

S/(N+D) (Note 13) SPKG1-0 bits = “11”

(-4.1dBFS) - 60 - dB

Output Noise Level (Note 13) SPKG1-0 bits = “11” - -81 - dBV

Load Impedance (Note 14) 50 - -

Load Capacitance - - 3 F

BEEP Input: BEEP pin, External Input Resistance= 20k

Maximum Input Voltage (Note 15) - 1.98 - Vpp

Output Voltage (Input Voltage=0.5Vpp)

BEEP SPP/SPN (SPKG1-0 bits = “00”) 0.625 1.25 1.875 Vpp

BEEP AOUT 0.25 0.50 0.75 Vpp

Power Supplies

Power Up (PDN pin = “H”)

All Circuit Power-up: (Note 17)

AVDD+DVDD

fs=8kHz - 8 - mA

fs=48kHz - 11 17 mA

SVDD: Speaker-Amp Normal Operation (SPPSN bit = “1”, No Output)

SVDD=3.3V - 4 12 mA

Power Down (PDN pin = “L”) (Note 18)

AVDD+DVDD+SVDD - 1 100 A

Note 8. プラス入力ピンとマイナス入力ピンの差分です。ACカップリングコンデンサを各入力ピンにシリーズに接続して

下さい。MGAIN2-0 bits = “000”のとき差動入力は使用禁止です。MICP, MICN pinの最大入力電圧はそれぞ

れAVDDに比例します。Vin = |(MICP) (MICN)| = 0.069 x AVDD (max)@MGAIN2-0 bits = “001”,

0.035 x AVDD (max)@MGAIN2-0 bits = “010”, 0.017 x AVDD (max)@MGAIN2-0 bits = “011”,

0.346 x AVDD (max)@MGAIN2-0 bits = “100”, 0.218 x AVDD (max)@MGAIN2-0 bits = “101”,

0.138 x AVDD (max)@MGAIN2-0 bits = “110”, 0.098 x AVDD (max)@MGAIN2-0 bits = “111”,

この電圧を越える信号が入力された場合、ADCの動作は保証できません。

Note 9. 出力電圧はAVDDに比例します。Vout = 0.8 x AVDD (typ)。

Note 10. 入力電圧はAVDDに比例します。Vin = 0.06 x AVDD (typ)。

Note 11. PLL Slave ModeでFCK pinからPLL基準クロックを入力する場合、S/(N+D)は、MIC→ADCで75dB(typ), DAC

→AOUTで75dB(typ)になります。

Note 12. 出力電圧はAVDDに比例します。Vout = 0.6 x AVDD (typ)。

Note 13. 測定点は SPP pin /SPN pin です。

Note 14. Figure 41 において、Load Impedance はシリーズ抵抗と 1kHz における圧電スピーカの抵抗成分の合計です。

Load Capacitance は圧電スピーカの容量成分です。圧電スピーカを使用する場合、SPP, SPN pin にそれぞ

れ10以上のシリーズ抵抗を接続してください。

Note 15. 最大入力電圧はAVDD と外付けの入力抵抗(Rin) に比例します。Vin = 0.6 x AVDD x Rin/20k(max) 。

Note 16. 出力電圧はAVDDに比例します。Vout = 0.6 x AVDD (typ)。

Note 17. PLL Master Mode (MCKI=12.288MHz)で、PMMP = PMADC = PMDAC = PMPFIL = PMSPK = PMVCM =

PMPLL = MCKO = PMAO = PMBP = PMMP = M/S =“1”の場合です。このとき、MPI pinの出力電流は0mA

です。

EXT mode (PMPLL=MCKO=M/S=“0”) の 場 合 、 AVDD+DVDD = (typ)6mA@fs=8kHz 、 (typ)9mA

@fs=48kHz になります。

Note 18. 全てのディジタル入力ピンをDVDDまたはDVSSに固定した時の値です。

[AK4633]

MS0447-J-06 2015/10

- 12 -

フィルタ特性

(Ta = 25C; AVDD =2.2 3.6V, DVDD =1.6 3.6V, SVDD =2.2 4.0V; fs=8kHz)

Parameter Symbol Min. Typ. Max. Unit

ADC Digital Filter (Decimation LPF):

Passband (Note 19)

0.16dB

0.66dB

1.1dB

6.9dB

PB

0

-

-

-

-

3.5

3.6

4.0

3.0

-

-

-

kHz

kHz

kHz

kHz

Stopband (Note 19) SB 4.7 - - kHz

Passband Ripple PR - - 0.1 dB

Stopband Attenuation SA 73 - - dB

Group Delay (Note 20) GD - 16 - 1/fs

Group Delay Distortion GD - 0 - s

DAC Digital Filter (Decimation LPF):

Passband (Note 19)

0.16dB

0.54dB

1.0dB

6.7dB

PB

0

-

-

-

-

3.5

3.6

4.0

3.0

-

-

-

Stopband (Note 19) SB 4.7 - - kHz

Passband Ripple PR - - 0.1 dB

Stopband Attenuation SA 73 - - dB

Group Delay (Note 20) GD - 16 - 1/fs

Group Delay Distortion GD - 0 - s

DAC Digital Filter + Analog Filter:

Frequency Response: 0 3.4kHz FR - 1.0 - dB

Note 19. 各振幅特性の周波数は fs (システムサンプリングレート)に比例します。

例えば、ADCのPB=3.6kHz (@-1.0dB)は0.45 x fsです。各応答は1kHzを基準にします。

Note 20. ディジタルフィルタによる遅延演算で、ADC部はアナログ信号が入力されてから16 ビットデータが出力レジス

タにセットされるまでの時間です。

DAC部は16ビットデータが入力レジスタにセットされてからアナログ信号が出力されるまでの時間です。

プログラマブルフィルタ(1次HPF + 2-band Equalizer + ALC) を通過するパスを選択した場合の Group Delay は

IIR フィルタによる位相変化が無い場合で上記記載の値に対して、2/fs増加します。

DC特性

(Ta = 25C; AVDD =2.2 3.6V, DVDD =1.6 3.6V, SVDD =2.2 4.0V)

Parameter Symbol Min. Typ. Max. Unit

High-Level Input Voltage (DVDD ≥ 2.2V)

(DVDD < 2.2V)

Low-Level Input Voltage (DVDD ≥ 2.2V)

(DVDD < 2.2V)

VIH

VIL

70%DVDD

80%DVDD

-

-

-

-

-

-

-

-

30%DVDD

20%DVDD

V

V

V

V

High-Level Output Voltage (Iout=80A)

Low-Level Output Voltage (Iout= 80A)

VOH

VOL

DVDD0.4

-

-

-

-

0.4

V

V

Input Leakage Current Iin - - 10 A

[AK4633]

MS0447-J-06 2015/10

- 13 -

スイッチング特性

(Ta = 25C; AVDD =2.2 3.6V, DVDD =1.6 3.6V, SVDD =2.2 4.0V; CL=20pF)

Parameter Symbol Min. Typ. Max. Unit

PLL Master Mode (PLL Reference Clock = MCKI pin) (Figure 2)

MCKI Input: Frequency

Pulse Width Low

Pulse Width High

fCLK

tCLKL

tCLKH

11.2896

0.4/fCLK

0.4/fCLK

-

-

-

27.0

-

-

MHz

ns

ns

MCKO Output:

Frequency

Duty Cycle except fs=29.4kHz, 32kHz

fs=29.4kHz, 32kHz (Note 21)

fMCK

dMCK

dMCK

-

40

-

256 x fFCK

50

33

-

60

-

kHz

%

%

FCK Output: Frequency

Pulse width High

(DIF1-0 bits = “00” and FCKO bit = “1”)

Duty Cycle

(DIF1-0 bits “00” or FCKO bit = “0”)

fFCK

tFCKH

dFCK

8

-

-

-

tBCK

50

48

-

-

kHz

ns

%

BICK: Period (BCKO1-0 bit= “00”)

(BCKO1-0 bit= “01”)

(BCKO1-0 bit= “10”)

Duty Cycle

tBCK

tBCK

tBCK

dBCK

-

-

-

-

1/16fFCK

1/32fFCK

1/64fFCK

50

-

-

-

-

ns

ns

ns

%

Audio Interface Timing

DSP Mode: (Figure 3, Figure 4)

FCK “” to BICK “” (Note 22)

FCK “” to BICK “” (Note 23)

BICK “” to SDTO (BCKP bit= “0”)

BICK “” to SDTO (BCKP bit= “1”)

SDTI Hold Time

SDTI Setup Time

tDBF

tDBF

tBSD

tBSD

tSDH

tSDS

0.5 x tBCK -40

0.5 x tBCK -40

-70

-70

50

50

0.5 x tBCK

0.5 x tBCK

-

-

-

-

0.5 x tBCK + 40

0.5 x tBCK +40

70

70

-

-

ns

ns

ns

ns

ns

ns

Except DSP Mode: (Figure 5)

BICK “” to FCK Edge

FCK to SDTO (MSB)

(Except I2S mode)

BICK “” to SDTO

SDTI Hold Time

SDTI Setup Time

tBFCK

tFSD

tBSD

tSDH

tSDS

-40

-70

-70

50

50

-

-

-

-

-

40

70

70

-

-

ns

ns

ns

ns

ns

[AK4633]

MS0447-J-06 2015/10

- 14 -

Parameter Symbol Min. Typ. Max. Unit

PLL Slave Mode (PLL Reference Clock: FCK pin) (Figure 6, Figure 7)

FCK: Frequency

DSP Mode: Pulse Width High

Except DSP Mode: Duty Cycle

fFCK

tFCKH

duty

7.35

tBCK-60

45

8

-

-

48

1/fFCK-tBCK

55

kHz

ns

%

BICK: Period

Pulse Width Low

Pulse Width High

tBCK

tBCKL

tBCKH

1/64fFCK

0.4 x tBCK

0.4 x tBCK

-

-

-

1/16fFCK

-

-

ns

ns

ns

PLL Slave Mode (PLL Reference Clock: BICK pin) (Figure 6, Figure 7)

FCK: Frequency

DSP Mode: Pulse width High

Except DSP Mode: Duty Cycle

fFCK

tFCKH

duty

7.35

tBCK-60

45

8

-

-

48

1/fFCK-tBCK

55

kHz

ns

%

BICK: Period (PLL3-0 bit= “0001”)

(PLL3-0 bit= “0010”)

(PLL3-0 bit= “0011”)

Pulse Width Low

Pulse Width High

tBCK

tBCK

tBCK

tBCKL

tBCKH

-

-

-

0.4 x tBCK

0.4 x tBCK

1/16fFCK

1/32fFCK

1/64fFCK

-

-

-

-

-

-

-

ns

ns

ns

ns

ns

PLL Slave Mode (PLL Reference Clock: MCKI pin) (Figure 8)

MCKI Input: Frequency

Pulse Width Low

Pulse Width High

fCLK

fCLKL

fCLKH

11.2896

0.4/fCLK

0.4/fCLK

-

-

-

27.0

-

-

MHz

ns

ns

MCKO Output:

Frequency

Duty Cycle except fs=29.4kHz, 32kHz

fs=29.4kHz, 32kHz (Note 21)

fMCK

dMCK

dMCK

-

40

-

256 x fFCK

50

33

-

60

-

kHz

%

%

FCK: Frequency

DSP Mode: Pulse width High

Except DSP Mode: Duty Cycle

fFCK

tFCKH

duty

8

tBCK-60

45

-

-

-

48

1/fFCK-tBCK

55

kHz

ns

%

BICK: Period

Pulse Width Low

Pulse Width High

tBCK

tBCKL

tBCKH

1/64fFCK

0.4 x tBCK

0.4 x tBCK

-

-

-

1/16fFCK

-

-

ns

ns

ns

Audio Interface Timing

DSP Mode: (Figure 9, Figure 10)

FCK “” to BICK “” (Note 22)

FCK “” to BICK “” (Note 23)

BICK “” to FCK “” (Note 22)

BICK “” to FCK “” (Note 23)

BICK “” to SDTO (BCKP bit= “0”)

BICK “” to SDTO (BCKP bit= “1”)

SDTI Hold Time

SDTI Setup Time

tFCKB

tFCKB

tBFCK

tBFCK

tBSD

tBSD

tSDH

tSDS

0.4 x tBCK

0.4 x tBCK

0.4 x tBCK

0.4 x tBCK

-

-

50

50

-

-

-

-

-

-

-

-

-

-

-

-

80

80

-

-

ns

ns

ns

ns

ns

ns

ns

ns

Except DSP Mode: (Figure 12)

FCK Edge to BICK “” (Note 24)

BICK “” to FCK Edge (Note 24)

FCK to SDTO (MSB) (Except I2S mode)

BICK “” to SDTO

SDTI Hold Time

SDTI Setup Time

tFCKB

tBFCK

tFSD

tBSD

tSDH

tSDS

50

50

-

-

50

50

-

-

-

-

-

-

-

-

80

80

-

-

ns

ns

ns

ns

ns

ns

[AK4633]

MS0447-J-06 2015/10

- 15 -

Parameter Symbol Min. Typ. Max. Unit

EXT Slave Mode (Figure 11)

MCKI Frequency: 256fs

512fs

1024fs

Pulse Width Low

Pulse Width High

fCLK

fCLK

fCLK

tCLKL

tCLKH

1.8816

3.7632

7.5264

0.4/fCLK

0.4/fCLK

2.048

4.096

8.192

-

-

12.288

13.312

13.312

-

-

MHz

MHz

MHz

ns

ns

FCK Frequency (MCKI = 256fs)

(MCKI = 512fs)

(MCKI = 1024fs)

Duty Cycle

fFCK

fFCK

fFCK

duty

7.35

7.35

7.35

45

8

8

8

-

48

26

13

55

kHz

kHz

%

BICK Period

BICK Pulse Width Low

Pulse Width High

tBCK

tBCKL

tBCKH

312.5

130

130

-

-

-

-

-

-

ns

ns

ns

Audio Interface Timing (Figure 12)

FCK Edge to BICK “” (Note 24)

BICK “” to FCK Edge (Note 24)

FCK to SDTO (MSB) (Except I2S mode)

BICK “” to SDTO

SDTI Hold Time

SDTI Setup Time

tFCKB

tBFCK

tFSD

tBSD

tSDH

tSDS

50

50

-

-

50

50

-

-

-

-

-

-

-

-

80

80

-

-

ns

ns

ns

ns

ns

ns

[AK4633]

MS0447-J-06 2015/10

- 16 -

Parameter Symbol Min. Typ. Max. Unit

EXT Master Mode (Figure 2)

MCKI Frequency: 256fs

512fs

1024fs

Pulse Width Low

Pulse Width High

fCLK

fCLK

fCLK

tCLKL

tCLKH

1.8816

3.7632

7.5264

0.4/fCLK

0.4/fCLK

2.048

4.096

8.192

-

-

12.288

13.312

13.312

-

-

MHz

MHz

MHz

ns

ns

FCK Frequency (MCKI = 256fs)

(MCKI = 512fs)

(MCKI = 1024fs)

Duty Cycle

fFCK

fFCK

fFCK

dFCK

7.35

7.35

7.35

-

8

8

8

50

48

26

13

-

kHz

kHz

kHz

%

BICK: Period (BCKO1-0 bit= “00”)

(BCKO1-0 bit= “01”)

(BCKO1-0 bit= “10”)

Duty Cycle

tBCK

tBCK

tBCK

dBCK

-

-

-

-

1/16fFCK

1/32fFCK

1/64fFCK

50

-

-

-

-

ns

ns

ns

%

Audio Interface Timing

DSP Mode: (Figure 3, Figure 4)

FCK “” to BICK “” (Note 22)

FCK “” to BICK “” (Note 23)

BICK “” to SDTO (BCKP bit= “0”)

BICK “” to SDTO (BCKP bit= “1”)

SDTI Hold Time

SDTI Setup Time

tDBF

tDBF

tBSD

tBSD

tSDH

tSDS

0.5 x tBCK -40

0.5 x tBCK -40

-70

-70

50

50

0.5 x tBCK

0.5 x tBCK

-

-

-

-

0.5 x tBCK + 40

0.5 x tBCK +40

70

70

-

-

ns

ns

ns

ns

ns

ns

Except DSP Mode: (Figure 5)

BICK “” to FCK Edge

FCK to SDTO (MSB)

(Except I2S mode)

BICK “” to SDTO

SDTI Hold Time

SDTI Setup Time

tBFCK

tFSD

tBSD

tSDH

tSDS

-40

-70

-70

50

50

-

-

-

-

-

40

70

70

-

-

ns

ns

ns

ns

ns

Note 21. Duty Cycle = “L“幅 / クロック周期 x 100

Note 22. MSBS, BCKP bits = “00” or “11”

Note 23. MSBS, BCKP bits = “01” or “10”

Note 24. この規格値はFCKのエッジとBICKの “”が重ならないように規定しています。

[AK4633]

MS0447-J-06 2015/10

- 17 -

Parameter Symbol Min. Typ. Max. Unit

Control Interface Timing:

CCLK Period

CCLK Pulse Width Low

Pulse Width High

CDTI Setup Time

CDTI Hold Time

CSN “H” Time

CSN “” to CCLK “”

CCLK “” to CSN “”

CCLK “” to CDTI (at Read Command)

CSN “” to CDTI (Hi-Z) (at Read Command)

tCCK

tCCKL

tCCKH

tCDS

tCDH

tCSW

tCSS

tCSH

tDCD

tCCZ

200

80

80

40

40

150

150

50

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

-

70

70

ns

ns

ns

ns

ns

ns

ns

ns

ns

ns

Reset Timing

PDN Pulse Width (Note 25)

PMADC “” to SDTO valid (Note 26)

ADRST bit = “0”

ADRST bit = “1”

tPD

tPDV

tPDV

150

-

-

-

1059

291

-

-

-

ns

1/fs

1/fs

Note 25. AK4633はPDN pin = “L”でリセットされます。

Note 26. PMADC bitを立ち上げてからのFCKクロックの “”の回数です。

[AK4633]

MS0447-J-06 2015/10

- 18 -

■ タイミング波形

FCK

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fMCK

MCKO

tMCKOH tMCKOL

50%DVDD

1/fFCK

dFCK dFCK

50%DVDD

dMCK = tMCKOL x fMCK x 100%

Figure 2. Clock Timing (PLL/EXT Master mode) (MCKO isn’t available at EXT Master Mode)

FCK

BICK 50%DVDD

SDTO 50%DVDD

tBSD

tSDS

SDTIVIL

tSDH

VIH

dBCK

tDBF

50%DVDD

tBCK

MSB

MSB

BICK 50%DVDD

(BCKP = "0")

(BCKP = "1")

Figure 3. Audio Interface Timing (PLL/EXT Master mode & DSP mode: MSBS bit= “0”)

[AK4633]

MS0447-J-06 2015/10

- 19 -

FCK

BICK 50%DVDD

SDTO 50%DVDD

tBSD

tSDS

SDTIVIL

tSDH

VIH

dBCK

tDBF

50%DVDD

tBCK

MSB

BICK 50%DVDD

(BCKP = "1")

(BCKP = "0")

MSB

Figure 4. Audio Interface Timing (PLL/EXT Master mode & DSP mode: MSBS bit= “1”)

FCK 50%DVDD

BICK 50%DVDD

SDTO 50%DVDD

tBSD

tSDS

SDTIVIL

tSDH

VIH

tBFCK dBCK

tFSD

Figure 5. Audio Interface Timing (PLL/EXT Master mode & Except DSP mode)

[AK4633]

MS0447-J-06 2015/10

- 20 -

1/fFCK

FCKVIH

tFCKH

VIL

tBCK

BICK

tBCKH tBCKL

VIH

VIL

tBFCK

BICKVIH

VIL

(BCKP = "0")

(BCKP = "1")

Figure 6. Clock Timing (PLL Slave mode; PLL Reference Clock = FCK or BICK pin & DSP mode; MSBS bit= “0”)

1/fFCK

FCKVIH

tFCKH

VIL

tBCK

BICK

tBCKH tBCKL

VIH

VIL

tBFCK

BICKVIH

VIL

(BCKP = "1")

(BCKP = "0")

Figure 7. Clock Timing (PLL Slave mode; PLL Reference Clock = FCK or BICK pin & DSP mode; MSBS bit= “1”)

[AK4633]

MS0447-J-06 2015/10

- 21 -

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fFCK

FCKVIH

VIL

tBCK

BICK

tBCKH tBCKL

VIH

VIL

tFCKH tFCKL

1/fMCK

MCKO 50%DVDD

tMCKOH tMCKOL

dMCK = tMCKOL x fMCK x 100%

Figure 8. Clock Timing (PLL Slave mode; PLL Reference Clock = MCKI pin & Except DSP mode)

[AK4633]

MS0447-J-06 2015/10

- 22 -

FCK

BICK

SDTO 50%DVDD

tBSD

tSDS

SDTIVIL

tSDH

VIH

tFCKB

tFCKH

MSB

MSB

VIL

VIH

VIL

VIH

BICKVIL

VIH

(BCKP = "0")

(BCKP = "1")

Figure 9. Audio Interface Timing (PLL Slave mode & DSP mode; MSBS bit= “0”)

FCK

BICK

SDTO 50%DVDD

tBSD

tSDS

SDTIVIL

tSDH

VIH

tFCKB

tFCKH

MSB

MSB

VIL

VIH

VIL

VIH

BICKVIL

VIH

(BCKP = "1")

(BCKP = "0")

Figure 10. Audio Interface Timing (PLL Slave mode, DSP mode; MSBS bit= “1”)

[AK4633]

MS0447-J-06 2015/10

- 23 -

1/fCLK

MCKI

tCLKH tCLKL

VIH

VIL

1/fFCK

FCKVIH

VIL

tBCK

BICK

tBCKH tBCKL

VIH

VIL

tFCKH tFCKL

Figure 11. Clock Timing (EXT Slave mode)

FCKVIH

VIL

tBFCK

BICKVIH

VIL

tFSD

SDTO 50%DVDD

tFCKB

tBSD

tSDS

SDTIVIL

tSDH

VIH

MSB

Figure 12. Audio Interface Timing (PLL, EXT Slave mode & Except DSP mode)

[AK4633]

MS0447-J-06 2015/10

- 24 -

CSNVIH

VIL

tCSS

CCLK

tCDS

VIH

VIL

CDTIOVIH

tCCKHtCCKL

tCDH

VILC1 C0 R/W

tCCK

tCSH

Figure 13. WRITE Command Input Timing

CSNVIH

VIL

tCSH

CCLKVIH

VIL

CDTIOVIH

tCSW

VILD1 D0D2

tCSS

Figure 14. WRITE Data Input Timing

[AK4633]

MS0447-J-06 2015/10

- 25 -

CSN

CCLK

50% DVDD

CDTI

VIH

D3 D2 D1 D0

tCCZ tDCD

VIL

VIH

VIL

Figure 15. Read Data Output Timing

PMADC

tPDV

SDTO 50%DVDD

bit

Figure 16. Power Down & Reset Timing 1

tPD

PDNVIL

Figure 17. Power Down & Reset Timing 2

[AK4633]

MS0447-J-06 2015/10

- 26 -

機能説明

■ システムクロック

外部とのI/Fモードは以下の4通りの方法があります。（Table 1 and Table 2）

Mode PMPLL bit M/S bit PLL3-0 bit Figure

PLL Master Mode 1 1 Table 4 Figure 18

PLL Slave Mode 1

(PLL Reference Clock: MCKI pin) 1 0 Table 4 Figure 19

PLL Slave Mode 2

(PLL Reference Clock: FCK or BICK pin) 1 0 Table 4 Figure 20

EXT Slave Mode 0 0 X Figure 21

EXT Master Mode 0 1 X Figure 22

Table 1. Clock Mode Setting (X: Don’t care)

Mode MCKO bit MCKO pin MCKI pin BICK pin FCK pin

PLL Master Mode 0 “L” Output

Master Clock

Input for PLL

(Note 27)

16fs/32fs/64fs

Output

1fs

Output 1 256fs Output

PLL Slave Mode 1

(PLL Reference Clock: MCKI pin)

0 “L” Output Master Clock

Input for PLL

(Note 27)

16fs/32fs/64fs

Input

1fs

Input 1 256fs Output

PLL Slave Mode 2

(PLL Reference Clock: FCK or BICK pin) 0 “L” Output GND

16fs/32fs/64fs

Input

1fs

Input

EXT Slave Mode 0 “L” Output

256fs/

512fs/

1024fs

Input

32fs

Input

1fs

Input

EXT Master Mode 0 “L” Output

256fs/

512fs/

1024fs

Input

32fs/64fs

Output

1fs

Output

Note 27. 11.2896MHz/12MHz/12.288MHz/13.5MHz/24MHz/27MHz

Table 2. Clock pins state in Clock Modes

[AK4633]

MS0447-J-06 2015/10

- 27 -

■ マスタモードとスレーブモードの切り替え

マスタモードとスレーブモードの切り替えはM/S bitで行います。 “1”でマスタモード、 “0”でスレーブモードです。

AK4633はパワーダウン時 (PDN pin = “L”)、及びリセット解除後はスレーブモードです。リセット解除後、

M/S bitを “1”に変更することでマスタモードになります。 マスタモードで使用する場合、M/S bitに “1”が書き込まれるまで、AK4633のFCK, BICK pinはフローティン

グの状態です。そのため、AK4633のFCK, BICK pinに100k程度のプルアップあるいはプルダウン抵抗を入

れる必要があります。

M/S bit Mode

0 Slave Mode (default)

1 Master Mode

Table 3. Select Master/Salve Mode

■ PLLモードについて

PMPLL bit = “1”の時、内蔵の高精度アナログPLLはFS3-0 bit, PLL3-0 bitで選択したクロックに応じて動作しま

す。PLLのロック時間は、電源投入後、PMPLL bit を “0” “1”に変更し、安定したクロックが入力された場

合、またはサンプリング周波数が変更された場合でもTable 4 の通りです。

1) PLL Modeの設定

Mode PLL3

bit

PLL2

bit

PLL1

bit

PLL0

bit

PLL基準クロ

ック入力ピン 入力周波数

VCOC pinのR,C (Note 28)

PLLロック

時間

(max)

R[] C[F]

0 0 0 0 0 FCK pin 1fs 6.8k 220n 160ms (default)

1 0 0 0 1 BICK pin 16fs 10k 4.7n 2ms

2 0 0 1 0 BICK pin 32fs 10k 4.7n 2ms

3 0 0 1 1 BICK pin 64fs 10k 4.7n 2ms

4 0 1 0 0 MCKI pin 11.2896MHz 10k 4.7n 40ms

5 0 1 0 1 MCKI pin 12.288MHz 10k 4.7n 40ms

6 0 1 1 0 MCKI pin 12MHz 10k 4.7n 40ms

7 0 1 1 1 MCKI pin 24MHz 10k 4.7n 40ms

12 1 1 0 0 MCKI pin 13.5MHz 10k 10n 40ms

13 1 1 0 1 MCKI pin 27MHz 10k 10n 40ms

Others Others N/A

Note 28. Rの許容誤差は 5%, Cの許容誤差は 30%。

Table 4. Setting of PLL Mode (*fs: Sampling Frequency)

2) PLL Modeのサンプリング周波数設定

PLL2 bit = “1” (MCKI入力)の場合は、Table 5の設定によりサンプリング周波数が選択できます。

Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency

0 0 0 0 0 8kHz (default)

1 0 0 0 1 12kHz

2 0 0 1 0 16kHz

3 0 0 1 1 24kHz

4 0 1 0 0 7.35kHz

5 0 1 0 1 11.025kHz

6 0 1 1 0 14.7kHz

7 0 1 1 1 22.05kHz

10 1 0 1 0 32kHz

11 1 0 1 1 48kHz

14 1 1 1 0 29.4kHz

15 1 1 1 1 44.1kHz

Others Others N/A

Table 5. Setting of Sampling Frequency at PLL2 bit = “1” and PMPLL bit = “1”

[AK4633]

MS0447-J-06 2015/10

- 28 -

PLL2 bit = “0” の場合(FCK or BICKより入力)は、FS3-2 bitsでサンプリング周波数の設定を行って下さい

（Table 6）。

Mode FS3 bit FS2 bit FS1 bit FS0 bit Sampling Frequency Range

0 0 0 Don’t care Don’t care 7.35kHz fs 12kHz (default)

1 0 1 Don’t care Don’t care 12kHz < fs 24kHz

2 1 0 Don’t care Don’t care 24kHz < fs 48kHz

Others Others N/A

Table 6. Setting of Sampling Frequency at PLL2 bit = “0” and PMPLL bit = “1”

■ PLL のアンロックについて

1) PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)

このモードで PMPLL bit = “0” “1”にした後PLLがロックするまでの間、BICKとFCKは “L”を出力、MCKO bit = “1”

のときMCKO pinからは正常でない周波数のクロックが出力されます。MCKO bit = “0”の場合は、MCKO pinは “L”を

出力します(Table 7)。

サンプリング周波数を変更する場合は一度PMPLL bit = “0”にすることでアンロック状態の不定なBICK, FCKを出力さ

せずに “L”を出力させることができます。

PLL State MCKO pin

BICK pin FCK pin MCKO bit = “0” MCKO bit = “1”

PMPLL bit “0” “1”直後 “L” Output 不定 “L” Output “L” Output

PLL Unlock (上記以外) “L” Output 不定 不定 不定

PLL Lock 時 “L” Output 256fs Output See Table 9 1fs Output

Table 7. Clock Operation at PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)

2) PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)

このモードでは PMPLL bit = “0” “1”にした後、あるいはサンプリング周波数を変更した場合、MCKOから

は正常でない周波数のクロックが出力されます。その後、PLLがロックするとMCKOから256fsのクロックが

出力されます。但し、PLLがアンロックになった場合、ADC及びDACからは正常なデータが出力されません。

DACに関しては、Addr=02HのDACA bit と DACS bit を “0”にすることによりラインアウト出力、スピーカ出

力をミュートすることが可能です。

PLL State MCKO pin

MCKO bit = “0” MCKO bit = “1”

PMPLL bit “0” “1”直後 “L” Output 不定

PLL Unlock 時(上記以外) “L” Output 不定

PLL Lock 時 “L” Output Output

Table 8. Clock Operation at PLL Slave Mode (PMPLL bit = “0”, M/S bit = “0”)

[AK4633]

MS0447-J-06 2015/10

- 29 -

■ PLL Master Mode (PMPLL bit = “1”, M/S bit = “1”)

外部から11.2896MHz, 12MHz , 12.288MHz, 13.5MHz, 24MHz, 27MHz のクロックを入力し、内部のPLLにより

MCKO, BICK, FCKクロックを生成し出力します。MCKO出力は256fs固定で、MCKO bitにより、ON/OFFが可

能です。BICK出力はBCKO1-0 bitにより、16fs, 32fs or 64fsを選択することができます(Table 9)。

DSP modeのとき、FCK出力は FCKO bit により、Duty 50% か 1 BICK 時間だけ High出力かを選択することが

できます( Table 10)。 DPS mode以外のとき、FCKO bit = “0” としてください。

BICK出力が16fsの場合は、オーディオI/FはDSP modeのみ対応します。

AK4633 DSP or P

MCKO

BICK

FCK

SDTO

SDTI

BCLK

FCK

SDTI

SDTO

MCKI

1fs

16fs, 32fs, 64fs

256fs

11.2896MHz, 12MHz, 12.288MHz

13.5MHz, 24MHz, 27MHz

MCLK

Figure 18. PLL Master Mode

Mode BCKO1 BCKO0 BICK出力周波数

0 0 0 16fs (default)

1 0 1 32fs

2 1 0 64fs

3 1 1 N/A

Table 9. BICK Output Frequency at PLL Master Mode

Mode FCKO FCK出力

0 0 Duty = 50% (default)

1 1 High Width = 1/fBCK

fBCK はBICK の出力周波数

Table 10. FCK Output at PLL Master Mode and DSP Mode

[AK4633]

MS0447-J-06 2015/10

- 30 -

■ PLL Slave Mode (PMPLL bit = “1”, M/S bit = “0”)

MCKI, BICK or FCK pinへ入力されるクロックを基準に内部のPLLにてAK4633に必要なクロックを生成しま

す。PLLの基準クロックは、PLL3-0 bitにて設定することができます。また、BICK出力が16fsの場合は、オー

ディオI/FはDSP modeのみ対応します。

a) PLL 基準クロック: MCKI pin

MCKOに同期したBICK, FCKを入力します。MCKOとFCKは同期する必要がありますが位相を合わせる

必要はありません。サンプリング周波数は、FS3-0 bitで設定することができます。(Table 5)

AK4633 DSP or P

MCKO

BICK

FCK

SDTO

SDTI

BCLK

FCK

SDTI

SDTO

MCKI

1fs

16fs, 32fs, 64fs

256fs

11.2896MHz, 12MHz, 12.288MHz 13.5MHz, 24MHz, 27MHz

MCLK

Figure 19. PLL Slave Mode 1 (PLL Reference Clock: MCKI pin)

b) PLL 基準クロック: BICK or FCK pin

FS3-0 bitを設定することで、7.35kHz 48kHzの任意のサンプリング周波数に対応します。(Table 6)

AK4633

DSP or P

MCKI

BICK

FCK

SDTO

SDTI

BCLK

FCK

SDTI

SDTO

MCKO

1fs

16fs, 32fs, 64fs

Figure 20. PLL Slave Mode 2 (PLL Reference Clock: FCK or BICK pin)

ADC or DAC or Programmable Filter が動作中（PMADC bit = “1”, PMDAC bit = “1” or PMPFIL bit = “1”）は外部

クロック(MCKI, BICK, FCK)を止めてはいけません。これらのクロックが供給されない場合、内部にダイナ

ミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロックを止

める場合はパワーダウン状態（PMADC bit = PMDAC bit = PMPFIL bit = “0”）にしてください。

[AK4633]

MS0447-J-06 2015/10

- 31 -

■ EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”)

PMPLL bit = “0”, M/S bit = “0” とすることで、外部クロックスレーブモード(EXT Slave Mode)で動作し、MCKI

pinからPLLを介さずに直接、ADC, DACにマスタクロックを入力できます。このモードは通常のオーディオ

CODECとのI/Fに対して互換性があります。必要なクロックはMCKI (256fs, 512fs or 1024fs), BICK (32fs),

FCK(fs)です。MCKIとFCKは同期する必要がありますが位相を合わせる必要はありません。MCKIの入力周

波数はFS3-0 bitにより選択することが可能です（Table 11）。

Mode FS3-2 bits FS1 bit FS0 bit MCKI Input

Frequency

Sampling Frequency

Range

0 Don’t care 0 0 256fs 7.35kHz fs 48kHz (default)

1 Don’t care 0 1 1024fs 7.35kHz fs 13kHz

2 Don’t care 1 0 512fs 7.35kHz fs 26kHz

3 Don’t care 1 1 256fs 7.35kHz fs 48kHz

Table 11. EXT Slave Mode (PMPLL bit = “0”, M/S bit = “0”) 時のMCKI周波数の設定

EXT Slave ModeではオーディオインタフェースフォーマットのMode 0には対応していません。

低速サンプリング時は帯域外ノイズのため、DAC出力のS/Nが劣化します。MCKIに入力されるマスタクロッ

クの周波数を上げることで、S/Nを改善できます。Table 12はDAC AOUT出力のS/Nです。

MCKI S/N

(fs=8kHz, 20kHzLPF + A-weighted)

256fs 84dB

512fs 92dB

1024fs 92dB

Table 12. Relationship between MCKI and S/N of AOUT

ADC, DAC, Programmable Filter のいづれかが動作中（PMADC bit = “1”, PMDAC bit = “1” or PMPFIL bit = “1”）

は外部クロック(MCKI, BICK, FCK)を止めてはいけません。これらのクロックが供給されない場合、内部に

ダイナミックなロジックを使用しているため、過電流が流れ、動作が異常になる可能性があります。クロッ

クを止める場合はパワーダウン状態（PMADC bit = PMDAC bit = PMPFIL bit = “0”）にしてください。

AK4633

DSP or P

MCKI

BICK

FCK

SDTO

SDTI

BCLK

FCK

SDTI

SDTO

MCKO

1fs

32fs, 64fs

MCLK

256fs, 512fs or 1024fs

Figure 21. EXT Slave Mode

[AK4633]

MS0447-J-06 2015/10

- 32 -

■ EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”)

PMPLL bit =”0”, M/S bit = ”1” とすることで、外部クロックマスタモード(EXT Master Mode)で動作し、MCKI

pinからPLLを介さずに直接、ADC, DACにマスタクロックを入力できます。必要なクロックはMCKI (256fs,

512fs or 1024fs) です。MCKIの入力周波数はFS3-0 bitにより選択することが可能です。(Table 11) BICK出力は

BCKO1-0 bitにより、32fs or 64fsを選択することができます(Table 14)。FCK bit = “0” としてください。

Mode FS3-2 bits FS1 bit FS0 bit MCKI Input

Frequency

Sampling Frequency

Range

0 Don’t care 0 0 256fs 7.35kHz fs 48kHz (default)

1 Don’t care 0 1 1024fs 7.35kHz fs 13kHz

2 Don’t care 1 0 512fs 7.35kHz fs 26kHz

3 Don’t care 1 1 256fs 7.35kHz fs 48kHz

Table 13. EXT Master Mode (PMPLL bit = “0”, M/S bit = “1”) 時のMCKI周波数の設定

EXT Master ModeではオーディオインタフェースフォーマットのMode 0には対応していません。

ADC, DAC, Programmable Filter のいずれかが動作中（PMADC bit = “1”, PMDAC bit = “1” or PMPFIL bit = “1”）

はMCKIを止めてはいけません。MCKI が供給されない場合、内部にダイナミックなロジックを使用してい

るため、過電流が流れ、動作が異常になる可能性があります。MCKIを止める場合はパワーダウン状態

（PMADC bit = PMDAC bit = PMPFIL bit = “0”）にしてください。

AK4633

DSP or P

MCKI

BICK

FCK

SDTO

SDTI

BCLK

FCK

SDTI

SDTO

MCKO

1fs

32fs, 64fs

MCLK

256fs, 512fs or 1024fs

Figure 22. EXT Master Mode

Mode BCKO1 BCKO0 BICK出力周波数

0 0 0 N/A (default)

1 0 1 32fs

2 1 0 64fs

3 1 1 N/A

Table 14. BICK Output Frequency at EXT Master Mode

[AK4633]

MS0447-J-06 2015/10

- 33 -

■ オーディオインタフェースフォーマット

4種類のデータフォーマット(Table 15)がDIF1-0 bitで選択できます。全モードともMSBファースト、2’sコンプ

リメントのデータフォーマットです。オーディオインタフェースはマスタモードとスレーブモードに対応し

ます。マスタモードではFCKとBICKは出力になり、スレーブモードでは入力になります。

Mode 1-3では、SDTOはBICKの ““で出力され、SDTIはBICKの”“でラッチされます。

Mode DIF1 DIF0 SDTO (ADC) SDTI (DAC) BICK Figure

0 0 0 DSP Mode DSP Mode 16fs Table 16

1 0 1 前詰め 後詰め 32fs Figure 23

2 1 0 前詰め 前詰め 32fs Figure 24 (default)

3 1 1 I2S互換 I

2S互換 32fs Figure 25

Table 15. Audio Interface Format

Mode 0 (DSP mode)では、BCKP, MSBS bitにより、オーディオI/Fのタイミングを変更することができます。

BCKP bit = “0”の場合、SDTOはBICKの”“で出力され、SDTIはBICKの”“でラッチされます。

BCKP bit = “1”の場合、SDTOはBICKの”“で出力され、SDTIはBICKの”“でラッチされます。

MSBS bitは、SDTO/SDTIのMSBデータの位置をBICKの半周期分シフトすることができます。

MSBS bit BCKP bit Audio Interface Format

0 0 Figure 26 (default)

0 1 Figure 27

1 0 Figure 28

1 1 Figure 29

Table 16. Audio Interface Format in Mode 0

ADCより出力された16bitデータを8bitデータへ変換し保存する場合、16bitデータを単純に切り捨てると、16bit

データの “-1” は8bitデータで “-1”に変換されます。この8bitデータの “-1” をDACにて再生するために16bitデ

ータに再変換すると “-256” となり大きなノイズになります。8bitデータへ変換する前に、16bitデータにオフ

セット（128）を加算することを推奨します。

FCK

BICK(32fs)

SDTO(o)

0 1 2 8 9 10 12 13 15 0 1 2 8 9 10 12 13 15 0

15

1

14 4 8 7 6 0 3 2

11 14

1 5

14 11

15

BICK(64fs)

SDTO(o)

0 1 2 3 14 15 17 18 31 0 1 2 14 15 17 18 31 0

15

1

14 0 15

SDTI(i) 1 0 15 14

15:MSB, 0:LSB Data

1/fs

Don’t Care

2 1 13

Don’t Care

16 16 3

3

13

3

15 14 4 7 6 0 3 2 1 5 15 13 SDTI(i) Don’t Care

Figure 23. Mode 1 Timing

[AK4633]

MS0447-J-06 2015/10

- 34 -

FCK

BICK(32fs)

SDTO(o)

0 1 2 8 9 10 12 13 15 0 1 2 8 9 10 12 13 15 0

15

1

14 4 8 7 6 0 3 2

11 14

1 5

14 11

15

13

BICK(64fs)

SDTO(o)

0 1 2 3 14 15 17 18 31 0 1 2 14

4

14 15 17 18 31 0

15

1

14 0 15

SDTI(i)

15:MSB, 0:LSB Data

1/fs

Don’t Care

2 1 13

Don’t Care

16 16 3

13 15 14 2 1 13 0 15

SDTI(I) 15 14 4 8 7 6 0 3 2 1 5 15 Don’t Care

Figure 24. Mode 2 Timing

FCK

BICK(32fs)

SDTO(o)

0 1 2 4 9 10 12 13 15 0 1 2 4 9 10 12 13 15 0 1

15 5 13 7 7 1 4 3

11 14

2 6 0

14 11

13

BICK(64fs)

SDTO(o)

0 1 2 3 14 15 17 18 31 0 1 2 4 14 15 17 18 31 0 1

15 0

SDTI(i)

15:MSB, 0:LSB Data

1/fs

Don’t Care

2 1 14

Don’t Care

16 16 3

13 15 2 1 14 0

14

3 3

4

SDTI(i) 15 5 13 7 1 4 3 2 6 0 14

Figure 25. Mode 3 Timing

[AK4633]

MS0447-J-06 2015/10

- 35 -

FCK

BICK(16fs)

SDTO(o)

15 0 1 8 8 9 11 12 14 15 0 1 8 8 9 11 12 14 15

0

0

15 5 8 8 7 1 4 3

10 13

2 6 0 15 5 8 8 7 1 4 3 2 6

13 10

0

2

14 14

2

0 15 5 8 7 1 4 3 2 6 0 15 5 8 7 1 4 3 2 6 0 14 14 SDTI(i)

BICK(32fs)

SDTO(o)

15 0 1 8 14 15 17 18 30 31 0 1 8 8 9 11 12 30 31 0

15 8 2 1

16 29

0 15 8 2 1 0

13 10

15:MSB, 0:LSB

1/fs

2

14 14

2

15 2 1 0 15 8 2 1 0 14 14 SDTI(i)

1/fs

Don’t Care Don’t Care

Figure 26. Mode 0 Timing (BCKP bit= “0”, MSBS bit= “0”)

FCK

BICK(16fs)

SDTO(o)

15 0 1 8 8 9 11 12 14 15 0 1 8 8 9 11 12 14 15

0

0

15 5 8 8 7 1 4 3

10 13

2 6 0 15 5 8 8 7 1 4 3 2 6

13 10

0

2

14 14

2

0 15 5 8 7 1 4 3 2 6 0 15 5 8 7 1 4 3 2 6 0 14 14 SDTI(i)

BICK(32fs)

SDTO(o)

15 0 1 8 14 15 17 18 30 31 0 1 8 8 9 11 12 30 31 0

15 8 2 1

16 29

0 15 8 2 1 0

13 10

15:MSB, 0:LSB

1/fs

2

14 14

2

15 2 1 0 15 8 2 1 0 14 14 SDTI(i)

1/fs

Don’t Care Don’t Care

Figure 27. Mode 0 Timing (BCKP bit= “1”, MSBS bit= “0”)

[AK4633]

MS0447-J-06 2015/10

- 36 -

FCK

BICK(16fs)

SDTO(o)

15 0 1 8 8 9 11 12 14 15 0 1 8 8 9 11 12 14 15

0

0

15 5 8 8 7 1 4 3

10 13

2 6 0 15 5 8 8 7 1 4 3 2 6

13 10

0

2

14 14

2

0 15 5 8 7 1 4 3 2 6 0 15 5 8 7 1 4 3 2 6 0 14 14 SDTI(i)

BICK(32fs)

SDTO(o)

15 0 1 8 14 15 17 18 30 31 0 1 8 8 9 11 12 30 31 0

15 8 2 1

16 29

0 15 8 2 1 0

13 10

15:MSB, 0:LSB

1/fs

2

14 14

2

15 2 1 0 15 8 2 1 0 14 14 SDTI(i)

1/fs

Don’t Care Don’t Care

Figure 28. Mode 0 Timing (BCKP bit= “0”, MSBS bit= “1”)

FCK

BICK(16fs)

SDTO(o)

15 0 1 8 8 9 11 12 14 15 0 1 8 8 9 11 12 14 15

0

0

15 5 8 8 7 1 4 3

10 13

2 6 0 15 5 8 8 7 1 4 3 2 6

13 10

0

2

14 14

2

0 15 5 8 7 1 4 3 2 6 0 15 5 8 7 1 4 3 2 6 0 14 14 SDTI(i)

BICK(32fs)

SDTO(o)

15 0 1 8 14 15 17 18 30 31 0 1 8 8 9 11 12 30 31 0

15 8 2 1

16 29

0 15 8 2 1 0

13 10

15:MSB, 0:LSB

1/fs

2

14 14

2

15 2 1 0 15 8 2 1 0 14 14 SDTI(i)

1/fs

Don’t Care Don’t Care

Figure 29. Mode 0 Timing (BCKP bit= “1”, MSBS bit= “1”)

[AK4633]

MS0447-J-06 2015/10

- 37 -

■ システムリセット

電源立ち上げ時には、PDN pinに一度 “L”を入力してリセットを行って下さい。リセットが行われると、

AK4633の内部レジスタは全て初期値になります。

PMADC bitを “0” “1”に変更することで、ADCの初期化サイクルが開始されます。初期化サイクルはADRST

bit で設定されます(Table 17)。 初期化サイクル中、ADC出力データは2’sコンプリメントの “0”です。初期化

サイクル終了後、ADCの出力はアナログ入力信号に相当するデータにセトリングします。DACにはこの初期

化サイクルはありません。

(Note)マイクロフォン等使用する条件やHPFのカットオフ周波数に依存してADCの初期のデータにオフセッ

トが発生します。オフセットが問題となる場合は、ADRST bit=“0”としてADCの初期化時間を長くする、

もしくは初期のADCの出力データを使用しないでください。

Init Cycle

ADRST bit Cycle fs = 8kHz fs = 16kHz fs = 48kHz

0 1059/fs 132.4ms 66.2ms 22.1ms

1 291/fs 36.4ms 18.2ms 6.1ms

Table 17. ADC初期化サイクル

■ マイク用ゲインアンプ

AK4633はマイク用ゲインアンプを内蔵しています。MGAIN2-0 bits により、ゲインを設定することができま

す。入力インピーダンスはtyp. 30kです。

MGAIN2 bit MGAIN1 bit MGAIN0 bit Input Gain

0 0 0 0dB

0 0 1 +20dB (default)

0 1 0 +26dB

0 1 1 +32dB

1 0 0 +6dB

1 0 1 +10dB

1 1 0 +14dB

1 1 1 +17dB

Table 18. Input Gain

[AK4633]

MS0447-J-06 2015/10

- 38 -

■ マイクパワー

MPI pinからマイク用の電源を供給することができます。出力電圧は0.8 x AVDD (typ)に比例し、負荷抵抗は、

min. 2kです。MPI pinにコンデンサは接続しないで下さい。

MIC pin

MPI pin

AK4633

MIC-Amp

2k

HPF A/D

MIC-Power

mp

BICK pin

LRCK pin

STDO pin

Audio

I/F

Figure 30. MIC Block Circuit

■ マイク差動入力

MDIF bit = “1” とすると マイク入力 は差動入力となります。 MICP pin と MICN pin が入力ピンとなります。このとき、

MICN pin は BEEP 入力として使用できません。MDIF bit = “1” とする時は、必ず、PMBP bit = BEEPA bit = BEEPS bit

= “0” としてください。

MICP pin

MICNpin

MPI pin

AK4633

MIC-Amp

1k

1k

HPF A/D

MIC-Power

mp

BICK pin

LRCK pin

STDO pin

Audio

I/F

Figure 31. MIC Differential Input Circuit

[AK4633]

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- 39 -

■ ディジタルブロック

ディジタルブロックはFigure 32に示すブロックで構成されます。ADCPF bit , PFDAC bit および PFSDO bit を設定する

ことで各種の信号処理を録音、再生パスに選択できます(Figure 32~ Figure 35 , Table 19)。

DAC

1st Order

HPF

ADC

ALC (Volume)

DATT

SMUTE

SDTI

ADCPF bit

“1” “0”

2 Band

EQ

1st Order

HPF

PFDAC bit

“1” “0”

PFSDO bit

“0” “1”

SDTO

HPF bit

EQ2-1 bits

HPFAD bit

PMPFIL bit

PMDAC bit

PMADC bit

(1) ADC: “フィルタ特性” 欄で示す ADC用の Digital Filter(LPF) を含みます。

(2) DAC: “フィルタ特性” 欄で示す DAC 用の Digital Filter(LPF) を含みます。

(3) HPF: High Pass Filter. 風切り音フィルタとして使用可能です。 (“Programmable Filter” 参照)

(4) EQ: Equalizer またはノッチフィルタ として使用できます。(“Programmable Filter” 参照)

(5) Volume: ALC機能内蔵のディジタルボリューム(“ディジタルボリューム” および “ALC” の説明を参照)

(6) DATT: 再生パス用の 4段のディジタルボリュームです。(“出力ディジタルボリューム2” の説明を参照)

(7) SMUTE: ソフトミュート。

Figure 32. ディジタルブロックのパスの選択

[AK4633]

MS0447-J-06 2015/10

- 40 -

モード ADCPF bit PFDAC bit PFSDO bit Figure

録音メインモード 1 0 1 Figure 33

再生メインモード 0 1 0 Figure 34

Loop Back Mode 1 1 1 Figure 35

Table 19. 録音再生モード

DAC

2nd Order

HPF

ADC 2 Band

EQ

ALC (Volume)

DATT SMUTE

Figure 33. ADCPF bit = “1”, PFDAC bit = “0”, PFSDO bit = “1” のときのパス (default)

DAC

1st Order

HPF

ADC

DATT SMUTE ALC

(Volume)

2 Band

EQ

1st Order

HPF

Figure 34. ADCPF bit = “0”, PFDAC bit = “1”, PFSDO bit = “0” のときのパス

DAC

2nd Order

HPF

ADC 2 Band

EQ

ALC (Volume)

DATT SMUTE

Figure 35. ADCPF bit = “1”, PFDAC bit = “1”, PFSDO bit = “1” のときのパス

[AK4633]

MS0447-J-06 2015/10

- 41 -

■ Digital Programmable Filter回路

Figure 32に示すようにAK4633 は録音パスおよび再生パスに1次の HPF を2段と 2バンドの Equalizer を内蔵します。 (1) High Pass Filter(HPF)

通常、風切り音用の HPF として使用します。1次のHPF が2段で構成されます。 係数を F1A13-0 bits および F1B13-0

bits により設定します。この係数は 2つの HPF に対し共通です。ADC 専用の HPF は HPFAD bit により、2nd EQ 直前

の HPF はHPF bit により ON/OFF することが可能です。 HPF がOFF の場合、オーディオデータが0dB でスルーされま

す。 係数の設定は、HPFAD bit = HPF bit = “0” または PMADC bit = PMPFIL bit = “0” のとき行ってください。係数

を書き換え後、(HPFAD bit および PMADC bit) または (HPF bit および PMPFIL bit ) に “1” を書き込むと、3/fs(max)

経過後、HPF が動作を開始します。係数設定してから、 HPFAD bit, HPF bit, PMADC bit, PMPFIL bit に “1”設定す

る間に待ち時間は必要ありません。

fs: サンプリング周波数

fc: カットオフ周波数

レジスタ設定(Note 29)

HPF: F1A[13:0] bits =A, F1B[13:0] bits =B

(MSB=F1A13, F1B13; LSB=F1A0, F1B0)

A =

1

1 + tan (fc/fs)

B =

1 tan (fc/fs)

1 + tan (fc/fs)

,

ただし、カットオフ周波数は以下の範囲内で設定してください。

fc/fs 0.0001 (fc min = 1.6Hz at 16kHz)

(2) 2 バンドの Equalizer

2 バンドの Equalizer として使用することや、ノッチフィルタとして使用することが可能です。 2バンドの Equalizer (EQ1 と

EQ2)を独立に EQ1 bit および EQ2 bit で ON/OFF することが可能です。Equalizer がOFF の場合、オーディオデータ

が0dB でスルーされます。 また、EQ1 の係数を E1A15-0 bits, E1B15-0 bits, E1C15-0 bits で、EQ2 の係数を E2A15-0

bits, E2B15-0 bits, E2C15-0 bits で設定します。EQ1 の係数の設定は、EQ1 bit = “0” または PMPFIL bit = “0” のとき、

EQ2 の係数の設定は、EQ2 bit = “0” または PMPFIL bit = “0” のとき行ってください。係数を書き換え後、(EQ1 bit お

よび PMPFIL bit) または (EQ2 bit および PMPFIL bit ) に “1” を書き込むと、3/fs(max) 経過後、Equalizer が動作を

開始します。係数設定してから、 EQ1 bit, EQ2 bit, PMPFIL bit に “1” 設定する間に待ち時間は必要ありません。

fs: サンプリング周波数

fo: 中心周波数

fb: 中心周波数からのゲイン差が 3dB の 帯域幅

K : ゲイン ( -1 K 3 )

レジスタ設定(Note 29)

EQ1: E1A[15:0] bits =A, E1B[15:0] bits =B, E1C[15:0] bits =C

EQ2: E2A[15:0] bits =A, E2B[15:0] bits =B, E2C[15:0] bits =C

(MSB=E1A15, E1B15, E1C15, E2A15, E2B15, E2C15; LSB= E1A0, E1B0, E1C0, E2A0, E2B0, E2C0)

A = K x

tan (fb/fs)

1 + tan (fb/fs)

B = cos(2 fo/fs) x

2

1 + tan (fb/fs)

, C =

1 tan (fb/fs)

1 + tan (fb/fs) ,

ただし、中心周波数は以下の範囲内で設定してください。

fo / fs < 0.497

[AK4633]

MS0447-J-06 2015/10

- 42 -

Ｋ のゲインを “-１” に設定したとき、Equalizer はノッチフィルタとなります。ノッチフィルタとして使用するとき、2バンドの

中心周波数が近い場合、実際のノッチフィルタの中心周波数が上記の計算式からずれを生じます。ずれは中心周波

数が、お互いの中心周波数に近づく方向に発生します。上記計算式の中心周波数を遠ざかる方向に設定することで

ずれを調整することが可能です。評価ボードに添付されるコントロールソフトに周波数特性確認機能があります。2バン

ドの中心周波数が近い場合は、この周波数特性確認機能で周波数特性の確認を行ってください。

例） fs=44.1kHz, 2 バンドのノッチフィルタの中心周波数が 6000Hz と 6500kHz、バンド幅 200Hz のとき

fo=6000Hz, fo=6500Hz で上記計算式にて得られた係数を設定した場合の実際の中心周波数 : 6017Hz と6476Hz

fo=5984Hz, fo=6522Hz で上記計算式にて得られた係数を設定した場合の実際の中心周波数 : 6000Hz と6500Hz

Note 29. [上式により算出されたフィルタ係数を実数から2進数(2の補数)へ変換する手順]

X=(上式により算出された実数のフィルタ係数) x 213

このXの小数点以下を四捨五入した整数値を2進数(2の補数)に変換して下さい。

各フィルタ係数設定レジスタのMSBは符号ビットです。

■ 入力ディジタルボリューム (マニュアルモード時)

ADCPF bit = “1” かつ ALC1 bit = “0”のとき、ALC ブロックは入力用のディジタルボリューム(マニュアルモード)になり

ます。ディジタルボリュームのゲイン量はIVOL7-0 bits で設定します。 Table 20にゲイン量を示します。ボリューム

変更時、ゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bits で設定することがで

きます。

IVOL7-0bits GAIN(0dB) Step

F1H +36.0

0.375dB

F0H +35.625

EFH +35.25

: :

92H +0.375

91H 0.0 (default)

90H -0.375

: :

2H -53.625

1H -54.0

0H MUTE

Table 20. 入力ディジタルボリュームの設定値

IVOL7-0 bits の書き込みを続けて行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて行って下さ

い。所定の間隔をあけないで書き込みを行うと、ゼロクロスカウンタが毎回リセットされボリュームが切り

替わりません。ただし、書き込むレジスタ値が前回と同じ値の場合は書き込みが無視され、ゼロクロスカウ

ンタはリセットされないので、ゼロクロスタイムアウト時間より短い間隔で書き込みを行うことができま

す。

[AK4633]

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- 43 -

■ 出力ディジタルボリューム (マニュアルモード時)

ADCPF bit = “0” かつALC2 bit = “0”のとき、ALC ブロックは出力用ディジタルボリューム(マニュアルモード)になりま

す。出力ディジタルボリュームのゲイン量はOVOL7-0 bits で設定します。ゲイン量を Table 21 に示します。ボリュー

ム変更時、ゼロクロス検出動作を行います。ゼロクロスタイムアウト時間はZTM1-0 bits で設定することが

できます。

OVOL7-0bits GAIN(0dB) Step

F1H +36.0

0.375dB

F0H +35.625

EFH +35.25

: :

92H +0.375

91H 0.0 (default)

90H -0.375

: :

2H -53.625

1H -54.0

0H MUTE

Table 21. 出力ディジタルボリュームの設定値

OVOL7-0 bits の書き込みを続けて行う場合は、ゼロクロスタイムアウト時間以上の間隔をあけて行って下さ

い。所定の間隔をあけないで書き込みを行うと、ゼロクロスカウンタが毎回リセットされボリュームが切り

替わりません。ただし、書き込むレジスタ値が前回と同じ値の場合は書き込みが無視され、ゼロクロスカウ

ンタはリセットされないので、ゼロクロスタイムアウト時間より短い間隔で書き込みを行うことができま

す。

■ 出力ディジタルボリューム 2

OVOL7-0 bits で設定できるボリューム以外に出力用に 4段のボリュームを内蔵します。 DATT1-0 bits によりボリューム

値を設定します。設定値をTable 22に示します。

DATT1-0bits GAIN(0dB) Step

0H 0.0

6.0dB

(default)

1H -6.0

2H -12.0

3H -18.1

Table 22. 出力ディジタルボリューム2の設定値

[AK4633]

MS0447-J-06 2015/10

- 44 -

■ ALC動作 ALCブロックにより、ALC動作が行われます。ADCPF bit = “1” のとき録音パスに対して、ADCPF bit = “0” のとき再生

パスに対して、ALC 動作が行われます。ALC1 bit で録音パスの ALC動作の ON/OFFを、ALC2 bit で再生パスの

ALC動作の ON/OFFをコントロールします。

1. ALCリミッタ動作

ALCリミッタ動作では出力レベルが ALCリミッタ検出設定レベル(Table 23)を越えた場合、LMAT1-0 bitで設定した値

(Table 24)だけ、VOL値を自動的に減衰させます。 ZELMN bit = “0”(ゼロクロス検出有効)のとき、ALCリミッタ動作により VOL値が変更されるのはゼロクロス

するかゼロクロスタイムアウトしたときです。ゼロクロスタイムアウト時間はALCリカバリのゼロクロスタ

イムアウト時間と共通で ZTM1-0 bitにて設定できます(Table 25)。 ZELMN bit = “1”(ゼロクロス検出無効)のとき、ALCリミッタ動作により VOL値は瞬時(周期: 1/fs)に変更され

ます。リミッタ動作の減衰量はLMAT1-0 bitの設定にかかわらず 1 step固定です。 減衰動作終了後でもALC bitを “0”にしない限り、再び出力レベルがALCリミッタ検出レベルを越えれば、この減衰動

作は繰り返されます。

LMTH1 LMTH0 ALCリミッタ検出レベル ALCリカバリ待機カウンタリセットレベル

0 0 ALC Output 2.5dBFS 2.5dBFS > ALC Output 4.1dBFS

0 1 ALC Output 4.1dBFS 4.1dBFS > ALC Output 6.0dBFS (default)

1 0 ALC Output 6.0dBFS 6.0dBFS > ALC Output 8.5dBFS

1 1 ALC Output 8.5dBFS 8.5dBFS > ALC Output 12dBFS

Table 23. ALC リミッタ検出レベル／リカバリ待機カウンタリセットレベル

LMAT1 LMAT0

ALC1 リミッタATTステップ

ALC1 Output

LMTH

ALC1 Output

FS

ALC1 Output

FS + 6dB

ALC1 Output

FS + 12dB

0 0 1 1 1 1 (default)

0 1 2 2 2 2

1 0 2 4 4 8

1 1 1 2 4 8

Table 24. ALC リミッタATTステップの設定

ZTM1 ZTM0 ゼロクロスタイムアウト時間

8kHz 16kHz 44.1kHz

0 0 128/fs 16ms 8ms 2.9ms (default)

0 1 256/fs 32ms 16ms 5.8ms

1 0 512/fs 64ms 32ms 11.6ms

1 1 1024/fs 128ms 64ms 23.2ms

Table 25. ALCゼロクロスタイムアウト時間の設定

[AK4633]

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- 45 -

2. ALCリカバリ動作

ALCリカバリ動作は、WTM1­0で設定された時間(Table 26)待機を行い、この間、出力信号がALCリカバリ待

機カウンタリセットレベル(Table 23)を越すことがなければALCリカバリ動作を行います。このALCリカバリ

動作は設定された基準レベル(Table 28, Table 29) までZTM1­0で設定した時間(Table 25)でゼロクロス検出動作

を行いながら、RGAIN1-0 bitで設定した値(Table 27)だけ VOL値を自動的に増加させます。このALCリカバリ

動作はWTM1­0で設定した周期で行われます。

例えば、現在のVOL値が30Hの場合、RGAIN1-0 bit = “01”(2 steps)に設定しておくと、ALCリカバリ動作によ

ってVOL値は32Hに変更され、0.75dB(0.375dB x 2)増加されます。VOL値が基準レベル (IREF7-0 or OREF5-0)

に達した場合、VOL値の増加は行いません。

また、ALCリカバリ待機中に

(リカバリ待機カウンタリセットレベル) Output Signal < (リミッタ検出レベル)

となっている場合、待機タイマはリセットされます。そのため、

(リカバリ待機カウンタリセットレベル) > Output Signal

となった時から、待機時間のカウントが開始されます。

また、ALC動作はインパルス性のノイズにも対応したALCになっています。インパルス性のノイズが入力さ

れた場合、通常のリカバリ動作よりも早いサイクルでリカバリ動作(ファーストリカバリ動作)を行います。

例えば、マイクロフォンに瞬間的に大きな音が入力された場合、この動作により大きな音に埋もれた小信号

を改善することができます。ファーストリカバリ動作の速さは、RFST1-0 bits により設定します(Table 30)。

WTM1 WTM0 ALCリカバリ周期

8kHz 16kHz 44.1kHz

0 0 128/fs 16ms 8ms 2.9ms (default)

0 1 256/fs 32ms 16ms 5.8ms

1 0 512/fs 64ms 32ms 11.6ms

1 1 1024/fs 128ms 64ms 23.2ms

Table 26. ALCリカバリ待機時間の設定

RGAIN1 RGAIN0 GAIN STEP

0 0 1 0.375dB (default)

0 1 2 0.750dB

1 0 3 1.125dB

1 1 4 1.500dB

Table 27. ALC リカバリゲイン量の設定

[AK4633]

MS0447-J-06 2015/10

- 46 -

IREF7-0bits GAIN(0dB) Step

F1H +36.0

0.375dB

F0H +35.625

EFH +35.25

: :

C5H +19.5 (default)

: :

92H +0.375

91H 0.0

90H -0.375

: :

2H -53.625

1H -54.0

0H MUTE

Table 28. 録音パス時のALCリカバリ動作時の基準値設定

OREF5-0bits GAIN(0dB) Step

3CH +36.0

1.5dB

3BH +34.5

3AH +33.0

: :

28H +6.0 (default)

: :

25H +1.5

24H 0.0

23H -1.5

: :

2H -51.0

1H -52.5

0H -54.0

Table 29. 再生パス時のALCリカバリ動作時の基準値設定

RFST1 bit RFST0 bit リカバリ速度

0 0 4倍 (default)

0 1 8倍

1 0 16倍

1 1 N/A

Table 30. ファーストリカバリ速度設定

[AK4633]

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- 47 -

3. ALC 動作時のボリューム値

ALC 動作時の現在のボリューム値が VOL7-0 bits に反映されます。VOL7-0 bits をリードすることにより現在の ボリュー

ム値を確認することが可能です。

VOL7-0bits GAIN(0dB)

0EH +36.0

0FH +35.625

10H +35.25

: :

3AH +19.5

: :

6DH +0.375

6EH 0.0

6FH -0.375

: :

FDH -53.625

FEH -54.0

FFH MUTE

Table 31. VOL7-0 bits の設定値

4. 録音時のALC動作設定手順例

Table 32に録音パスの場合のALC設定例を示します。

Register Name Comment fs=8kHz fs=16kHz

Data Operation Data Operation

LMTH Limiter detection Level 01 4.1dBFS 01 4.1dBFS

ZELM Limiter zero crossing detection 0 Enable 0 Enable

ZTM1-0 Zero crossing timeout period 00 16ms 01 16ms

WTM1-0

Recovery waiting period

*WTM1-0 bits should be the same data

as ZTM1-0 bits

00 16ms 01 16ms

IREF7-0 Maximum gain at recovery operation C5H 19.5dB C5H 19.5dB

IVOL7-0 Gain of IVOL C5H 19.5dB C5H 19.5dB

LMAT1-0 Limiter ATT step 11 1/2/4/8 step 11 1/2/4/8 step

RGAIN1-0 Recovery GAIN step 00 1 step 00 1 step

ALC ALC enable 1 Enable 1 Enable

FRSL1-0 Speed of Fast Recovery 00 4 times 00 4times

Table 32. ALC設定例(録音パス)

[AK4633]

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5. 再生時のALC動作設定手順例

Table 33に再生パスの場合のALC設定例を示します。

Register Name Comment fs=8kHz fs=16kHz

Data Operation Data Operation

LMTH Limiter detection Level 01 4.1dBFS 01 4.1dBFS

ZELM Limiter zero crossing detection 0 Enable 0 Enable

ZTM1-0 Zero crossing timeout period 00 16ms 01 16ms

WTM1-0

Recovery waiting period

*WTM1-0 bits should be the same data

as ZTM1-0 bits

00 16ms 01 16ms

OREF5-0 Maximum gain at recovery operation 28 +6dB 28 +6dB

OVOL7-0 Gain of IVOL 91 0dB 91 0dB

LMAT1-0 Limiter ATT step 11 1/2/4/8 step 11 1/2/4/8 step

RGAIN1-0 Recovery GAIN step 00 1 step 00 1 step

ALC ALC enable 1 Enable 1 Enable

FRSL1-0 Speed of Fast Recovery 00 4 times 00 4 times

Table 33. ALC設定例(再生パス)

[AK4633]

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ALC動作中は、以下のビットへの変更を禁止します。これらのビットを変更する場合は、ALC動作を終了(ALC1 =

ALC2 bits = “0”またはPMPFIL bit = “0”)してから行って下さい。

・LMTH, LMAT1-0, WTM1-0, ZTM1-0, RGAIN1-0, IREF7-0/OREF7-0, ZELM,

RFST1-0 の各ビット

Manual Mode

WR (ZTM1-0, WTM1-0)

WR (IREF7-0/OREF5-0)

WR (IVOL7-0/OVOL7-0)

WR (LMAT1-0, RGAIN0, ZELMN, LMTH0) WR (ALC1= “1”)

Example:

Limiter = Zero crossing Enable

Recovery Cycle = 16ms@8kHz

Limiter and Recovery Step = 1

Maximum Gain = +19.5dB

Limiter Detection Level = 4.1dBFS

ALC1 bit = “1”

(1) Addr=06H, Data=00H

(2) Addr=08H, Data=C5H

(5) Addr=07H, Data=21H

(3) Addr=09H, Data=C5H

ALC Operation

WR (RGAIN1, LMTH1,RFST1-0)

(4) Addr=0BH, Data=28H

*2

*1

(Note) WR: Write

*1: 初期のVolume値は基準値以下に設定してください。

*2: ALC1 bit = “0” or ALC2 bit = “0”を実行後、ZTM1-0 bitで設定したゼロクロスタイム時間経過後、マニュアルモー

ドに移行します。

Figure 36. ALC動作設定手順例

[AK4633]

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- 50 -

■ ソフトミュート

DAC入力のディジタル部にソフトミュート機能を内蔵します。ソフトミュートはSMUTE bitでコントロールできます。

SMUTE bitを “1”にすると 245/fs (31msec@fs=8kHz) で入力データが(“0”)までアテネーションされます。SMUTE

bitを “0”にすると状態が解除され、から245/fs (31msec@fs=8kHz)で0dBまで復帰します。ソフトミュート開始後、

245/fs (31msec@fs=8kHz)内に解除されるとアテネーションが中断され、同じサイクルで0dBまで復帰します。再生パス

において信号を止めずに信号源を切り替える場合などに有効です。

SMUTE bit

Attenuation

245/fs

0dB

-

245/fs

GD GD

(1)

(2)

(3)

Analog Output

Figure 37. Soft Mute Function

(1) 245/fs (31msec@fs=8kHz)で入力データが(“0”)までアテネーションされます。

(2) ディジタル入力に対するアナログ出力は群遅延(GD)を持ちます。

(3) ソフトミュート開始後、245/fs (31msec@fs=8kHz)以内に解除されるとアテネーションが中断され、同じサイクルで

0dBまで復帰します。

■ BEEP入力

PMBP bit = “1”の時、BEEPS bitを “1”にするとBEEP pinから入力された信号をスピーカアンプから出力し、

BEEPA bitを “1”にするとモノラルラインアウトアンプから出力することができます。入力されるBEEP音は

Riでレベル調整を行うことができます。Ri = 20k時のゲインを Table 34 に示します。このゲインは、Ri の

値に反比例します。PMBP bit = BEEPA bit = BEEPS bit = “0”以外の設定とするときは、必ずMDIF bit = “0”と

してください。

Figure 38. Block Diagram of BEEP pin

SPKG1-0 bits BEEP SPP/SPN ゲイン BEEP AOUT ゲイン

00 +8dB 0dB

01 +10dB 0dB

10 +12dB 0dB

11 +14dB 0dB

Table 34. Ri = 20k時、BEEP入力ゲイン

[AK4633]

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■ モノラルライン出力 (AOUT pin)

DACの出力信号を出力します。DACA bit を “0”にすると、AOUT出力をOFFにすることも可能です。負荷抵

抗はmin. 10kです。PMAO bit = AOPS bit = “0” にすると、パワーダウン状態になり AVSS に 100k(typ) でプ

ルダウンされます。AOPS bit = “1”とすると、パワーセーブモード状態になります。また、AOPS bit = “1” と

して、PMAO bit でパワーダウンのON/OFF を行うと、ON/OFF 時に発生するポップ音を低減することができ

ます。このとき、Figure 39 に示すようにCカップル後、ラインアウトのラインを 20kの抵抗でプルダウンし

てください。立ち上がりおよび立下りの時間はC=1F のとき、最大 300 msです。モノラルラインアウトは、PMAO

bit = “1” かつ AOPS bit = “0” でパワーアップ状態となります。

AOUT 1F

220

20k

Figure 39. AOUT 外付け回路(ポップ音低減対策時)

AOUTコントロールシーケンス(AK4633 のポップ音低減対策時)

PMAO bit

AOPS bit

AOUT pin

(1)

(2)

Normal Output

(3) (4)

(5)

(6)

300 ms 300 ms

(1) パワーセーブモードを ON します。AOPS bit = “1”

(2) パワーダウンを解除します。PMAO bit = “1”

AOUT pin が立ち上がります。立ち上がり時間は C = 1F のとき 200 ms(max 300ms) です。

(3) AOUT pin が立ち上がった後でパワーセーブモードを解除します。AOPS bit = “0”

AOUT 出力が可能になります。

(4) パワーセーブモードを ON します。AOPS bit = “1”

(5) パワーダウンに設定します。PMAO bit = “1”

AOUT pin が立ち下がります。立ち下がり時間は C = 1F のとき 200 ms(max 300ms) です。

(6) AOUT pin が立ち下がった後でパワーセーブモードを解除します。AOPS bit = “0”

Figure 40. ポップ音低減対策時のAOUT コントロールシーケンス

[AK4633]

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■ スピーカアンプ

スピーカアンプ用電源 SVDD の電圧範囲は 2.2V ～ 4.0V の範囲で任意に設定することが可能です。但し、8ダイナ

ミックスピーカ使用時は 2.2V ～ 3.6V になります。

DACから出力された信号をスピーカアンプから出力することができます。このスピーカアンプからBTL接続

によるモノラル出力で、SPKG1-0 bitsにてゲインを調整することができます。スピーカアンプからの出力レベル

は AVDD および SPKG1-0 bits により決まります。

SPKG1-0 bits DAC=-4.1dBFS出力時のSPK-AMP出

力電圧 [ Vpp] (Note 30)

ゲイン

(Note 31)

00 3.17 0dB

01 4.00 +2dB

10 5.03 +4dB

11 6.33 +6dB

Note 30. AVDD=3.3V時です。出力電圧は AVDD に比例します。

Note 31. SPKG1-0 bits = “00” を基準としたときのゲインです。

Note 32. 8ダイナミックスピーカ使用時の推奨はSPKG1-0 bits = “01” です。8負荷、4.0Vpp 出力時の

SPK-Amp 出力は 250mW です。

Table 35. SPK-Amp 出力電圧およびゲイン

＜圧電スピーカ使用時の注意点＞

圧電スピーカと接続する時 は、Figure 41に示すようにシリーズ抵抗(10以上)をSPP pin, SPN pin と スピーカの間に挿

入してください。また、外部から圧力が加えられたとき圧電スピーカが起電力を発生するので、その対策にFigure 41に

示すようにスピーカとGND間にツェナーダイオードを挿入してください。ツェナーダイオードは以下の条件を満たすも

のを使用してください。

SVDD の 92% ≤ ツェナーダイオード(Figure 41のZD)のツェナー電圧 ≤ SVDD+0.3V

Ex) SVDD = 3.8V の時 : 3.5V ≤ ZD ≤ 4.1V

例えば、ツェナー電圧 3.9V(Min値 3.7V, Max値 4.1V) のツェナーダイオードが使用可能です。

SPP SPK-Amp

SPN

10

10

ZD

ZD

Figure 41. SPK出力回路(圧電スピーカと接続する場合)

[AK4633]

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＜スピーカアンプのコントロールシーケンス＞

PMSPK bitでスピーカアンプのPower-up/downをすることができます。PMSPK bitが “0”の場合、SPP, SPN pin

はHi-Zになります。

PMSPK bit が “1”の時、SPPSN bitを”0”にするとスピーカアンプはパワーセーブモードになります。この時、

SPP pinはHi-Z、SPN pinはSVDD/2を出力します。

電源投入後、PDN pinを”L”から”H”にして、PMSPK bitを”1”にすると、SPP, SPN pinはパワーセーブモードで

立ち上がります。この時、SPP pinはHi-Zに、 SPN pinはSVDD/2になりますが、パワーセーブモードで立ち上

げると、ポップ音を低減させることができます。また、Power-downにする場合 (PMSPK bit=“0”)もパワーセ

ーブモードを経由することで、同様にポップ音を低減させることができます。

PMSPK bit

SPPSN bit

SPP pin

SPN pinSVDD/2 SVDD/2

Hi-Z Hi-Z

Hi-Z Hi-Z

>t1(Note) >0

(Note)

PMSPK bit に “1” を設定した後、1ms 以上の時間(t1 ≥ 1ms) を空けて SPPSN bit に “1” を設定してください。但

し、スピーカアンプと同時にBEEP入力をパワーアップ(PMBP bit = “1”) する場合、BEEP-Ampの入力が安定した後で

SPPSN bit に “1” を設定してください。BEEP-Ampの入力が安定するまでの時間は、BEEP pin の外付けの抵抗と

コンデンサーがR=20k, C=0.1Fの場合、10ms(=5) です。

Figure 42. Power-up/Power-down Timing for Speaker-Amp

[AK4633]

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■ シリアルコントロールインタフェース

レジスタ設定は3線式シリアルI/F pin(CSN, CCLK, CDTI)で書き込み または読み出しを行います。I/F上のデ

ータはChip address (2bits, “10”固定), Read/Write, Register address (MSB first, 5bits) と Control Data (MSB first, 8bits)

で構成されます。データ送信側はCCLKの“”で各ビットを出力し、受信側は“”で取り込みます。データの

書き込みはCSNの“”で有効になります。データの読み出し時は、8bit目の CCLK “”の後、CDTI pin は出力

モードとなり、D7-D0 のデータを出力します。出力は CSN の “” で終了します。データ出力時以外は CDTI

pin は Hi-Z となります。CCLKのクロックスピードは5MHz (max)です。PDN pin=“L”でレジスタの値はリセッ

トされます。

Note 33. データの読み出しは 00H~0BH および 0DH~0FH アドレスに対してのみ有効です。0CH および 10H～1FHア

ドレスを読み出した場合、不定の値が出力されます。

CSN

CCLK 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

CDTI C1 C0 A2 A3 A1 A0 A4 D7 D6 D5 D4 D3 D2 D1 D0 R/W

C1-C0: Chip Address (C1 = “1”, C0 = “0”); Fixed to “10”

R/W: READ/WRITE (“1”: WRITE, “0”: READ)

A4-A0: Register Address

D7-D0: Control data

“0” “1”

Figure 43. Serial Control I/F Timing

[AK4633]

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■ レジスタマップ

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Power Management 1 PMPFIL PMVCM PMBP PMSPK PMAO PMDAC 0 PMADC

01H Power Management 2 0 0 0 0 M/S 0 MCKO PMPLL

02H Signal Select 1 SPPSN BEEPS DACS DACA 0 PMMP MGAIN2 MGAIN0

03H Signal Select 2 PFSDO AOPS MGAIN1 SPKG1 SPKG0 BEEPA PFDAC ADCPF

04H Mode Control 1 PLL3 PLL2 PLL1 PLL0 BCKO1 BCKO0 DIF1 DIF0

05H Mode Control 2 ADRST FCKO FS3 MSBS BCKP FS2 FS1 FS0

06H Timer Select 0 0 ZTM1 ZTM0 WTM1 WTM0 RFST1 RFST0

07H ALC Mode Control 1 0 ALC2 ALC1 ZELMN LMAT1 LMAT0 RGAIN0 LMTH0

08H ALC Mode Control 2 IREF7 IREF6 IREF5 IREF4 IREF3 IREF2 IREF1 IREF0

09H Digital Volume Control IVOL7 IVOL6 IVOL5 IVOL4 IVOL3 IVOL2 IVOL1 IVOL0

0AH Digital Volume Control OVOL7 OVOL6 OVOL5 OVOL4 OVOL3 OVOL2 OVOL1 OVOL0

0BH ALC Mode Control 3 RGAIN1 LMTH1 OREF5 OREF4 OREF3 OREF2 OREF1 OREF0 0CH Reserved 0 0 0 0 0 0 0 0

0DH ALC LEVEL VOL7 VOL6 VOL5 VOL4 VOL3 VOL2 VOL1 VOL0

0EH Signal Select 3 DATT1 DATT0 SMUTE MDIF EQ2 EQ1 HPF HPFAD

0FH Reserved 0 0 0 0 0 0 0 0

10H E1 Co-efficient 0 E1A7 E1A6 E1A5 E1A4 E1A3 E1A2 E1A1 E1A0

11H E1 Co-efficient 1 E1A15 E1A14 E1A13 E1A12 E1A11 E1A10 E1A9 E1A8

12H E1 Co-efficient 2 E1B7 E1B6 E1B5 E1B4 E1B3 E1B2 E1B1 E1B0

13H E1 Co-efficient 3 E1B15 E1B14 E1B13 E1B12 E1B11 E1B10 E1B9 E1B8

14H E1 Co-efficient 4 E1C7 E1C6 E1C5 E1C4 E1C3 E1C2 E1C1 E1C0

15H E1 Co-efficient 5 E1C15 E1C14 E1C13 E1C12 E1C11 E1C10 E1C9 E1C8

16H E2 Co-efficient 0 E2A7 E2A6 E2A5 E2A4 E2A3 E2A2 E2A1 E2A0

17H E2 Co-efficient 1 E2A15 E2A14 E2A13 E2A12 E2A11 E2A10 E2A9 E2A8

18H E2 Co-efficient 2 E2B7 E2B6 E2B5 E2B4 E2B3 E2B2 E2B1 E2B0

19H E2 Co-efficient 3 E2B15 E2B14 E2B13 E2B12 E2B11 E2B10 E2B9 E2B8

1AH E2 Co-efficient 4 E2C7 E2C6 E2C5 E2C4 E2C3 E2C2 E2C1 E2C0

1BH E2 Co-efficient 5 E2C15 E2C14 E2C13 E2C12 E2C11 E2C10 E2C9 E2C8

1CH HPF Co-efficient 0 F1A7 F1A6 F1A5 F1A4 F1A3 F1A2 F1A1 F1A0

1DH HPF Co-efficient 1 0 0 F1A13 F1A12 F1A11 F1A10 F1A9 F1A8

1EH HPF Co-efficient 2 F1B7 F1B6 F1B5 F1B4 F1B3 F1B2 F1B1 F1B0

1FH HPF Co-efficient 3 0 0 F1B13 F1B12 F1B11 F1B10 F1B9 F1B8

PDN pin = “L” resets the registers to their default values.

Note 34. “0”で指定されたビットへの “1”の書き込みは禁止です。

Note 35. アドレス 0CH および 10H ~ 1FH の読み出しはできません。

Note 36. アドレス0DH は読み出し専用です。書き込みは無効で、デバイス内部への影響はありません。

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■ 詳細説明

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

00H Power Management 1 PMPFIL PMVCM PMBP PMSPK PMAO PMDAC 0 PMADC

Default 0 0 0 0 0 0 0 0

PMADC: ADCのパワーマネジメント

0: Power down (default)

1: Power up

PMADC bitを “0”から “1”に変更すると、初期化サイクル(ADRST bit = “0” のとき、

1059/fs=133ms@fs=8kHz)が開始されます。初期化サイクル終了後、ADCはデータを出力します。

PMDAC: DACのパワーマネジメント

0: Power down (default)

1: Power up

PMAO: モノラルライン出力のパワーマネジメント

0: Power down (default)

1: Power up

PMSPK: スピーカアンプのパワーマネジメント

0: Power down (default)

1: Power up

PMBP: ビープ入力のパワーマネジメント

0: Power down (default)

1: Power up

PMBP bit = “0”としても、BEEP からスピーカへのパスがつながっています。このパスを切るため

には、BEEPS bit = “0”として下さい。また、BEEPからモノラルラインアウトのパスも同様に、BEEPA

bit = “0”として下さい。

PMVCM: VCOMのパワーマネジメント

0: Power down (default)

1: Power up

PMPFIL: Programmable Filter Block(HPF/2 Band EQ/ALC) のパワーマネジメント

0: Power down (default)

1: Power up

このアドレスのビットをON/OFF (“1”/”0”)することで部分的にパワーダウンすることができます。また、

PDN pinを “L”にすることで、レジスタの内容に関係なく、全回路を一度にパワーダウンすることがで

きます。

また、アドレス00Hと PMPLLと MCKOの全てのパワーマネジメントビットを “0”にすることで、全回路

を一度にパワーダウンすることができます。このとき、レジスタの内容は保持されています。

各ブロックを動作させる場合は、必ずPMVCM bitを “1”にしなければなりません。PMVCM bitに対して

“0”を書き込むことができるのは、アドレス00Hと PMPLLと MCKOの全てのパワーマネジメントビッ

トを “0”にする時だけです。

スピーカアンプからBEEP信号を出力するパスのみ、あるいはAOUTからBEEP信号を出力するパスのみ

を使用する場合、クロックを供給する必要はありません。ADC, DAC, ALC1, ALC2のどれか一つでも使

用する場合はクロックを供給して下さい。

[AK4633]

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Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

01H Power Management 2 0 0 0 0 M/S 0 MCKO PMPLL

Default 0 0 0 0 0 0 0 0

PMPLL: PLLのパワーマネジメント

0: EXT Mode and Power Down (default)

1: PLL Mode and Power up

MCKO: MCKO信号のコントロール

0: “L” Output (default)

1: 256fs Output

M/S: Master / Slave Modeの選択

0: Slave Mode (default)

1: Master Mode

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

02H Signal Select 1 SPPSN BEEPS DACS DACA 0 PMMP MGAIN2 MGAIN0

Default 0 0 0 0 0 0 0 1

MGAIN2, MGAIN0: マイクアンプのゲインコントロール(Table 18)

MGAIN1 bit は 03H の D5 bit です。 default: “001H” (+20.0dB)。

PMMP: MICのマイクパワーの出力

0: OFF (default)

1: ON

PMADC bit =“1”の時、このビットは有効になります。

DACA: DACからモノラルラインアンプに入力される信号のコントロール

0: OFF (default)

1: ON

PMAO bit=“1”の時、このビットは有効になります。PMAO bit=“0”の時、AOUT pinはAVSSになり

ます。

DACS: DACからスピーカアンプに入力される信号のコントロール

0: OFF (default)

1: ON

“1”でDACの出力信号をスピーカアンプに入力します。

BEEPS: BEEP pinからスピーカアンプに入力される信号のコントロール

0: OFF (default)

1: ON

“1”でBEEP音をスピーカアンプに入力します。

SPPSN : スピーカアンプのパワーセーブモード

0: Power Save Mode (default)

1: Normal Operation

“0”でスピーカアンプはパワーセーブモードになります。この時、SPP pinはHi-Z、SPN pinはSVDD/2

を出力します。PMSPK bit =“1”の時、このビットは有効になります。但し、PDN pin=“L”直後は

PMSPK bit =“0”となっているため、スピーカアンプはパワーダウン状態です。

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Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

03H Signal Select 2 PFSDO AOPS MGAIN1 SPKG1 SPKG0 BEEPA PFDAC ADCPF

Default 1 0 0 0 0 0 0 1

ADCPF : Programmable Filter/ALC に入力する信号を選択します。

0: SDTI

1: ADC の出力(default)

PFDAC : DAC に入力する信号を選択します。

0: SDTI (default)

1: Programmable Filter/ALC の出力

BEEPA: モノラルラインアウトアンプ に入力されるBEEP信号のコントロール

0: OFF (default)

1: ON

PMAO bit=“1”の時、このビットは有効になります。PMAO bit=“0”の時、AOUT pinはAVSSになり

ます。

SPKG1-0: スピーカアンプ出力ゲインの設定(Table 35)

Default: “00”

DAC

SPK

DACS

AOUT

BEEP

BEEPS

DACA

BEEPA

Figure 44. Speaker and Mono Lineout-Amps switch control

MGAIN1: マイクアンプのゲインコントロール(Table 18)

MGAIN2, MGAIN0 bit は 02H の D1,D2 bit です。 Default: “001H” (+20.0dB)。

AOPS: モノライン出力(AOUT pin)のパワーセーブモード

0: Normal Operation (default)

1: Power Save Mode

“1” でモノラルライン出力アンプのパワーセーブモードが有効になります。この時、PMAO bit を

切り替えることでパワーセーブモードを経由して、パワーアップ／ダウン時の切り替え時に発生

するポップ音を低減することが出来ます(Figure 40)。

PFSDO : SDTO から出力する信号を選択します。

0: ADC (+ 1次HPF) の出力

1: Programmable Filter/ALC の出力(default)

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Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

04H Mode Control 1 PLL3 PLL2 PLL1 PLL0 BCKO1 BCKO0 DIF1 DIF0

Default 0 0 0 0 0 0 1 0

DIF1-0: オーディオインタフェースフォーマット (Table 15)

Default: “10” (前詰め)

BCKO1-0: マスタモード時のBICK出力周波数の設定 (Table 9)

Default: “00” (16fs)

PLL3-0: PLL基準クロックの選択(Table 4)

Default: “0000” (FCK pin)

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

05H Mode Control 2 ADRST FCKO FS3 MSBS BCKP FS2 FS1 FS0

Default 0 0 0 0 0 0 0 0

FS3-0: サンプリング周波数(Table 5 and Table 6 )及びMCKI周波数の設定(Table 11)

PLLモード時はサンプリング周波数の設定を行い、EXTモード時はMCKIの入力周波数を設定しま

す。Default: “0000”

BCKP, MSBS: “00” (default) (Table 16)

FCKO : マスタモード時のFCK出力の設定。(Table 10)

“0” (default)

ADRST: ADC の初期化サイクルの設定

0: 1059/fs (default)

1: 291/fs

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

06H Timer Select 0 0 ZTM1 ZTM0 WTM1 WTM0 RFST1 RFST0

Default 0 0 0 0 0 0 0 0

WTM1-0: ALC1リカバリ待機時間の設定(Table 26)

ALC1動作中にリミッタ動作が発生しない場合、リカバリ動作を行う周期を設定します。初期値は

“00”です。

ZTM1-0: ALC1ゼロクロスタイムアウト時間の設定(Table 25)

マイコン書き込み動作、ALC1リカバリ動作により、ゲインが変更されるのは、ゼロクロスするか

またはタイムアウトした場合です。初期値は “00”です。

RFST1-0: ALCファーストリカバリの速度(Table 30)

Default: “00”(4倍)。

[AK4633]

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Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

07H ALC Mode Control 1 0 ALC2 ALC1 ZELMN LMAT1 LMAT0 RGAIN0 LMTH0

Default 0 0 0 0 0 0 0 1

LMTH1-0: ALCリミッタ検出設定レベル/リカバリ待機カウンタリセットレベル(Table 23)

LMTH1 bitは0BHのD6 bitです。Default: “01”。

RGAIN1-0: ALCリカバリゲインステップ(Table 27)

RGAIN1 bitは0BHのD7 bitです。Default: “00”

LMAT1-0: ALCリミッタATTステップ(Table 24)

Default: “00”

ZELMN: ALCリミッタ動作時ゼロクロス検出イネーブル

0: Enable (default)

1: Disable

ALC1: 録音パスのALCイネーブル

0: 録音パスのALC Disable (default)

1: 録音パスのALC Enable

ALC2: 再生パスのALCイネーブル

0: 再生パスのALC Disable (default)

1: 再生パスのALC Enable

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

08H ALC Mode Control 2 IREF7 IREF6 IREF5 IREF4 IREF3 IREF2 IREF1 IREF0

Default 1 1 0 0 0 1 0 1

IREF7­0: 録音時のALCリカバリ動作時の基準値の設定。0.375dB step, 242 Level (Table 28)

Default: “C5H” (+19.5dB)

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

09H Input Digital Volume Control IVOL7 IVOL6 IVOL5 IVOL4 IVOL3 IVOL2 IVOL1 IVOL0

Default 1 0 0 1 0 0 0 1

IVOL7-0: 入力ディジタルボリューム; 0.375dB step, 242 Level (Table 20)

Default: “91H” (0.0dB)

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

0AH Digital Volume Control OVOL7 OVOL6 OVOL5 OVOL4 OVOL3 OVOL2 OVOL1 OVOL0

Default 1 0 0 1 0 0 0 1

OVOL7-0: 出力ディジタルボリューム; 0.375dB step, 242 Level (Table 21)

Default: “91H” (0.0dB)

[AK4633]

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Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

0BH ALC Mode Control 3 RGAIN1 LMTH1 OREF5 OREF4 OREF3 OREF2 OREF1 OREF0

Default 0 0 1 0 1 0 0 0

OREF5­0: 再生時のALCリカバリ動作時の基準値の設定。0.375dB step, 50 Level (Table 29)

Default: “28H” (+6.0dB)

RGAIN1-0: ALCリカバリゲインステップ(Table 27)

RGAIN1 bitは07HのD1 bitです。Default: “00”

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

0DH Input Digital Volume Control VOL7 VOL6 VOL5 VOL4 VOL3 VOL2 VOL1 VOL0

Default - - - - - - - -

VOL7-0: ALC の現在のボリューム値; 0.375dB step, 242 Level 。読み出し専用(Table 31)

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

0EH Mode Control 3 DATT1 DATT0 SMUTE MDIF EQ2 EQ1 HPF HPFAD

Default 0 0 0 0 0 0 1 1

HPFAD: ADC 直後(録音パス の1段目)の HPF のコントロール

0: OFF

1: ON (default)

HPFAD bit = “0”のとき、HPFAD ブロックはスルー(0dB)です。

HPF: 録音パス の2段目、または 、再生パスの1段目のHPF のコントロール

0: OFF

1: ON(default)

HPF bit = “0”のとき、HPF ブロックはスルー(0dB)です。

EQ1: Equalizer 1の係数設定有効

0: Disable (default)

1: Enable

EQ1 bit = “1”のとき、E1A15-0, E1B15-0, E1C15-0 bit の設定が有効になります。EQ1 bit = “0”のとき、EQ1

ブロックはスルー(0dB)です。

EQ2: Equalizer 2の係数設定有効

0: Disable (default)

1: Enable

EQ2 bit = “1”のとき、E2A15-0, E2B15-0, E2C15-0 bit の設定が有効になります。EQ2 bit = “0”のとき、EQ2

ブロックはスルー(0dB)です。

SMUTE: ソフトミュートコントロール

0: Normal Operation (default)

1: DAC outputs soft-muted

MDIF: MIC入力形式設定

0: シングルエンド入力 (MIC/MICP pin から入力: default)

1: 差動入力 (MIC/MICP pinとBEEP/MICN pin から入力)

MDIF bit = “1” とする時は、必ず、PMBP bit = BEEPA bit = BEEPS bit = “0” としてください。

DATT1-0: 出力ディジタルボリューム2; 6dB step, 4 Level (Table 22)

Default: “00H” (0.0dB)

[AK4633]

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Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

10H E1 Co-efficient 0 E1A7 E1A6 E1A5 E1A4 E1A3 E1A2 E1A1 E1A0

11H E1 Co-efficient 1 E1A15 E1A14 E1A13 E1A12 E1A11 E1A10 E1A9 E1A8

12H E1 Co-efficient 2 E1B7 E1B6 E1B5 E1B4 E1B3 E1B2 E1B1 E1B0

13H E1 Co-efficient 3 E1B15 E1B14 E1B13 E1B12 E1B11 E1B10 E1B9 E1B8

14H E1 Co-efficient 4 E1C7 E1C6 E1C5 E1C4 E1C3 E1C2 E1C1 E1C0

15H E1 Co-efficient 5 E1C15 E1C14 E1C13 E1C12 E1C11 E1C10 E1C9 E1C8

16H E2 Co-efficient 0 E2A7 E2A6 E2A5 E2A4 E2A3 E2A2 E2A1 E2A0

17H E2 Co-efficient 1 E2A15 E2A14 E2A13 E2A12 E2A11 E2A10 E2A9 E2A8

18H E2 Co-efficient 2 E2B7 E2B6 E2B5 E2B4 E2B3 E2B2 E2B1 E2B0

19H E2 Co-efficient 3 E2B15 E2B14 E2B13 E2B12 E2B11 E2B10 E2B9 E2B8

1AH E2 Co-efficient 4 E2C7 E2C6 E2C5 E2C4 E2C3 E2C2 E2C1 E2C0

1BH E2 Co-efficient 5 E2C15 E2C14 E2C13 E2C12 E2C11 E2C10 E2C9 E2C8

Default 0 0 0 0 0 0 0 0

E1A15-0, E1B15-0, E1C15-0: Equalizer 1 用係数(16bit x3)

Default: “0000H”

E2A15-0, E2B15-0, E2C15-0: Equalizer 2 用係数(16bit x3)

Default: “0000H”

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

1CH HPF Co-efficient 0 F1A7 F1A6 F1A5 F1A4 F1A3 F1A2 F1A1 F1A0

Default 0 0 0 1 0 1 1 0

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

1DH HPF Co-efficient 1 0 0 F1A13 F1A12 F1A11 F1A10 F1A9 F1A8

Default 0 0 0 1 1 1 1 1

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

1EH HPF Co-efficient 2 F1B7 F1B6 F1B5 F1B4 F1B3 F1B2 F1B1 F1B0

Default 0 0 1 0 1 0 1 1

Addr Register Name D7 D6 D5 D4 D3 D2 D1 D0

1FH HPF Co-efficient 3 0 0 F1B13 F1B12 F1B11 F1B10 F1B9 F1B8

Default 0 0 0 1 1 1 1 0

F1A13-0, F1B13-0: 風切り音フィルタ用FIL1係数(14bit x 2)

Default: F1A13-0 bits = 0x1F16, F1B13-0 bits = 0x1E2B

fc = 75Hz@fs=8kHz, 150Hz@fs=16kHz

[AK4633]

MS0447-J-06 2015/10

- 63 -

システム設計

Figure 45, Figure 45はシステム接続例です。具体的な回路と測定例については評価ボード(AKD4633)を参照し

て下さい。

<マイクシングルエンド入力>

/MIC

P 2

3

24

22

VCOM 1

2

3

4

5

6

AVSS

VCOC

PDN

CSN

MP

I

AO

UT

CD

TI

14

13

18

17

16

15

8

9

10

11

12

FC

K

SD

TI

SD

TO

BIC

K

MCKO

MCKI

Top View

10

Analog Supply

2.23.6V

BE

EP

AVDD

SPP

SPN

DVDD

DVSS

DSP or P

+ 0.1µ

10µ

+ 0.1µ

0.1µ

1µ

2.2µ

0.1µ

10µ + Cp Rp

2.2k R

C

1µ

20k

220

Speaker R1

R2

ZD2 ZD1

Dynamic SPK : R1,R2 : Short

ZD1,ZD2 : Open Peizo SPK :

R1,R2 : 10 ZD1,ZD2 : Required

CC

LK

7

21

SV

DD

20

SV

SS

19

Analog Supply

2.24.0V

MIC

/MIC

N

Figure 45. Typical Connection Diagram

[AK4633]

MS0447-J-06 2015/10

- 64 -

<マイク差動入力>

/MIC

P 2

3

24

22

VCOM 1

2

3

4

5

6

AVSS

VCOC

PDN

CSN

MP

I

AO

UT

CD

TI

14

13

18

17

16

15 8

9

10

11

12

FC

K

SD

TI

SD

TO

BIC

K

MCKO

MCKI

Top View

10

Analog Supply

2.23.6V

BE

EP

AVDD

SPP

SPN

DVDD

DVSS

DSP or P

+ 0.1µ

10µ

+ 0.1µ

0.1µ

1µ

2.2µ

0.1µ

10µ + Cp Rp

1k

1µ

20k

220

Speaker R1

R2

ZD2 ZD1

Dynamic SPK : R1,R2 : Short

ZD1,ZD2 : Open Peizo SPK :

R1,R2 : 10 ZD1,ZD2 : Required

CC

LK

7

21

SV

DD

20

SV

SS

19

Analog Supply

2.24.0V

MIC

/MIC

N

1µ

1k

Figure 45. Typical Connection Diagram

注:

- AK4633のAVSS, DVSS, SVSS と周辺コントローラ等のグランドは分けて配線して下さい。

- AVDD と DVDD を分けた場合、DVDD は1.6 3.6Vです。

- ディジタル入力ピンはオープンにしないで下さい。

- EXTモード(PMPLL bit = “0”) の場合、VCOC pinはオープンで構いません。

- PLLモード(PMPLL bit = “1”) の場合、VCOC pin の Cp と Rp はTable 36に従って設定して下さい。

Mode PLL3

bit

PLL2

bit

PLL1

bit

PLL0

Bit

PLL基準クロ

ック入力ピ

ン

入力周波数

VCOC pinのRp,Cp

PLLロック

時間

(max)

Rp[] Cp[F]

0 0 0 0 0 FCK pin 1fs 6.8k 220n 160ms (default)

1 0 0 0 1 BICK pin 16fs 10k 4.7n 2ms

2 0 0 1 0 BICK pin 32fs 10k 4.7n 2ms

3 0 0 1 1 BICK pin 64fs 10k 4.7n 2ms

4 0 1 0 0 MCKI pin 11.2896MHz 10k 4.7n 40ms

5 0 1 0 1 MCKI pin 12.288MHz 10k 4.7n 40ms

6 0 1 1 0 MCKI pin 12MHz 10k 4.7n 40ms

7 0 1 1 1 MCKI pin 24MHz 10k 4.7n 40ms

12 1 1 0 0 MCKI pin 13.5MHz 10k 10n 40ms

13 1 1 0 1 MCKI pin 27MHz 10k 10n 40ms

Others Others N/A

Table 36. Setting of PLL Mode (*fs: Sampling Frequency)

[AK4633]

MS0447-J-06 2015/10

- 65 -

1. グランドと電源のデカップリング

電源とグランドの取り方には十分注意して下さい。通常、AVDD, DVDD, SVDDにはシステムのアナログ電

源を供給します。AVDD, DVDD, SVDDが別電源で供給される場合には、電源立ち上げシーケンスを考える

必要はありません。AVSS, DVSS, SVSSはアナロググランドに接続して下さい。システムのグランドはアナ

ログとディジタルで分けて配線しPCボード上の電源に近いところで接続して下さい。小容量のデカップリン

グコンデンサはなるべく電源ピンの近くに接続して下さい。

2. 基準電圧

VCOMはアナログ信号のコモン電圧として使われます。このピンには高周波ノイズを除去するために2.2F

程度の電解コンデンサと並列に0.1FのセラミックコンデンサをAVSSとの間に接続して下さい。特に、セラ

ミックコンデンサはピンにできるだけ近づけて接続して下さい。VCOM pinから電流を取ってはいけません。

ディジタル信号、特にクロックは変調器へのカップリングを避けるため、VCOM pinからできるだけ離して

下さい。

3. アナログ入力

マイク入力とBEEP入力はシングルエンド入力になっており、入力レンジは内部のコモン電圧(typ) 0.45 x

AVDD を中心に0.06 x AVDD Vpp(typ)、または、0.6 x AVDD Vpp(typ)になります。通常、入力信号はコンデ

ンサでDCカットします。この時カットオフ周波数はfc=1/(2RC)です。AK4633はAVSSからAVDDまでの電圧

を入力することができます。

4. アナログ出力

DACに対する入力データのフォーマットは2’sコンプリメントで、7FFFH(@16bit)に対しては正のフルスケー

ル、8000H(@16bit)に対しては負のフルスケール、0000H(@16bit)での理論値はVCOM電圧です。VCOM電圧

は、モノラルライン出力及びモノラル出力では0.45 x AVDD (typ)を中心に出力され、スピーカ出力では

SVDD/2を中心に出力されます。

[AK4633]

MS0447-J-06 2015/10

- 66 -

コントロール シーケンス

■ クロックの設定

ADC, DAC, Programmable Filter を使用時には、クロックが供給されている必要があります。

1. PLL マスタモードの場合

BICK pin

FCK pin

MCKO bit(Addr:01H, D1)

PMPLL bit(Addr:01H, D0)

40msec(max)

Output

(1)

(6)

Power Supply

PDN pin

PMVCM bit(Addr:00H, D6)

(2) (3)

MCKI pin(5)

(4)

Input

M/S bit(Addr:01H, D3)

1msec (max)

(7)

MCKO pin Output

(9)

(8)

40msec(max)

Example:

Audio I/F Format: DSP Mode, BCKP = MSBS = “0” BICK frequency at Master Mode: 64fs Input Master Clock Select at PLL Mode: 13.5MHz MCKO : Enable Sampling Frequency:16kHz

(1) Power Supply & PDN pin = “L” “H”

(3)Addr:00H, Data:40H

(2)Addr:01H, Data:08H Addr:04H, Data:C8H Addr:05H, Data:02H

(4)Addr:01H, Data:0BH

MCKO, BICK and FCK output

Figure 46. Clock Set Up Sequence (1)

<手順例>

(1) 電源立ち上げ後、PDN pin “L” “H”

(1)の区間はAK4633のリセットのため、150ns以上の “L”区間が必要です。

(2) この区間に、DIF1-0, PLL3-0, FS3-0, BCKO1-0, MSBS, BCKP, M/S bitの設定を行って下さい。

(3) VCOMのパワーアップ： PMVCM bit = “0” “1”

各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。

(4) MCKO出力 を 使用する場合: MCKO bit = “1”

MCKO出力を使用しない場合: MCKO bit = “0”

(5) PMPLL bitが “0” “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。PLLのロック

時間は40ms(max)です。

(6) PLLが安定後、BICK, FCK pinを出力し始め、正常な動作が開始します。

(7) この区間に正常でない周波数のFCK とBICKクロックが出力されます。

(8) この区間では、MCKO pin から正常でないクロックが出力されます。

(9) PLLが安定後、MCKO pinから正常なクロックが出力されます。

[AK4633]

MS0447-J-06 2015/10

- 67 -

2. PLL スレーブモードで外部クロック (FCK or BICK pin) を使用する場合

PMPLL bit(Addr:01H, D0)

Internal Clock

(1)

Power Supply

PDN pin

PMVCM bit(Addr:00H, D6)

(2) (3)

FCK pin

BICK pin(4)

(5)

Input

4fs of

Example: Audio I/F Format : DSP Mode, BCKP = MSBS = “0” PLL Reference clock: BICK BICK frequency: 64fs Sampling Frequency: 16kHz

(1) Power Supply & PDN pin = “L” “H”

(3) Addr:00H, Data:40H

(2) Addr:04H, Data:30H Addr:05H, Data:01H

(4) Addr:01H, Data:01H

BICK and FCK input

Figure 47. Clock Set Up Sequence (2)

<手順例>

(1) 電源立ち上げ後、PDN pin “L” “H”

(1)の区間はAK4633のリセットのため、150ns以上の “L”区間が必要です。

(2) この区間に、DIF1-0, FS3-0, PLL3-0, MSBS, BCKP bitの設定を行って下さい。

(3) VCOMのパワーアップ： PMVCM bit = “0” “1”

各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。

(4) PMPLL bitが “0” “1”になり、PLL基準クロック（FCK or BICK pin）が供給された後、PLL動作がスタートしま

す。PLLのロック時間はFCKがPLL基準クロック入力の場合、160ms(max), BICKがPLL基準クロックの場合、

2ms(max)です。

(5) PLLが安定後、正常な動作が開始します。

[AK4633]

MS0447-J-06 2015/10

- 68 -

3. PLL スレーブモードで外部クロック (MCKI pin) を使用する場合

BICK pin

FCK pin

PMPLL bit(Addr:01H, D0)

(1)

Power Supply

PDN pin

PMVCM bit(Addr:00H, D6)

(2) (3)

MCKI pin(5)

(4)

Input

MCKO pin Output

(6)

(7)

40msec(max)

(8)

Input

Example:

Audio I/F Format: DSP Mode, BCKP = MSBS = “0” BICK frequency at Master Mode: 64fs Input Master Clock Select at PLL Mode: 13.5MHz MCKO : Enable Sampling Frequency:16kHz

(1) Power Supply & PDN pin = “L” “H”

(3)Addr:00H, Data:40H

(2)Addr:04H, Data:C8H Addr:05H, Data:02H

(4)Addr:01H, Data:03H

MCKO output start

BICK and FCK input start

Figure 48. Clock Set Up Sequence (3)

<手順例>

(1) 電源立ち上げ後、PDN pin “L” “H”

(1)の区間はAK4633のリセットのため、150ns以上の “L”区間が必要です。

(2) この区間に、DIF1-0, PLL3-0, FS3-0, BCKO1-0, MSBS, BCKP, M/S bitの設定を行って下さい。

(3) VCOMのパワーアップ： PMVCM bit = “0” “1”

各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。

(4) PLLのパワーアップ： PMPLL bit = “0” “1”

(5) PMPLL bitが “0” “1”になり、MCKI pinにクロックが供給された後、PLL動作がスタートします。PLLのロック

時間は40ms(max)です。

(6) PLLが安定後、MCKO pin から正常なクロックが出力されます。

(7) この区間では、MCKO pin から正常でないクロックが出力されます。

(8) MCKOクロックに同期したBICK, FCKクロックを入力してください。

[AK4633]

MS0447-J-06 2015/10

- 69 -

4. 外部クロックモードで使用する場合(スレーブモード)

(1)

Power Supply

PDN pin

PMVCM bit(Addr:00H, D6)

(2) (3)

FCK pin

BICK pin

(5)

Input

PMPLL bit(Addr:01H, D0) "L"

(5)

MCKI pinInput

(4)

Example

: Audio I/F Format:MSB justified (ADC and DAC) Input MCKI frequency: 1024fs Sampling Frequency:16kHz MCKO: Disable

(1) Power Supply & PDN pin = “L” “H”

(3) Addr:00H, Data:40H

(2) Addr:04H, Data:02H Addr:05H, Data:02H

MCKI, BICK and FCK input

Figure 49. Clock Set Up Sequence (4)

<手順例>

(1) 電源立ち上げ後、PDN pin “L” “H”

(1)の区間はAK4633のリセットのため、150ns以上の “L”区間が必要です。

(2) この区間に、DIF1-0, FS1-0 bitの設定を行って下さい。

(3) VCOMのパワーアップ： PMVCM bit = “0” “1”

各ブロックを立ち上げる前に最初にVCOMを立ち上げて下さい。

(4) PLLのパワーダウン: PMPLL bit = “0”

(5) MCKI, FCK, BICKクロック入力後、正常な動作が開始します。

[AK4633]

MS0447-J-06 2015/10

- 70 -

■ マイク入力録音

FS3-0 bits(Addr:05H,

D5,D2-0)

MIC Control(Addr:02H, D2-0)

PMADC bit(Addr:00H, D0)

PMPFIL bit(Addr:00H, D7)

ADC Internal

State

XXXXXXXX

001 1XX

Power Down Initialize Normal State Power Down

291/fs or 1059/fs

(1)

(2)

(10) (11)

ALC1 State ALC1 EnableALC1 Disable ALC1 Disable

(6)

ALC1 Control 1(Addr:06H)

XXH XXH(3)

ALC1 Control 2(Addr:08H)

XXH XXH

(4)

ALC1 Control 3(Addr:07H)

XXH 2XH

IVOL7-0 bits(Addr:09H)

XXH XXH

(5)

(7)

Signal Select(Addr:03H)

XXH 81H

ADRST bit(Addr:05H, D7)

Filter Co-ef(Addr:10H-1F)

XX....X XX....X

Filter Select(Addr:0EH D3-0)

XXX1 XXX1

(8)

(9)

X X

Figure 50. MIC Input Recording Sequence

[AK4633]

MS0447-J-06 2015/10

- 71 -

Example:

PLL Master Mode Audio I/F Format:DSP Mode, BCKP=MSBS=“0” Sampling Frequency: 16kHz Pre MIC AMP:+20dB MIC Power On ADC Initialize time : 291/fs ALC1 setting:Refer to Table 32 HPFAD, HPF : ON (fc=150Hz) 2 band EQ : OFF

(2) Addr:02H, Data:05H

(3) Addr:06H, Data:14H

(1) Addr:05H, Data:82H

(4) Addr:08H, Data:C5H

(5) Addr:09H, Data:C5H

(6) Addr:07H, Data:2DH

(7) Addr:03H, Data:81H

(8-1) Addr:1CH, Data:16H

(8-2) Addr:1DH, Data:1FH

(8-3) Addr:1EH, Data:2BH

(8-4) Addr:1FH, Data:1EH

(9) Addr:0EH, Data:03H

(10) Addr:00H, Data:C1H

Recording

(11) Addr:00H, Data:40H

Figure 51. MIC Input Recording Sequence Example

[AK4633]

MS0447-J-06 2015/10

- 72 -

<手順例>

fs=16kHz時のALC1の設定例です。もし、ALC1のパラメータを変更する場合は “Table 32. ALC設定例(録音パ

ス)“ を参照して下さい。

「クロックの設定」の項を参照し、クロックを供給して下さい。

(1) サンプリング周波数(FS3-0 bit)およびADCの初期化サイクル(ADRST bit)を設定して下さい。PLLモードの場

合、サンプリング周波数を変更してからのPLLロック時間を考慮し、(10)のプログラマブルフィルタ及びADCの

パワーアップを行って下さい。

(2) マイク入力(アドレス 02H)の設定。

(3) ALC1 Timer （アドレス 06H）の設定

(4) ALC1 REF値（アドレス 08H）の設定

(5) ALC1 開始時のIVOL値（アドレス 09H）の設定

(6) LMTH0, RGAIN0, LMAT1-0, ZELM, ALC1 bitの設定（アドレス 07H）

(7) プルグラマブルフィルタのパスの設定 : PFSDO bit = ADCPF bit = “1”

(8) プルグラマブルフィルタ(HPF/EQ) の係数設定。Addr : 10H 1FH

(9) プルグラマブルフィルタ(HPF/EQ) の ON/OFF の設定。

HPFAD bit は必ず “1” としてください。

(10) プログラマブルフィルタ及びADCのパワーアップ : PMPFIL bit = PMADC bit = “0” “1”

ADCの初期化サイクルはADRST bit = “0” のとき1059/fs=66ms@fs=16kHz、ADRST bit = “1” のとき、

291/fs=18ms@fs=16kHzです。また、ALC が (5) で設定された IVOL値から動作を開始します。

(11) プログラマブルフィルタ及びADCのパワーダウン : PMPFIL bit = PMADC bit = “1” “0”

[AK4633]

MS0447-J-06 2015/10

- 73 -

■ スピーカ出力

FS3-0 bits(Addr:05H,

D5,D2-0)

XXXXXXXX

(1)

(2)

DACS bit(Addr:02H, D3)

PMPFIL bit(Addr:00H, D7)

ALC2 State ALC2 EnableALC2 Disable ALC2 Disable

(6)

ALC2 Control 1(Addr:06H)

XXH XXH(3)

ALC2 Control 2(Addr:10H)

XXH XXH

(4)

ALC2 Control 3(Addr:07H)

XXH 4XH

OVOL7-0 bits(Addr:0AH)

XXH XXH

(5)

(7)

Signal Select(Addr:03H)

XXXXXXXX 000XX010

Filter Co-ef(Addr:10H-1F)

XX....X XX....X

Filter Select(Addr:0EH D3-0)

XXX1 XX11

(8)

(9)

PMDAC bit(Addr:00H, D2)

PMSPK bit(Addr:00H, D4)

SPP pin Normal Output

SPPSN bit(Addr:02H, D7)

Hi-ZHi-Z

SPN pin Normal Output Hi-ZHi-Z SVDD/2 SVDD/2

(10)

(11)

(14)

(12)

(13)

Figure 52. Speaker-Amp Output Sequence

[AK4633]

MS0447-J-06 2015/10

- 74 -

Example:

PLL Master Mode Audio I/F Format:DSP Mode, BCKP=MSBS=“0” Sampling Frequency: 16kHz SPKG1-0 bits = “01” ALC2 : ON ALC2 setting:Refer to Table 33 HPF : ON (fc=150Hz) 2 band EQ : OFF

(2) Addr:02H, Data:20H

(3) Addr:06H, Data:14H

(1) Addr:05H, Data:02H

(4) Addr:0BH, Data:28H

(5) Addr:0AH, Data:91H

(6) Addr:07H, Data:4DH

(7) Addr:03H, Data:0AH

(8-1) Addr:1CH, Data:16H

(8-2) Addr:1DH, Data:1FH

(8-3) Addr:1EH, Data:2BH

(8-4) Addr:1FH, Data:1EH

(9) Addr:0EH, Data:03H

(10) Addr:00H, Data:D4H

(11) Addr:02H, Data:A0H

Playback

(12) Addr:02H, Data:20H

(13) Addr:02H, Data:00H

(14) Addr:00H, Data:40H

Figure 53. Speaker-Amp Output Sequence Example

[AK4633]

MS0447-J-06 2015/10

- 75 -

<手順例>

fs=16kHz時のALC2の設定例です。もし、ALC2のパラメータを変更する場合は、 “Table 33. ALC設定例(再生パ

ス)“ を参照して下さい。

「クロックの設定」の項を参照し、クロックを供給して下さい。

(1) サンプリング周波数(FS3-0 bit)を設定して下さい。PLLモードの場合、サンプリング周波数を変更してからの

PLLロック時間を考慮し、(10)のDAC及びスピーカのパワーアップを行って下さい。

(2) DAC SPK-Ampのパスの設定 : DACS bit = “0” → “1”

(3) ALC2 Timer （アドレス 06H）の設定

(4) ALC2 REF値（アドレス 08H）の設定

(5) ALC2 開始時のOVOL値（アドレス 10H）, RGAIN1, LMTH1 の設定

(6) LMTH0, RGAIN0, LMAT1-0, ZELM, ALC2 bitの設定（アドレス 07H）

(7) プルグラマブルフィルタのパス、および、SPK-Amp のゲインの設定

: PFDAC bit = “1”, ADCPF bit = “0”, SPKG1-0bits = “XX”

(8) プルグラマブルフィルタ(HPF/EQ) の係数設定。Addr : 10H 1FH

(9) プルグラマブルフィルタ(HPF/EQ) の ON/OFF の設定。

HPF bit は “1” とすることを推奨します。

(10) DAC、スピーカ およびプログラマブルフィルタのパワーアップ:

PMDAC bit = PMSPK bit = PMPFIL bit = “0” “1”

(11) スピーカのパワーセーブモードの解除 : SPPSN bit = “0” “1”

PMSPK bit = “1” を設定してから SPPSN bit = “1” を設定するまでに 1ms以上空けてください。

(12) スピーカのパワーセーブモードへ移行 : SPPSN bit = “1” “0”

(13) DAC SPK-AmpのパスのDisable : DACS bit = “1” “0”

(14) DAC、スピーカ およびプログラマブルフィルタのパワーダウン :

PMDAC bit = PMSPK bit = PMPFIL bit = “1” “0”

[AK4633]

MS0447-J-06 2015/10

- 76 -

■ スピーカからのBEEP信号出力

PMSPK bit(Addr:00H, D4)

BEEPS bit(Addr:02H, D6)

SPP pin Normal Output

SPPSN bit(Addr:02H, D7)

Hi-ZHi-Z

SPN pin Normal Output Hi-ZHi-Z SVDD/2 SVDD/2

(2)

(1) (5)

(4)

PMBP bit(Addr:00H, D2)

Clocks can be stopped.CLOCK

(3)

(6)

Example:

(1) Addr:00H, Data:70H

(2) Addr:02H, Data:40H

(3) Addr:02H, Data:C0H

BEEP Signal Output

(4) Addr:02H, Data:40H

(5) Addr:00H, Data:40H

(6) Addr:02H, Data:00H

Figure 54. “BEPP-Amp Speaker-Amp” Output Sequence

<手順例>

“BEEP-Amp → SPK-Amp”のみの動作では、クロックは供給されている必要はありません。

(1) BEEP-Amp及びスピーカのパワーアップ： PMBP bit = PMSPK bit = “0” “1”

(2) BEEP SPK-AmpのパスのEnable: BEEPS bit = “0” “1”

(3) スピーカのパワーセーブモードの解除 : SPPSN bit = “0” “1”

(4)の区間はBEEP pinに接続されているコンデンサと抵抗の時定数によって設定してください。BEEP-Amp

の入力が安定する前にSPK-Ampの出力をEnableにすると、ポップ音が生じる可能性があります。

e.g. R=20k, C=0.1Fの場合: 推奨待ち時間 5 = 10ms 以上

(4) スピーカのパワーセーブモードへ移行 : SPPSN bit = “1” “0”

(5) BEEP-Amp及びスピーカのパワーダウン : PMBP bit = PMSPK bit = “1” “0”

(6) BEEP SPK-AmpのパスのDisable: BEEPS bit = “1” “0”

[AK4633]

MS0447-J-06 2015/10

- 77 -

■ モノラルラインアウト出力

FS3-0 bits(Addr:05H,

D5, D2-0)

OVOL7-0 bits(Addr:0AH, D7-0)

PMDAC bit(Addr:00H, D2)

PMAO bit(Addr:00H, D3)

XXXXXXXX

XXH XXH

AOUT pin

(1)

(6)

(2)DACA bit(Addr:02H, D4)

(11)

Normal Output

(8)

AOPS bit(Addr:03H, D6)

(7)

>300 ms

(9)

(10)

>300 ms

(12)

(4)

ALC2 bit(Addr:07H, D6)

(3)

ADCPF bit(Addr:03H, D0)

PFDAC bit(Addr:03H, D1)

0 or 1 0

0 or 1 1

0 or 1 0

(5)

PMPFIL bit(Addr:00H, D7)

Example: PLL, Master Mode Audio I/F Format :DSP Mode, BCKP=MSBS= “0” Sampling Frequency: 16kHz Digital Volume: 0dB

(1) Addr:05H, Data:02H

(2) Addr:02H, Data:10H

(3) Addr:03H, Data:02H

(4) Addr:07H, Data:00H

(5) Addr:0AH, Data:91H

(6) Addr:03H, Data:42H

(7) Addr:00H, Data:CCH

(8) Addr:03H, Data:02H

Playback

(9) Addr:03H, Data:42H

(10) Addr:00H, Data:40H

(11) Addr:02H, Data:00H

(12) Addr:03H, Data:02H Figure 55. Mono Lineout Sequence

<手順例>

ディジタル出力ボリュームをマニュアルモードで使用する場合の手順例です。

「クロックの設定」の項を参照し、クロックを供給して下さい。

(1) サンプリング周波数(FS3-0 bit)を設定して下さい。

PLLロック時間を考慮し、(7)のDAC のパワーアップを行って下さい。

(2) DAC → モノラルラインアンプのパスの設定。 DACA bit: “0” “1”

(3) パスの設定 : ADCPF bit = “0”, PFDAC bit = “1”

(4) ALC2 の Disable : ALC2 bit = “0”

(5) ディジタルボリューム(アドレス0AH)の設定。

(6) AOUT をパワーセーブモードへ移行。 AOPS bit: “0” “1”

(7) DAC、プログラマブルフィルタ、モノラルラインアンプのパワーアップ :

PMDAC bit = PMPFIL bit = PMAO bit = “0” “1”

AOUT pin が立ち上がり始めます。立ち上がり時間は C = 1F のとき、 max 300ms です。

(8) AOUT のパワーセーブモードの解除。 AOPS bit: “1” “0”

AOUT が立ち上がった後、設定を行ってください。設定後、AOUT pin からの音声出力が開始されます。

(9) AOUT をパワーセーブモードへ移行。 AOPS bit: “0” “1”

(10) DAC、プログラマブルフィルタ、モノラルラインアンプのパワーダウン:

PMDAC bit = PMPFIL bit = PMAO bit = “1” “0”

AOUT pin が立ち下がり始めます。立ち下がり時間はC = 1F のとき、 max 300ms です。

(11) DAC モノラルラインアンプのパスのDisable。 DACA bit: “1” “0”

(12) AOUT のパワーセーブモードの解除。 AOPS bit: “1” “0”

AOUT が立ち下がった後、設定を行ってください。

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■ クロックの停止

ADC, DAC,プログラマブルフィルタ を使用しない場合は、マスタクロックを停止することができます。

1. PLL マスタモードで使用する場合

External MCKI

PMPLL bit(Addr:01H, D0)

MCKO bit(Addr:01H, D1)

Input

(3)

(1)

(2)

"H" or "L"

Example:

Audio I/F Format: DSP Mode, BCKP = MSBS = “0” BICK frequency at Master Mode : 64fs Input Master Clock Select at PLL Mode : 11.2896MHz Sampling Frequency:8kHz

Stop an external MCKI

(1) (2) Addr:01H, Data:08H

Figure 56. Clock Stopping Sequence (1)

<手順例>

(1) PLLのパワーダウン : PMPLL bit = “1” “0”

(2) MCKO出力の停止: MCKO bit = “1” “0”

(3) 外部クロックを止めて下さい。

2. PLL, スレーブモード (FCK, BICK pin)の場合

External BICK

PMPLL bit(Addr:01H, D0)

Input

(1 )

(2)

External FCK Input

(2 )

Example

: Audio I/F Format : DSP Mode, BCKP = MSBS = “0”

PLL Reference clock: BICK BICK frequency: 64fs Sampling Frequency: 8kHz

(1) Addr:01H, Data:04H

(2) Stop the external clocks

Figure 57. Clock Stopping Sequence (2)

<手順例>

(1) PLLのパワーダウン : PMPLL bit = “1” “0”

(2) 外部クロックを止めて下さい。

[AK4633]

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3. PLL スレーブモード (MCKI pin)の場合

External MCKI

PMPLL bit(Addr:01H, D0)

Input

(1)

(2)

MCKO bit(Addr:01H, D1)

(1)

Example

: Audio I/F Format : DSP Mode, BCKP = MSBS = “0” PLL Reference clock: MCKI BICK frequency: 64fs Sampling Frequency: 8kHz

(1) Addr:01H, Data:00H

(2) Stop the external clocks

Figure 58. Clock Stopping Sequence (3)

<手順例>

(1) PLLのパワーダウン : PMPLL bit = “1” “0”

MCKO出力の停止: MCKO bit = “1” “0”

(2) 外部クロックを止めて下さい。

4. 外部クロックモードの場合

External FCK Input

(1)

External BICK Input

(1)

External MCKI Input

(1)

Example

: Audio I/F Format :MSB justified(ADC and DAC) Input MCKI frequency:1024fs Sampling Frequency:8kHz

(2) Stop the external clocks

(1) Addr:01H, Data:00H

Figure 59. Clock Stopping Sequence (4)

<手順例>

(1) 外部クロックを止めて下さい。

■ パワーダウン

各ブロックをパワーダウンし、クロックが供給されている場合は、マスタクロック停止後、VCOMをパワー

ダウンして下さい。また、外部入力クロック停止後、PDN pin = “L”とすることでパワーダウン状態にするこ

とも可能です。但し、レジスタが初期化されます。

[AK4633]

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パッケージ

■ 外形寸法図

24-pin QFN (Unit: mm)

C0.30

0.4

0 ±

0.0

7

A

B

4.00 ± 0.07

4.0

0 ±

0.0

7

0.23 ± 0.05

24 0.0

5M

AX

BOTTOM VIEW

0.05 C

0.50

0.05 M C A B

TOP VIEW

1 6

12

13 18

C

0.7

5M

AX

0.7

0

0.0

0 ~

0.0

5

(0.2

0)

0.23 ± 0.05

Part A [Part A detail]

2.40

2.4

0

(0.4

0)

注: パッケージ裏面中央の露出パッド(Exposed Pad) は、オープン又はGNDに接続して下さい。

■ 材質・メッキ仕様

パッケージ材質: Epoxy Resin, Halogen (bromine and chlorine) free

リードフレーム材質: Cu Alloy

端子表面処理: Solder (Pb free) plate

[AK4633]

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マーキング

4 6 3 3

1

X X X X X

XXXXX: Date code (5 digits)

Pin #1 indication

[AK4633]

MS0447-J-06 2015/10

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改訂履歴

Date (YY/MM/DD) Revision Reason Page Contents

05/11/30 00 初版

06/04/07 01 誤記修正 40 Table 19 : PDSDO bit → PFSDO bit

説明追加 42 2 Band Equalizer : ノッチフィルタとして使用する

場合の注意点を追加

06/04/24 02 誤記修正 41 2 Band Equalizer : 係数 C を修正

＜修正前＞

C =

1 tan (fb/fs)

1 + tan (fb/fs)

＜修正後＞

C =

1 tan (fb/fs)

1 + tan (fb/fs)

06/04/28 03 説明追加 53, 75 スピーカアンプのコントロールシーケンス

PMSPK bit = “1” から SPPSN bit に “1” を設定す

るまでの待ち時間を記載。

誤記修正 54 シリアルコントロールインタフェース

Figure 43 のBit6 : A2 → A1

09/01/05 04 製品追加 2, 3, 8 AK4633EN を追加

(1) Ambient Temperature

AK4633VN : –40 ~ +85℃

AK4633EN : –30 ~ +85℃

10/04/14 05 仕様追加 9 推奨動作条件

AVDD – SVDDの値を追加: 1.0V (max)

15/10/30 06 仕様変更 80, 81 パッケージ、マーキング

パッケージ寸法、マーキングを変更

[AK4633]

MS0447-J-06 2015/10

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重要な注意事項

0. 本書に記載された弊社製品（以下、「本製品」といいます。）、および、本製品の仕様につきましては、

本製品改善のために予告なく変更することがあります。従いまして、ご使用を検討の際には、本書に掲

載した情報が最新のものであることを弊社営業担当、あるいは弊社特約店営業担当にご確認ください。

1. 本書に記載された情報は、本製品の動作例、応用例を説明するものであり、その使用に際して弊社およ

び第三者の知的財産権その他の権利に対する保証または実施権の許諾を行うものではありません。お客

様の機器設計において当該情報を使用される場合は、お客様の責任において行って頂くとともに、当該

情報の使用に起因してお客様または第三者に生じた損害に対し、弊社はその責任を負うものではありま

せん。

2. 本製品は、医療機器、航空宇宙用機器、輸送機器、交通信号機器、燃焼機器、原子力制御用機器、各種

安全装置など、その装置・機器の故障や動作不良が、直接または間接を問わず、生命、身体、財産等へ

重大な損害を及ぼすことが通常予想されるような極めて高い信頼性を要求される用途に使用されること

を意図しておらず、保証もされていません。そのため、別途弊社より書面で許諾された場合を除き、こ

れらの用途に本製品を使用しないでください。万が一、これらの用途に本製品を使用された場合、弊社

は、当該使用から生ずる損害等の責任を一切負うものではありません。

3. 弊社は品質、信頼性の向上に努めておりますが、電子製品は一般に誤作動または故障する場合がありま

す。本製品をご使用頂く場合は、本製品の誤作動や故障により、生命、身体、財産等が侵害されること

のないよう、お客様の責任において、本製品を搭載されるお客様の製品に必要な安全設計を行うことを

お願いします。

4. 本製品および本書記載の技術情報を、大量破壊兵器の開発等の目的、軍事利用の目的、あるいはその他

軍事用途の目的で使用しないでください。本製品および本書記載の技術情報を輸出または非居住者に提

供する場合は、「外国為替及び外国貿易法」その他の適用ある輸出関連法令を遵守し、必要な手続を行

ってください。本製品および本書記載の技術情報を国内外の法令および規則により製造、使用、販売を

禁止されている機器・システムに使用しないでください。

5. 本製品の環境適合性等の詳細につきましては、製品個別に必ず弊社営業担当までお問合せください。本

製品のご使用に際しては、特定の物質の含有・使用を規制するRoHS指令等、適用される環境関連法令を

十分調査のうえ、かかる法令に適合するようにご使用ください。お客様がかかる法令を遵守しないこと

により生じた損害に関して、弊社は一切の責任を負いかねます。

6. お客様の転売等によりこの注意事項に反して本製品が使用され、その使用から損害等が生じた場合はお

客様にて当該損害をご負担または補償して頂きますのでご了承ください。

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