1 M.MezzalamaM. Rebaudengo, M. Sonza Reorda Politecnico di Torino Dip. di Automatica e Informatica M. Mezzalama - M. Rebaudengo SOTTOSISTEMA DI MEMORIA

1 M.MezzalamaM. Rebaudengo, M. Sonza Reorda

Politecnico di TorinoDip. di Automatica e Informatica

M. Mezzalama - M. Rebaudengo

SOTTOSISTEMADI

MEMORIA


Le problematich

eVelocità del host bus vs velocità memoria DRAM:

• Soluzioni tecnologiche (fast operative mode dram)

• Soluzioni architetturali (interleaving)

Refresh

Rilevazione-correzzione errori

Prestazioni del dram controller e chip set


Banco 1

Banco n

Sel diBanco&

control

ABUS

N bit M bit

CS

CS

Segnali di statoe timing

DBUS

READY


Bus degli indirizzi multiplato dai segnali di RAS e CAS (M/2 bit)

DRAM 1Mb (256 x 4)


Cicli DRAM

Ciclo READ

Ciclo WRITE (2 tipi)

Ciclo REFRESH

Ciclo FAST OPERATIVE


Ciclo base DRAM

Tacc = 70 ns =TrasTcycle = 2 * Tacc


CICLI REFRESH


FAST OPERATIVESi basano sulla possibilità tecnologica di selezionare celle

adiacenti della matrice senza dover completare un ciclo completo di RAS.

Sostanzialmente leggono tutte le celle associate ad una riga

Vengono adoperate quando si debbano fare trasferimenti di dati con indirizzi adiacenti, come nel caso dei cicli burst per aggiornare la cache. In tal caso si leggono tanti byte adiacenti quanti contenuti in una line di cache

Esistono tre tipi di Fast operative mode:

- Asincrono

- Sincrono

- Protocol based



La famiglia delle DRAM

EDO RAM

BEDO RAM

SD RAM

RDRAM(Rambus RAM)

Le componenti più veloci della

mia famiglia

asincrone

sincrone

Protocol based

DDR RAM


DRAM Controller

MPX

REFRESH

TIMING&

CONTROL

M/2 ABUS

M/2 ABUS

M/2 ABUS

RASiCASi

WE

DATA control - DBUS

READY

RD/WR

CPU cycle


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