ОДЕСЬКА НАЦІОНАЛЬНА АКАДЕМІЯ …nenov.narod.ru/KST/metlab1-7.pdf13. Які споживчі переваги мають формати з рухомою точкою

МІНІСТЕРСТВО ОСВІТИ І НАУКИ УКРАЇНИ

ОДЕСЬКА НАЦІОНАЛЬНА АКАДЕМІЯ

ХАРЧОВИХ ТЕХНОЛОГІЙ

Нєнов О. Л.

КОМП’ЮТЕРНА СХЕМОТЕХНІКА

(елементи і схеми комп’ютерних систем)

Методичний посібник до виконання лабораторних

робіт

Одеса – 2018

2

Нєнов О. Л . Комп’ютерна схемотехніка (елементи і схеми

комп’ютерних систем): Методичний посібник до виконання лабораторних

робіт. — Одеська національна академія харчових технологій, 2018.

— 43 с.

Методичний посібник розроблено згідно з робочою навчальною

програмою дисципліни і призначено для студентів, які навчаються за

спеціальністю 050102 «Комп’ютерна інженерія» денної форми навчання

рівня бакалавра. Виконання студентами лабораторних робіт дозволяє

закріпити теоретичні знання з основних тем дисципліни, отриманих на

лекціях, та придбати практичний досвід з аналізу та синтезу елементів і

схем комп’ютерних систем. Зокрема, розглядаються теми представлення і

обробки числових даних в комп’ютерних системах, аналіз і синтез

суматорів, мультиплексорів, дешифраторів, буферів, перетворювачів і

компараторів кодів, тригерів, регістрів та лічильників, оперативної

пам’яті. Вказівки містять завдання і методичні рекомендації до виконання

лабораторних робіт: надана послідовність і методика виконання кожної

роботи, наведено необхідні теоретичні відомості, посилання на літературу

для поглибленого опрацювання окремих питань, приклади оформлення

документів.

Ці методичні вказівки стануть в нагоді всім, що цікавиться елемента-

ми і схемами комп’ютерних систем, принципами їх аналізу та проектуван-

ня.

Рецензент: Артеменко С. В., д. т. н., проф., завідувач кафедри

комп’ютерної інженерії ОНАХТ

Розглянуто та рекомендовано до видання на засіданні кафедри

комп’ютерної інженерії.

Протокол № 5 від 28.12.2017.

Розглянуто та рекомендовано до видання на засіданні науково-методичної

комісії зі спеціальностей 122 «Комп’ютерні науки» та 123 «Комп’ютерна

інженерія».

Протокол № 3 від 17.01.2018.

ОНАХТ, 2018

3

Зміст

Вступ .................................................................................................................... 5

Лабораторна робота № 1. Представлення та обробка числових

даних в комп’ютерних системах .............................................................. 6

Мета роботи ................................................................................................. 6

Завдання на лабораторну роботу ............................................................... 6

Приклад виконання роботи ........................................................................ 6

Розв’язання................................................................................................... 6

Контрольні питання .................................................................................. 10

Лабораторна робота № 2. Робота в програмі AFDK. Синтез

двійкових суматорів ................................................................................. 11

Мета роботи ............................................................................................... 11

Завдання на лабораторну роботу ............................................................. 11

Теоретичні відомості................................................................................. 12

Методичні рекомендації щодо використання програми AFDK........... 13


Лабораторна робота № 3. Синтез комбінаційних функціональних

вузлів............................................................................................................ 20

Мета роботи ............................................................................................... 20




Лабораторна робота № 4. Аналіз і синтез тригерів................................... 26

Мета роботи ............................................................................................... 26




Лабораторна робота № 5. Аналіз і синтез регістрів і лічильників ........ 31

Мета роботи ............................................................................................... 31




4

Лабораторна робота № 6. Знайомство з лабораторним

комплексом на базі плати Altera DE2 ................................................... 35

Мета роботи................................................................................................ 35


Характеристика використовуваної навчально-оцінної плати............... 39

Порядок роботи.......................................................................................... 40

Контрольні питання................................................................................... 38

Лабораторна робота № 7. Реалізація мультиплексора на базі

плати Altera DE2........................................................................................ 39

Мета роботи................................................................................................ 39


Порядок роботи.......................................................................................... 42

Контрольні питання................................................................................... 44

Література ......................................................................................................... 46

Основна література.................................................................................... 46

Додаткова література ................................................................................ 46

5

Вступ

Дисципліна «Комп’ютерна схемотехніка (елементи і схеми

комп’ютерних систем)» є однією з базових у системі знань i вмінь, що

формують бакалавра та інженера-системотехніка за спеціальністю

«Комп’ютерна інженерія». Дисципліна є логічним продовженням

дисциплін «Архітектура комп’ютера», «Комп’ютерна електроніка»,

«Прикладна теорія цифрових автоматів».

Метою виконання циклу лабораторних робіт з дисципліни

«Комп’ютерна схемотехніка» є вивчення і засвоєння на практиці

особливостей роботи основних блоків комп’ютерних систем: арифметич-

но-логічних пристроїв, різноманітних керуючих схем, схем передачі

інформації, напівпровідникових запам’ятовуючих пристроїв із різноманіт-

ними способами доступу до даних. Таким чином, досліджуються

підсистеми зберігання, обробки та передачі інформації, що відповідає

основним напрямкам застосування цифрової електроніки загалом і

комп’ютерної техніки зокрема. Вивчаються, також, алгоритми перетворен-

ня та кодування інформації, виконання різноманітних арифметично-

логічних дій, їх схемотехнічна реалізація та досліджуються особливості

синтезу функціонально завершених цифрових систем з окремих блоків та

вузлів.

Виконання лабораторних робіт з дисципліни «Комп’ютерна схемо-

техніка» дозволяє студентам закріпити теоретичні знання, а також дає їм

необхідну практичну підготовку для реалізації алгоритмів зберігання,

обробки та передачі дискретної інформації у цифрових системах,

складання загальних структурних та принципових електричних схем

різноманітних керуючих систем, зокрема систем, що передбачають

мікропрограмне керування обчислювальними процесами та процесами

передачі інформації. Також студенти навчаються ефективно розв’язувати

практичні задачі з комп’ютерної електроніки, схемотехніки та системотех-

ніки. В якості інструментарію використовуються програмний засіб

схемотехнічного моделювання AFDK (ПРОГМОЛС), та апаратно-

програмний комплекс Altera DE2 на базі пристрою з гнучкою логікою

FPGA Cyclone II.

6

Лабораторна робота №1. Представлення та обробка

числових даних в комп’ютерних системах

Мета роботи

Навчитися представляти та обробляти числові дані у двійкових форма-

тах знакових цілих та з рухомою комою.

Завдання на лабораторну роботу

Вихідні дані:

a = № для народження студента з початку поточного року;

b = дві останні цифри номера залікової книжки студента.

Завдання 1. Представити знакові числа + a, –a, +b і –b в різних кодах:

прямому, зворотному, додатковому і зі зсувом.

Завдання 2. Виконати додавання в зворотному коді:

+а + (–b);

–a + (+b).

Завдання 3. Виконати додавання в додатковому коді:

+а + (–b);

–a + (+b).

Завдання 4. Числа a,b10 та b,a10 представити у двійковому нормалізова-

ному форматі з рухомою комою, а також у машинному форматі IEEE754 половинної точності.

Завдання 5. Виконати додавання чисел a,b и b,a в десятковій системі

числення і в двійковому форматі з рухомою комою. Виконати перевірку,

порівнявши результати.

Приклад виконання роботи

Дано два числа: a = 48, b = 28.

Розв’язання

1. Представлення чисел в різних кодах

+a = +48 –a = –48

–b = –28 +b = +28

Прямий код.

Переведемо наші значення –a, +a, +b, –b з десяткової форми в прямий

8-бітний код.

Перший біт прямого коду визначає знак числа: якщо 0, то «+», якщо 1,

то «–» :

7

+a = +48 = 00110000(пр.)

–a = –48 = 10110000(пр.)

+b = +28 = 00011100(пр.)

–b = –28 = 10011100(пр.)

Зворотний код.

З одержаних значень прямого коду шляхом інверсії значущої частини

числа отримаємо зворотний код:

+a = 00110000(пр.) → 00110000(зв.)

–a = 10110000(пр.) → 11001111(зв.)

+b = 00011100(пр.) → 00011100(зв.)

–b = 10011100(пр.) → 11100011(зв.)

Додатковий код:

Для того, щоб отримати додатковий код числа, треба зі зворотного

коду перевести його в додатковий.

Для додатних чисел зворотний код дорівнює додатковому коду:

+а = 00110000(зв.) = 00110000(дод.)

Для від’ємного числа –а рахуємо:

–а = 11001111(зв.)

+

00000001

11010000(дод.)

+b = 00011100(зв.) → 00011100(дод.)

Для від’ємного числа –b рахуємо:

–b = 11100011(зв.)

+

00000001

11100100(дод.)

Код із зсувом:

При 8-розрядній сітці зсув відбувається на 27 = 128:

+48: 48 + 128 = 176(10 зс.) = 10110000(зс.)

–48: –48 + 128 = 80(10 зс.) = 01010000(зс.)

+28: 28 + 128 = 156(10 зс.) = 10011100(зс.)

–28: –28 + 128 = 100(10 зс.) = 01100100(зс.)

2. Додавання чисел в зворотному коді

+а + (–b) в зворотному коді:

8

+48 = 00110000(зв.)+

–28 = 11100011(зв.)

(1) 00010011

+

1

00010100(зв.) = (пр.) = +20.

–а + (+b)

–48 = 11001111(зв.)

+28 = 00011100(зв.)

11101011(зв.)

Переводимо із зворотного коду в прямий:

10010100 = –20.

3. Додавання чисел в додатковому коді

+а + (– b)

+48 = 00110000(дод.)

–28 = 11100100(дод.)

00010100(дод.) = (пр.) = +20.

a + (+b):

–48 = 00011100(дод.)

+28 = 00011100(дод.)

11101100(дод.)

Переводимо з додаткового коду в прямий код, інвертуючи значущу

частину і додаючи 1:

10010011

+

00000001

10010100(пр.) = –20. Результат збігається — перевірка виконана.

4. Представлення чисел у двійковому нормалізованому форматі з

рухомою комою, а також у машинному форматі IEEE754

Приймемо тепер a = 119, b = 56.

4.1. Перше число = 119,5610 1110111,1000111101012.

Двійкове нормалізоване число – таке, що двійкова мантиса знаходить-

ся в діапазоні [1; 2). При цьому двійкова кома розташована після першої

двійкової одиниці. Запишемо перше число в нормалізованому формі; для

цього зрушимо кому вліво на 6 знаків і компенсуємо зрушення множником

з порядком 6:

9

1110111,1000111101012 = 1,110111100011110101∙10110

.

У форматі IEEE754 половинної точності поля знака, порядку і мантиси

займають, відповідно, 1 біт, 5 біт і 10 біт. Порядок записується в коді із

зсувом, а мантиса – без старшої одиниці. Знак відповідає знакової біту

прямого коду: 0 кодує знак плюс, 1 – знак мінус. Порядок 110 в

5-розрядному коді зі зсувом запишеться як 10110(зс.). Таким чином, наше

перше число в форматі IEEE754 половинної точності запишеться так:

0 10110 1101111000.

4.2. Друге число = 56,11910 111000,0001111001112.

Запишемо це число в нормалізованому форматі; для цього зрушимо

кому вліво на 5 знаків і компенсуємо зрушення множником з порядком 5:

111000,0001111001112 = 1,11000000111100111∙10101

.

Порядок 101 у 5-разрядному коді зі зсувом запишеться як 10101(зс.).

Таким чином, наше друге число в форматі IEEE754 половинної точності

запишеться так:

0 10101 1100000011.

5. Додавання чисел у форматі з рухомою комою.

Спершу виконаємо додавання у десятковій системі:

119,56 + 56,119 = 175,679.

Щоб скласти числа в двійковому форматі з рухомою комою, зрівняємо

порядки. Для цього зменшимо порядок першого числа на 1, щоб він

дорівнював порядку другого, а зміну порядку компенсуємо зсувом коми на

1 позицію вправо:

1,110111100011110101∙10110

= 11,10111100011110101∙10101

.

Тепер виконаємо додавання:

11,10111100011110101∙10101

+

1,11000000111100111∙10101

––––––––––––––––––––––––––

101,01111101011011100∙10101

Для зручності перекладу в десяткову систему представимо результат

складання в форматі з фіксованою комою (без порядку):

101,01111101011011100∙10101

= 10101111,1010110111002 175,678710.

Результат дорівнює отриманій раніше сумі 175,67910 з точністю до

трьох знаків після коми. Помилка викликана округленнями при переведен-

нями дробових частин чисел між десятковою і двійковою системами.

10

Контрольні питання

1. Які коди використовуються в комп’ютерних системах для представ-

лення знакових чисел? Який з них є найбільш уживаним?

2. Що спільного у прямого, зворотного і додаткового кодів? Чим вони

відрізняються один від одного?

3. Який сенс використання на практиці зворотного і додаткового кодів?

4. Які переваги використання додаткового коду замість зворотного?

5. Чи існують переваги використання прямого коду замість додатково-

го для кодування знакових чисел?

6. Який алгоритм перетворення прямого коду у додатковий і навпаки?

7. Який алгоритм додавання чисел у зворотному коді і додатковому

коді?

8. Коли додавання чисел у додатковому коді заданої розрядності може

приводити до неправильного результату?

9. Де використовується на практиці код зі зсувом?

10. Які формати існують для представлення дробових чисел у

комп’ютерних системах?

11. Які числові формати регламентує стандарт IEEE754?

12. Які загальні властивості мають числові формати з рухомою точкою

різної точності? Чим вони відрізняються?

13. Які споживчі переваги мають формати з рухомою точкою у порів-

нянні з форматами з фіксованою точкою?

14. Який загальний алгоритм додавання двох чисел у форматах з рухо-

мою точкою?

15. Які вузли комп’ютера апаратно реалізують функції арифметичної

обробки цілих чисел та чисел з рухомою точкою?

16. Як представляється число нуль у форматах з рухомою точкою

стандарту IEEE754?

17. Які особливі числа можуть бути представлені у форматах з рухомою

точкою стандарту IEEE754?

18. Якій математичній множині чисел відповідають числа у форматі з

рухомою точкою (враховуючи їх обмежену точність)?

11

Лабораторна робота №2. Робота в програмі AFDK.

Синтез двійкових суматорів


Закріпити теоретичні знання про суматори, отримані на лекціях.

Навчитися синтезувати напівсуматори та повні суматори різної розрядності

на базі логічних елементів і суматорів меншої розрядності.


Синтезувати задану схему в заданому базисі. За допомогою програми

AFDK перевірити її правильність. У звіті за кожним завданням привести

умовне графічне позначення синтезованого елемента, побудовану схему,

таблицю істинності.

Завдання № 1. Синтез напівсуматора по модулю 2.

Побудувати схему напівсуматора по модулю 2 (логічного елемента

ВИКЛЮЧНЕ АБО) в базисі Буля (логічних елементів І, АБО, НЕ).

Завдання № 2. Синтез напівсуматора.

Побудувати схему однорозрядного напівсуматора в розширеному

базисі Буля (базисі логічних елементів І, АБО, НЕ, ВИКЛЮЧНЕ АБО).

Завдання № 3. Синтез повного суматора на базі напівсуматора.

Побудувати схему повного однорозрядного суматора, використовуючи

в якості базису напівсуматор і логічні елементи. (На підвищену оцінку:

синтезувати 2-розрядний повний суматор на базі однорозрядного

напівсуматора. Складові і сума в 2-розрядному суматорі є двобітними,

тобто передаються по двох лініях даних).

Завдання № 4. Синтез n-розрядного суматора на базі суматорів меншої

розрядності.

Побудувати схему n-розрядного суматора, використовуючи в якості

базису суматор меншою розрядності m.

Варіанти завдань

Варіант n m1 2 3

1 4 1

2 6 4

3 12 8

4 5 1

5 7 4

6 13 8

7 6 1

8 8 4

12

1 2 3

9 14 8

10 7 1

11 12 4

12 16 8

Теоретичні відомості

Однорозрядні суматори

На рисунку 3.1 представлені однорозрядні суматори трьох видів:

а) суматор по модулю 2, б) напівсуматор (неповний суматор) і в) повний

суматор.

A

BS

SM

A

B

S

SM

С

A

BS

SM

СP

а) б) в)

Рисунок 2.1 – Різновиди однорозрядних суматорів

Суматор по модулю 2 має два входи А і В для доданків та один вихід S

для суми.

Напівсуматор має два входи А і В для доданків і два виходи: S для

суми та С для переносу.

Повний суматор має три входи: А і В для доданків та P для вхідного

переносу, а також два виходи: S для суми та С для переносу.

Каскадування суматорів

Каскадування суматорів — це такий спосіб з’єднання суматорів, який

дозволяє будувати суматори більшої розрядності (здатні підсумовувати

значення більшої розрядності). Принцип каскадування відповідає правилу

порозрядного підсумовування чисел: додаються молодші розряди,

формується перенос до старших, який обробляється на наступному етапі

підсумовування.

Розглянемо приклад каскадування 2-розрядних суматорів з метою

побудови 4-розрядного. На рис. 2.2 а) наведено позначення синтезованого

4-розрядного суматора, а на рис. 2.2 б) — схема каскадування. Як можна

бачити зі схеми, вхідні числа розділяються на молодшу та старшу

половини. Молодші половини подаються на верхній суматор, старші — на

нижній, а проміжний перенос з верхнього суматора подається на вхід

переносу нижнього суматора.

13

A0

B1

S0

SM

СP

B0

A1A2A3

B2B3

S1S2S3

A0

B1

S0

СP

B0

A1A2A3

B2B3

S1S2S3

A0

B1

S0

SM

СP

B0

A1

S1

A0

B1

S0

SM

СP

B0

A1

S1

а) б)

Рисунок 2.2 – Синтез 4-розрядного суматора: синтезований вузол (а) і схема (б)

Методичні рекомендації щодо використання програми AFDK

Загальні відомості і підготовка програми до роботи

Програма AFDK (Advanced Functional Designers Kit) розроблена на

факультеті інформатики та обчислювальної техніки Національного

технічного університету України «Київський політехнічний інститут» і

являє собою багатофункціональний програмний комплект для проектува-

льників цифрових пристроїв. Ця невеличка за сучасними мірками програма

дозволяє створювати схеми нескладних цифрових пристроїв, а також

моделювати їх роботу.

Після запуску програми AFDK перш за все необхідно задіяти бібліоте-

ку стандартних електронних компонентів (елементів, вузлів). Для цього в

меню «Инструменты» (див. рис. 2.3) треба вибрати пункт «Редактор

библиотек», у вікні редактора натиснути кнопку із зеленим плюсом і двічі

клацнути мишкою на файлі Standard.AFL, після чого закрити вікно

редактора бібліотек. Після цього ліва частина вікна програми міститиме

стандартний набор елементів і функціональних вузлів цифрової

електроніки (рис. 2.4).

Редагування схем

Програма після запуску працює в режимі редагування схем — на

інструментальній панелі активний пункт «Редактор» з позначкою

червоного квадрата. В цьому режимі можна будувати схему, додаючи до неї

електронні компоненти з бібліотеки.

При редагуванні схеми використовуються інструменти з групи на

панелі під пунктом меню «Инструменты» ( ):

14

Рисунок 2.3 – Підключення бібліотеки стандартних компонентів до редактору схем

програми AFDK

Рисунок 2.4 – Робота зі схемою в режимі редагування

15

«Выделение» — інструмент, що дозволяє вибирати компоненти

на схемі, пересувати, групувати їх у блоки виділення для подаль-

шого пересування або видалення;

«Элемент» — інструмент, що дозволяє вибирати компоненти з

бібліотеки, розташовувати їх на просторі (полотні) для побудови

схем, додавати нові екземпляри компонента на схему; автоматично

активується при вибиранні компонентів з бібліотеки;

«Линия» — інструмент, що дозволяє з’єднувати лініями компо-

ненти на схемі між собою;

«Переменная» — інструмент, що дозволяє призначати імена

входам і виходам на схемі; ці імена далі можуть бути використані

при моделюванні роботи схеми;

«Захват» — інструмент, що дозволяє рухати полотно для побу-

дови схеми.

Зовнішній вигляд полотна і схеми (кольори) може бути налаштований,

для цього слід скористатися меню «Инструменты» «Настройки»,

вкладка «Цвета».

Типова послідовність дій при створенні схеми така: додати з бібліоте-

ки необхідні елементи, після чого з’єднати їх лініями за допомогою

інструменту «Линия». Одна лінія може бути горизонтальною, вертикаль-

ною або мати один горизонтальний і один вертикальний сегмент; лінії

можна з’єднувати між собою.

Моделювання роботи схеми

Після побудови схеми можна перевірити її роботу на певних вхідних

даних, побудувати таблицю істинності. Перевірка роботи схеми

виконується в режимі моделювання, який активізується натисканням на

інструментальній панелі пункту «Модель» з позначкою зеленого

трикутника (рис. 2.5).

В режимі моделювання програма формує значення сигналів на входах

елементів схеми (за замовчуванням — зеленого кольору) і обчислює

значення сигналів на їх виходах (за замовчуванням — жовтого кольору).

Окремі значення вхідних сигналів (0 або 1) можна перемикати, клацаючи

на відповідних цифрах на схемі.

За замовчування вмикається режим автоматичного моделювання

(активний пункт «Авто» справа від пункту «Модель»). В цьому режимі всі

етапи розповсюдження сигналів по схемі виконуються автоматично від

початкових входів схеми до її кінцевих виходів.

Якщо інструмент «Авто» деактивувати, програма переходить в режим

16

покрокового моделювання. Один крок обробки вхідного сигналу

виконується по натисканню кнопки «1 такт» ( ). При цьому система

може знаходитися у перехідному стані, коли вхідне значення сигналу

обробляється внутрішньою реалізацією елементу, або стійкому стані, коли

елемент закінчив обробку і сформував вихідне значення. Можливо також

моделювати одразу 10 або 100 кроків (тактів) роботи схеми, натискаючи

відповідні кнопки панелі інструментів. При цьому в нижній частині вікна

програми (у рядку стану) можна спостерігати поточний модельний час і

поточний стан системи.

Рисунок 2.5 – Програма AFDK в режимі автоматичного моделювання роботи схеми

Створення і використання таблиці істинності

Для побудови таблиці істинності треба, по-перше, створити іменовані

вузли за допомогою інструменту «Переменная» і, таким чином, призначити

назви входам і виходам схеми. Для цього треба активувати (натиснути)

інструмент «Переменная», після чого мишею клацати по лініях входів або

виходів (зазвичай — по кінцях ліній). Кожне клацання призводить

створення вузла (зображується точкою на лінії) і появи діалогового вікна із

запрошенням ввести ім’я вузла (рис. 2.6). Якщо клацнути по середині лінії,

до якої не приєднане джерело сигналу, буде створений вхідний вузол.

Можна також створювати вузли на проміжних з’єднувальних лініях — в

цьому випадку створюються вихідні вузли.

Вхідні і вихідні вузли можна додавати в таблицю істинності, яка

17

формується за допомогою інструменту «Таблица».

Рисунок 2.6 – Створення на схемі іменованого вузла

Алгоритм формування таблиці істинності в програмі AFDK такий:

в режимі редагування відкривається таблиця, до неї додаються

вхідні та вихідні змінні (іменовані вузли);

далі задаються значення вхідних змінних — кожний набір значень

складає окремий рядок таблиці;

в режимі моделювання програма обчислює значення вихідних

змінних для кожного обраного рядка таблиці.

Для початкового створення таблиці слід натиснути кнопку «Таблица»,

потім всередині вікна, що з’явилося, слід клацнути правою кнопкою миші

и активізувати пункт «Выбор переменных» (рис. 2.7). В однойменному

вікні необхідно вхідні і вихідні змінні у лівій частині вікна («Невыбран-

ные») перемістити у праву частину вікна («Выбранные») натисканням на

кнопки (перемістити обрані) або (перемістити всі). Порядок

слідування змінних у таблиці відповідає порядку їх слідування у правій

частині вікна «Выбор переменных» — цей порядок може бути змінений:

достатньо перемістити мишею змінні вгору або вниз. Після визначення

складу і порядку змінних слід закрити вікно, натиснувши кнопку ОК.

18

Рисунок 2.7 – Формування таблиці істинності — додавання змінних

Після додавання змінних в таблиці будуть відображені вхідні змінні:

заголовок з іменами. Далі треба сформувати інші вхідні значення в рядках.

Рядки додаються по натисканні на кнопку (рис. 2.8, а). Перший рядок

заповнюється нулями. Кожний новий рядок міститиме значення, на 1

більше, ніж попередній. При необхідності можна клацнути по окремій

цифрі в будь-якому рядку і замість неї ввести з клавіатури інше значення

(1 або 0).

а) б)

Рисунок 2.8 – Формування таблиці істинності: а) додавання значень вхідних змінних;

б) моделювання — обчислення значень вихідних змінних

Нарешті, після завдання початкових значень можна переходити до

моделювання роботи схеми, як це було описано раніше. При переключення

19

в режим моделювання в таблиці істинності з’являються стовпці вихідних

змінних. Моделювання роботи схеми при певних вхідних значеннях

відбувається при виділенні відповідного рядка синім кольором (як показано

на рис. 2.8, б). Для формування всієї таблиці слід перемістити виділення по

всіх рядках схеми.

Побудова часової діаграми

Функціонування елементів і схем, особливо послідовнісного типу (з

пам’яттю), зручно ілюструвати часовою діаграмою. Часова діаграма також

вдало демонструє покрокову роботу комбінаційних схем.

В програмі AFDK для побудови часової діаграми слід скористатися

інструментом . Він відкриває вікно діаграми, до якої можна

додавати стани сигналів у іменованих вузлах. Для додавання слід клацнути

на слові «None» і в розгорнутому списку обрати бажану змінну (рис. 2.9).

Рисунок 2.9 – Формування часової діаграми

Клацання правою кнопкою миші по іменах змінних в діаграмі відкри-

ває контекстне меню, яке дозволяє видалити вузол, перемістити його вниз

чи вгору або додати новий вузол в обране місце.


1. Яке призначення двійкового суматора? З якими кодами зазвичай

працюють апаратні суматори?

2. Які існують різновиди однорозрядних суматорів?

3. Які входи і виходи мають напівсуматор і повний суматор?

4. Які входи і виходи знадобляться для повного суматора трьох додан-

ків?

20

5. Який логічний елемент реалізує функціональність суматора по

модулю 2?

6. Який загальний принцип використовується для побудови багато-

розрядного суматора на основі суматорів меншої розрядності?

7. Яке призначення і основні можливості програми AFDK?

8. Як в AFDK виконуються побудова схеми, моделювання роботи

схеми, побудова таблиці істинності?

9. Які режими моделювання роботи схеми підтримує програма AFDK?

10. Як побудувати таблицю істинності в програмі AFDK?

11. Як побудувати часову діаграму в програмі AFDK?

Лабораторна робота №3. Синтез комбінаційних

функціональних вузлів


Закріпити отримані на лекціях знання щодо роботи комбінаційних

функціональних вузлів комп’ютерної схемотехніки: мультиплексорів,

дешифраторів, буферів, перетворювачів і компараторів кодів. Навчитися

синтезувати на базі простих таких вузлів більш складні.


Синтезувати заданий комбінаційний вузол в заданому базисі (за

варіантами — див. табл. нижче). За допомогою програми AFDK перевірити

правильність функціонування синтезованого вузла. У звіті привести

умовне графічне позначення синтезованого і базового вузлів, побудовану

схему (скріншот), таблицю істинності.

Примітки

Доступний розширений логічний базис (І, АБО, НЕ, ВИКЛЮЧНЕ

АБО), а також вузол, вказаний в останній колонці таблиці

варіантів;

«Мультиплексор 4 (21)» означає «мультиплексор 4-розрядний

двовходовий»;

«Буфер» — те саме, що «шинний формувач»;

«Перетворювач прзвор 8» означає «Перетворювач прямого

знаково-го 8-розрядного коду в зворотний»; «дод» означає «додат-

21

ковий код»; «зсув» означає «код із зсувом»;

«Широке І» — «Багатовходовий логічний елемент І».


Варіант Вузол, що синтезується Базисний вузол

1 2 3

1 Мультиплексор 10 (21) Мультиплексор 4 (21)





6 Дешифратор 416 Дешифратор 38

7 Дешифратор 532 Дешифратор 38

8 Буфер 16-розрядний Буфер 4-розрядний

9 Перетворювач прзвор 8 Суматор 8-розрядний

10 Перетворювач прдод 8 Суматор 8-розрядний

11 Перетворювач додпр 8 Суматор 8-розрядний

12 Перетворювач прзсув 8 Суматор 8-розрядний

13Компаратор 8-розрядних

кодів на рівністьШироке І


Мультиплексори

Мультиплексор в цифровій електроніці — функціональний компонент

(вузол), який підключає одну з декількох вхідних ліній Dn до одиничної

вихідної лінії F; конкретна вхідна лінія вказується цифровим адресним

кодом A. Оскільки мультиплексор обирає певну вхідну лінію, його так

часто називають селектором.

На рисунку 3.1 представлені умовні позначення мультиплексора за

стандартами ГОСТ (а) та ISO IEC (б).

а) б)

Рисунок 3.1 – Умовні позначення мультиплексора а) за ГОСТ, б) за ISO IEC

22

Вузол мультиплексора на схемах позначають буквосполученням MUX

(від англ. Multiplexer) або MS (від англ. Multiplexer Selector).

Мультиплексори можуть використовуватися в подільниках частоти,

тригерних пристроях, пристроях зсуву тощо. Часто вони використовуються

для перетворення паралельного двійкового коду в послідовний. Для такого

перетворення необхідно подати на інформаційні входи мультиплексора

паралельний двійковий код, а сигнали на адресні входи подавати в такій

послідовності, щоб до виходу черзі підключалися входи, починаючи з

першого і закінчуючи останнім. Таким чином організовується, власне,

мультиплексування як об’єднання декількох інформаційних потоків у

одному каналі.

Розрядність інформаційного входу мультиплексора може бути збіль-

шена шляхом каскадування. Для отримання 16-розрядного мультиплексора

на базі 4-розрядних знадобиться декілька мультиплексорів меншої

розрядності і один мультиплексор, що під’єднується до їх виходів (див.

рисунок 3.2).

Рисунок 3.2 – Принцип каскадування мультиплексорів

Дешифратори

Дешифратор в цифровій електроніці – функціональний компонент

(вузол), який перетворює n-розрядний двійковий код (a на рисунку 3.3) в

2n-й одноодиничний (унітарний) код (Q). Такий дешифратор також

називається двійковим декодером (binary decoder). Зворотне перетворення

здійснює шифратор.

23

Рисунок 3.3 – Умовне позначення дешифратора

Вузол дешифратора на схемах позначають буквосполученням DC (від

англ. decoder).

Двійкове слово а на вході дешифратора часто називають адресою.

Часто дешифратори доповнюються входом E (від англ. Enable) —

«входом дозволу роботи» (включення). Якщо на цей вхід надходить

активний логічний сигнал (одиниця або нуль), то один з виходів

дешифратора переходить в активний стан, інакше всі виходи неактивні

незалежно від стану входів.

Зазвичай мікросхеми дешифраторів виконують з інверсними (NOT)

виходами (тобто активний обраний розряд приймає значення логічного

нуля).

Каскадування дешифраторів розглянемо на прикладі побудови дешиф-

ратора 38 (рис. 3.4, а) на базі дешифраторів 24, логіка сигналів —

пряма, вхід Enable — інверсний.

A0

Q0

DC

E

A1

Q1

A2

Q2Q3Q4Q5Q6Q7

_

A0

Q0

E

A1

Q1

A2Q2Q3Q4Q5Q6Q7

_

A0Q0

DC

E

A1Q1Q2Q3

_1

A0Q0

DC

E

A1Q1Q2Q3

_1

а) б)

Рисунок 3.4 – Синтез дешифратора (а) шляхом каскадування (б)

Буфери (шинні формувачі)

Шинні формувачі, буферні схеми, шинні драйвери – все це назви

спеціалізованих інтегральних схем магістральних підсилювачів, що

24

виконують функції об’єднання модулів системи загальними лініями

зв’язку. Основні їх функції:

збільшення навантажувальної здатності;

організація одно- і двоспрямованих ліній передачі інформації;

мультиплексування — передача різних сигналів по тих самих

лініях в різні моменти часу.

Позначення буферів на принципових схемах показані на рисунку 3.3.

Односпрямований буфер (а) передає сигнали з входів на виходи. Він має

керуючий вхід EZ, активний сигнал на якому блокує передачу, переводячи

виходи у високоімпедансний стан (Z-стан). Двоспрямований буфер (б)

передає сигнали або з входів А на виходи В, або з входів В на виходи А, в

залежності від стану керуючого входу Т. Функціональним символом

односпрямованого буфера є ромб без рисочки або трикутник, що

спрямований у бік передачі, а для двоспрямованого буфера — ромб з

рискою посередині (вертикальний або горизонтальний).

а) б)

Рисунок 3.3 – Буфери: а) односпрямований; б) двоспрямований

Під двоспрямованими лініями розуміються такі лінії (шини), сигнали з

яких можуть поширюватися в протилежних напрямках. До двоспрямованої

лінії (шини) можуть підключатися кілька виходів і кілька входів.

Перетворювачі і компаратори кодів

Перетворювачі кодів взагалі служать для переведення однієї форми

числа в іншу. Їх вхідні і вихідні змінні однозначно зв’язані між собою. Цей

зв’язок можна задати таблицями перемикань або логічними функціями.

Перетворювачі кодів можуть перетворювати знакові числа з одного

коду в інший, числа з однієї системи числення в іншу тощо. В електронних

системах з цифровою індикацією часто використовується перетворювач

двійково-десяткового коду в внутрішній код семисегментного індикатора.

Дешифратори і шифратори теж можна розглядати як різновиди перетворю-

вачів кодів.

25

Компаратори кодів (англ. comparator) застосовуються для порівняння

двох вхідних кодів і видачі на виходи сигналів про результати цього

порівняння (про рівність або нерівність кодів). На схемах компаратори

кодів позначаються двома символами рівності: = =.

Код типу мікросхеми компаратора коду в вітчизняних серіях – СП.

Прикладом такої мікросхеми може служити СП1 – 4-розрядний компаратор

кодів, що порівнює величини кодів і видає інформацію про те, який код

більше, або про рівність кодів (рис. 3.4).

Крім восьми входів для порівнюваних кодів (два 4-розрядних коди

А0...А3 і В0...В3) компаратор СП1 має три керуючих входи для нарощу-

вання розрядності (А > B, A < B, A = B) і три виходи результуючих

сигналів (А > B, A < B, A = B).

Рисунок 3.4 – Компаратор 4-розрядних двійкових кодів на рівність, більше і менше

Одне з основних застосувань компараторів кодів полягає в селектуван-

ні вхідних кодів. У цьому випадку достатньо мати інформацію тільки про

збіг кодів на входах компаратора, а не про співвідношення їх величин. Код,

що нас цікавить, (еталонний) подається на один вхід компаратора, а

змінний код (вхідний) — на інший вхід. Використовується тільки вихід

рівності кодів А = В. Для подібних застосувань випускаються і спеціальні

компаратори, що визначають тільки збіг кодів.


1. Яке призначення мультиплексора як функціонального вузла

комп’ютерної електроніки?

2. Для чого в комп’ютерній електроніці використовуються дешифрато-

ри і шифратори?

3. Для чого в комп’ютерній електроніці використовуються перетворю-

вачі кодів?

4. Для чого в комп’ютерній електроніці використовуються буфери?

26

5. Яке призначення компаратора кодів?

6. За яким принципом виконується підвищення розрядності мультип-

лексорів і демультиплексорів?

7. За яким принципом виконується підвищення розрядності дешифра-

торів і шифраторів?

8. За яким принципом виконується підвищення розрядності буферів?

9. За яким принципом виконується підвищення розрядності перетво-

рювачів кодів?

10. За яким принципом виконується підвищення розрядності компарато-

рів кодів?

Лабораторна робота №4. Аналіз і синтез тригерів


Закріпити отримані на лекціях знання щодо призначення, будови і

функціонування тригерів різних типів як важливих елементів комп’ютерної

схемотехніки.


1. Проаналізувати особливості функціонування тригера заданого типу,

реалізованого в програмі AFDK. Привести умовне графічне позначення

аналізованого тригера, таблицю істинності і часову діаграму процесу

моделювання.

2. На базі тригера заданого типу побудувати схему реалізації прапора з

керуючими входами «Установка» і «Скидання». Привести часову діаграму

процесу моделювання роботи схеми.

3. Побудувати і дослідити дві схеми дозволу тактових імпульсів з

генератора: чи не синхронізовану і синхронізовану за допомогою D-

тригера. Привести часові діаграми процесу моделювання роботи схем.


Варіант Вузол, що синтезується Базисний вузол

1 2 3

1 D-тригер JK-тригер

2 прозорий D-тригер D-тригер

3 RS-тригер прозорий D-тригер

27

1 2 3

4 прозорий RS-тригер RS-тригер

5 T-тригер прозорий RS-тригер

6 JK-тригер RS-тригер

7 D-тригер прозорий RS-тригер

8 прозорий D-тригер JK-тригер

9 RS-тригер D-тригер

10 прозорий RS-тригер прозорий D-тригер

11 T-тригер RS-тригер

12 JK-тригер прозорий RS-тригер


Тригери

Тригер — це елемент пам’яті. Узагальнено тригер це клас електронних

послідовнісних пристроїв, що мають здатність тривалий час перебувати в

одному з двох стійких станів і змінювати їх під впливом певних зовнішніх

сигналів.

Стан тригера відповідає певному сигналу (вихідної напруги) на його

виході (або виходах). Важливо, що при знятті встановлювальних зовнішніх

сигналів стан тригера залишається незмінним. Таким чином, поточний стан

тригера визначається не тільки поточними вхідними сигналами, а й

попереднім станом тригера. Цим тригери і пристрої на їх основі

принципово відрізняються від комбінаційних пристроїв, для яких в кожний

момент часу стан вихідних сигналів залежить лише від поточної комбінації

вхідних сигналів. На тригерах будуються пристрої з пам’яттю.

За характером дії тригери відносяться до імпульсних пристроїв — їх

активні елементи (транзистори) працюють в ключовому режимі, а зміна

станів відбувається за дуже короткий час. Існує багато різновидів тригера,

кожен з яких має свої функціональні особливості, будову і відповідний

принцип функціонування.

Здатність тригера залишатися в одному з двох станів після припинення

дії вхідного керуючого сигналу дозволяє розглядати його як пристрій з

можливістю запам’ятовування двійкової інформації. Прийнявши один зі

станів за «1», а інший за «0», можна вважати, що тригер зберігає (пам’ятає)

один розряд двійкового числа. Зміна стану тригера в цьому сенсі означає

запис в нього відповідного біту інформації.

На рис. 4.1 наведені умовне графічне позначення і таблиця істинності

28

одного з простих асинхронних тригерів — RS-тригера. Виходи Q і Q̅

завжди мають протилежні сигнали. Один зі стійких станів тригера (умовно

«1») відповідає сигналам Q = 1 і Q̅ = 0, а інший («0») — сигналам Q = 0 і

Q̅ = 1. Входи S (Set) та R (Reset) призначені для переведення тригера у стан

«1» і «0» відповідно. Після зняття встановлювальних сигналів на входах

(R = 0, S = 0) сигнали на виходах тригера залишаються незмінними.

Комбінація з обох активних вхідних сигналів (R = 1, S = 1) є забороненою;

після зняття таких сигналів стан тригера є невизначеним. При включенні

живлення тригер також непередбачувано приймає один з двох станів. Це

призводить до необхідності виконувати первинну установку тригера в

потрібний початковий стан.

а) б)

Рисунок 4.1 – Умовне графічне позначення (а) і таблиця істинності (б)

асинхронного RS-тригера

Тригер складається з логічних елементів першого рівня (див. рис. 4.2)

і сам є логічним пристроєм (елементом) другого рівня. Пара логічних

елементів, охоплених зворотними зв’язками, утворює так звану тригерну

комірку, яка є основою будь-якого тригера.

а) б)

Рисунок 4.2 – Схеми асинхронного RS-тригера:

а) – на логічних елементах 2АБО-НЕ;

б) – на логічних елементах 2І-НЕ з інверсними зовнішніми входами

В комп’ютерній схемотехніці тригери використовуються здебільшого

для організації компонентів обчислювальних систем: регістрів, лічильни-

ків, оперативних запам’ятовувальних пристроїв (ОЗП) статичного типу

29

(SRAM). Внаслідок невизначеності стану тригера після подачі живлення

комірки ОЗП, побудованого на тригерах, містять після включення довільну

інформацію, що може вимагати їх ініціалізації.

За способом запису інформації тригери поділяють на асинхронні

(нетактові) і синхронні (тактові). Асинхронний тригер змінює свій стан

відповідно до рівня сигналу лише на інформаційних входах S і R (ці входи,

таким чином, можуть розглядатися і як входи даних, і як керуючі).

Синхронний тригер має відокремлений від інформаційних входів вхід

С, який керує зміною стану тригера. Зміна стану синхронного тригера

можлива лише в момент перепаду сигналу на вході синхронізації. Такий

сигнал називається динамічним сигналом синхронізації запису.

Керування станом тригера може здіснюватися рівнем сигналу на вході

С (потенційний сигнал дозволу запису). В цьому випадку зміна стану

тригера можлива в будь-який час за наявності сигналу дозволу.

Асинхронні тригери (зміна стану яких відбувається одразу ж після

подачі відповідного сигналу запису на інформаційному вході) в програмі

AFDK називаються «прозорими».

На рис. 4.3 показані умовне позначення і таблиця істинності синхрон-

ного RS-тригера. Вхід С призначений для формування сигналу дозволу:

якщо він = 0, тоді тригер зберігає встановлений раніше стан і не реагує на

сигнали на інформаційних входах.

а) б)

Рисунок 4.3 – Умовне графічне позначення (а) і таблиця істинності (б)

синхронного RS-тригера

D-тригер (D від англ. delay — затримка, або data — дані) має щонай-

менше два входи: інформаційний D і керування C (рис. 4.4). Інформаційний

вхід задає конкретний стан тригера, а вхід керування керує переходом

тригера у цей стан.

Вхід керування в D-тригері може спрацьовувати за рівнем («прозорий»

тригер), за фронтом, або за спадом сигналу. В останньому випадку, після

приходу активного фронту імпульсу синхронізації на вхід C D-тригер

відкривається, а збереження інформації відбувається після спаду імпульсу

30

синхронізації С. Оскільки інформація на виході залишається незмінною до

приходу чергового імпульсу синхронізації, D-тригер називають також

тригером із запам’ятовуванням інформації або тригером-засувкою.

Входи Виходи

D C Q

0 1 0 0 1

1 1 0 1 0

0 0 Без змін

1 1 Без змін

а) б)

Рисунок 4.4 – Умовне графічне позначення (а) і таблиця істинності (б) D-тригера

Т-тригер (від англ. Toggle — перемикач) часто називають рахунковим

тригером, оскільки він є найпростішим лічильником до 2. Асинхронний Т-

тригер по кожному тактовому імпульсі на вході С змінює свій логічний

стан на протилежний.

Синхронний Т-тригер при одиниці на вході Т (вхід дозволу рахунку)

по кожному такту на вході C змінює свій логічний стан на протилежний

(Qt = Qt–1), а при нулі на вході T стан тригера залишається незмінним (див.

рис. 4.5).

Входи Виходи

T C Qt t

0 0 1 Без змін

1 0 1 t–1 Qt–1

0 0 Без змін

1 1 Без змін

а) б)

Рисунок 4.5 – Умовне графічне позначення (а) і таблиця істинності (б) синхронного

T-тригера

Т-тригер часто застосовують для пониження частоти в два рази, при

цьому на вхід Т подають одиницю, а на С — сигнал з частотою, яка має

бути поділена на 2.

JK-тригер за принципом дії подібний до звичайного RS-тригера, проте

він не має забороненої комбінації вхідних сигналів. При одночасній подачі

на входи J і K активного сигналу (логічної одиниці) JK-тригер переходить в

протилежний (інверсний) стан.

31


1. Що таке тригер?

2. Чим відрізняється тригер від комбінаційних електронних пристроїв?

3. Які виходи зазвичай має тригер?

4. Як з’ясувати поточний стан тригера?

5. Що таке тригерна комірка? Як вона будується?

6. Який стан приймає тригер після подачі живлення?

7. Які існують різновиди тригерів?

8. Для чого зазвичай використовуються тригери в комп’ютерній

схемотехніці?

9. Як змінити стан асинхронного RS-тригера?

10. Яка комбінація вхідних сигналів є забороненою для RS-тригера і

чому вона є забороненою? Що буде, якщо її подати на RS-тригер?

11. Чим відрізняються синхронні і асинхронні тригери?

12. Як в загальному випадку змінити стан синхронного тригера?

13. Як працює D-тригер?

14. Як працює Т-тригер?

15. Як працює JK-тригер?

Лабораторна робота №5. Аналіз і синтез регістрів і

лічильників


Закріпити отримані на лекціях знання щодо призначення, будови і

функціонування регістрів і лічильників різних типів як важливих елементів

комп’ютерної схемотехніки.


1. Дослідити модель паралельного регістра «Регістр (4)», реалізовано-

го в стандартній бібліотеці компонентів програми AFDK. Привести його

графічне позначення, таблицю істинності, а також часову діаграму, яка

ілюструє логіку його роботи.

2. Дослідити модель лічильника «Лічильник (4)», реалізованого в

32

стандартній бібліотеці компонентів програми AFDK. Привести його

графічне позначення, таблицю істинності, а також часову діаграму, яка

ілюструє логіку його роботи.

3. На базі D-тригера побудувати схему заданого функціонального

вузла за спрощеним варіантом (див. табл. 5.1); передбачити можливість

скидання значення вузла в 0. Змоделювати побудовану схему в програмі

AFDK. Привести графічне позначення синтезованого вузла, схему його

будови, а також часову діаграму, яка ілюструє логіку роботи вузла.


Варіант Вузол, що синтезується Розрядність

1 2 3

1 паралельний тактований регістр 4

2 зсувний регістр 4

3 регістр-клямка 4

4 простий лічильник 4

5 реверсивний лічильник 4



8 регістр-клямка 5

9 простий лічильник 5

10 реверсивний лічильник 5




Регістри

Регістр (англ. Register) являє собою пристрій, головним призначенням

якого є зберігання інформації у вигляді багаторозрядних двійкових чисел

(двійкового коду). На відміну від основного ОЗП в регістрах інформація

запам’ятовується короткочасно, тобто на період одного або кількох циклів

роботи всієї системи.

Регістри, перш за все, призначені для запису, зберігання і читання

одного двійкового числа. Крім цих основних операцій регістри можуть

виконувати додаткові операції: інвертування числа, скидання в нульовий

стан, перетворення послідовного коду в паралельний і навпаки, зсуву числа

вліво або вправо тощо.

33

Запам’ятовувальні елементи регістру виготовляють на основі RS-, D-

або JK-тригерів у кількості, що відповідає кількості розрядів двійкового

числа. Для допоміжних операцій (введення до регістру або виведення з

нього числа, яке зберігається, перетворення коду двійкового числа, зсуву

числа на певне число розрядів вліво або вправо) застосовують комбінаційні

схеми на основі логічних елементів.

Всі регістри діляться на дві великі групи:

паралельні регістри;

регістри зсуву (або зсувні регістри).

В паралельних регістрах інформація (двійкове число) записується

одночасно до всіх розрядів и одночасно виводиться назовні (паралельний

код).

Кожний з тригерів паралельного регістру має свій незалежний інформа-

ційний вхід (Di) і свій незалежний інформаційний вихід (Qi). Таким чином,

паралельний регістр є багаторозрядним тригером. Тактові входи (С) всіх

тригерів, що складають паралельний регістр, сполучені між собою (рис.

5.1, б).

а) б)

Рисунок 5.1 – Схематичне позначення (а) і принцип побудови (б) паралельного регістру

Паралельні регістри діляться на дві групи:

регістри, що спрацьовують по фронту керуючого сигналу С (або

тактовані регістри);

регістри, що спрацьовують по рівню керуючого сигналу С (або

стробовані регістри, рагістри-клямки).

В зсувних регістрах (рис. 5.2) використовуються D-тригери, сполучені в

послідовний ланцюжок (вихід кожного попереднього тригера сполучений з

входом D наступного тригера). Тактові входи всіх тригерів (С) з’єднані між

собою.

В результаті сигнал послідовно перезаписується з тригера в тригер по

34

фронту тактового сигналу С. Інформаційні входи і виходи тригерів можуть

бути виведені назовні, а можуть і не виводитися залежно від функції,

виконуваної регістром.

а) б)

Рисунок 5.2 – Схематичне позначення (а) і принцип побудови (б) зсувного регістру

Лічильники

Лічильником називається типовий функціональний вузол електроніки,

призначений для лічби вхідних імпульсів. У комп’ютерній схемотехніці

зазвичай використовуються двійкові лічильники, які реалізують лічбу

вхідних імпульсів у двійковій системі числення.

Подібно до регістру, лічильник зберігає в собі значення, яке відповідає

кількості підрахованих імпульсів. Вхідні імпульси поступають на вхід С, а

значення лічильника виводиться на виходи Q1…Qn (рис. 5.3, а). З кожним

вхідним імпульсом це значення збільшується на 1 (інкрементується).

Лічильники також зазвичай мають вхід R для скидання внутрішнього

значення лічильника в нуль.

Основу лічильників складають тригери, з’єднані подібно до тригерів

зсувного регістру. На рис. 5.3, б) показаний приклад побудови лічильника з

Т-тригерів. Внутрішня пам’ять лічильників є енергозалежною: з

виключенням живлення інформація стирається, а при новому включенні

живлення схеми вміст пам’яті буде випадковим, залежним тільки від

конкретної мікросхеми.

а) б)

Рисунок 5.3 – Схематичне позначення (а) і принцип побудови (б) 3-розрядного

лічильника на базі Т-тригерів

Двійкові реверсивні лічильники мають зазвичай два лічильних входи і

переходи у двох напрямках: в прямому (при лічбі підсумовуючих сигналів

35

U+) і в зворотному (при переліку віднімальних сигналів U–).


1. Яке призначення регістра як функціонального вузла комп’ютерної

електроніки?

2. Які типи регістрів існують?

3. Який принцип побудови паралельного регістру?

4. Який принцип побудови зсувного регістру?

5. Яке призначення лічильника як функціонального вузла

комп’ютерної електроніки?

6. Які види лічильників існують?

7. Який принцип побудови лічильника?

Лабораторна робота №6. Дослідження і побудова

оперативного запам’ятовувального пристрою


Навчитися будувати оперативний запам’ятовувальний пристрій (ОЗП)

заданого об’єму з ОЗП (мікросхем) меншого об’єму.


1. Дослідити одну з моделей мікросхем пам’яті (RAM): «ОЗП (1) 16х4»,

«ОЗП (2) 16х4» або «ОЗП 256х8» (за варіантом), реалізовані в стандартній

бібліотеці компонентів програми AFDK. У протоколі роботи привести

графічне позначення пристрою, таблицю істинності, а також часову

діаграму, яка ілюструє логіку його роботи.

2. Синтезувати ОЗП із заданою кількістю комірок (див. таблицю

варіантів), на базі мікросхем, досліджених в завданні 1 даної роботи.

Змоделювати побудовану схему в програмі AFDK. У протоколі роботи

привести графічне позначення синтезованого пристрою і схему.


ВаріантДосліджуваний пристрій для

завдання 1 і базис для завдання 2

Ємність ОЗП для

завдання 2, комірок1 2 3

1 ОЗП(1) 16х4 48

2 ОЗП(2) 16х4 64

3 ОЗП 256х8 512

36

1 2 3

4 ОЗП(1) 16х4 64

5 ОЗП(2) 16х4 48

6 ОЗП 256х8 768

7 ОЗП(1) 16х4 80

8 ОЗП(2) 16х4 96

9 ОЗП 256х8 1024

10 ОЗП(1) 16х4 96

11 ОЗП(2) 16х4 80

12 ОЗП 256х8 1280


Сучасні оперативні запам’ятовувальні пристрої (ОЗП) для комп’ютерів

зазвичай виготовляються у вигляді мікросхем, об’єднаних у модулі пам’яті

типу DIMM.

На рис. 6.1 показано схемне зображення типового ОЗП (одного з тих, що

реалізовані у програмі AFDK). Взагалі, будь-яке ОЗП має адресні входи

A0–An, які підключаються до шини адрес, лінії даних D0–Dm (підключа-

ються, відповідно, до шини даних) і входи керування. Кількість ліній даних

m відповідає розміру однієї комірки пам’яті, а кількість адресних ліній n —

кількості комірок N за формулою N = 2n. Часто всередині позначення

пристрою ОЗП вказується його архітектура у форматі «кількість

комірок»×«розмір комірки у бітах».

Рисунок 6.1 – Схематичне позначення оперативного запам’ятовувального пристрою

У ОЗП, зображеного на рисунку 6.1, 8 ліній даних, тобто комірки

байтові, і 8 адресних ліній, відповідно, він має 28 = 256 комірок. Такий

37

ОЗП має архітектуру 256×8.

Вхід C S (Crystal Select) дає можливість від’єднувати ОЗП від шини

даних. Завдяки наявності цього входу можливо об’єднувати декілька ОЗП

для створення ОЗП більшої ємності.

Вхід RD (Read) (може також називатися WR (Write) або WE (Write

Enable)) дозволяє визначити тип операції з коміркою пам’яті: читання або

запис.

Розглянемо задачу побудови ОЗП ємністю 20 Кбайт з двох мікросхем

ОЗП архітектури 8К×8 і двох мікросхем ОЗП архітектури 2К×8.

В таблиці 6.1 наведена карта пам’яті, яка показує розподіл адресних

просторів складових мікросхем ОЗП у загальному 20-кілобайтному

адресному просторі ОЗП.

Таблиця 6.1 — Карта пам’яті ОЗП а 20 Кбайт

Карта пам’яті дозволяє вибрати набір ідентифікаційних бітів адреси, на

основі значень яких (ID) буде здійснюватися ідентифікація мікросхем ОЗП

при зверненні за певними адресами. Набір ідентифікаційних бітів повинен

приймати значення (або ряд значень), унікальне для кожної мікросхеми в

межах всього її адресного простору. Виберемо біти з номерами 14, 13 і 11

(виділені в таблиці). Відповідні десяткові значення ідентифікаторів

наведені в стовпці ID.

На рис. 6.2 показана відповідна схема побудови ОЗП ємністю 20 Кбайт.

Широка лінія в верхній частині схеми показує адресну шину, а широка

лінія в нижній частині — шину даних. Адресні лінії 11, 13 і 14 подані на

дешифратор, який активізує потрібну мікросхему ОЗП у відповідності з їх

значенням в даний момент часу.

38

Рисунок 6.2 – Схема побудови оперативного запам’ятовувального пристрою ємністю

20 Кбайт


1. Яке призначення оперативного запам’ятовувального пристрою

(ОЗП)?

2. Які входи і виходи має ОЗП? Які їх призначення? До яких шин сони

підключаються?

3. Який загальний принцип побудови ОЗП заданого об’єму з мікросхем

ОЗП меншого об’єму?

4. Яким чином при виконанні операції запису або читання виконується

вибір потрібної в даний час мікросхеми ОЗП?

39

Лабораторна робота №7. Реалізація мультиплексора

на базі плати Altera DE2


Навчитися описувати прості схеми мовою Verilog і використовувати

інструментарій компанії Altera — навчальну плату DE2 і програмний засіб

Quartus II — для їх реалізації.


1. Використовуючи засоби плати Altera DE2 і програму Quartus II,

підключити тумблерні перемикачі та червоні світлодіоди до мікро-

схеми FPGA Cyclone II. Мовою Verilog написати модуль, який ре-

алізує прямі зв’язки між світлодіодами і тумблерами, що забезпе-

чують вмикання світлодіодів шляхом перемикання тумблерів. У

звіті привести модуль Verilog і схему, яка ілюструє побудовану

систему.

2. Реалізувати однорозрядний двовходовий мультиплексор (21) на

базі основних логічних елементів (базис Буля), а також 8-розрядний

двовходовий мультиплексор на базі однорозрядного мультиплексо-

ра. Привести позначення елементів і побудувати їх схеми, написати

програмні модулі на Verilog. Відлагодити побудоване рішення на

апаратному комплексі Altera DE2.

Характеристика навчально-оцінної плати Altera DE2 Board

В якості апаратної платформи для виконання цієї і наступної лаборато-

рної роботи використовується навчально-оцінна плата DE2 Board фірми

Altera. Ця плата розроблена, перш за все, в освітніх цілях: її можна

використовувати як інструмент вивчення вбудованих систем, цифрової

логіки, архітектури комп’ютерів і програмованих вентильних матриць

FPGA (ППВМ). Плата побудована на основі 672-контактної мікросхеми

FPGA Cyclone II EP2C35, що робить її придатною для вирішення як

простих завдань, що ілюструють основні поняття досліджуваних

дисциплін, так і для створення досить розвинених проектів. Перелік

технічних параметрів плати DE2 наведений у таблиці 7.1. Зовнішній

вигляд плати показаний на рисунку 7.1.

40

Таблиця 7.1 — Технічні параметри плати Altera DE2

Параметр Опис

Центральна мікросхема

FPGA Cyclone II EP2C35F672C6 з послідовним конфігуруючим пристроєм EPCS16 16-Mbit

Інтерфейси введення-виведення

Вбудований USB-Blaster для конфігурування FPGA Лінійний вхід і вихід, мікрофонний вхід ( 24-бітний аудіо-кодек) Відео-вихід (VGA 10-бітний ЦАП) Відео-вхід (NTSC/PAL/Multi-format) Порт RS232 Інфрачервоний порт (IrDA)Порт PS/2 для клавіатури або мишіМережний порт 10/100 Ethernet (Fast Ethernet)USB 2.0 (тип A і тип B) з’єднувачі розширення (два 40-контактних з’єднувача)

Пам’ять 8 Mбайт пам’яті SDRAM, 512 Kбайт пам’яті SRAM, 4 Mбайт пам’яті Flash слот для карт пам’яті SD

Індикатори Вісім 7-сегментних індикаторів Рідкокристалічна індикаторна панель 16 x 2

Перемикачі і світлодіоди

18 перемикачів-тумблерів18 червоних світлодіодів 9 зелених світлодіодів 4 кнопкових перемикача

Тактові генератори

тактовий генератор імпульсів із частотою 50 MГц тактовий генератор імпульсів із частотою 27 MГцвхід підключення зовнішнього генератора SMA

Порядок роботи по завданню 1

На платі DE2 є 18 тумблерних перемикачів SW17–0, які можуть бути

використані в якості джерел вхідних сигналів для схеми, і 18 червоних

світлодіодів LEDR17–0, які можуть бути використані для відображення

вихідних значень. У лістингу 1 показаний вихідний текст простого модуля

на мові Verilog, який використовує ці перемикачі та відображає їх стан на

світлодіодах. 18 тумблерів і 18 світлодіодів зручно представити у вигляді

векторів (одновимірних масивів) в коді Verilog, як показано в лістингу 1.

// Лістинг 1. Verilog-модуль, який з’єднує перемикачі SW зі світлодіодами LEDR

module part1 (SW, LEDR);

input [17: 0] SW; // тумблерні перемикачі

output [17: 0] LEDR; // червоні світлодіоди

assign LEDR = SW;

endmodule

41

Рисунок 7.1 – Зовнішній вигляд навчально-оцінної плати Altera DE2

В лістингу 1 використаний один оператор присвоювання (assign) для

всіх 18 виходів LEDR, що еквівалентно індивідуальним присвоюванням

для кожного виводу:

assign LEDR [17] = SW [17];


...


На платі DE2 є лінії зв’язку, що з’єднують мікросхему FPGA з пристро-

ями введення і виведення. Для використання цих пристроїв необхідно

включити в проект Quartus II так звані призначення контактів: інформацію

про відповідність контактів мікросхеми FPGA і пристроїв, які до них

приєднані. Призначення контактів описані в Посібнику користувача DE2.

Так, наприклад, в цьому посібнику зазначено, що перемикач SW0

підключений до контакту N25 мікросхеми FPGA, а світлодіод LEDR0

підключається до контакту AE23. Найпростіший спосіб вказати

призначення контактів — імпортувати в програму Quartus II файл

DE2_pin_assignments.csv, який можна знайти на компакт-диску DE2 System

42

CD, а також в розділі University Program веб-сайту компанії Altera.

Процедура призначення контактів більш докладно описана в підручнику

«Quartus II Introduction using Verilog Design», який також доступний на

веб-сайті компанії Altera.

Зауважимо, що призначення контактів у файлі DE2_pin_assignments.csv

придатні для використання тільки в тому випадку, коли назви виводів, які

наведено в даному файлі, в точності співпадають з назвами портів, що

використовуються в модулі Verilog. Файл використовує для перемикачів і

світлодіодів назви SW [0] ... SW [17] і LEDR [0] ... LEDR [17] відповідно, і

тому саме ці назви використані в лістингу 1.

Для реалізації на платі DE2 схеми, що відповідає коду лістингу 1, треба

виконати такі кроки.

1. Створити новий проект Quartus II. Вибрати Cyclone II EP2C35F672C6

в якості цільової мікросхеми, оскільки саме ця мікросхема FPGA

використовується на платі Altera DE2.

2. Створити модуль Verilog, використовуючи код лістингу 1, і включити

його в свій проект. (Ім’я модуля Verilog має збігатися з назвою проекту

Quartus II).

3. Включити в проект необхідні призначення виводів плати DE2. Для

цього в середовищі Quartus II необхідно вибрати в меню Assignments

команду Import Assignments, вибрати файл DE2_pin_assignments.csv і

натиснути кнопку OK. Далі слід скомпілювати проект (командою

Processing Start Compilation або натиснувши комбінацію клавіш Ctrl-L).

4. Завантажити скомпільовану схему в FPGA. (Попередньо має бути

встановлений драйвер USB-Blaster). Для завантаження схеми в FPGA слід

двічі клацнути мишею елемент Program Device (Open Programmer) і

натиснути кнопку Start; якщо кнопка Start не активна, у вікні потрібно

натиснути кнопку Hardware Setup ..., двічі клацнути в списку Available

Hardware Items пункт USB-Blaster і закрити вікно.

5. Перевірити роботу схеми, перемикаючи тумблери і спостерігаючи за

світлодіодами.

Порядок роботи по завданню 2

На рисунку 7.2, а) показана схема типу «сума добутків», яка реалізує

однорозрядний двовходовий мультиплексор (21). Такий мультиплексор

вибирає один з вхідних інформаційних сигналів в залежності від стану

керуючого сигналу s. Якщо s = 0, вихід m мультиплексора дорівнює входу

х, якщо s = 1, вихід дорівнює у. На рис. 7.2, б) показана таблиця істинності

для цього мультиплексора, а на рис. 7.2, в) — його символічне позначення

43

на схемі.

а) Схема б) Таблиця істинності в) Позначення

Рис. 7.2 – Однорозрядний двовходовий мультиплексор

Цей мультиплексор може бути описаний таким оператором мови

Verilog:

assign m=(~s & x) | (s & y);

Для реалізації 8-розрядного мультиплексора, показаного на рисунку

7.3, а), модуль Verilog повинен містити вісім аналогічних операторів

присвоювання.

Ця схема має два 8-розрядні входи, Х та Y, і один 8-розрядний вихід M.

Якщо керуючий вхід s = 0, то М = X, якщо ж s = 1, то M = Y. На

символічному схемотехнічному позначенні, показаному на рисунку 7.3, б),

входи і виходи X, Y і М зображені у вигляді комбінованих 8-бітних ліній.

Для реалізації 8-розрядного двовходового мультиплексора засобами

плати DE2 необхідно виконати наступні кроки.

1. Створити новий проект Quartus II.

2. Включити в проект файл з написаним модулем на Verilog, що описує

восьмибітний мультиплексор. Тумблерний перемикач SW17 на платі DE2

треба використовувати в якості керуючого входу s, перемикачі SW7–0 — в

якості вхідних даних X, а перемикачі SW15–8 — в якості вхідних даних Y.

3. З’єднати перемикачі SW з червоними світлодіодами LEDR, а вихід

М — із зеленими світлодіодами LEDG7-0.

4. Включити в проект необхідні призначення виводів плати DE2. Як

обговорювалося в рекомендаціях до попереднього завдання, вхідні порти

коду Verilog повинні використовувати контакти FPGA Cyclone II, з’єднані

з перемикачами SW, а вихідні порти коду Verilog — FPGA-виводи,

з’єднані зі світлодіодами LEDR і LEDG.

4. Скомпілювати проект.

44

а) Схема б) Символічне позначення

Рис. 7.3 – 8-розрядний двовходовий мультиплексор

5. Завантажити скомпільовану схему в FPGA. Перевірити функціональ-

ність мультиплексора, перемикаючи перемикачі та спостерігаючи за

світлодіодами.


1. Яке призначення плати DE2 Board фірми Altera?

2. Які можливості дає використання плати DE2 Board у порівнянні з

альтернативними засобами проектування схем?

3. Що являє собою центральна мікросхема плати DE2 Board? Які її

характеристики?

4. Якими видами і обсягами пам’яті оснащена плата DE2 Board?

5. Якими тактовими генераторами оснащена плата DE2 Board?

6. Які апаратні інтерфейси введення-виведення має плата DE2 Board?

7. Які індикатори, перемикачі і світлодіоди має плата DE2 Board?

8. Яке призначення мови Verilog? Які її особливості у порівнянні з

альтернативами?

9. Як мовою Verilog описуються зв’язки між входами і виходами?

45

10. Яке програмне забезпечення використовується для створення проек-

тів для плати DE2 Board?

11. Яким чином задаються призначення зовнішніх контактів централь-

ної мікросхеми плати DE2 Board?

12. Яким чином виконується компіляція проекту Quartus II і заванта-

ження схеми у центральну мікросхему плати DE2 Board?

13. Які особливості реалізації мультиплексора засобами інструментарію

компанії Altera?

14. Яким чином реалізується однорозрядний двоходовий мультиплексор

мовою Verilog?

15. Яким чином реалізується 8-розрядний двоходовий мультиплексор

мовою Verilog?

16. Як виконати перевірку правильності роботи побудованого проекту

мультиплексора?

46

Література

Основна література

1. Бабич Н.П. Комп’ютерна схемотехніка / Н.П. Бабич, І.А. Жуков. —

К.: МК-Пресс, 2004. — 412 с .: іл. — ISBN 966-96415-1-9.

2. Кондратенко Ю.П. Verilog-HDL для моделирования и синтеза

цифровых электронных схем. Учебное пособие. / Ю.П. Кондратенко,

В.В. Мохор, С.А. Сидоренко. — Николаев : Изд-во НГГУ им. Петра

Могилы, 2002. — 207 с.

3. Новиков Ю.В. Введение в цифровую схемотехнику / Ю.В. Новиков.

— М.: Интуит, 2016. — 393 с.

Додаткова література

1. Базарова И.А. Цифровая схемотехника. Учебное пособие. — Ухта:

УГТУ, 2004. — 134 с.

2. Новацький А.О. (уклад.) Комп’ютерна електроніка: Електроніка і

мікросхемотехніка. Розділ «Елементна база комп’ютерної електроніки

та аналогові електронні пристрої»: Конспект лекцій для студентів

напряму підготовки 6.050201 "Системна інженерія". — К: НТУУ

«КПІ», 2011. — 308 c.

3. Новожилов О.П. Основы цифровой техники: учебное пособие /

О.П. Новожилов. — М. : Радио-Софт, 2004. — 528 с.

4. Поляков А.К. Языки VHDL и VERILOG в проектировании цифровой

аппаратуры / А.К. Поляков. —М. : СОЛОН-Пресс, 2003. — 320 с.

5. Угрюмов Е.П. Цифровая схемотехника / Е.П. Угрюмов. — СПб. :

БХВ – Петербург, 2002. — 420 с.

47

Нєнов О. Л.

КОМП’ЮТЕРНА СХЕМОТЕХНІКА

(елементи і схеми комп’ютерних

систем)

Методичний посібник до виконання лабораторних робіт

Підписано до друку __.__.2018 р. Формат 6084 1/16.

Умовн. друк. арк. – 2,9. Наклад __ прим.

Надруковано видавницький центром ОНАХТ «Технолог».

65039, Одеса, вул. Канатна, 112

Documents

ОДЕСЬКА НАЦІОНАЛЬНА АКАДЕМІЯ …nenov.narod.ru/KST/metlab1-7.pdf13. Які споживчі переваги мають формати з рухомою точкою