設計空間探索とMCSoCの生成に 適してい...

設計空間探索とMCSoCの生成に 適しているParameterizable NoC

(PNoC)

三浦 翔平, Ben Abdallah Abderazek, 黒田 研一

ASL- Parallel Architectures Group

School of Computer Science and Engineering,

The University of Aizu, Japan

2009/8/28 1 第34回パルテノン研究会

第34回パルテノン研究会

研究背景

提案

Parameterizable NoC アーキテクチャ

事前評価

まとめ & 今後の活動

概要

2009/8/28 2 第34回パルテノン研究会

研究背景

提案

Parameterizable NoC アーキテクチャ

事前評価

まとめ & 今後の活動

概要

2009/8/28 3 第34回パルテノン研究会

研究背景

2009/8/28 第34回パルテノン研究会 4

• LSI設計技術の向上によるチップ上の回路規模の増加

複数のシステムを1つの集積回路上に搭載可能 Multi-Core System-on-Chip (MCSoC)

• 現在、バス型アーキテクチャが主に使用されている

共有バスにシステム上全てのコア・モジュールを接続

シリアル通信によるデータ転送

コア数が10, 100と増加していくとどうなるか

• コア・モジュール数が増加するとバスが長くなる 通信のボトルネック化 遅延の増加, スループットと拡張性の制限, 面積・電力の増加

研究背景

2009/8/28 5 第34回パルテノン研究会

2009/8/28 第34回パルテノン研究会 6

• Network-on-Chip (NoC) はバスによる問題の多くを 軽減することができる

パケットによってコア同士の 通信が行われる

ネットワークを介してルータ同士の 通信を行っている

並列処理が可能

非同期通信をサポート

拡張性のあるアーキテクチャ

研究背景

Core

Core

Core Core Core

Core Core

Core Core

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既存のNoCの検証と設計は • ソフトウェア・シミュレーションで行われることが多い • 構成が可変でない (パラメータ化されていない)

研究背景

ソフトウェア・シミュレーション

ハードウェア規模の評価が困難

パラメータ化されていない

NoCによる様々な解決策の模索が困難

研究背景

提案

Parameterizable NoC アーキテクチャ

事前評価

まとめ & 今後の活動

概要

2009/8/28 8 第34回パルテノン研究会

提案

2009/8/28 第34回パルテノン研究会 9

• FPGAに実装でき、NoCの生成・探索が行える Parameterizable Network-on-Chip (PNoC) FPGAを使用することにより、パラメータの変更の 影響の計測を容易に行うことができる

少ないパラメータの変更で広範囲のNoCによる 解決法の探索、評価、比較を行うことができる 多彩な解決法を探索できると同時に

ハードウェア規模の性能を評価できる

PNoC 設計方法

PNoC アーキテクチャのパラメータ

スイッチング Wormhole-switched

スケジューリング Round-Robin scheme

トポロジ Mesh, Torus

バッファサイズ 4, 8, 16

ペイロード 16, 32, 64

2009/8/28 第34回パルテノン研究会 10

Router

Input port switch allocator crossbar

FIFO Routing Unit stop&stall matrix_arb mux_out

PNoC ルータ設計階層

研究背景

提案

Parameterizable NoC アーキテクチャ

事前評価

まとめ & 今後の活動

概要

2009/8/28 11 第34回パルテノン研究会

パケット・フリット変換

2009/8/28 第34回パルテノン研究会 12

フリット構造

2009/8/28 第34回パルテノン研究会 13

PNoC ルータ アーキテクチャ

2009/8/28 14 第34回パルテノン研究会

PNoC ルータ アーキテクチャ

2009/8/28 15 第34回パルテノン研究会

Input port : パケットを保持するバッファ

PNoC ルータ アーキテクチャ

2009/8/28 16 第34回パルテノン研究会

Switch allocator : ルータ内のパケット転送の管理

PNoC ルータ アーキテクチャ

2009/8/28 17 第34回パルテノン研究会

Crossbar : 接続しているコアと隣接する ルータへの出力

Input port

2009/8/28 第34回パルテノン研究会 18

Input port

2009/8/28 第34回パルテノン研究会 19

FIFO : Parameter バッファ

Switch allocator

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パケット設計

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例 1

フリットの数が多い 結果

• データ転送に時間がかかる

パケット設計

2009/8/28 第34回パルテノン研究会 22

例 2

1つのフリットが大きい

結果

• 電力と面積の増加

• 他のデータ転送をブロック

バッファ設計

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例 1

トラフィックに対して バッファが小さい

バッファ設計

2009/8/28 第34回パルテノン研究会 24

バッファ設計

2009/8/28 第34回パルテノン研究会 25

バッファ設計

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バッファ設計

2009/8/28 第34回パルテノン研究会 27

バッファ設計

2009/8/28 第34回パルテノン研究会 28

バッファ・オーバーフロー

2009/8/28 第34回パルテノン研究会 29

バッファ設計

例 1: 変更後

大きいサイズに変更

2009/8/28 第34回パルテノン研究会 30

バッファ設計

2009/8/28 第34回パルテノン研究会 31

バッファ設計

2009/8/28 第34回パルテノン研究会 32

バッファ設計

2009/8/28 第34回パルテノン研究会 33

バッファ設計

バッファ・オーバーフロー解消

2009/8/28 第34回パルテノン研究会 34

バッファ設計

例 2

トラフィックに対して サイズが大きい

2009/8/28 第34回パルテノン研究会 35

バッファ設計

2009/8/28 第34回パルテノン研究会 36

バッファ設計

2009/8/28 第34回パルテノン研究会 37

バッファ設計

余分な電力と面積を消費

2009/8/28 第34回パルテノン研究会 38

バッファ設計

例 2: 変更後

小さいサイズに変更

2009/8/28 第34回パルテノン研究会 39

バッファ設計

2009/8/28 第34回パルテノン研究会 40

バッファ設計

2009/8/28 第34回パルテノン研究会 41

バッファ設計

電力と面積の削減

研究背景

提案

Parameterizable NoC アーキテクチャ

事前評価

まとめ & 今後の活動

概要

2009/8/28 42 第34回パルテノン研究会

事前評価 2 × 2 システム

Buffer size Payload size (bits)

Speed (MHz)

ALUTs Registers

4 16 239.52 1665 1416

16 64 209.12 3856 5262

2009/8/28 第34回パルテノン研究会 43

Buffer size Payload size (bits)

Speed (MHz)

ALUTs Registers

4 16 192.23 3779 2460

16 64 166.78 8468 8862

• メッシュ・トポロジ

• トーラス・トポロジ

研究背景

提案

Parameterizable NoC アーキテクチャ

事前評価

まとめ & 今後の活動

概要

2009/8/28 44 第34回パルテノン研究会

まとめ & 今後の活動

FPGAに実装可能なParameterizable NoC.

ハードウェア規模の解析を各パラメータやトポロジによって行える.

今後の活動として

ルータの改良

さらなる最適化の調査

ベンチマークを用いての評価

2009/8/28 第34回パルテノン研究会 45

2009/8/28 第34回パルテノン研究会 46

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