1 Chapter 12 Verilog 設計實際介紹 邏輯層次的設計實際介紹...

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Chapter 12 Verilog 設計實際介紹 邏輯層次的設計實際介紹 資料流層次的設計實際介紹 行為層次的設計實際介紹

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Continuous Assignment assign Data [7:0] = Data1 [7:0] & Data2

[7:0]; assign f= a|b; wire F= A|B;

wire F; assign F=A|B;

assign #20 F=A|B; wire #20 F=A|B;

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以四對一多工器之設計為實例

I0I1I2I3

S1 S0

Y多工器

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HDL Editor

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Design Wizard

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Design Wizard ~ Language

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Design Wizard ~ Name

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Design Wizard ~ Ports

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Verilog Code

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Add Verilog Code

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Check Synthesis and Synthesize

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Create Marco and Update Marco

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Place MUX4V

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Simulation Settings

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Simulation Results

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Chapter 12 Verilog 設計實際介紹 邏輯層次的設計實際介紹 資料流層次的設計實際介紹 行為層次的設計實際介紹

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行為層次的基本描述 initial always

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initial

initialbegin#10 f=2’b01;#20 s= 1’b0;end

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alwaysmodule counter;reg clock;initialclock = 1’b0;always#20 clock=~clock;initial #800 $finish;endnodule

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行為層次常用之敘述 if 敘述 Example if (A<B) begin C=C+1; D=D-1; end

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if …else 敘述if (A==0)B=C+1;elseD=E+K;

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case 敘述always (S1 or S0 or A or B or C or D)case ({S1, S0})2’d0: Y=A;2’d1: Y=B;2’d2: Y=C;default: Y=D;

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Loop 敘述 for while repeat forever

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for 敘述integer K, SUM;initial SUM= 0;for (K=0; K<3; K=K+1)SUM = SUM + K

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while 敘述integer K, W;initial begin K = 0; W = 0;while (K<10) begin K=K+2; W=W+1; endend

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forever 敘述reg clock, Q1, Q2;initialforever @(negedge clock) Q1=0;

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repeat 敘述 integer n, m; initial begin n =0; repeat (5) begin n = n+ 1; m = n +2; end end

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四對一多工器之設計實例

I0I1I2I3

S1 S0

Y多工器

以行為層次設計

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Verilog Code

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Simulation Settings

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Simulation Results

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Question & Answer