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Page 1: Verilog-HDL Tutorial (15) hardware

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Verilog-HDL 講習会DE0編(15-1) 組込みプロセッサNiosIIの使い方

ハードウェア編 5, August, 2013 鹿児島大学 中原　啓貴

Page 2: Verilog-HDL Tutorial (15) hardware

【準備】Altera University Program Installer for Quartus II 13.0 をインストール

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http://www.altera.com/education/univ/software/upds/unv-upds.html から Version 13.0 用のUniversity Program Installer をダウンロード・インストール

Page 3: Verilog-HDL Tutorial (15) hardware

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•  ピン配置が面倒くさいので、デフォルトのプロジェクトを読み込みましょう! (DE0に限った事ではないが、Terasic製品はサンプルCD-ROMの プロジェクトを改変するのが楽でお勧め)

DE0付属のCD-ROM ”Demonstrations”内の "DE0_Top"フォルダの ファイル全てを C:¥verilog¥DE0_tutorial_15_Hello_NiosII¥ 内にコピー

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DE0_TOP.qpfをダブルクリックしてQuartus IIを起動

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Pin Plannerを開いてみると ピン配置が終わっている！

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Quartus IIの Toolsから Qsysをクリックして Qsysを起動する

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Qsysとは •  Altera社が提供しているシステム統合ツール •  こんな複雑なシステムを簡単に作れる!

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Avalon バス

Nios II/e JTAG UART

SDRAM Controller

UART Serial Timer GPIO GPIO

Clock (50MHz)

Reset

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University Programが インストールされているかチェック

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はじめに行う作業 •  Avalonバスに部品（ペリフェラル）を取り付ける

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Avalon バス

Clock (50MHz)

Reset

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Embedded Processorsから

Nios II Processorを選択

Addをクリック

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Nios II/eを選択して Finishをクリック Nios II/eは無償(フリー)で使える プロセッサです

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Nios II/eが追加されます

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つまり •  この状態になった！ •  スレーブのペリフェラルを取り付けていこう

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Avalon バス

Nios II/e JTAG UART

Clock (50MHz)

Reset

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Interface Protocols から

Serialを選択

Addをクリック

JTAG UARTを選択

デフォルトの設定の まま FInish

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Addをクリック

UART RS232 Serial Port を選択

ボーレート設定後, FInish

ボーレート(bps)を9600 に設定

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Memories and Memory Controllers から External Memory Interfaces を選択

16ビット に設定

Addをクリック

SDRAM Interfacesから SDRAM Controllerを選択

DE0ボードと 同じになっているか 確認

設定後, FInish

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SDRAMコントローラの名前を変更

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追加した SDRAM Controllerの 名前(new_sdram_controller)を 右クリックして Rename を選択

sdramに変更

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Peripherals から Debug and Performance を選択

Performance Counter Unit を選択

Addをクリック

デフォルトの設定の まま FInish

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デフォルトの設定の まま FInish

Peripherals から

Microcontroller Peripherals の Interval Timer を選択

Addをクリック

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Microcontroller Peripherals の PIO Parallel IO を選択

Addをクリック

32ビットに 設定

Outputに 設定

設定後, FInish

Page 20: Verilog-HDL Tutorial (15) hardware

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SDRAMコントローラと 同じく, 名前を変更. 今回は GPIO32_OUTと しましょう

Page 21: Verilog-HDL Tutorial (15) hardware

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Microcontroller Peripherals の PIO Parallel IO を選択

Addをクリック

32ビットに 設定

Inputに 設定

設定後, FInish

Page 22: Verilog-HDL Tutorial (15) hardware

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今回は GPIO32_INと Renameする

Page 23: Verilog-HDL Tutorial (15) hardware

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University Programの Clock Signals for DE-series Board Peripheralsを選択

Addをクリック 設定後, FInish

DE0を 選択

Video のチェックを 外す！！

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今回は clocksと Renameする

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クリック

次に, 各ペリフェラルを Avalon バスを介して接続します. この設定はよく間違えやすいので 慎重に確認しながら行って下さい. まずは, DE0ボードのクロック (50MHz) を先程生成した University Programコアの Clock生成ペリフェラル (PLLを用いている) に接続しましょう. 他のペリフェラルはクロック生成 ペリフェラルから生成するクロックを 使います.

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クロック生成ペリフェラルから 生成するクロックを残りのペリフェラルの clkに接続します.

クリック

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リセット信号を供給します. リセットを制御するのは DE0ボードの押しボタン (BUTTON)と JTAG UARTデバッガ (DE0に接続している USB経由で制御するPC上のプログラム) なので, バス上で共有します.

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Nios II(マスター)からのデータ信号を スレーブ・ペリフェラルに接続します.

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Nios II(マスター)からの 命令 (instruction)信号を スレーブ・ペリフェラルである SDRAMコントローラだけに接続します.

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ダブルクリックして uart_0と入力

設計したシステムを Quartus II上の Verilog-HDLで編集しますので, Verilog-HDLファイルへ出力する ように設定します. この設定を行うのは, 外部のハードウェアやボードの信号線と接続しているペリフェラルだけです.

UART RS232

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SDRAMコントローラは sdram_wire

GPIO32_OUTは gpio32_out (小文字に強制変換される)

GPIO32_INは gpio32_in

Clock生成ペリフェラルは sdram_clk に設定

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割り込み番号の設定も行う (後日説明します)

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ダブルクリックすると 入力できる

jtag_uart_0は 5 に設定

uart_0は 8 に設定

timer_0は 6 に設定

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Nios II/e はメモリマップドIOなのでベースアドレスを自動設定します

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ベースアドレスが 設定されるので 確認する

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Nios II/eにメモリの番地を教えましょう

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nios2_qsys_0を ダブルクリック

Reset Vectorで Reset vector memoryを sdram.s1 に設定

Page 36: Verilog-HDL Tutorial (15) hardware

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同様に, Exception Vector もsdram.s1 に設定

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これで設定は終わりです. お疲れ様でした.

37 全ての設定が終わると, MessagesのErrorとWarning が消える (ErrorとWarningがなくならないと, 正しく動作しない)

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設計したシステム(のVerilog-HDL等)を生成します

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Generationタブをクリック

Generate をクリック

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初めての設計時は Qsysファイルを保存します

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Save をクリック

Hello_NiosII_system

ファイル名を入力して 保存をクリック

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Generate Completed が 表示されれば終了です

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Close をクリック

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HDL Examples をクリック

Copy をクリック

今から Quartus II上で ハードウェア生成を 行います. まずは, Qsysの テンプレートを コピーしましょう. 終わったら, Quartus IIに 戻って下さい. (Qsysを閉じてもかまいません)

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Quartus II上で開いている DE0_TOP.v にコピペして, 信号線を入力

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先程Qsysで保存した設定ファイル (.qsys)をQuartus IIに読み込みます

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Project naviagtor で DE0_TOPを 右クリック

Settings ... をクリック

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Categoryで で Filesを選択 クリック

先程作成した Qsys設定ファイル (Hello_NiosII_system.qsys)を 選択

開くをクリック

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Add Allを クリック

OKをクリック

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コンパイルを行う

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「保存アイコン」を クリックして保存

「コンパイルアイコン」を クリックして コンパイルを行う

コンパイル後、このウインドウが 表示されればOK

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今回は結構リソースを食います

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Page 48: Verilog-HDL Tutorial (15) hardware

Programmer経由で FPGAをプログラム

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次行ってみよう！ •  次は Nios II EDS を使ったソフトウェア設計をしましょう

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